CN115128874A - 显示装置 - Google Patents

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Abstract

本发明涉及一种显示装置，具有：显示区域，具有配置为矩阵状的多个分割区域；像素阵列，具有分别配置于多个分割区域的多个子阵列，多个子阵列分别具有多个像素；多条扫描线，分别设置于多个子阵列，沿着第1方向延伸；多条信号线，以与各列的子阵列组共同连接的方式设置于像素阵列，沿着第2方向延伸；多个栅极驱动器，分别配置于多个分割区域，分别与多条扫描线连接；源极驱动器，与多条信号线连接；以及控制电路，对多个栅极驱动器以及源极驱动器进行控制，能够分别独立地驱动多个子阵列。

Description

显示装置
技术领域
本发明涉及一种显示装置。
背景技术
将薄膜晶体管(TFT：Thin Film Transistor)作为有源元件使用的有源矩阵型的液晶显示装置或者有机EL(electroluminescence)显示装置，具备以矩阵状配置有TFT的基板(称为TFT基板)。TFT基板具有分别沿着列方向延伸且用于输入图像信号的多条信号线以及分别沿着行方向延伸的多条扫描线。
近年来，将驱动扫描线的栅极驱动器形成在TFT基板上，实现驱动器IC的成本降低以及显示面板的窄边框化。此外，通过在TFT基板上形成栅极驱动器，从而扫描线的线路布线的制约消失，因此成为对于面向车载等要求较高的异形显示面板也有用的技术。这种技术被称为GIP(Gate driver in panel)或者GOA(Gate driver on array)。
GIP或者GOA是在以低成本实现窄边框以及自由形状的显示面板的方面极重要的技术。但是，在边框中进行电路配置的构成中，由于需要电路的配置区域，因此窄边框化存在极限。此外，若考虑到可靠性的问题(特别是漏光)，则不得不允许一定程度的边框。
在这种状况下，提出有将栅极驱动器搭载在显示区域内的技术。该技术被作为通过窄边框化而多面板地连接面板的目的、用于形成Foldable(可折叠)的显示器构造的技术而开发。该技术作为应用于窄边框(Narrow Bezel)、与其相伴随的异形显示器中的技术而被关注。
专利文献1：日本专利第6077704号公报
专利文献2：日本特开2019-91516号公报
发明内容
本发明提供能够降低消耗电力的显示装置。
根据本发明的第1方案，提供一种显示装置，具备：显示区域，具有配置为矩阵状的多个分割区域；像素阵列，具有分别配置于上述多个分割区域的多个子阵列，上述多个子阵列的每个具有多个像素；多条扫描线，设置于上述多个子阵列的每个，沿着第1方向延伸；多条信号线，以与各列的子阵列组共同连接的方式设置于上述像素阵列，沿着与上述第1方向交叉的第2方向延伸；多个栅极驱动器，分别配置于上述多个分割区域，分别与上述多条扫描线连接；源极驱动器，与上述多条信号线连接；以及控制电路，对上述多个栅极驱动器以及上述源极驱动器进行控制，能够分别独立地驱动上述多个子阵列。
根据本发明的第2方案，提供一种显示装置，具备：显示区域，具有配置为矩阵状的多个分割区域；非显示区域，设置于上述多个分割区域之中的至少1个分割区域，未配置像素；像素阵列，具有分别配置于剩余的分割区域的多个子阵列，上述多个子阵列的每个具有多个像素；多条扫描线，设置于上述多个子阵列的每个，沿着第1方向延伸；多条信号线，以与各列的子阵列组共同连接的方式设置于上述像素阵列，沿着与上述第1方向交叉的第2方向延伸；多个栅极驱动器，分别配置于上述剩余的分割区域，分别与上述多条扫描线连接；源极驱动器，与上述多条信号线连接；以及控制电路，对上述多个栅极驱动器以及上述源极驱动器进行控制，能够分别独立地驱动上述多个子阵列。
根据本发明的第3方案，提供第1或者第2方案的显示装置，其中，上述控制电路依次驱动沿着列方向配置的子阵列组。
根据本发明的第4方案，提供第1或者第2方案的显示装置，其中，上述控制电路同时驱动沿着行方向配置的子阵列组。
根据本发明的第5方案，提供第1或者第2方案的显示装置，其中，用于使扫描开始的开始信号被共同地输入至各行的栅极驱动器组。
根据本发明的第6方案，提供第1或者第2方案的显示装置，其中，时钟信号被共同地输入至各行的栅极驱动器组。
根据本发明的第7方案，提供第1或者第2方案的显示装置，其中，时钟信号被共同地输入至各列的栅极驱动器组。
根据本发明的第8方案，提供第5方案的显示装置，其中，用于使扫描停止的清除信号针对上述多个栅极驱动器的每个输入。
根据本发明的第9方案，提供第8方案的显示装置，其中，上述控制电路在向第1栅极驱动器输入上述开始信号后紧接着输入上述清除信号，使对与上述第1栅极驱动器连接的子阵列的数据改写停止。
根据本发明的第10方案，提供第1或者第2方案的显示装置，其中，上述多个栅极驱动器分别包括具有纵向连接的多个核心电路的移位寄存器，上述多个核心电路分别包括：输入部，将与前级的核心电路的输出信号对应的输入信号向第1节点传送；第1逆变电路，通过第1帧信号而被有效化，在第2节点保持上述第1节点的反相信号；以及第2逆变电路，通过与上述第1帧信号互补的第2帧信号而被有效化，在第3节点保持上述第1节点的反相信号。
根据本发明的第11方案，提供第10方案的显示装置，其中，上述核心电路包括输出部，上述输出部包括输出晶体管以及电容器，上述输出晶体管具有与上述第1节点连接的栅极、接受时钟信号的第1端子、以及与扫描线连接的第2端子，上述电容器具有与上述第1节点连接的第1电极、以及与上述扫描线连接的第2电极。
根据本发明的第12方案，提供第11方案的显示装置，其中，第奇数个的核心电路接受第1时钟信号，第偶数个的核心电路接受与上述第1时钟信号互补的第2时钟信号。
发明效果
根据本发明，能够提供能够降低消耗电力的显示装置。
附图说明
图1是本发明的第1实施方式的液晶显示装置的示意性的布局图。
图2是液晶显示装置的框图。
图3是显示区域的示意图。
图4是图2所示的像素阵列的示意图。
图5是图2所示的栅极驱动器组的示意图。
图6是图4所示的子阵列的电路图。
图7是栅极驱动器所包括的移位寄存器的框图。
图8是图7所示的核心电路的电路图。
图9是说明栅极驱动器的配置区域的示意图。
图10是寄存器部的布局图。
图11是输出部以及清除部的布局图。
图12是输入部的布局图。
图13是下拉部的布局图。
图14是说明多个分割区域的布线的图。
图15是说明显示区域的实施例的示意图。
图16是说明分割区域的扫描动作的时序图。
图17是说明分割区域的扫描停止动作的时序图。
图18是说明液晶显示装置的驱动模式1的示意图。
图19是说明液晶显示装置的驱动模式2的示意图。
图20是说明移位寄存器的动作的时序图。
图21是说明选择期间中的核心电路的逆变动作的示意图。
图22是说明第2实施方式的多个分割区域的布线的图。
图23是说明分割区域的扫描动作的时序图。
图24是说明分割区域的扫描停止动作的时序图。
图25是说明第3实施方式的显示区域的示意图。
图26是说明液晶显示装置的驱动模式1的示意图。
图27是说明液晶显示装置的驱动模式2的示意图。
具体实施方式
以下，参照附图对实施方式进行说明。但是，附图是示意性或者概念性的图，各附图的尺寸以及比例等不一定与现实情况相同。此外，即使在附图的相互之间表示相同部分的情况下，也有时使互相的尺寸关系、比例不同地表示。特别是，以下所示的几个实施方式示例出用于使本发明的技术思想具体化的装置以及方法，不通过构成部件的形状、构造、配置等来确定本发明的技术思想。此外，在以下的说明中，对于具有相同功能以及构成的要素赋予相同符号，并省略重复的说明。
在本实施方式中，作为显示装置，以液晶显示装置为例进行说明。本实施方式的液晶显示装置具有在显示区域内配置栅极驱动器的构成。
[1]第1实施方式
[1-1]液晶显示装置1的构成
图1是本发明的第1实施方式的液晶显示装置1的示意性的布局图。在图1中，X方向是扫描线GL延伸的行方向，Y方向是信号线SL延伸的列方向。液晶显示装置1具备TFT基板2、集成电路(IC：integratedcircuit)3、像素阵列10、以及栅极驱动器组11。
TFT基板2由透明的绝缘基板构成，例如由玻璃基板或者塑料基板等构成。在TFT基板2上设置有像素阵列10、栅极驱动器组11、以及集成电路3。在TFT基板2的上方配置有对置基板(未图示)，在TFT基板2以及对置基板之间配置有液晶层(未图示)。
像素阵列10中配设有分别沿着X方向延伸的多条扫描线GL以及分别沿着Y方向延伸的多条信号线SL。配置像素阵列10的区域对应于显示区域。
栅极驱动器组11配置在显示区域内。此外，栅极驱动器组11的一部分配置在显示区域周边的周边区域。周边区域对应于边框。栅极驱动器组11与多条扫描线GL连接。
集成电路3与多条信号线SL连接。此外，集成电路3与栅极驱动器组11连接。集成电路3由IC芯片构成。
图2是液晶显示装置1的框图。液晶显示装置1具备像素阵列10、栅极驱动器组11、源极驱动器12、共用电极驱动器13、电压产生电路14、以及控制电路15。图1所示的集成电路3包括图2所示的源极驱动器12、共用电极驱动器13、电压产生电路14、以及控制电路15。
像素阵列10具备配置为矩阵状的多个像素。像素阵列10具备配置为矩阵状的多个子阵列。关于子阵列的具体构成将后述。像素阵列10中配设有分别沿着X方向延伸的多条扫描线GL以及分别沿着Y方向延伸的多条信号线SL。在扫描线GL与信号线SL的交叉区域中配置有像素。
栅极驱动器组11与多条扫描线GL电连接。栅极驱动器组11具备与上述多个子阵列对应地设置的多个栅极驱动器。关于栅极驱动器的具体构成将后述。栅极驱动器组11基于从控制电路15送来的控制信号，向像素阵列10传送用于使像素所包含的开关元件进行接通/断开的扫描信号。
源极驱动器12与多条信号线SL电连接。源极驱动器12从控制电路15接受控制信号以及显示数据。源极驱动器12基于控制信号向像素阵列10传送与显示数据对应的灰度信号(驱动电压)。
共用电极驱动器13生成共用电压Vcom，并将该共用电压Vcom向像素阵列10内的共用电极供给。共用电极是隔着液晶层而与针对多个像素的每个分别设置的多个像素电极对置地设置的电极。
电压产生电路14生成液晶显示装置1的动作所需要的各种电压，并将这些电压向对应的电路供给。
控制电路15总括控制液晶显示装置1的动作。控制电路15从外部接受图像数据DT以及控制信号CNT。控制电路15基于图像数据DT生成各种控制信号，并将这些控制信号向对应的电路传送。
[1-1-1]显示区域4的构成
TFT基板2之中设置有像素阵列10的区域构成显示区域4。图3是显示区域4的示意图。
显示区域4具备配置为矩阵状(m行×n列)的多个分割区域DI_(1，1)～DI_(m，n)。“m”以及“n”分别是2以上的整数。显示区域4所具备的分割区域DI的数量能够任意设定。在本实施方式中，省略了下标(m，n)的参照符号DI的说明在多个分割区域中共通地应用。关于带有其他下标的参照符号也同样。
在各分割区域DI中设置有子阵列SA以及栅极驱动器GD。
图4是图2所示的像素阵列10的示意图。像素阵列10具备配置为矩阵状(m行×n列)的多个子阵列SA_(1，1)～SA_(m，n)。多个子阵列SA_(1，1)～SA_(m，n)分别设置于分割区域DI_(1，1)～DI_(m，n)。
各子阵列SA具备配置为矩阵状的多个像素PX。1个子阵列SA中配设有多条扫描线GL。即，多个子阵列SA能够分别独立地进行扫描。各列所包含的多个子阵列SA(即，沿着列方向排列的多个子阵列SA)与共用的信号线SL连接。
图5是图2所示的栅极驱动器组11的示意图。栅极驱动器组11具备配置为矩阵状(m行×n列)的多个栅极驱动器GD_(1，1)～GD_(m，n)。栅极驱动器GD_(1，1)～GD_(m，n)分别设置于分割区域DI_(1，1)～DI_(m，n)。各栅极驱动器GD与对应的子阵列SA中配设的多条扫描线GL连接，并对该多条扫描线GL进行扫描。在图5中，示意地表示构成栅极驱动器GD的多个电路元件分散地配置在分割区域DI内的情况。
图6是图4所示的子阵列SA的电路图。子阵列SA中配设有多条扫描线GL1～GLi以及多条信号线SL1～SLj。“i”以及“j”分别是2以上的整数。
像素PX具备开关元件(有源元件)16、液晶电容(液晶元件)Clc、以及积蓄电容Cs。作为开关元件16例如使用TFT(Thin Film Transistor)，并且使用n沟道TFT。此外，晶体管的源极和漏极根据在晶体管中流动的电流的朝向而变化，但在以下的说明中对晶体管的连接状态的一例进行说明。但是，当然源极和漏极并不固定于名称所示。
TFT16的源极与信号线SL连接，其栅极与扫描线GL连接，其漏极与液晶电容Clc的一方的电极连接。作为液晶元件的液晶电容Clc由像素电极、共用电极、以及它们所夹着的液晶层构成。液晶电容Clc的另一方的电极由共用电极驱动器13施加共用电压Vcom。
积蓄电容Cs的一方的电极与液晶电容Clc的一方的电极连接。积蓄电容Cs的另一方的电极与积蓄电容线(也称为积蓄电极)CsL连接。积蓄电容Cs具有如下功能：抑制在像素电极中产生的电位变动，并且在到被施加与下1个信号对应的驱动电压为止的期间使施加至像素电极的驱动电压保持。积蓄电容Cs由像素电极、积蓄电容线CsL、以及它们所夹着的绝缘膜构成。积蓄电容线CsL由电压产生电路14施加积蓄电容电压Vcs。积蓄电容电压Vcs例如被设定为与共用电压Vcom相同的电压。
[1-1-2]栅极驱动器GD的构成
接下来，对栅极驱动器GD的构成进行说明。栅极驱动器GD具备移位寄存器SR。图7是栅极驱动器GD所包含的移位寄存器SR的框图。
移位寄存器SR具备多个核心电路RG1～RGi。核心电路RG1～RGi分别与扫描线GL1～GLi对应地设置。
多个核心电路RG1～RGi被纵向连接。各核心电路RG作为暂时存储输入数据的寄存器起作用。移位寄存器SR与时钟信号同步地动作，并以使输入数据(脉冲信号)依次移位的方式进行动作。
各核心电路RG构成为，根据向自身输入的多个信号的条件来输出脉冲信号。各核心电路RG具备输入端子V_IN、输出端子OUT、帧端子Fr_o、帧端子Fr_e、时钟端子CLK、清除端子CR、以及复位端子RST_IN。
多个核心电路RG1～RGi以使任意的核心电路RG的输出端子OUT与后级的核心电路RG的输入端子V_IN连接的方式被纵向连接。此外，第1级的核心电路RG1的输入端子V_IN被输入开始信号ST。
核心电路RG1～RGi的帧端子Fr_o被输入帧信号Frame_o。核心电路RG1～RGi的帧端子Fr_e被输入帧信号Frame_e。核心电路RG1～RGi的清除端子CR被输入清除信号CLR。
第奇数个的核心电路RG1、RG3、……的时钟端子CLK被输入时钟信号ClkA。第偶数个的核心电路RG2、RG4、……的时钟端子CLK被输入时钟信号ClkB。时钟信号ClkA与时钟信号ClkB具有互补的相位关系。
任意的核心电路RG的输出端子OUT与前级的核心电路RG的复位端子RST_IN连接。最终级的核心电路RGi的复位端子RST_IN被输入清除信号CLR。
多个核心电路RG1～RGi的输出端子OUT分别与扫描线GL1～GLi连接。图7的与各扫描线GL连接的电容器简化表示了与扫描线连接的像素的电容。
控制电路15生成上述帧信号Frame_o、帧信号Frame_e、时钟信号ClkA、时钟信号ClkB、以及清除信号CLR，并将这些信号向移位寄存器SR供给。
[1-1-3]核心电路RG的具体构成
接下来，对核心电路RG的具体构成进行说明。图8是图7所示的核心电路RG的电路图。核心电路RG具备输入部20、寄存器部21、输出部22、下拉部23、以及清除部24。核心电路RG由N沟道TFT构成。以下，也有时将TFT简称为晶体管。在本说明书中，也有时将晶体管的源极和漏极的一方称为第1端子、将另一方称为第2端子。
输入部20是用于接受输入信号VIN的电路。输入部20具备两个晶体管M2、M5。输入信号VIN经由输入端子V_IN向晶体管M2的栅极输入。输入信号VIN对应于前级的核心电路RG的输出信号。晶体管M2的漏极与自身的栅极连接。即，晶体管M2被二极管连接。晶体管M2的源极与节点An连接。晶体管M2为，在输入信号VIN为高电平的情况下，将输入信号VIN向节点An传送，在输入信号VIN为低电平的情况下截至。
复位信号RST经由复位端子RST_IN向晶体管(也称为复位晶体管)M5的栅极输入。复位信号RST对应于后级的核心电路RG的输出信号。晶体管M5的漏极与节点An连接。晶体管M5的源极与被供给电压Vgl的电源端子连接。电压Vgl是用于将信号设定为低电平的基准电压，且是比信号的高电平电压低的电压。电压Vgl例如是比接地电压GND低的负电压，被设定于-10V～-20V的范围。
寄存器部21是用于在选择状态以及非选择状态下保持对电容器Cb施加的电压的电路。寄存器部21具备两个逆变电路21o、21e、以及晶体管M1b。
逆变电路21o具备3个晶体管M1o、M6o、M7o。帧信号Frame_o经由帧端子Fr_o向晶体管M1o的栅极输入。晶体管M1o的漏极与自身的栅极连接。晶体管M1o的源极与节点Bno连接。晶体管M1o为，在帧信号Frame_o为高电平的情况下，将帧信号Frame_o向节点Bno传送，在帧信号Frame_o为低电平的情况下截至。即，逆变电路21o在帧信号Frame_o为高电平的情况下有效化。
晶体管M6o的栅极与节点Bno连接。晶体管M6o的漏极与节点An连接。晶体管M6o的源极与被供给电压Vgl的电源端子连接。晶体管M6o具有将节点An的电位下拉的功能。
晶体管M7o的栅极与节点An连接。晶体管M7o的漏极与节点Bno连接。晶体管M7o的源极与被供给电压Vgl的电源端子连接。晶体管M7o具有将节点Bno的电位下拉的功能。
逆变电路21e具备3个晶体管M1e、M6e、M7e。经由帧端子Fr_e向晶体管M1e的栅极输入帧信号Frame_e。晶体管M1e的漏极与自身的栅极连接。晶体管M1e的源极与节点Bne连接。晶体管M1e为，在帧信号Frame_e为高电平的情况下，将帧信号Frame_e向节点Bne传送，在帧信号Frame_e为低电平的情况下截至。即，逆变电路21e在帧信号Frame_e为高电平的情况下有效化。
晶体管M6e的栅极与节点Bne连接。晶体管M6e的漏极与节点An连接。晶体管M6e的源极与被供给电压Vgl的电源端子连接。晶体管M6e具有将节点An的电位下拉的功能。
晶体管M7e的栅极与节点An连接。晶体管M7e的漏极与节点Bne连接。晶体管M7e的源极与被供给电压Vgl的电源端子连接。晶体管M7e具有将节点Bne的电位下拉的功能。
晶体管M1b的栅极与节点An连接。晶体管M1b的电流路径的一端与节点Bno连接。晶体管M1b的电流路径的另一端与节点Bne连接。晶体管M1b在节点An为高电平的情况下将节点Bno与节点Bne连接。
输出部22是用于将输出信号向扫描线GL输出的电路。输出部22具备晶体管(也称为输出晶体管)M3、电容器Cb。晶体管M3的栅极与节点An连接。晶体管M3的漏极被输入时钟信号Clk。时钟信号Clk是时钟信号ClkA、ClkB的任一个，在第奇数个的核心电路RG的情况下为时钟信号ClkA，在第偶数个的核心电路RG的情况下为时钟信号ClkB。晶体管M3的源极与节点Qn连接。
电容器Cb的一方的电极与节点An连接，电容器Cb的另一方的电极与节点Qn连接。节点Qn与对应的扫描线GL连接。
下拉部23是用于将节点Qn的电位下拉的电路。下拉部23具备两个晶体管(也称为下拉晶体管)M4o、M4e。晶体管M4o的栅极与节点Bno连接。晶体管M4o的漏极与节点Qn连接。晶体管M4o的源极与被供给电压Vgl的电源端子连接。
晶体管M4e的栅极与节点Bne连接。晶体管M4e的漏极与节点Qn连接。晶体管M4e的源极与被供给电压Vgl的电源端子连接。
清除部24是用于对节点An以及节点Qn进行清除的电路。清除部24具备两个晶体管M8、M9。经由清除端子CR向晶体管M8的栅极输入清除信号CLR。晶体管M8的漏极与节点Qn连接。晶体管M8的源极与被供给电压Vgl的电源端子连接。
经由清除端子CR向晶体管M9的栅极输入清除信号CLR。晶体管M9的漏极与节点An连接。晶体管M9的源极与被供给电压Vgl的电源端子连接。
[1-2]栅极驱动器GD的配置
接下来，对栅极驱动器GD的配置进行说明。图9是说明栅极驱动器GD的配置区域GA的示意图。
X方向上相邻接的像素PX之间的区域以及Y方向上相邻接的像素PX之间的区域，被用作为栅极驱动器配置区域GA。
栅极驱动器GD具备多个电路元件(有源元件)AE。电路元件AE由晶体管(TFT)以及电容器构成。电路元件AE配置于栅极驱动器配置区域GA。
在图9的例子中，在栅极驱动器配置区域GA中配设有构成节点An的布线(称为An线)、以及用于供给电压Vgl的电源线(称为Vgl线)。
以下，依次说明核心电路RG所含的寄存器部21、输出部22、清除部24、输入部20、下拉部23的配置。
[1-2-1]寄存器部21的配置
图10是寄存器部21的布局图。图10中示出与1条扫描线GL连接的7个像素PX以及1行量的栅极驱动器配置区域GA。
在栅极驱动器配置区域GA中配置有构成寄存器部21的晶体管M1b、M1e、M1o、M6e、M6o、M7e、M7o。此外，在栅极驱动器配置区域GA中配设有An线、Vgl线、构成节点Bne的布线(称为Bne线)、构成节点Bno的布线(称为Bno线)、供给帧信号Frame_e的布线(称为Frame_e线)、以及供给帧信号Frame_o的布线(称为Frame_o线)。构成寄存器部21的多个晶体管的连接关系与图8相同。
此外，栅极驱动器配置区域GA的宽度具有极限。因此，使多个晶体管并联连接而构成具有1个功能的晶体管。如此，以各个晶体管落入栅极驱动器配置区域GA内的方式设计晶体管的尺寸。
[1-2-2]输出部22以及清除部24的配置
图11是输出部22以及清除部24的布局图。图11中示出与2条扫描线GL连接的10个像素PX以及2行量的栅极驱动器配置区域GA。
在栅极驱动器配置区域GA中配置有构成输出部22的晶体管M3及电容器Cb、和构成清除部24的晶体管M8、M9。此外，在栅极驱动器配置区域GA中配设有An线、Vgl线、供给时钟ClkA的布线(称为ClkA线)、供给时钟ClkB的布线(称为ClkB线)、以及供给清除信号CLR的布线(称为CLR线)。构成输出部22以及清除部24的多个元件的连接关系与图8相同。
电容器Cb的尺寸较大，因此使多个电容器并联连接而构成。虽然图示省略，但输出用的晶体管M3也由于尺寸较大，因此使多个晶体管并联连接而构成。
时钟ClkA以及时钟ClkB被交替地供给到多个核心电路RG。在图11中示出被供给时钟ClkA的输出部22以及被供给时钟ClkB的输出部22。
[1-2-3]输入部20的配置
图12是输入部20的布局图。图12中示出与2条扫描线GL连接的6个像素PX以及2行量的栅极驱动器配置区域GA。
在栅极驱动器配置区域GA中配置有构成输入部20的晶体管M2、M5。此外，在栅极驱动器配置区域GA中配设有An线、Vgl线、用于供给输入信号VIN的布线(称为VIN线)、以及用于供给复位信号RST的布线(称为RST线)。构成输入部20的多个晶体管的连接关系与图8相同。
任意的扫描线GL使用VIN线而与后级的输入部20所包含的晶体管M2连接。任意的扫描线GL使用RST线而与前级的输入部20所包含的晶体管M5连接。
[1-2-4]下拉部23的配置
图13是下拉部23的布局图。图13中示出与1条扫描线GL连接的3个像素PX以及1行量的栅极驱动器配置区域GA。
在栅极驱动器配置区域GA中配置有构成下拉部23的晶体管M4e。此外，在栅极驱动器配置区域GA中配设有An线以及Vgl线。关于构成下拉部23的晶体管M4o也是，与晶体管M4e同样地配置于栅极驱动器配置区域GA。构成下拉部23的多个晶体管的连接关系与图8相同。
[1-3]多个分割区域DI的布线
接下来，对多个分割区域DI的布线进行说明。
图14是说明多个分割区域DI的布线的图。在以下，以显示区域4由9(＝3×3)个分割区域DI_(1，1)～DI_(3，3)构成的情况为例进行说明。
向多个分割区域DI的布线如以下那样进行。
·栅极驱动器GD针对每个分割区域DI进行配置。
·关于电源布线，仅进行Vgl线的布线。
·Frame_e线以及Frame_o线作为整个画面共用信号进行布线。
·CLR线针对每个分割区域DI进行布线。
·ST线(用于供给开始信号ST的布线)、ClkA线以及ClkB线针对扫描线方向(X方向)的每个分割区域DI进行布线。
开始信号ST由3个开始信号ST1～ST3构成。开始信号ST1～ST3分别使用3条ST1线～ST3线来供给。
时钟信号ClkA由3个时钟信号ClkA1～ClkA3构成。时钟信号ClkA1～ClkA3分别使用3条ClkA1线～ClkA3线来供给。
时钟信号ClkB由3个时钟信号ClkB1～ClkB3构成。时钟信号ClkB1～ClkB3分别使用3条ClkB1线～ClkB3线来供给。
清除信号CLR由9个清除信号CLR11～CLR33构成。清除信号CLR11～CLR33使用9条CLR11线～CLR33线来供给。
开始信号ST1被输入至第1行的分割区域DI_(1，1)、DI_(1，2)、DI_(1，3)。开始信号ST2被输入至第2行的分割区域DI_(2，1)、DI_(2，2)、DI_(2，3)。开始信号ST3被输入至第3行的分割区域DI_(3，1)、DI_(3，2)、DI_(3，3)。9个分割区域DI_(1，1)～DI_(3，3)能够以行单位进行开始控制。
时钟信号ClkA1、ClkB1被输入至第1行的分割区域DI_(1，1)、DI_(1，2)、DI_(1，3)。时钟信号ClkA2、ClkB2被输入至第2行的分割区域DI_(2，1)、DI_(2，2)、DI_(2，3)。时钟信号ClkA3、ClkB3被输入至第3行的分割区域DI_(3，1)、DI_(3，2)、DI_(3，3)。9个分割区域DI_(1，1)～DI_(3，3)能够以行单位进行时钟控制。
9个清除信号CLR11～CLR33分别被输入至9个分割区域DI_(1，1)～DI_(3，3)。9个分割区域DI_(1，1)～DI_(3，3)能够使用9个清除信号CLR11～CLR33，分别独立地使扫描停止而不进行数据的改写(保持显示)。
帧信号Frame_e被输入至全部的分割区域DI。帧信号Frame_o被输入至全部的分割区域DI。Vgl线被布线于全部的分割区域DI。
[1-4]显示区域4的实施例
接下来，对显示区域4的实施例进行说明。图15是说明显示区域4的实施例的示意图。将分割区域DI的行编号设为m、分割区域DI的列编号设为n、分割区域DI内的扫描线编号设为i。
显示区域4例如具有(480×640)像素。显示区域4具有9个分割区域DI_(1，1)～DI_(3，3)。
各分割区域DI的扫描线的数量为160条。第1列的分割区域DI的列数为213。第2列的分割区域DI的列数为214。第3列的分割区域DI的列数为213。分割区域DI的列数与信号线SL的数量对应。
[1-5]动作
对如上述那样构成的液晶显示装置1的动作进行说明。
[1-5-1]显示区域4的扫描动作
首先，对1个分割区域DI的扫描动作进行说明。图16是说明分割区域DI的扫描动作的时序图。
控制电路15从外部接受信号Vsync。在信号Vsync暂时成为低电平起到再次成为低电平为止的期间(或者，信号Vsync为高电平的期间)为1帧。所谓1帧，是指对子阵列SA所包含的全部扫描线进行1次扫描的期间，并且是在分割区域DI中显示1个图像的期间。
任意的分割区域DI_(m，n)被输入时钟信号ClkAm、ClkBm、开始信号STm、以及清除信号CLRmn。
响应信号Vsync的低电平，控制电路15向分割区域DI_(m，n)输入开始信号STm。响应开始信号STm，栅极驱动器GD_(m，n)开始进行扫描动作。
控制电路15向分割区域DI_(m，n)输入时钟信号ClkAm、ClkBm。时钟信号ClkAm与时钟信号ClkBm具有互补的相位关系。响应时钟信号ClkAm、ClkBm，栅极驱动器GD_(m，n)执行扫描动作，即，使多条扫描线GL依次成为高电平。
在最后的扫描线GLi成为高电平之后，控制电路15使清除信号CLRmn成为高电平。由此，栅极驱动器GD_(m，n)的移位寄存器SR清除，即，移位寄存器SR的输出成为低电平。如此，分割区域DI_(m，n)的数据被改写。
接下来，对1个分割区域DI的扫描停止动作进行说明。图17是说明分割区域DI的扫描停止动作的时序图。图17是被输入开始信号STm的同一行的分割区域之中未进行数据改写的分割区域的动作。
响应信号Vsync的低电平，控制电路15向分割区域DI_(m，n)输入开始信号STm。接着，控制电路15在开始信号STm后向分割区域DI_(m，n)紧接着输入清除信号CLRmn。由此，能够实质地使开始信号STm无效化。然后，不向扫描线GL输入脉冲。在该情况下，分割区域DI_(m，n)不执行扫描，而保持显示。
[1-5-2]驱动模式
接下来，对液晶显示装置1的驱动模式进行说明。在以下，作为一例，对m＝3、n＝3即9个分割区域DI_(1，1)～DI_(3，3)的动作进行说明。
图18是说明液晶显示装置1的驱动模式1的示意图。控制电路15在第1帧中使开始信号ST1有效化(高电平)。控制电路15在第1帧结束的时刻使清除信号CLR11、CLR12、CLR13有效化(高电平)。由此，执行第1行的分割区域DI_(1，1)～DI_(1，3)的扫描动作。
控制电路15在接着第1帧的第2帧中，使开始信号ST2有效化。控制电路15在第2帧结束的时刻使清除信号CLR21、CLR22、CLR23有效化。由此，执行第2行的分割区域DI_(2，1)～DI_(2，3)的扫描动作。
控制电路15在接着第2帧的第3帧中，使开始信号ST3有效化。控制电路15在第3帧结束的时刻使清除信号CLR31、CLR32、CLR33有效化。由此，执行第3行的分割区域DI_(3，1)～DI_(3，3)的扫描动作。
图19是说明液晶显示装置1的驱动模式2的示意图。控制电路15在第1帧中使开始信号ST1有效化。控制电路15在开始信号ST1后紧接着使清除信号CLR12、CLR13有效化。由此，分割区域DI_(1，2)、DI_(1，3)的扫描停止。控制电路15在第1帧结束的时刻使清除信号CLR11有效化。如此，执行分割区域DI_(1，1)的扫描动作，分割区域DI_(1，1)的数据被改写。此外，分割区域DI_(1，2)、DI_(1，3)保持显示。
控制电路15在接着第1帧的第2帧中，使开始信号ST2有效化。控制电路15在开始信号ST2后紧接着使清除信号CLR22、CLR23有效化。由此，分割区域DI_(2，2)、DI_(2，3)的扫描停止。控制电路15在第2帧结束的时刻使清除信号CLR21有效化。如此，执行分割区域DI_(2，1)的扫描动作，分割区域DI_(2，1)的数据被改写。此外，分割区域DI_(2，2)、DI_(2，3)保持显示。
以下同样，开始信号STm被有效化，m行所包含的任意的分割区域DI执行扫描动作。此外，与m行所包含的剩余的分割区域DI对应的清除信号CLR被有效化，该剩余的分割区域DI的扫描停止。
由此，第1至第9帧依次被驱动，分割区域DI_(1，1)～DI_(3，3)的数据被改写。
此外，在图18以及图19中示出对全部分割区域DI的数据进行改写的例子。通过对开始信号ST以及清除信号CLR进行控制，还能够跳过任意分割区域DI的扫描而使显示区域4显示图像。
[1-5-3]移位寄存器SR的动作
接下来，对移位寄存器SR的动作进行说明。图20是说明移位寄存器SR的动作的时序图。如图7所示那样，移位寄存器SR被输入帧信号Frame_o、Frame_e。
帧信号Frame_o、Frame_e为，将最小单位设为1帧，按照任意的帧而交替地被有效化(高电平)。根据帧信号Frame_o、Frame_e，两个逆变电路21o、21e交替地进行动作。控制电路15在信号Vsync为低电平的期间，对帧信号Frame_o、Frame_e的状态进行切换。
作为一例，假设帧信号Frame_o被有效化(高电平)。帧信号Frame_e为低电平。当帧信号Frame_o成为高电平时，逆变电路21o的晶体管M1o导通，逆变电路21o有效化。逆变电路21e的晶体管M1e截至，逆变电路21e无效化。
在帧信号Frame_o成为高电平之后，开始信号ST被设为高电平。由此，第1级的核心电路RG1的输入信号VIN成为高电平。于是，输入部20的晶体管M2导通，节点An成为高电平。
当节点An成为高电平时，逆变电路21o的晶体管M7o导通，节点Bno成为低电平。即，逆变电路21o在节点Bno保持节点An的反相数据。由此，下拉部23的晶体管M4o截至，节点Qn的下拉动作停止。
此外，当节点An成为高电平时，输出部22的晶体管M3导通。接着，时钟信号ClkA成为高电平。于是，扫描线GL1成为高电平。
第2级的核心电路RG2作为输入信号VIN而从前级的核心电路RG1接受输出信号。接着，时钟信号ClkB成为高电平。于是，核心电路RG2使扫描线GL2成为高电平。
第1级的核心电路RG1接受第2级的核心电路RG2的输出信号而作为复位信号RST。复位信号RST被输入至输入部20的晶体管M5的栅极。于是，晶体管M5导通，节点An成为低电平。
当节点An成为低电平时，逆变电路21o的晶体管M7o截至，节点Bno成为高电平。即，逆变电路21o在节点Bno保持节点An的反相数据。当节点Bno成为高电平时，晶体管M6o导通，节点An保持低电平。由此，下拉部23的晶体管M4o导通，节点Qn成为低电平。
此外，当节点An成为低电平时，输出部22的晶体管M3截至。由此，扫描线GL1成为低电平。
此外，作为详细的设计，使相邻接的核心电路RG不同时进行动作。因此，以时钟信号ClkA的脉冲与时钟信号ClkB的脉冲不重叠的方式，使相互的边缘隔开间隔。
以下同样，核心电路RG3～RGi依次输出脉冲信号。
在最终级的核心电路RGi输出了脉冲信号之后，清除信号CLR成为高电平。当清除信号CLR成为高电平时，清除部24的晶体管M8、M9导通。于是，节点Qn以及节点An成为低电平。由此，核心电路RGi使扫描线GLi成为低电平。
然后，帧信号Frame_e成为高电平，帧信号Frame_o成为低电平。于是，核心电路RG的逆变电路21e有效化。然后，重复移位寄存器SR的扫描动作。
通过这样的动作，在核心电路RG中能够消除被持续施加正偏压的晶体管。由此，能够抑制构成核心电路RG的晶体管的特性劣化。特别是，在作为晶体管而使用了TFT的情况下，当被持续施加正偏压时，阈值电压Vth会移位。但是，在本实施方式中，能够抑制TFT的特性劣化。
[1-5-4]核心电路RG的动作
接下来，对移位寄存器SR所包含的核心电路RG的动作进行说明。选择期间是扫描线被选择的期间，且是扫描线输出脉冲信号的期间。非选择期间是选择期间以外的期间，且是扫描线不输出脉冲信号的期间。
图21是说明选择期间中的核心电路RG的逆变动作的示意图。作为一例，假设帧信号Frame_o被有效化(高电平(图21的“Hi”))，逆变电路21o进行逆变动作。帧信号Frame_e为低电平(图21的“Lo”)。
晶体管M2的栅极被从前级的核心电路RG输入高电平(图21的“ON”)的输入信号VIN。因此，晶体管M2导通，节点An成为高电平(图21的“Hi”)。
晶体管M1o的栅极被输入高电平的帧信号Frame_o。因此，晶体管M1o导通，逆变电路21o被有效化。
节点An为高电平，因此晶体管M7o导通，节点Bno被下拉。图21的箭头表示电流。
并且，在选择期间中的逆变动作中，能够使逆变电路21e的晶体管M7e也动作。即，由于节点An为高电平，因此晶体管M1b、M7e导通。因此，节点Bno在晶体管M1b、节点Bne、以及晶体管M7e的路径中也被下拉。由此，能够将节点Bno可靠地设定为低电平。
晶体管M6o的驱动能力被设定得大于晶体管M7o的驱动能力。在非选择期间中，节点An通过晶体管M6o而被下拉，能够将节点An可靠地设定为低电平。
作为用于实现上述逆变动作的条件，晶体管M6、M7被设定为满足以下条件。晶体管M6是指晶体管M6o、M6e的各个，晶体管M7是指晶体管M7o、M7e的各个。将晶体管M6、M7的沟道宽度分别表示为W6、W7。沟道宽度也被称为栅极宽度。
W7≦W6≦2×W7
通过使“W6≦2×W7”，由此晶体管M7o、M7e合起来后的驱动能力大于晶体管M6o(或者晶体管M6e)的驱动能力。由此，在选择期间中，能够将节点Bno可靠地设定为低电平。
通过使“W7≦W6”，由此晶体管M6的驱动能力大于晶体管M7的驱动能力。由此，在非选择期间中，能够将节点An可靠地设定为低电平。
着眼于接近最终级的核心电路RG所包含的逆变电路。逆变电路21o、21e之中被无效化的逆变电路(例如，假设为逆变电路21e)的节点Bne的电位，由于晶体管M1e的漏电电流而降低。因此，在接近最终级的核心电路RG中，在选择期间中晶体管M1b导通，由此被有效化的一侧的节点Bno与节点Bne导通，由此成为能够更可靠地设定为低电平的结构。
[1-6]第1实施方式的效果
在第1实施方式中，将显示区域4分割为配置为矩阵状的多个分割区域DI而构成。在多个分割区域DI的各自中配置有子阵列SA以及栅极驱动器GD。由此，能够实现可窄边框化的液晶显示装置1。此外，能够针对每个分割区域DI使显示区域4进行分割驱动。此外，能够针对每个分割区域DI分别自由地进行扫描。
此外，通过针对每个分割区域DI分别进行扫描，与将整个画面作为1帧而进行扫描的情况相比，能够降低帧频率。由此，基于时钟信号而进行的充放电所产生的消耗电力降低。并且，能够延长向像素写入数据(驱动电压)的写入时间，因此能够减小对像素所包含的TFT进行驱动的电流，并且能够减小TFT的尺寸。作为其结果，还能够减小向扫描线GL以及信号线SL供给的电流，因此能够降低消耗电力。
此外，能够针对每个分割区域DI通过时间分割来驱动时钟信号ClkA、ClkB。由此，与向整个画面供给时钟信号的情况相比，能够降低消耗电力。
此外，各核心电路RG具备两个逆变电路21o、21e，根据帧信号Frame_o、Frame_e而逆变电路21o、21e交替地有效化。因此，能够防止对构成移位寄存器SR的晶体管(例如TFT)持续施加电压。由此，能够实现高耐压的栅极驱动器GD。
[2]第2实施方式
第2实施方式是与显示区域4的布线相关的另一个实施例。第2实施方式针对多个分割区域DI的每个列对不同的时钟信号进行布线。
[2-1]多个分割区域DI的布线
图22是说明第2实施方式的多个分割区域DI的布线的图。在以下，以显示区域4由9(＝3×3)个分割区域DI_(1，1)～DI_(3，3)构成的情况为例进行说明。
向多个分割区域DI的布线如以下那样进行。
·栅极驱动器GD针对每个分割区域DI进行配置。
·关于电源布线，仅进行Vgl线的布线。
·Frame_e线以及Frame_o线作为整个画面共用信号而进行布线。
·CLR线针对每个分割区域DI进行布线。
·ST线针对扫描线方向(X方向)的每个分割区域DI进行布线。
·ClkA线以及ClkB线针对信号线方向(Y方向)的每个分割区域DI进行布线。
开始信号ST由3个开始信号ST1～ST3构成。开始信号ST1～ST3分别使用3条ST1线～ST3线来供给。
时钟信号ClkA由3个时钟信号ClkA1～ClkA3构成。时钟信号ClkA1～ClkA3分别使用3条ClkA1线～ClkA3线来供给。
时钟信号ClkB由3个时钟信号ClkB1～ClkB3构成。时钟信号ClkB1～ClkB3分别使用3条ClkB1线～ClkB3线来供给。
清除信号CLR由9个清除信号CLR11～CLR33构成。清除信号CLR11～CLR33使用9条CLR11线～CLR33线来供给。
开始信号ST1被输入至第1行的分割区域DI_(1，1)、DI_(1，2)、DI_(1，3)。开始信号ST2被输入至第2行的分割区域DI_(2，1)、DI_(2，2)、DI_(2，3)。开始信号ST3被输入至第3行的分割区域DI_(3，1)、DI_(3，2)、DI_(3，3)。9个分割区域DI_(1，1)～DI_(3，3)能够以行单位进行开始控制。
时钟信号ClkA1、ClkB1被输入至第1列的分割区域DI_(1，1)、DI_(2，1)、DI_(3，1)。时钟信号ClkA2、ClkB2被输入至第2列的分割区域DI_(1，2)、DI_(2，2)、DI_(3，2)。时钟信号ClkA3、ClkB3被输入至第3列的分割区域DI_(1，3)、DI_(2，3)、DI_(3，3)。9个分割区域DI_(1，1)～DI_(3，3)能够以列单位进行时钟控制。
9个清除信号CLR11～CLR33分别被输入至9个分割区域DI_(1，1)～DI_(3，3)。9个分割区域DI_(1，1)～DI_(3，3)能够使用9个清除信号CLR11～CLR33分别独立地使扫描停止而不进行数据的改写(保持显示)。
帧信号Frame_e被输入至全部分割区域DI。帧信号Frame_o被输入至全部分割区域DI。Vgl线针对全部分割区域DI进行布线。
[2-2]显示区域4的扫描动作
接下来，对1个分割区域DI的扫描动作进行说明。图23是说明分割区域DI的扫描动作的时序图。
控制电路15从外部接受信号Vsync。任意的分割区域DI_(m，n)被输入时钟信号ClkAm、ClkBm、开始信号STm、清除信号CLRmn。分割区域DI的扫描动作与第1实施方式的图16相同。
接下来，对1个分割区域DI的扫描停止动作进行说明。图24是说明分割区域DI的扫描停止动作的时序图。图24是被输入开始信号STm的同一行的分割区域之中不进行数据改写的分割区域的动作。
响应信号Vsync的低电平，控制电路15向分割区域DI_(m，n)输入开始信号STm。接着，控制电路15在开始信号STm后紧接着向分割区域DI_(m，n)输入清除信号CLRmn。由此，能够实质上使开始信号STm无效化。然后，不向扫描线GL输入脉冲。在该情况下，分割区域DI_(m，n)不执行扫描，而显示被保持。
行方向上相邻接的分割区域DI以不同的时钟信号ClkA(以及不同的时钟信号ClkB)进行动作。如图24所示那样，行方向上相邻接的分割区域之中不进行数据改写的分割区域不被输入时钟信号。
在第2实施方式的液晶显示装置1中，也能够执行在第1实施方式中说明的驱动模式。第2实施方式的效果也与第1实施方式相同。
[3]第3实施方式
第3实施方式为，将显示区域4分割而成的多个分割区域中的一部分分割区域，用不显示图像的非显示区域来构成。
图25是第3实施方式的显示区域4的示意图。在图25中，将显示区域4具备9个分割区域的情况作为一例来表示。
显示区域4具备1个或者多个非显示区域ND。在图25中，将显示区域4具备3个非显示区域ND的情况作为一例来表示。在非显示区域ND中未设置像素以及栅极驱动器。
显示区域4具备6个分割区域DI_(2，1)、DI_(3，1)、DI_(1，2)、DI_(3，2)、DI_(1，3)、DI_(2，3)。在分割区域DI中配置有子阵列SA以及栅极驱动器GD。
图26是说明液晶显示装置1的驱动模式1的示意图。在图26中，例如具有第1实施方式的显示区域4的布线。在非显示区域ND中未进行信号线的布线。
控制电路15在第1帧中使开始信号ST1有效化(高电平)。控制电路15在第1帧结束的时刻使清除信号CLR12、CLR13有效化(高电平)。由此，执行第1行的分割区域DI_(1，2)、DI_(1，3)的扫描动作。
控制电路15在接着第1帧的第2帧中使开始信号ST2有效化。控制电路15在第2帧结束的时刻使清除信号CLR21、CLR23有效化。由此，执行第2行的分割区域DI_(2，1)、DI_(2，3)的扫描动作。
控制电路15在接着第2帧的第3帧中使开始信号ST3有效化。控制电路15在第3帧结束的时刻使清除信号CLR31、CLR32有效化。由此，执行第3行的分割区域DI_(3，1)、DI_(3，2)的扫描动作。
图27是说明液晶显示装置1的驱动模式2的示意图。在图27中，例如具有第2实施方式的显示区域4的布线。在非显示区域ND中未进行信号线的布线。
控制电路15在第1帧中使开始信号ST2有效化。控制电路15在开始信号ST2后紧接着使清除信号CLR23有效化。由此，分割区域DI_(2，3)的扫描停止。控制电路15在第1帧结束的时刻使除信号CLR21有效化。如此，执行分割区域DI_(2，1)的扫描动作，分割区域DI_(2，1)的数据被改写。此外，分割区域DI_(2，3)保持显示。
控制电路15在接着第1帧的第2帧中使开始信号ST3有效化。控制电路15在开始信号ST3后紧接着使清除信号CLR32有效化。由此，分割区域DI_(3，2)的扫描停止。控制电路15在第2帧结束的时刻使清除信号CLR31有效化。如此，执行分割区域DI_(3，1)的扫描动作，分割区域DI_(3，1)的数据被改写。此外，分割区域DI_(3，2)保持显示。
以下同样，开始信号STm被有效化，m行所包含的任意的分割区域DI执行扫描动作。此外，与m行所包含的剩余的分割区域DI对应的清除信号CLR被有效化，该剩余的分割区域DI的扫描停止。
由此，6个分割区域DI_(2，1)、DI_(3，1)、DI_(1，2)、DI_(3，2)、DI_(1，3)、DI_(2，3)依次被驱动，分割区域DI_(2，1)、DI_(3，1)、DI_(1，2)、DI_(3，2)、DI_(1，3)、DI_(2，3)的数据被改写。
非显示区域ND例如常时黑显示。此外，也可以通过在非显示区域ND中配置所希望的颜色的滤色器来使非显示区域ND以黑色以外的彩色显示。
在第3实施方式中，针对每个分割区域DI配置栅极驱动器GD。由此，即使在列方向上在分割区域DI之间设置有非显示区域ND的情况下，也能够使用栅极驱动器GD对全部分割区域DI进行扫描。
此外，在第3实施方式中，能够实现不是四方形的异形显示器。此外，能够最佳地驱动异形显示器。
此外，在上述各实施方式中，对晶体管全部由N型晶体管构成的情况进行说明。但是，并不局限于此，也能够通过使电源电压以及时钟信号的极性反相来使全部晶体管由P型晶体管构成。
此外，栅极驱动器GD所包含的移位寄存器SR不限定于在上述各实施方式中说明的构成。也能够使用能够向多条扫描线GL依次输出脉冲的其他种类的移位寄存器。
此外，在上述各实施方式中，作为显示装置以液晶显示装置为例进行说明。但是，并不局限于此，也能够应用于有机EL显示装置等其他显示装置。
本发明不限定于上述实施方式，在实施阶段在不脱离其主旨的范围内能够进行各种变形。此外，各实施方式也可以适当地组合而实施，在该下情况能够得到组合的效果。并且，在上述实施方式包含各种发明，通过从公开的多个构成要件中选择的组合能够提取各种发明。例如，在从实施方式所示的全部构成要件中删除几个构成要件也能够解决课题并得到效果的情况下，该构成要件被删除的构成也能够提取为发明。

Claims (12)

1.一种显示装置，具备：
显示区域，具有配置为矩阵状的多个分割区域；
像素阵列，具有分别配置于上述多个分割区域的多个子阵列，上述多个子阵列的每个具有多个像素；
多条扫描线，设置于上述多个子阵列的每个，沿着第1方向延伸；
多条信号线，以与各列的子阵列组共同连接的方式设置于上述像素阵列，沿着与上述第1方向交叉的第2方向延伸；
多个栅极驱动器，分别配置于上述多个分割区域，分别与上述多条扫描线连接；
源极驱动器，与上述多条信号线连接；以及
控制电路，对上述多个栅极驱动器以及上述源极驱动器进行控制，能够分别独立地驱动上述多个子阵列。
2.一种显示装置，具备：
显示区域，具有配置为矩阵状的多个分割区域；
非显示区域，设置于上述多个分割区域之中的至少1个分割区域，未配置像素；
像素阵列，具有分别配置于剩余的分割区域的多个子阵列，上述多个子阵列的每个具有多个像素；
多条扫描线，设置于上述多个子阵列的每个，沿着第1方向延伸；
多条信号线，以与各列的子阵列组共同连接的方式设置于上述像素阵列，沿着与上述第1方向交叉的第2方向延伸；
多个栅极驱动器，分别配置于上述剩余的分割区域，分别与上述多条扫描线连接；
源极驱动器，与上述多条信号线连接；以及
控制电路，对上述多个栅极驱动器以及上述源极驱动器进行控制，能够分别独立地驱动上述多个子阵列。
3.如权利要求1或2所述的显示装置，其中，
上述控制电路依次驱动沿着列方向配置的子阵列组。
4.如权利要求1或2所述的显示装置，其中，
上述控制电路同时驱动沿着行方向配置的子阵列组。
5.如权利要求1或2所述的显示装置，其中，
用于使扫描开始的开始信号被共同地输入至各行的栅极驱动器组。
6.如权利要求1或2所述的显示装置，其中，
时钟信号被共同地输入至各行的栅极驱动器组。
7.如权利要求1或2所述的显示装置，其中，
时钟信号被共同地输入至各列的栅极驱动器组。
8.如权利要求5所述的显示装置，其中，
用于使扫描停止的清除信号针对上述多个栅极驱动器的每个输入。
9.如权利要求8所述的显示装置，其中，
上述控制电路在向第1栅极驱动器输入上述开始信号后紧接着输入上述清除信号，使对与上述第1栅极驱动器连接的子阵列的数据改写停止。
10.如权利要求1或2所述的显示装置，其中，
上述多个栅极驱动器分别包括具有纵向连接的多个核心电路的移位寄存器，
上述多个核心电路分别包括：
输入部，将与前级的核心电路的输出信号对应的输入信号向第1节点传送；
第1逆变电路，通过第1帧信号而被有效化，在第2节点保持上述第1节点的反相信号；以及
第2逆变电路，通过与上述第1帧信号互补的第2帧信号而被有效化，在第3节点保持上述第1节点的反相信号。
11.如权利要求10所述的显示装置，其中，
上述核心电路包括输出部，
上述输出部包括输出晶体管以及电容器，
上述输出晶体管具有与上述第1节点连接的栅极、接受时钟信号的第1端子、以及与扫描线连接的第2端子，
上述电容器具有与上述第1节点连接的第1电极、以及与上述扫描线连接的第2电极。
12.如权利要求11所述的显示装置，其中，
第奇数个的核心电路接受第1时钟信号，
第偶数个的核心电路接受与上述第1时钟信号互补的第2时钟信号。
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