KR20170051793A - 액정표시장치 - Google Patents

Abstract

본 발명에 의한 액정표시장치는 게이트라인, 서로 인접하는 제1 및 제2 데이터라인들의 교차에 의해서 화소영역이 정의된다. 화소영역의 일부인 개구영역에는 서로 반대 극성인 제1 및 제2 데이터전압을 공급받는 제1 및 제2 화소전극이 배치된다. 공통라인은 개구영역 내에서 제1 데이터라인과 인접하여 배치된다. 공통전극은 개구영역과 이웃한 커패시터 영역에 배치되고, 공통라인과 연결된다. 제1 스토리지 전극은 제1 데이터라인 및 제1 화소전극과 접속하고, 공통전극 보다 상부 금속층에 배치되어, 공통전극과 제1 커패시터를 이룬다. 제2 스토리지 전극은 제2 데이터라인 및 제2 화소전극과 접속하고, 공통전극 보다 하부 금속층에 배치되어 공통전극과 제2 커패시터를 이룬다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}

본 발명은 액정표시장치에 관한 것으로, 특히, 수평 전계형 액정표시장치에 관한 것이다.

액정 표시장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 대별된다.

수직 전계형 액정 표시장치는 상부기판 상에 형성된 공통전극과 하부기판 상에 형성된 화소전극이 서로 마주 보도록 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nematic) 모드의 액정을 구동하게 된다. 이러한 수직 전계형 액정 표시장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.

수평 전계형 액정 표시장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위칭(In Plane Switching; IPS) 모드의 액정을 구동하게 된다. 이러한 수평 전계형 액정 표시장치는 시야각이 170도 이상 넓다는 장점과, 수평 상태에서 스위칭 되므로 빠른 응답속도를 갖는 장점을 가진다.

그러나, 화소 전극과 공통 전극을 동일 평면상에 형성하는 수평 전계형 액정 표시장치의 경우, 화소 전극과 공통 전극 사이에서는 수평 전계가 형성되지만, 화소 전극 및 공통 전극 상부에서는 전계가 형성되지 못한다. 따라서, 전극이 차지하는 면적만큼이 액정을 구동하지 못하는 비투과 영역으로 된다. 결국, 화소 전극과 공통 전극을 투명 도전물질로 만들더라도, 개구율이 저하되는 문제점이 있다.

본 발명은 상술한 문제점을 해결하기 위한 것으로, 고투과율의 액정 표시장치를 제공하는 것을 목적으로 한다.

본 발명에 의한 액정표시장치는 게이트라인, 서로 인접하는 제1 및 제2 데이터라인들의 교차에 의해서 화소영역이 정의된다. 화소영역의 일부인 개구영역에는 서로 반대 극성인 제1 및 제2 데이터전압을 공급받는 제1 및 제2 화소전극이 배치된다. 공통라인은 개구영역 내에서 제1 데이터라인과 인접하여 배치된다. 공통전극은 개구영역과 이웃한 커패시터 영역에 배치되고, 공통라인과 연결된다. 제1 스토리지 전극은 제1 데이터라인 및 제1 화소전극과 접속하고, 공통전극 보다 상부 금속층에 배치되어, 공통전극과 제1 커패시터를 이룬다. 제2 스토리지 전극은 제2 데이터라인 및 제2 화소전극과 접속하고, 공통전극 보다 하부 금속층에 배치되어 공통전극과 제2 커패시터를 이룬다.

본 발명에 따르는 액정 표시장치에 의하면, 고전압으로 액정을 구동시킬 수 있어 고투과율을 달성할 수 있는 효과를 얻을 수 있다. 또한, 본 발명에 의한 액정 표시장치는 제1 및 제2 스토리지 전극이 서로 다른 금속층에 배치되기 때문에, 제1 및 제2 스토리지 전극 각각의 면적을 크게 할 수 있다. 그 결과 전체적인 커패시터 용량을 크게 할 수 있다.

도 1은 본 발명에 의한 액정표시장치를 나타내는 도면.
도 2는 본 발명의 제 1 실시예에 따르는 액정 표시장치의 화소 어레이의 등가 회로도.
도 3은 본 발명의 제 1 실시예에 따르는 액정 표시장치를 나타내는 평면도.
도 4는 도 3의 I-I'라인을 따라 취한 단면도,
도 5는 본 발명의 제 2 실시예에 따르는 액정 표시장치의 화소 어레이의 등가 회로도.
도 6은 도 5의 라인 I-I' 라인을 따라 취한 단면도.
도 7a 및 도 7b는 제1 금속층의 평면도 및 단면도.
도 8a 및 도 8b는 제2 금속층의 평면도 및 단면도.

이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예를 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.

도 1은 본 발명에 의한 액정표시장치를 나타내는 도면이다.

도 1을 참조하면, 본 발명의 액정표시장치는 액정패널(100), 타이밍 콘트롤러(210), 파워모듈(220), 게이트 구동부(230) 및 데이터 구동부(240)를 포함한다.

액정패널(100)은 박막트랜지스터 어레이가 형성되는 박막트랜지스터 어레이기판 및 컬러필터가 형성되는 컬러필터기판을 포함하고, 박막트랜지스터 어레이기판과 컬러필터기판 사이에는 액정층이 형성된다. 그리고 액정패널(100)에서 박막트랜지스터 어레이기판은 화소(P)들이 배열되는 영역은 화소 어레이 영역(100A)으로 정의하기로 한다.

타이밍 콘트롤러(210)는 외부 호스트(미도시)로부터 디지털 비디오 데이터(RGB)를 입력받고, 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(CLK) 등의 타이밍 신호를 입력받는다. 타이밍 콘트롤러(210)는 디지털 비디오 데이터(RGB)를 소스 드라이브 IC들(240)에 전송한다. 타이밍 콘트롤러(210)는 타이밍 신호(Vsync, Hsync, DE, CLK)를 이용하여 데이터 구동부(240)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어신호와, 게이트 구동부(230)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GCLK)를 발생한다.

파워모듈(220)은 전원전압(VCC)을 입력받아서 게이트하이전압(VGH), 게이트로우전압(VGL), 고전위전압(VDD) 및 공통전압(Vcom) 등을 출력한다. 게이트하이전압(VGH)은 게이트라인(GL)에 공급되는 스캔펄스의 하이레벨전압이고, 게이트로우전압(VGL)은 게이트라인(GL)에 공급되는 스캔펄스의 로우레벨전압이다.

GIP 타입의 게이트 구동부(230)는 PCB(200) 상에 실장된 레벨쉬프터(231) 및 쉬프트레지스터(233)를 포함한다.

레벨쉬프터(231)는 게이트하이전압(VGH)과 게이트로우전압(VGL) 등의 구동전압을 공급받고 타이밍 콘트롤러(210)로부터 스타트신호(ST) 및 게이트클럭신호(GCLK)를 입력받아서, 게이트하이 전압(VGH)과 게이트로우전압(VGL) 사이에서 스윙하는 스타트 펄스(VST) 및 클럭신호(CLK)를 출력한다. 쉬프트레지스터(233)는 표시패널(100)의 게이트라인(GL)에 연결된다. 쉬프트레지스터(233)는 종속적으로 접속된 다수의 스테이지들을 포함한다. 쉬프트레지스터(233)는 레벨쉬프터(231)로부터 입력되는 스타트 펄스(VST)를 클럭신호(CLK)에 따라 시프트하여 게이트라인들(GL)에 게이트펄스를 순차적으로 공급한다.

데이터 구동부(240)는 타이밍 콘트롤러(210)로부터 디지털 비디오 데이터들(RGB)를 입력받는다. 데이터 구동부(240)는 타이밍 콘트롤러(210)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터(RGB)를 정극성/부극성 아날로그 데이터전압으로 변환한 후에 그 데이터전압을 게이트펄스에 동기되도록 표시패널(100)의 데이터라인들(DL1~DLm)에 공급한다.

이하, 본 발명의 액정표시패널의 실시 예들을 살펴보면 다음과 같다.

도 2는 표시패널에서 화소 어레이의 등가회로도이다.

도 2를 참조하면, 본 발명에 의한 화소 어레이는 게이트라인들(GL_01~GL_E[n])과 데이터 라인들(D1~Dm)의 교차에 의해 정의되는 화소영역들을 포함한다. 각 화소영역에는 2 개의 박막 트랜지스터들과, 2 개의 화소전극들이 배치된다. 각 화소영역에 배치되는 두 개의 화소전극들은 스토리지 커패시터(Cst)를 구성한다.

화소행(HL)이 n(n은 자연수) 개일 경우에, 게이트라인은 기수 게이트라인(GL_O1,GLO2…GLO[n]) 및 우수 게이트라인(GL_E1,GLE2…GLE[n])을 포함한다. 기수 게이트라인(GL_O1,GLO2…GLO[n])은 각 화소행(HL)에서 기수 번째 열에 배치되는 화소들의 박막트랜지스터들(T11,T12,T31,T32…)과 연결되고, 우수 게이트라인(GL_E1,GLE2…GLE[n])은 각 화소행(HL)에서 우수 번째 열에 배치되는 화소들의 박막트랜지스터들(T21,T22,T41,T42…)과 연결된다.

게이트 라인들과 교차하도록 배치된 데이터 라인들(D1~Dm)은 서로 인접한 데이터 라인들이 반대 극성의 전압을 공급받도록 설정된다. 예를 들어 홀수 번째 데이터 라인(DL1, DL3, …DL[n-1])에 양의 전압이 인가되면 짝수 번째 데이터 라인(DL2, DL3, …DL[n-1])에 음의 전압이 인가된다. 이에 따라 동일 화소영역에서 제 1 화소전극(P11)과 제 2 화소전극(P12) 사이에 전압차가 발생하여 수평전계가 형성된다.

도 3은 본 발명의 제 1 실시 예에 따르는 액정표시장치의 화소영역을 도시한 평면도이고, 도 4는 도 3의 I-I'라인을 따라 취한 단면도이다. 도 3에서 제1 및 제2 데이터라인은 서로 인접하는 데이터라인을 지칭하고, 도 1 및 도 2에서 도시된 첫 번째 및 두 번째 데이터라인에 한정되지 않는다.

도 3 및 도 4를 참조하면, 제1 실시 예에 의한 액정표시장치의 화소 영역은 개구영역(OA) 및 커패시터 영역(CA)을 포함한다.

개구영역(OA)은 제1 및 제2 화소전극(PXL1,PXL2)과 제1 및 제2 공통라인(VCL1,VCL2)을 포함한다. 제1 및 제2 공통라인(VCL1,VCL2)은 커패시터 영역(CA)에서 이어져서 하나의 공통전극(VCOM)이 된다. 커패시터 영역(CA)에서, 공통전극(VCOM)과 제1 화소전극(PXL1)의 일부 영역은 제1 커패시터(C1)를 형성하고, 공통전극(VCOM)과 제2 화소전극(PXL2)의 일부 영역은 제2 커패시터(C2)를 형성한다.

제1 및 제2 데이터라인(DL1,DL2)은 각각 개구영역(OA)의 양 측면에 배치된다. 제1 데이터라인(DL1)은 커패시터 영역(CA)을 지나서 게이트라인(GL)과 중첩되며, 제1 데이터라인(DL1)이 게이트라인과 중첩되는 일부 영역은 제1 드레인 전극(D1)이 된다. 제1 데이터라인(DL1)과 인접하는 영역에는 제1 소스 전극(S1)이 형성되고, 제1 드레인 전극(D1)과 제1 소스 전극(S1)이 맞닿는 영역의 게이트라인(GL)은 제1 게이트 전극(G1)이 된다. 제1 게이트 전극(G1), 제1 드레인 전극(D1) 및 제1 소스 전극(S1)은 제1 트랜지스터(T1)를 이루어서, 게이트라인(GL)에 인가되는 게이트펄스에 응답하여 동작한다.

마찬가지로, 제2 드레인 전극(D2)은 제2 데이터터라인(D2)에서 분기되고, 제2 게이트 전극(G2) 및 제2 소스 전극(S2)과 제2 트랜지스터(T2)를 이루게 된다.

제1 공통라인(VCL1)은 제1 데이터라인(DL1)과 나란하게 배치되고, 제2 공통라인(VCL2)은 제2 데이터터라인(D2)과 나란하게 배치된다. 제1 및 제2 공통라인(VCL1,VCL2)은 공통전압을 제공받는다. 제1 및 제2 공통라인(VCL1,VCL2)은 커패시터 영역(CA)에서 제1 및 제2 화소전극(PXL1,PXL2)과 중첩될 수 있는 크기로 형성된다.

제1 및 제2 화소전극(PXL1,PXL2)은 커패시터 영역(CA)에서 개구영역(OA)으로 분기된다.

종래의 액정 표시장치에서는 공통전극과 화소전극 사이의 전압차에 의해 수평전계가 발생하고, 공통전극에 공급되는 공통전압이 기준전압(예를 들면 전지전압) 레벨로 설정되기 때문에 전압차가 그리 크지 않다. 그러나, 본 발명의 실시예에 따르는 액정 표시장치에서는 제 1 화소전극과 제 2 화소전극 사이에 걸리는 전압이 양의 데이터 전압과 음의 데이터 전압의 차로 되므로 종래에 비해 2배의 전압차가 발생한다.

따라서, 본 발명의 제 1 실시예에 의한 액정표시장치에는 종래보다 2배의 고전압으로 액정을 구동할 수 있게 되는 고투과율을 달성할 수 있는 효과를 얻을 수 있다. 또는, 본 발명의 제1 실시 예에 의한 액정표시장치는 종래에 이용되는 구동전압의 1/2에 해당하는 전압을 이용하여 소비전력을 줄이면서, 종래와 같은 수준의 투과율을 나타낼 수 있다.

도 5는 본 발명의 제2 실시 예에 따르는 액정표시장치의 화소영역을 도시한 평면도이고, 도 6은 도 5의 II- II'라인을 따라 취한 단면도이다. 도 5 및 도 6에서 제1 및 제2 데이터라인은 서로 인접하는 데이터라인을 지칭하고, 화소행에서 첫 번째 및 두 번째 열에 배치되는 데이터라인에 한정되지 않는다.

도 5 및 도 6을 참조하면, 제2 실시 예에 의한 액정표시장치의 화소 영역은 개구영역(OA) 및 커패시터 영역(CA)을 포함한다.

개구영역(OA)은 제1 및 제2 화소전극(PXL1,PXL2)과 제1 및 제2 공통라인(VCL1,VCL2)을 포함한다. 그리고 커패시터 영역(CA)은 공통전극(VCOM), 제1 및 제2 스토리지 전극(SE1,SE2)을 포함한다.

제1 및 제2 데이터터라인(DL1,DL2)은 각각 개구영역(OA)의 양 측면에 배치된다. 제1 데이터라인(DL1)은 커패시터 영역(CA)을 지나서 게이트라인(GL)과 중첩되며, 제1 데이터라인(DL1)이 게이트라인과 중첩되는 일부 영역은 제1 드레인 전극(D1)이 된다. 데이터라인(DL1)과 인접하는 영역에는 제1 소스 전극(S1)이 형성되고, 제1 드레인 전극(G1)과 제1 소스 전극(S1)이 맞닿는 영역의 게이트라인(GL)은 제1 게이트 전극(G1)이 된다. 제1 게이트 전극(G1), 제1 드레인 전극(D1) 및 제1 소스 전극(S1)은 제1 트랜지스터(T1)를 이루어서, 게이트라인(GL)에 인가되는 게이트펄스에 응답하여 동작한다.

마찬가지로, 제2 드레인 전극(D2)은 제2 데이터터라인(DL2)에서 분기되고, 제2 게이트 전극(G2) 및 제2 소스 전극(S2)과 제2 트랜지스터(T2)를 이루게 된다.

제1 공통라인(VCL1)은 제1 데이터라인(DL1)과 나란하게 배치되고, 제2 공통라인(VCL2)은 제2 데이터터라인(DL2)과 나란하게 배치된다. 제1 및 제2 공통라인(VCL2)은 공통전압(VCOM)을 제공받는다.

커패시터 영역(CA)은 공통전극(VCOM)과 제1 및 제2 스토리지 전극(SE1,SE2)을 포함한다. 공통전극(VCOM)과 제1 스토리지 전극(SE1)은 제1 커패시터(C1)를 구성하고, 공통전극(VCOM)과 제2 스토리지 전극(SE2)은 제2 커패시터(C2)를 구성한다.

제2 스토리지 전극(SE2)은 기판(SUB) 상에 배치되고, 제1 및 제2 공통라인(VCL1, VCL2) 및 게이트라인(G2)과 동일한 금속물질로 이루어질 수 있다. 제2 스토리지 전극(SE2)은 제1 및 제2 공통라인(VCL1,VCL2) 및 게이트라인(GL)과는 전기적으로 연결되지 않는다. 제2 스토리지 전극(SE2)은 제2 컨택홀(CNT2)을 통해서 제2 소스 전극(S2) 및 제2 화소전극(PXL2)과 접속하고, 제2 소스 전극(S2)으로부터 제2 데이터전압을 제공받는다. 제2 스토리지 전극(SE2)에 저장된 제2 데이터전압은 제2 화소전극(PXL2)으로 전달된다.

공통전극(VCOM)은 제2 스토리지 전극(SE2)을 덮는 게이트 절연막(GI) 상에 배치되고, 제1 및 제2 데이터터라인(DL1,DL2)과 동일한 금속물질로 이루어질 수 있다. 공통전극(VCOM)은 공통 컨택홀(VCNT)을 통해서 제1 공통라인(VCL1)과 접속하여, 제1 공통라인(VCL1)으로부터 공통전압을 제공받는다. 공통전극(VCOM)은 제1 및 제2 데이터터라인(DL1, DL2)과는 전기적으로 연결되지 않는다.

제1 스토리지 전극(SE1)은 공통전극(VCOM)을 덮는 배시베이션층(PAS) 상에 배치되고, 제1 및 제2 화소전극(PXL1,PXL2)과 동일한 금속물질로 이루어질 수 있다. 제1 스토리지 전극(SE1)은 제1 컨택홀(CNT)을 통해서 제1 소스 전극(S1)과 접속하여, 제1 소스 전극(S1)으로부터 제1 데이터전압을 공급받는다. 그리고 제1 스토리지 전극(SE1)은 제1 화소전극(PXL1)에 제1 데이터전압을 공급한다. 제1 스토리지 전극(SE1)과 제1 화소전극(PXL1)은 일체형으로 형성될 수 있다. 제1 스토리지 전극(SE1)은 제2 스토리지 전극(SE2)과 평면상에서 적어도 일부분 중첩된다.

제2 실시 예는 제1 스토리지 전극(SE1)과 제2 스토리지 전극(SE2)이 다른 층에 배치되기 때문에, 제1 커패시터(C1)와 제2 커패시터(C2)가 수직으로 배치된다. 즉, 제1 커패시터(C1)와 제2 커패시터(C2)가 평면상에서 중첩될 수 있기 때문에, 제1 커패시터(C1) 및 제2 커패시터(C2)의 면적을 크게 할 수 있고, 결국 전체적인 커패시터 용량을 크게 할 수 있다.

도 7a 및 도 7b, 도 8a 및 도 8b는 제2 실시 예에 의한 액정표시패널을 제작하는 순서를 나타내는 도면들이다. 도 7a 는 제1 금속층의 패터닝을 나타내는 도면이고, 도 7b는 도 7a에서 II- II'의 절취선을 따라 절단한 나타내는 도면이다. 도 8a는 제2 금속층의 패터닝을 나타내는 도면이고, 도 8b는 도 8a에서 II- II'의 절취선을 따라 절단한 단면을 나타내는 도면이다.

도 7a 및 도 7b를 참조하면, 제2 실시 예에 의한 액정패널을 제작하기 위해서 기판(SUB) 상에 제1 금속물질을 이용하여 제1 및 제2 공통라인(VCL1,VCL2)과 제2 스토리지 전극(SE2) 및 게이트라인(GL)을 형성한다.

이어서, 도 8a 및 도 8b에서와 같이, 제1 금속물질로 이루어진 제1 금속층을 덮도록 게이트절연막(GI)을 형성한다. 게이트절연막 상에는 제2 금속물질로 이루어지는 제2 금속층을 형성한다. 제2 금속층은 제1 및 제2 데이터라인(DL1,DL2), 공통전극(VCOM), 제1 및 제2 드레인전극(D1,D2), 제1 및 제2 소스전극(S1,S2)을 포함한다. 공통전극(VCOM)은 제2 스토리지 전극(SE2)과 일부 영역에서 중첩되고, 공통 컨택홀(VCNT)을 통해서 제1 공통라인(VCL1)과 접속된다.

그리고, 도 6a 및 도 6b에서와 같이, 제2 금속층을 덮도록 베시베이션층(PAS)을 형성한다. 베이베이션층(PAS) 상에는 제3 금속물질을 이용하여 제작된 제1 및 제2 화소전극(PXL1,PXL2), 제1 스토리지 전극(SE1)이 배치된다. 제1 스토리지 전극(SE1)은 공통전극과 일부 영역에서 중첩되고, 제1 컨택홀(CNT1)을 통해서 제1 스토리지 전극(SE1)과 접속된다. 그리고 제2 화소전극(PXL2)은 제2 소스 전극(S2)을 관통하는 제2 컨택홀(CNT2)을 통해서 제2 스토리지 전극(SE2)과 접속된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

D1~Dm: 데이터 라인
GL_O: 기수 번째 게이트 라인
GL_E: 우수 번째 게이트 라인
VCOM: 공통전극

Claims (6)

1. 게이트라인, 서로 인접하는 제1 및 제2 데이터라인들의 교차에 의해서 정의되는 화소영역;
   상기 화소영역의 일부인 개구영역에 배치되고, 서로 반대 극성인 제1 및 제2 데이터전압을 공급받는 제1 및 제2 화소전극;
   상기 개구영역 내에서, 상기 제1 데이터라인과 인접하여 배치되는 공통라인;
   상기 개구영역과 이웃한 커패시터 영역에 배치되고, 상기 공통라인과 연결되는 공통전극;
   상기 제1 데이터라인 및 상기 제1 화소전극과 접속하고, 상기 공통전극 보다 상부 금속층에 배치되어 상기 공통전극과 제1 커패시터를 이루는 제1 스토리지 전극; 및
   상기 제2 데이터라인 및 상기 제2 화소전극과 접속하고, 상기 공통전극 보다 하부 금속층에 배치되어 상기 공통전극과 제2 커패시터를 이루는 제2 스토리지 전극을 포함하는 액정표시장치.
2. 제 1 항에 있어서,
   상기 제1 스토리지 전극 및 상기 제2 스토리지 전극은 평면상에서 적어도 일부분 중첩되는 액정표시장치.
3. 제 1 항에 있어서,
   상기 공통라인, 제2 스토리지 전극 및 게이트라인은 기판 상에 배치되는 제1 금속층에 포함되는 액정표시장치.
4. 제 3 항에 있어서,
   상기 제1 및 제2 데이터라인, 공통전극은 상기 제1 금속층을 덮는 게이트 절연막 상에 배치되는 제2 금속층에 포함되고,
   상기 공통라인과 상기 공통전극은 공통 컨택홀을 통해서 접속되는 액정표시장치.
5. 제 4 항에 있어서,
   상기 제1 및 제2 화소전극과 제1 스토리지 전극은 상기 제2 금속층을 덮는 베이베이션층 상에 배치되고,
   상기 제1 화소전극 및 제1 스토리지 전극은 일체형으로 이루어지는 액정표시장치.
6. 제 4 항에 있어서,
   상기 제2 금속층은
   상기 게이트라인과 중첩되는 영역 내에서, 상기 제1 데이터라인에서 분기되는 제1 드레인 전극, 상기 제1 드레인 전극과 인접하는 제1 소스 전극을 더 포함하고,
   상기 게이트라인과 중첩되는 영역 내에서, 상기 제2 데이터라인에서 분기되는 제2 드레인 전극, 상기 제2 드레인 전극과 인접하는 제2 소스 전극을 더 포함하고,
   상기 제1 소스 전극과 상기 제1 스토리지 전극은 제1 컨택홀을 통해서 접속되며,
   상기 제2 소스 전극과 상기 제2 화소전극 및 상기 제2 스토리지 전극은 제2 컨택홀을 통해서 접속되는 액정표시장치.

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