JP2019056796A - 電気光学装置および電子機器 - Google Patents

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崇 宮田
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Yoshiki Nakajima
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Abstract

【課題】ＬＤＤ構造でトランジスターの大きさを小さくすることができる電気光学装置を提供する。【解決手段】電気泳動装置１は画素８に、Ｐ型の第１Ｐ型トランジスター５５と、Ｎ型の第１Ｎ型トランジスターとを有するメモリー回路を備え、第１Ｐ型トランジスター５５の第１半導体層６７は、第１ゲート電極３１ａと重なる第１チャネル領域２８ａと、第２ゲート電極３１ｂと重なる第２チャネル領域２８ｂと、第１高濃度Ｐ型領域７３と第１チャネル領域２８ａとの間に第１低濃度Ｐ型領域７６と、第１チャネル領域２８ａと第２チャネル領域２８ｂとの間に第２低濃度Ｐ型領域７７と、を有し、第１低濃度Ｐ型領域７６の長さは、第２低濃度Ｐ型領域７７の長さよりも長い。【選択図】図１１

Description

本発明は、電気光学装置および電子機器に関するものである。
電荷を有する粒子が分散媒中を移動する電気光学装置としての電気泳動装置が電子機器に設置されて広く用いられている。電気泳動装置は画面のちらつきが少ないので、電子書籍を閲覧する表示装置等に用いられている。この電気泳動装置が特許文献１に開示されている。それによると、電気泳動装置は電極が配置された一対の基板を備えている。そして、電極間には着色帯電粒子を含む分散媒が配置されている。基板の間には格子状にセルが配置されている。
電気泳動装置は画素毎にメモリー回路を備えている。そして、メモリー回路はトランジスターを組み合わせた回路になっている。トランジスターは１０Ｖ以上の電圧で動作するようにダブルゲート構造になっている。ダブルゲート構造は電界効果トランジスターを直列に接続した形態であり、ゲート電極が２つ配置されている。
そして、トランジスターでは、リーク電流を低下させるためにＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造を採用している。ＬＤＤ構造ではシリコン（半導体層）に不純物をドープする濃度が高い高濃度不純物領域と低い低濃度不純物領域とが配置される。
トランジスターの半導体層は、高濃度不純物領域、低濃度不純物領域、チャネル領域、低濃度不純物領域、高濃度不純物領域の順に並ぶ配置になっている。そして、チャネル領域に絶縁膜を介してゲート電極が配置されている。低濃度不純物領域は高濃度不純物領域より電気抵抗が大きい。そして、ゲート電極と高濃度不純物領域との間に電圧が加わるときには、低濃度不純物領域が抵抗として作用する。その結果、ゲート電極に高い電位が印加されてもトランジスターは破壊され難くなっている。
特開２００９−１８０８１５号公報
トランジスターをＬＤＤ構造にすることにより、トランジスターの信頼性が向上する。高濃度不純物領域とチャネル領域との間に低濃度不純物領域が配置されるので、低濃度不純物領域が占める領域によりトランジスターの大きさが大きくなる。そこで、ＬＤＤ構造でトランジスターの大きさを小さくすることができる電気光学装置が望まれていた。
本発明は、上述の課題を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
［適用例１］
本適用例にかかる電気光学装置であって、画素に、第１導電型の第１トランジスターと、第２導電型の第２トランジスターとを有するメモリー回路を備え、前記第１トランジスターの第１半導体層は、第１ゲート電極と重なる第１チャネル領域と、第２ゲート電極と重なる第２チャネル領域と、第１高濃度不純物領域と前記第１チャネル領域との間の第１低濃度不純物領域と、前記第１チャネル領域と前記第２チャネル領域との間の第２低濃度不純物領域と、を有し、前記第１低濃度不純物領域の長さは、前記第２低濃度不純物領域の長さよりも長いことを特徴とする。
本適用例によれば、電気光学装置はメモリー回路を備えている。そして、メモリー回路は第１導電型の第１トランジスターと、第２導電型の第２トランジスターとを有する。第１導電型と第２導電型とは異なる導電型である。第１トランジスター及び第２トランジスターは、例えば、薄膜トランジスター（ＴＦＴ）であり、一方がＰ型チャネル領域を有し他方はＮ型チャネル領域を有する。これらのトランジスターを組み合わせてメモリー回路を構成することができる。
第１トランジスターが備える半導体層を第１半導体層とする。第１トランジスターは第１ゲート電極及び第２ゲート電極を備えたダブルゲート型である。第１半導体層は、第１高濃度不純物（Ｓｏｕｒｃｅ／Ｄｒａｉｎ）領域、第１低濃度不純物領域、第１チャネル領域、第２低濃度不純物領域、第２チャネル領域を備えている。
第１チャネル領域は第１ゲート電極と重なっている。第２チャネル領域は第２ゲート電極と重なっている。第１高濃度不純物領域と第１チャネル領域との間に第１低濃度不純物領域が配置されている。そして、第１チャネル領域と第２チャネル領域との間には第２低濃度不純物領域が配置されている。従って、第１半導体層は、第１高濃度不純物領域、第１低濃度不純物領域、第１チャネル領域、第２低濃度不純物領域、第２チャネル領域がこの順に並んでいる。
第１低濃度不純物領域及び第２低濃度不純物領域は、第１高濃度不純物領域より不純物の含有量が少ないので、電気抵抗が大きい。第１トランジスターに高い電圧が繰り返して加わるとき、第１ゲート電極と外側第１高濃度不純物領域との間に電圧負荷が加わる。しかし、第１トランジスターでは第１ゲート電極と第１高濃度不純物領域との間に第１低濃度不純物領域が配置されている。この為、第１ゲート電極と第１高濃度不純物領域との間では電圧負荷による劣化が抑制される。
そして、第２低濃度不純物領域の長さは第１低濃度不純物領域の長さより短い。従って、第２低濃度不純物領域と第１低濃度不純物領域との長さが同じときに比べて、第１トランジスターの大きさを小さくすることができる。
［適用例２］
上記適用例にかかる電気光学装置において、前記第２トランジスターの第２半導体層は、第３ゲート電極と重なる第３チャネル領域と、第４ゲート電極と重なる第４チャネル領域と、第２高濃度不純物領域と前記第３チャネル領域との間の第３低濃度不純物領域と、前記第３チャネル領域と前記第４チャネル領域との間の第４低濃度不純物領域と、を有し、前記第３低濃度不純物領域の長さは、前記第４低濃度不純物領域の長さと同じ長さであることを特徴とする。
本適用例によれば、電気光学装置は第２トランジスターを備えている。第２トランジスターは第２導電型であり、Ｎ型と言われる。第２トランジスターが備える半導体層を第２半導体層とする。第２半導体層は第３ゲート電極及び第４ゲート電極を備えたダブルゲート型である。第２半導体層は、第２高濃度不純物（Ｓｏｕｒｃｅ／Ｄｒａｉｎ）領域、第３低濃度不純物領域、第３チャネル領域、第４低濃度不純物領域、第４チャネル領域を備えている。
第３チャネル領域は第３ゲート電極と重なっている。第４チャネル領域は第４ゲート電極と重なっている。第２高濃度不純物領域と第３チャネル領域との間に第３低濃度不純物領域が配置されている。そして、第３チャネル領域と第４チャネル領域との間には第４低濃度不純物領域が配置されている。従って、第２半導体層は、第２高濃度不純物領域、第３低濃度不純物領域、第３チャネル領域、第４低濃度不純物領域、第４チャネル領域がこの順に並んでいる。
第３低濃度不純物領域及び第４低濃度不純物領域は、第２高濃度不純物領域より不純物の含有量が少ないので、電気抵抗が大きい。第２トランジスターに高い電圧が繰り返して加わるとき、第３ゲート電極と第２高濃度不純物領域との間に電圧負荷が加わる。しかし、第２トランジスターでは第３ゲート電極と第２高濃度不純物領域との間に第３低濃度不純物領域が配置されている。この為、第３ゲート電極と第２高濃度不純物領域との間では電圧負荷による劣化が抑制される。
第２トランジスターはＮ型である。このとき、第３低濃度不純物領域の長さと第４低濃度不純物領域の長さとが等しくても耐久性及び応答性の良いトランジスターにすることができる。そして、第３低濃度不純物領域の長さと第４低濃度不純物領域の長さとが同じ長さである為、一方を長くするときに比べて、第２トランジスターの大きさを小さくすることができる。
［適用例３］
本適用例にかかる電気光学装置であって、画素に、第１導電型の第１トランジスターと、第２導電型の第２トランジスターとを有するメモリー回路を備え、前記第１トランジスターの第１半導体層は、第１ゲート電極と重なる第１チャネル領域と、第２ゲート電極と重なる第２チャネル領域と、第１高濃度不純物領域と前記第１チャネル領域との間の第１低濃度不純物領域と、第２高濃度不純物領域と前記第２チャネル領域との間の第２低濃度不純物領域と、を有し、前記第１チャネル領域と前記第２チャネル領域との間に低濃度不純物領域を有していないことを特徴とする。
本適用例によれば、電気光学装置はメモリー回路を備えている。そして、メモリー回路は第１導電型の第１トランジスターと、第２導電型の第２トランジスターとを有する。第１導電型と第２導電型とは異なる導電型である。第１トランジスター及び第２トランジスターは、例えば、薄膜トランジスター（ＴＦＴ）であり、一方がＰ型チャネル領域を有し他方はＮ型チャネル領域を有する。これらのトランジスターを組み合わせてメモリー回路を構成することができる。
第１トランジスターが備える半導体層を第１半導体層とする。第１トランジスターは第１ゲート電極及び第２ゲート電極を備えたダブルゲート型である。第１半導体層は、第１高濃度不純物（Ｓｏｕｒｃｅ／Ｄｒａｉｎ）領域、第１低濃度不純物領域、第１チャネル領域、第２低濃度不純物領域、第２チャネル領域を備えている。
第１高濃度不純物領域は第１チャネル領域を挟んで配置されている。第１チャネル領域を挟む２つの第１高濃度不純物領域のうち第１チャネル領域及び第２チャネル領域の間に位置しない方の第１高濃度不純物領域を外側第１高濃度不純物領域とする。また、第２高濃度不純物領域は第２チャネル領域を挟んで配置されている。第２チャネル領域を挟む２つの第２高濃度不純物領域のうち第１チャネル領域及び第２チャネル領域の間に位置しない方の第２高濃度不純物領域を外側第２高濃度不純物領域とする。
第１低濃度不純物領域及び第２低濃度不純物領域は、第１高濃度不純物領域及び第２高濃度不純物領域より不純物の含有量が少ないので、電気抵抗が大きい。第１トランジスターに高い電圧が繰り返して加わるとき、第１ゲート電極と外側第１高濃度不純物領域との間に電圧負荷が加わり、第２ゲート電極と外側第２高濃度不純物領域との間に電圧負荷が加わる。しかし、第１トランジスターでは第１ゲート電極と外側第１高濃度不純物領域との間に第１低濃度不純物領域が配置されている。この為、第１ゲート電極と外側第１高濃度不純物領域との間では電圧負荷による劣化が抑制される。また、第２ゲート電極と第２高濃度不純物領域との間には第２低濃度不純物領域が配置されている。この為、第２ゲート電極と第２高濃度不純物領域との間では電圧負荷による劣化が抑制される。
そして、第１チャネル領域と第２チャネル領域との間に低濃度不純物領域を有しない。従って、第１チャネル領域と第２チャネル領域との間に低濃度不純物領域を有するときに比べて、第１トランジスターの大きさを小さくすることができる。
［適用例４］
上記適用例にかかる電気光学装置において、前記画素に、スイッチ回路を備え、前記スイッチ回路は、第１導電型の第３トランジスターと、第２導電型の第４トランジスターとを有し、前記第３トランジスターの第３半導体層は、第５ゲート電極と重なる第５チャネル領域と、第６ゲート電極と重なる第６チャネル領域と、第３高濃度不純物領域と前記第５チャネル領域との間の第５低濃度不純物領域と、前記第５チャネル領域と前記第６チャネル領域との間の第６低濃度不純物領域と、を有し、前記第５低濃度不純物領域の長さは、前記第６低濃度不純物領域の長さよりも長いことを特徴とする。
本適用例によれば、電気光学装置はスイッチ回路を備えている。そして、スイッチ回路は第１導電型の第３トランジスターと、第２導電型の第４トランジスターとを有する。これらのトランジスターを組み合わせてスイッチ回路を構成することができる。
第３トランジスターが備える半導体層を第３半導体層とする。第３トランジスターは第５ゲート電極及び第６ゲート電極を備えたダブルゲート型である。第３半導体層は、第３高濃度不純物（Ｓｏｕｒｃｅ／Ｄｒａｉｎ）領域、第５低濃度不純物領域、第５チャネル領域、第６低濃度不純物領域、第６チャネル領域を備えている。
第５チャネル領域は第５ゲート電極と重なっている。第６チャネル領域は第６ゲート電極と重なっている。第３高濃度不純物領域と第５チャネル領域との間に第５低濃度不純物領域が配置されている。そして、第５チャネル領域と第６チャネル領域との間には第６低濃度不純物領域が配置されている。従って、第３半導体層は、第３高濃度不純物領域、第５低濃度不純物領域、第５チャネル領域、第６低濃度不純物領域がこの順に並んでいる。
第５低濃度不純物領域及び第６低濃度不純物領域は、第３高濃度不純物領域より不純物の含有量が少ないので、電気抵抗が大きい。第３トランジスターに高い電圧が繰り返して加わるとき、第５ゲート電極と第３高濃度不純物領域との間に電圧負荷が加わる。しかし、第３トランジスターでは第５ゲート電極と第３高濃度不純物領域との間に第５低濃度不純物領域が配置されている。この為、第５ゲート電極と第３高濃度不純物領域との間では電圧負荷による劣化が抑制される。
そして、第６低濃度不純物領域の長さは第５低濃度不純物領域の長さより短い。従って、第６低濃度不純物領域と第５低濃度不純物領域との長さが同じときに比べて、第３トランジスターの大きさを小さくすることができる。
［適用例５］
上記適用例にかかる電気光学装置において、前記画素に、スイッチ回路を備え、前記スイッチ回路は、第１導電型の第３トランジスターと、第２導電型の第４トランジスターとを有し、前記第３トランジスターの第３半導体層は、第５ゲート電極と重なる第５チャネル領域と、第６ゲート電極と重なる第６チャネル領域と、第３高濃度不純物領域と前記第５チャネル領域との間の第５低濃度不純物領域と、第４高濃度不純物領域と前記第６チャネル領域との間の第７低濃度不純物領域と、を有し、前記第５チャネル領域と前記第６チャネル領域との間に低濃度不純物領域を有していないことを特徴とする。
本適用例によれば、電気光学装置はスイッチ回路を備えている。そして、スイッチ回路は第１導電型の第３トランジスターと、第２導電型の第４トランジスターとを有する。これらのトランジスターを組み合わせてスイッチ回路を構成することができる。
第３トランジスターが備える半導体層を第３半導体層とする。第３半導体層は第５ゲート電極及び第６ゲート電極を備えたダブルゲート型である。第３半導体層は、第３高濃度不純物領域、第５低濃度不純物領域、第５チャネル領域、第４高濃度不純物領域、第７低濃度不純物領域、第６チャネル領域を備えている。
第３高濃度不純物領域は第５チャネル領域を挟んで配置されている。第５チャネル領域を挟む２つの第３高濃度不純物領域のうち第５チャネル領域及び第６チャネル領域の間に位置しない方の第３高濃度不純物領域を外側第３高濃度不純物領域とする。また、第４高濃度不純物領域は第６チャネル領域を挟んで配置されている。第６チャネル領域を挟む２つの第４高濃度不純物領域のうち第５チャネル領域及び第６チャネル領域の間に位置しない方の第４高濃度不純物領域を外側第４高濃度不純物領域とする。
第５低濃度不純物領域及び第７低濃度不純物領域は、第３高濃度不純物領域及び第４高濃度不純物領域より不純物の含有量が少ないので、電気抵抗が大きい。第３トランジスターに高い電圧が繰り返して加わるとき、第５ゲート電極と外側第３高濃度不純物領域との間に電圧負荷が加わり、第６ゲート電極と外側第４高濃度不純物領域との間に電圧負荷が加わる。しかし、第３トランジスターでは第５ゲート電極と外側第３高濃度不純物領域との間に第５低濃度不純物領域が配置されている。この為、第５ゲート電極と外側第３高濃度不純物領域との間では電圧負荷による劣化が抑制される。また、第６ゲート電極と第４高濃度不純物領域との間には第７低濃度不純物領域が配置されている。この為、第６ゲート電極と第４高濃度不純物領域との間では電圧負荷による劣化が抑制される。
そして、第５チャネル領域と第６チャネル領域との間に低濃度不純物領域を有しない。従って、第５チャネル領域と第６チャネル領域との間に低濃度不純物領域を有するときに比べて、第３トランジスターの大きさを小さくすることができる。
［適用例６］
上記適用例にかかる電気光学装置において、第１方向に延在する半導体層を有する画素スイッチング用トランジスターを備え、前記第１トランジスターの前記第１半導体層、前記第２トランジスターの第２半導体層、前記第３トランジスターの前記第３半導体層及び前記第４トランジスターの第４半導体層は、それぞれ前記第１方向に延在する部分を有することを特徴とする。
本適用例によれば、電気光学装置は、第１トランジスター及び第２トランジスターに加えて画素スイッチング用トランジスターを備えている。そして、各トランジスターは第１方向に延在して配置されている。例えば、電気光学装置に用いられるトランジスターの半導体層は、アモルファスシリコン膜を、エキシマレーザー等の熱処理を行って形成されたポリシリコン膜を含む。この熱処理の過程で結晶方向が一定の方向に揃う。このため、半導体層を同じ方向に揃えることによりトランジスター特性がばらつくことを抑制することができる。
［適用例７］
上記適用例にかかる電気光学装置において、前記第１低濃度不純物領域の長さは１μｍ以上２μｍ以下であることを特徴とする。
本適用例によれば、第１低濃度不純物領域の長さは１μｍ以上２μｍ以下である。第１低濃度不純物領域の長さが１μｍ以上のとき、トランジスター長期信頼性を高くできる。第１低濃度不純物領域の長さが２μｍ以下のとき、トランジスターをＯＮ状態にしたときの電流が低下することを抑制できる。
［適用例８］
本適用例にかかる電子機器であって、上記のいずれか一項に記載の電気光学装置を備えることを特徴とする。
本適用例によれば、電子機器は上記に記載の電気光学装置を備えている。上記に記載の電気光学装置は電圧負荷による劣化が抑制され、さらに、小さいトランジスターで構成されている。従って、電子機器は電圧負荷による劣化が抑制され、さらに、小さいトランジスターで構成された装置とすることができる。
第１の実施形態にかかわる電気泳動装置の構造を示す概略斜視図。 電気泳動装置の構造を示す模式平面図。 電気泳動装置の構造を示す部分概略分解斜視図。 電気泳動装置の構造を示す模式側断面図。 画素と隔壁との関係を説明するための要部模式平面図。 電気泳動装置の電気制御ブロック図。 電気泳動装置の構造を示す模式側断面図。 電気泳動装置の構造を示す模式側断面図。 画素回路の回路構成を示す回路図。 画素回路の配置を示すレイアウト図。 第１Ｐ型トランジスター及び第２Ｐ型トランジスターの要部模式側断面図。 第１Ｎ型トランジスター及び第２Ｎ型トランジスターの要部模式側断面図。 第３Ｐ型トランジスター及び第４Ｐ型トランジスターの要部模式側断面図。 第３Ｎ型トランジスター及び第４Ｎ型トランジスターの要部模式側断面図。 ＬＤＤ長さに対するトランジスターの動作判定を示す図。 画素のサイズとトランジスターのサイズとの関係を示す図。 電気泳動装置の素子層の製造方法のフローチャート。 電気泳動装置の素子層の製造方法を説明するための模式図。 電気泳動装置の素子層の製造方法を説明するための模式図。 電気泳動装置の素子層の製造方法を説明するための模式図。 電気泳動装置の素子層の製造方法を説明するための模式図。 電気泳動装置の素子層の製造方法を説明するための模式図。 電気泳動装置の素子層の製造方法を説明するための模式図。 電気泳動装置の素子層の製造方法を説明するための模式図。 電気泳動装置の素子層の製造方法を説明するための模式図。 電気泳動装置の素子層の製造方法を説明するための模式図。 電気泳動装置の素子層の製造方法を説明するための模式図。 電気泳動装置の素子層の製造方法を説明するための模式図。 電気泳動装置の素子層の製造方法を説明するための模式図。 電気泳動装置の素子層の製造方法を説明するための模式図。 第２の実施形態にかかわる第１Ｐ型トランジスター及び第２Ｐ型トランジスターの要部模式側断面図。 第１Ｎ型トランジスター及び第２Ｎ型トランジスターの要部模式側断面図。 第３Ｐ型トランジスター及び第４Ｐ型トランジスターの要部模式側断面図。 第３Ｎ型トランジスター及び第４Ｎ型トランジスターの要部模式側断面図。 第３の実施形態にかかわる電子ブックの構造を示す概略斜視図。 腕時計の構造を示す概略斜視図。
本実施形態では、電気泳動装置と、この電気泳動装置を製造する特徴的な例について、図に従って説明する。尚、各図面における各部材は、各図面上で認識可能な程度の大きさとするため、各部材毎に縮尺を異ならせて図示している。
（第１の実施形態）
第１の実施形態にかかわる電気泳動装置について図１〜図１６に従って説明する。図１は、電気泳動装置の構造を示す概略斜視図であり、図２は電気泳動装置の構造を示す模式平面図である。
図１に示すように、電気光学装置としての電気泳動装置１は第１基板２と第２基板３とが重なった構造になっている。第１基板２及び第２基板３の厚み方向をＺ方向とし、第１基板２の側面に沿う方向をＸ方向及びＹ方向とする。＋Ｚ方向側に第２基板３が位置する。観察者が電気泳動装置１を見るときには＋Ｚ方向側から見ることとする。第２基板３の＋Ｚ方向側の面が画像を表示する画像表示面３ａである。第１基板２は第２基板３より−Ｙ方向に長い形状になっている。第１基板２の−Ｙ方向側では＋Ｚ方向側の面にフレキシブル基板４が配置されている。フレキシブル基板４は図示しない駆動回路に電気的に接続され、フレキシブル基板４を介して電源と駆動信号が供給される。
図２に示すように、電気泳動装置１は第１基板２と第２基板３との間に隔壁５が配置されている。隔壁５は格子状の形状を有し画素領域６を区画する。隔壁５の寸法は特に限定されないが、本実施形態では、例えば、幅が３〜５μｍ、高さが２０〜４０μｍになっている。
図中画素領域６は図を見易くするためにＸ方向に１５個、Ｙ方向に１０個並べて配置されている。画素領域６の個数は特に限定されないが本実施形態では、例えば、Ｘ方向に３２０個、Ｙ方向に２５０個並べて配置されている。画素領域６の大きさは特に限定されないが本実施形態では、例えば、Ｘ方向の長さが５０〜１００μｍ、Ｙ方向の長さが５０〜１００μｍになっている。電気泳動装置１の大きさも特に限定されないが本実施形態では、例えば、第１基板２はＸ方向の長さが３０〜５０ｍｍであり、Ｙ方向の長さが２０〜４０ｍｍになっている。
第１基板２には各画素領域６に画素回路７が配置されている。画素回路７はスイッチング素子を含み、画素領域６に印加される電圧を切り替える。画素回路７は各画素領域６にあるので画素回路７の個数は画素領域６の個数と同じ個数になっている。そして、画像表示面３ａに所定の画像を表示するときには１つの画素領域６が１つの画素８になる。第１基板２の＋Ｚ方向側の面には第２基板３とフレキシブル基板４との間に信号分配部９が配置されている。信号分配部９は画素回路７に出力する信号を供給する。
図３は電気泳動装置の構造を示す部分概略分解斜視図であり、電気泳動装置１の一部分をＺ方向に分解した図である。図３に示すように、第１基板２は第１基材１０を有する。第１基材１０の材質には、ガラス、プラスチック、セラミック、シリコン等を用いることができる。第１基材１０は＋Ｚ方向から見える画像表示面３ａの反対側に配置されるため不透明な材質でもよい。本実施形態では、例えば、第１基材１０の材質にガラスを用いている。
第１基材１０上には素子層１１が配置されている。素子層１１には画素回路７及び画素回路７に電気信号を供給する配線等が配置されている。画素回路７は複数のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）素子等で構成されている。素子層１１の上には有機樹脂膜１２が配置され、有機樹脂膜１２の上には窒化珪素膜１３及び画素電極１４がこの順に重ねて配置されている。有機樹脂膜１２及び窒化珪素膜１３により絶縁膜１５が構成されている。
絶縁膜１５は、有機樹脂膜１２と有機樹脂膜１２上に積層された窒化珪素膜１３とを有している。そして、画素電極１４は窒化珪素膜１３と接するように形成されている。絶縁膜１５は素子層１１と画素電極１４とを絶縁する層である。有機樹脂膜１２は膜厚を厚くすることができるので素子層１１の＋Ｚ方向側の面に凹凸があっても画素電極１４側の面を平坦にすることができる。有機樹脂膜１２は素子層１１の凹凸を画素領域６に反映させないための平坦化層の機能を有する。そして、窒化珪素膜１３は緻密な膜であり物質を通過させ難い機能を有している。従って、窒化珪素膜１３上に液体を配置するときにも、窒化珪素膜１３を通過して液体を劣化される成分が有機樹脂膜１２から液体中に溶け出すことを抑制することができる。
素子層１１には配線３４や電極が配置され、配線３４は画素電極１４と電気的に接続されている。画素電極１４は画素領域６毎に配置されている。第１基材１０、素子層１１、有機樹脂膜１２、窒化珪素膜１３及び画素電極１４等により第１基板２が構成されている。
素子層１１に形成されるトランジスターの半導体層は、半導体が形成できる材質であれば良く特に限定されず、シリコン、ゲルマニウム、ヒ化ガリウム、ガリウム砒素リン、窒化ガリウム、炭化珪素、等を用いることができる。また、有機樹脂膜１２の材質は絶縁性があり成形しやすい材質であれば良く特に限定されず、樹脂材料を用いることができる。本実施形態では、例えば、有機樹脂膜１２の材質にはポジ型の感光性アクリル樹脂を用いている。ポジ型にすることにより容易に画素電極１４をドレイン電極３３と電気的に接続するための貫通孔を形成することができる。
画素電極１４の材質は通電性のある材質であれば良く特に限定されず、銅、アルミニウム、ニッケル、金、銀、ＩＴＯ（インジウム錫酸化物）等の金属や合金の他、銅箔上にニッケル膜や金膜を積層した物、アルミニウム箔上にニッケル膜や金膜を積層した物を用いることができる。本実施形態では、例えば、画素電極１４の材質はアルミ合金になっている。
窒化珪素膜１３及び有機樹脂膜１２上には隔壁５が配置され、隔壁５によって区画された画素領域６には電気泳動分散液１６が充填されている。そして、隔壁５は画素８を区画するように設けられている。隔壁５の材質は適切な強度があり形成しやすく、電気泳動分散液１６に溶出しない材質であれば良く特に限定されない。ポリエステル樹脂、ポリオレフィン樹脂、アクリル樹脂やエポキシ樹脂等の樹脂材料に架橋剤を加えた材料を用いることができる。本実施形態では、例えば、隔壁５の材料にはネガ型の感光性エポキシ樹脂を用いている。ネガ型にすることにより凸形状を容易に形成することができる。
窒化珪素膜１３の材質は絶縁性があり有機樹脂膜１２を電気泳動分散液１６に溶出させない材質に換えても良く特に限定されない。窒化珪素膜１３は有機樹脂膜１２が電気泳動分散液１６に溶出することを防止する。これにより、電気泳動分散液１６が変質することを防止し、有機樹脂膜１２が劣化することを防止する。
電気泳動分散液１６には白色荷電粒子１７及び黒色荷電粒子１８が含まれ、白色荷電粒子１７及び黒色荷電粒子１８が分散媒２１に分散している。白色荷電粒子１７の材料は、白色で帯電可能であり微細な粒子に形成可能であれば良く特に限定されない。白色荷電粒子１７の材料は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子、高分子、コロイドを用いることができる。本実施形態では、例えば、白色荷電粒子１７は二酸化チタンの粒子を正に帯電させて用いている。
黒色荷電粒子１８の材料は、黒色で帯電可能であり微細な粒子に形成可能であれば良く特に限定されない。黒色荷電粒子１８の材料は、例えば、アニリンブラック、カーボンブラック、酸窒化チタン等の黒色顔料からなる粒子、高分子、コロイドを用いることができる。本実施形態では、例えば、黒色荷電粒子１８は酸窒化チタンを負に帯電させて用いている。白色荷電粒子１７及び黒色荷電粒子１８にはこれらの粒子に必要に応じて電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンド等の帯電制御剤を用いることができる。他にも、白色荷電粒子１７及び黒色荷電粒子１８にはチタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤等が添加されてもよい。
分散媒２１は流動性があって変質し難い材質であれば良く特に限定されない。分散媒２１の材質には水、メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブ等のアルコール系溶媒、酢酸エチル、酢酸ブチル等のエステル類、アセトン、メチルエチルケトン、メチルイソブチルケトン等のケトン類、ぺンタン、ヘキサン、オクタン等の脂肪族炭化水素、シクロへキサン、メチルシクロへキサン等の脂環式炭化水素を用いることができる。他にも分散媒２１の材質にはベンゼン、トルエン、キシレン、長鎖アルキル基を有するベンゼン類等の芳香族炭化水素を用いることができる。長鎖アルキル基を有するベンゼン類にはヘキシルベンゼン、ヘプチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼン等を用いることができる。他にも分散媒２１としては、塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタン等のハロゲン化炭化水素を用いることができる。他にも、分散媒２１の材質には油類やシリコーンオイルを用いることができる。これらの物質は単独または混合物として用いることができ、さらに、カルボン酸塩のような界面活性剤等を配合してもよい。
隔壁５及び電気泳動分散液１６上には第２基板３が配置されている。第２基板３は第２基材２２を有する。第２基材２２上には共通電極２３が配置され、共通電極２３上には電気泳動分散液１６を封止する透明な封止層２４が配置されている。共通電極２３は複数の画素領域６に渡って配置される共通電極である。従って、共通電極２３は複数の画素電極１４と対向する。第２基板３は、封止層２４側が隔壁５と接するように配置される。さらに、封止層２４は隔壁５と共通電極２３とを絶縁する機能を備えている。
第２基材２２の材質は光透過性、強度及び絶縁性があれば良く特に限定されない。第２基材２２の材質にガラスや樹脂材料を用いることができる。本実施形態では、例えば、第２基材２２の材質にガラス板を用いている。
共通電極２３は、透明導電膜であれば良く特に限定されない。例えば、共通電極２３にはＭｇＡｇ、ＩＧＯ（Ｉｎｄｉｕｍ−ｇａｌｌｉｕｍ ｏｘｉｄｅ）、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＣＯ（Ｉｎｄｉｕｍ−ｃｅｒｉｕｍ ｏｘｉｄｅ）、ＩＺＯ（インジウム・亜鉛酸化物）等を用いることができる。本実施形態では、例えば、共通電極２３にＩＴＯを用いている。
封止層２４の材質は隔壁５と接合が可能であり、光透過性があって絶縁性を有する材質であれば良く特に限定されない。例えば、封止層２４の材質にはＮＢＡ（アクリルニトリリル・ブタジエンゴム）、イソブレン、ブタジエン、クロロプレン、スチレン・ブタジエンゴム、ポリウレタン、ポリ尿素、ポリ尿素−ポリウレタン、尿素−ホルムアルデヒド樹脂、メラミン−ホルムアルデヒド樹脂等が用いることができる。他にも、封止層２４の材質にはポリアミド、ポリエステル、ポリスルホンアミド、ポリカーボネート、ポリスルフィネート、エポキシ樹脂、ポリアクリル酸エステル等のアクリル樹脂、ポリメタクリル酸エステル、ポリ酢酸ビニル、ゼラチン、フェノール樹脂、ビニル樹脂等が用いることができる。本実施形態では、例えば、紫外線硬化型のアクリル樹脂やエポキシ樹脂を用いている。
さらに、封止層２４には電気泳動分散液１６を変質させない非極性の膜を配置するのがこのましい。この膜の材質にはＰＶＡ（ポリビニルアルコール）、ポリスチレン及びポリプロピレンを用いることができる。
図４は電気泳動装置の構造を示す模式側断面図である。図４に示すように、電気泳動装置１は画素電極１４と共通電極２３との間に電圧を印加して用いられる。そして、電気泳動装置１は画素電極１４と共通電極２３との間で電圧を切り替えて用いられる。
図示しない制御装置が画素電極１４に対して共通電極２３を低い電位にする。このとき黒色荷電粒子１８は負に帯電しているので、黒色荷電粒子１８は画素電極１４に誘引される。白色荷電粒子１７は正に帯電しているので、白色荷電粒子１７は共通電極２３に誘引される。その結果、第１基板２には黒色荷電粒子１８が集合し、第２基板３には白色荷電粒子１７が集合する。第２基板３側から電気泳動装置１を見るとき第２基板３を通して白色荷電粒子１７を見ることができる。従って、画素領域６では白色の表示となる。
素子層１１には画素回路７が配置されている。画素回路７は複数のトランジスター２５を備えている。図中には複数のトランジスター２５の中の１つが描かれている。トランジスター２５は半導体層２６を有し、半導体層２６にはソース領域２７、チャネル形成領域２８、ドレイン領域２９、ソース領域２７、チャネル形成領域２８、ドレイン領域２９がこの順に並んで形成されている。半導体層２６上にはゲート絶縁膜３０が配置され、ゲート絶縁膜３０上にはゲート電極３１が配置されている。１つのトランジスター２５に２つのゲート電極３１が配置されているので、トランジスター２５はダブルゲートトランジスターの形態になっている。
半導体層２６の端側のソース領域２７にはソース電極３２が電気的に接続され、ソース電極３２は配線３４が電気的に接続されている。ドレイン領域２９と電気的に接続してドレイン電極３３が配置されている。図に示すように画素回路７中のトランジスター２５の幾つかはドレイン電極３３と電気的に接続して画素電極１４が配置されている。したがって、トランジスター２５は画素電極１４と電気的に接続されている。ゲート電極３１には図示しない配線が電気的に接続されている。
隔壁５の主な材質はエポキシ系樹脂であり、有機樹脂膜１２の主な材質はアクリル樹脂である。そして、有機樹脂膜１２と隔壁５との一部が接合している。有機樹脂膜１２上に窒化珪素膜１３が位置し、窒化珪素膜１３上に隔壁５が位置する。画素電極１４は、金属を含み、画素電極１４は窒化珪素膜１３と接するように形成されている。金属は通電性を有している。従って、画素電極１４は電気泳動分散液１６に電気的作用を及ぼすことができる。窒化珪素膜１３には開口部１３ａが配置されている。開口部１３ａでは隔壁５と有機樹脂膜１２が接合している。隔壁５と有機樹脂膜１２は接合し易いので隔壁５は有機樹脂膜１２と強固に接している。
図５は画素と隔壁との関係を説明するための要部模式平面図であり、第１基板２を画像表示面３ａ側から見た図である。図中隔壁５は想像線にて記載されている。図５に示すように、第１基板２は１つの画素８に対応して１つの画素電極１４を備えている。そして、隔壁５は、１つの画素８に対して画素電極１４を囲んで配置されている。第１基板２の厚み方向からみた平面視で画素電極１４は四角形である。
図６は電気泳動装置の電気制御ブロック図である。図６に示すように、電気泳動装置１は制御装置３６と電気的に接続して用いられる。制御装置３６は入力部３７を備え、入力部３７は電気泳動装置１に表示する画像を示す画像信号を出力する装置に電気的に接続されている。そして、入力部３７は画像信号を入力する。入力部３７は制御部３８と電気的に接続されている。そして、制御部３８は記憶部４１、第１波形形成部４２、第２波形形成部４３及び信号分配部９と電気的に接続されている。
制御部３８は第１波形形成部４２、第２波形形成部４３及び信号分配部９を制御する部位である。記憶部４１は画像信号の他、画像信号から電気泳動装置１に出力する信号を形成するときに用いる情報を記憶する。第１波形形成部４２はフレキシブル基板４、信号分配部９を介して画素回路７と電気的に接続され、画素回路７に画素毎のデータ信号を出力する。画素回路７は画素電極１４と電気的に接続され、データ信号に対応する電圧波形を画素電極１４に出力する。第２波形形成部４３はフレキシブル基板４を介して共通電極２３と電気的に接続され、共通電極２３に電圧波形を出力する。
信号分配部９は画素回路７に駆動信号を分配し画素電極１４に出力する電圧波形を切り替える。さらに、信号分配部９は共通電極２３に出力する電圧波形を分配する。
図７及び図８は電気泳動装置の構造を示す模式側断面図である。図７に示すように、画素電極１４に対して共通電極２３を低い電位にする。このとき黒色荷電粒子１８は負の電圧に帯電しているので、黒色荷電粒子１８は画素電極１４に誘引される。白色荷電粒子１７は正の電圧に帯電しているので、白色荷電粒子１７は共通電極２３に誘引される。その結果、第１基板２には黒色荷電粒子１８が集合し、第２基板３には白色荷電粒子１７が集合する。第２基板３側から電気泳動装置１を見るとき第２基板３を通して白色荷電粒子１７を見ることができる。従って、画素領域６では白色の表示となる。
図８に示すように、画素電極１４に対して共通電極２３を高い電位にする。このとき黒色荷電粒子１８は負に帯電しているので、黒色荷電粒子１８は共通電極２３に誘引される。白色荷電粒子１７は正に帯電しているので、白色荷電粒子１７は画素電極１４に誘引される。その結果、第１基板２には白色荷電粒子１７が集合し、第２基板３には黒色荷電粒子１８が集合する。第２基板３側から電気泳動装置１を見るとき第２基板３を通して黒色荷電粒子１８を見ることができる。従って、画素領域６では黒色の表示となる。
図９は画素回路の回路構成を示す回路図である。図９に示すように、画素回路７は画素８内に配置され、画素スイッチング素子４４、メモリー回路４５、スイッチ回路としての第１スイッチ回路４６、スイッチ回路としての第２スイッチ回路４７、画素電極１４及び共通電極２３を備えている。図中左上側に画素スイッチング素子４４が配置されている。図中左下側にメモリー回路４５が配置されている。図中右側に第１スイッチ回路４６、第２スイッチ回路４７、画素電極１４及び共通電極２３が配置されている。尚、メモリー回路４５はラッチ回路ともいわれる。第１スイッチ回路４６及び第２スイッチ回路４７は電位制御用スイッチ回路であり、トランスミッションゲートともいわれる。
画素スイッチング素子４４は、電界効果型のＮ型トランジスターである。画素スイッチング素子４４は図中左側にソース端子があり、右側にドレイン端子がある。画素スイッチング素子４４のゲート端子には走査線４８が電気的に接続され、ソース端子にはデータ線４９が電気的に接続されている。そして、画素スイッチング素子４４のドレイン端子にはメモリー回路４５の入力端子４５ａが電気的に接続されている。
メモリー回路４５は、転送インバーター５０と帰還インバーター５１とを有している。転送インバーター５０と帰還インバーター５１とによりＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルに相当する回路を構成している。
転送インバーター５０の出力端子５０ｂは帰還インバーター５１の入力端子５１ａに電気的に接続されており、帰還インバーター５１の出力端子５１ｂは転送インバーター５０の入力端子５０ａに電気的に接続されている。すなわち、転送インバーター５０と帰還インバーター５１とは、互いの入力端子に他方の出力端子を電気的に接続したループ構造になっている。また、転送インバーター５０の入力端子５０ａ及び帰還インバーター５１の出力端子５１ｂはメモリー回路４５の入力端子４５ａになっており、転送インバーター５０の出力端子５０ｂ及び帰還インバーター５１の入力端子５１ａがメモリー回路４５の出力端子４５ｂになっている。メモリー回路４５の高電位電源端子４５ｃは高電位電源線５２に電気的に接続され、低電位電源端子４５ｄは低電位電源線５３に電気的に接続されている。高電位電源線５２と低電位電源線５３とは各画素８の境に沿っており互いに交差して配置されている。
転送インバーター５０は、第２導電型の第２トランジスターとしての第１Ｎ型トランジスター５４と第１導電型の第１トランジスターとしての第１Ｐ型トランジスター５５とを有している。第１Ｎ型トランジスター５４は図中下側にソース端子があり、上側にドレイン端子がある。第１Ｐ型トランジスター５５は図中上側にソース端子があり、下側にドレイン端子がある。
第１Ｎ型トランジスター５４及び第１Ｐ型トランジスター５５のゲート端子は、転送インバーター５０の入力端子５０ａを介してメモリー回路４５の入力端子４５ａに電気的に接続されている。第１Ｎ型トランジスター５４のソース端子は低電位電源端子４５ｄを介して低電位電源線５３に電気的に接続されている。第１Ｎ型トランジスター５４のドレイン端子は転送インバーター５０の出力端子５０ｂ及びメモリー回路４５の出力端子４５ｂに電気的に接続されている。第１Ｐ型トランジスター５５のソース端子は高電位電源端子４５ｃを介して高電位電源線５２に電気的に接続されている。第１Ｐ型トランジスター５５のドレイン端子は転送インバーター５０の出力端子５０ｂ及びメモリー回路４５の出力端子４５ｂに電気的に接続されている。
帰還インバーター５１は、第２導電型の第２トランジスターとしての第２Ｎ型トランジスター５６と第１導電型の第１トランジスターとしての第２Ｐ型トランジスター５７とを有している。第２Ｎ型トランジスター５６は図中下側にソース端子があり、上側にドレイン端子がある。第２Ｐ型トランジスター５７は図中上側にソース端子があり、下側にドレイン端子がある。
第２Ｎ型トランジスター５６及び第２Ｐ型トランジスター５７のゲート端子は、帰還インバーター５１の入力端子５１ａ、転送インバーター５０の出力端子５０ｂ及びメモリー回路４５の出力端子４５ｂに電気的に接続されている。第２Ｎ型トランジスター５６のソース端子は低電位電源端子４５ｄを介して低電位電源線５３に電気的に接続されている。第２Ｎ型トランジスター５６のドレイン端子は入力端子４５ａ、帰還インバーター５１の出力端子５１ｂ及び転送インバーター５０の入力端子５０ａに電気的に接続されている。第２Ｐ型トランジスター５７のソース端子は高電位電源端子４５ｃを介して高電位電源線５２に電気的に接続されている。第２Ｐ型トランジスター５７のドレイン端子は入力端子４５ａ、帰還インバーター５１の出力端子５１ｂ及び転送インバーター５０の入力端子５０ａに電気的に接続されている。
第１スイッチ回路４６は、電界効果型の第１導電型の第３トランジスターとしての第３Ｐ型トランジスター５８と電界効果型の第２導電型の第４トランジスターとしての第３Ｎ型トランジスター６１とを備えている。第３Ｐ型トランジスター５８のソース端子と第３Ｎ型トランジスター６１のソース端子とが第１制御線６２に電気的に接続されている。第３Ｐ型トランジスター５８のドレイン端子と第３Ｎ型トランジスター６１のドレイン端子とが画素電極１４に電気的に接続されている。第３Ｐ型トランジスター５８のゲート端子はメモリー回路４５の入力端子４５ａに電気的に接続され、第３Ｎ型トランジスター６１のゲート端子はメモリー回路４５の出力端子４５ｂに電気的に接続されている。
第２スイッチ回路４７は、電界効果型の第１導電型の第３トランジスターとしての第４Ｐ型トランジスター６３と電界効果型の第２導電型の第４トランジスターとしての第４Ｎ型トランジスター６４とを備えている。第４Ｐ型トランジスター６３のソース端子と第４Ｎ型トランジスター６４のソース端子とが第２制御線６５に電気的に接続されている。第４Ｐ型トランジスター６３のドレイン端子と第４Ｎ型トランジスター６４のドレイン端子とが画素電極１４に電気的に接続されている。第３Ｐ型トランジスター５８、第３Ｎ型トランジスター６１、第４Ｐ型トランジスター６３及び第４Ｎ型トランジスター６４は画素８に出力する電圧を切り替える画素スイッチング用トランジスターとなっている。
また、第４Ｐ型トランジスター６３のゲート端子は、第１スイッチ回路４６の第３Ｎ型トランジスター６１のゲート端子とともに、メモリー回路４５の出力端子４５ｂに電気的に接続されている。第４Ｎ型トランジスター６４のゲート端子は、第１スイッチ回路４６の第３Ｐ型トランジスター５８のゲート端子とともに、メモリー回路４５の入力端子４５ａに接続されている。また、第１制御線６２と第２制御線６５とは各画素８の境に沿っており互いに交差して配置されている。
次に、画素回路７の動作を説明する。データ線４９から画素スイッチング素子４４を介してメモリー回路４５の入力端子４５ａにローレベルの画像データが入力される。すると、メモリー回路４５の出力端子４５ｂからハイレベルの画像データが出力される。そして、第１スイッチ回路４６を構成する第３Ｐ型トランジスター５８及び第３Ｎ型トランジスター６１のみがオンになる。これにより、画素電極１４は第１制御線６２と電気的に接続される。
次に、データ線４９から画素スイッチング素子４４を介してメモリー回路４５の入力端子４５ａにハイレベルの画像データが入力される。すると、メモリー回路４５の出力端子４５ｂからローレベルの画像データが出力される。そして、第２スイッチ回路４７を構成する第４Ｐ型トランジスター６３及び第４Ｎ型トランジスター６４のみがオンになる。これにより、画素電極１４は第２制御線６５に電気的に接続される。
画素スイッチング素子４４がオフのとき、メモリー回路４５は出力端子４５ｂのレベルを維持する。従って、画素電極１４が第１制御線６２に電気的に接続されているときはその状態を維持する。画素電極１４が第２制御線６５に電気的に接続されているときはその状態を維持する。
図１０は画素回路の配置を示すレイアウト図である。図１０において、図中左上側に画素スイッチング素子４４が配置されている。図中右上側に第１スイッチ回路４６及び第２スイッチ回路４７が配置されている。図中下側にメモリー回路４５が配置されている。
画素スイッチング素子４４は半導体層２６を備えている。半導体層２６が延在するＸ方向を第１方向６６とする。画素スイッチング素子４４は半導体層２６のＸ方向側にソース電極３２が配置され、半導体層２６の−Ｘ方向側にドレイン電極３３が配置されている。ソース電極３２とドレイン電極３３との間にはゲート電極３１が２つ配置されている。
メモリー回路４５の第１Ｐ型トランジスター５５及び第２Ｐ型トランジスター５７には半導体層２６である第１半導体層６７が配置されている。メモリー回路４５の第１Ｎ型トランジスター５４及び第２Ｎ型トランジスター５６には半導体層２６である第２半導体層６８が配置されている。第１スイッチ回路４６の第３Ｐ型トランジスター５８及び第２スイッチ回路４７の第４Ｐ型トランジスター６３には半導体層２６である第３半導体層６９が配置されている。第１スイッチ回路４６の第３Ｎ型トランジスター６１及び第２スイッチ回路４７の第４Ｎ型トランジスター６４には半導体層２６である第４半導体層７０が配置されている。
第１半導体層６７、第２半導体層６８、第３半導体層６９及び第４半導体層７０はそれぞれ第１方向６６に延在する部分を２つ有している。そして、各半導体層２６は第１方向６６に延在する部分と対向する場所にゲート電極が配置されている。各半導体層２６は２つの第１方向６６に延在する部分が−Ｘ方向側または＋Ｘ方向側で電気的に接続している。そして、各半導体層２６の両端に電極が電気的に接続されている。
各トランジスター２５は第１方向６６に延在して配置されている。トランジスター２５の半導体層２６は、アモルファスシリコン膜を、エキシマレーザー等の熱処理を行って形成されたポリシリコン膜を含む。この熱処理の過程で結晶方向が一定の方向に揃う。このため、半導体層２６を同じ方向に揃えることによりトランジスター特性がばらつくことを抑制することができる。
図１１は第１Ｐ型トランジスター及び第２Ｐ型トランジスターの要部模式側断面図である。第１Ｐ型トランジスター５５及び第２Ｐ型トランジスター５７はメモリー回路４５に設置されたトランジスター２５である。図１１に示すように、第１基材１０上にはシリコン酸化膜の下地保護膜７１が配置されている。下地保護膜７１上には半導体層２６である第１半導体層６７が配置されている。第１半導体層６７の上にはゲート絶縁膜３０が配置されている。ゲート絶縁膜３０はシリコン酸化膜または窒化膜である。
ゲート絶縁膜３０上には２つのゲート電極３１が配置されている。ゲート電極３１の一方を第１ゲート電極３１ａとし、他方を第２ゲート電極３１ｂとする。第１ゲート電極３１ａと第２ゲート電極３１ｂとは配線により電気的に接続されているので同電位になっている。第１半導体層６７はＺ方向から見て、第１ゲート電極３１ａと重なる第１チャネル領域２８ａと、第２ゲート電極３１ｂと重なる第２チャネル領域２８ｂとを有している。ゲート絶縁膜３０及びゲート電極３１上には層間絶縁膜７２が配置されている。層間絶縁膜７２は窒化シリコンの膜である。そして、ゲート絶縁膜３０及び層間絶縁膜７２を貫通するソース電極３２及びドレイン電極３３が配置されている。ソース電極３２は高電位電源端子４５ｃと電気的に接続する。第１Ｐ型トランジスター５５ではドレイン電極３３は出力端子４５ｂと電気的に接続する。第２Ｐ型トランジスター５７ではドレイン電極３３は入力端子４５ａと電気的に接続する。
第１半導体層６７はＺ方向から見てソース電極３２と重なる第１高濃度不純物領域としての第１高濃度Ｐ型領域７３とドレイン電極３３と重なる第２高濃度不純物領域としての第２高濃度Ｐ型領域７４を有している。さらに、第１半導体層６７は第１チャネル領域２８ａと第２チャネル領域２８ｂとの間に第３高濃度Ｐ型領域７５を有している。
さらに、第１半導体層６７は第１高濃度Ｐ型領域７３と第１チャネル領域２８ａとの間に第１低濃度不純物領域としての第１低濃度Ｐ型領域７６を有している。第１高濃度Ｐ型領域７３及び第１低濃度Ｐ型領域７６によりソース領域２７が構成されている。さらに、第１半導体層６７は第１チャネル領域２８ａと第２チャネル領域２８ｂとの間に第２低濃度不純物領域としての第２低濃度Ｐ型領域７７を有している。そして、第１低濃度Ｐ型領域７６の長さを示す第１長さ７８は、第２低濃度Ｐ型領域７７の長さを示す第２長さ８１よりも長くなっている。
第１半導体層６７は、第１高濃度Ｐ型領域７３、第１低濃度Ｐ型領域７６、第１チャネル領域２８ａ、第２低濃度Ｐ型領域７７がこの順に並んでいる。第１低濃度Ｐ型領域７６及び第２低濃度Ｐ型領域７７は、第１高濃度Ｐ型領域７３より不純物の含有量が少ないので、電気抵抗が大きい。第１Ｐ型トランジスター５５に高い電圧が繰り返して加わるとき、第１ゲート電極３１ａと第１高濃度Ｐ型領域７３との間に電圧負荷が加わる。しかし、第１Ｐ型トランジスター５５及び第２Ｐ型トランジスター５７では第１ゲート電極３１ａと第１高濃度Ｐ型領域７３との間に第１低濃度Ｐ型領域７６が配置されている。この為、第１ゲート電極３１ａと第１高濃度Ｐ型領域７３との間では電圧負荷による劣化が抑制される。
そして、第２長さ８１は第１長さ７８の長さより短い。従って、第２長さ８１と第１長さ７８とが同じときに比べて、第１Ｐ型トランジスター５５及び第２Ｐ型トランジスター５７の大きさを小さくすることができる。
さらに、第１半導体層６７は第２高濃度Ｐ型領域７４と第２チャネル領域２８ｂとの間に第３低濃度Ｐ型領域８２を有している。第２高濃度Ｐ型領域７４及び第３低濃度Ｐ型領域８２によりドレイン領域２９が構成されている。さらに、第１半導体層６７は第１チャネル領域２８ａと第２チャネル領域２８ｂとの間に第４低濃度Ｐ型領域８３を有している。そして、第３低濃度Ｐ型領域８２の長さを示す第３長さ８４は、第４低濃度Ｐ型領域８３の長さを示す第４長さ８５よりも長くなっている。
これにより、第２ゲート電極３１ｂと第２高濃度Ｐ型領域７４との間では電圧負荷による劣化が抑制される。そして、第４長さ８５は第３長さ８４より短い。従って、第４長さ８５と第３長さ８４とが同じときに比べて、第１Ｐ型トランジスター５５及び第２Ｐ型トランジスター５７の大きさを小さくすることができる。
図１２は第１Ｎ型トランジスター及び第２Ｎ型トランジスターの要部模式側断面図である。第１Ｎ型トランジスター５４及び第２Ｎ型トランジスター５６はメモリー回路４５に配置されたトランジスター２５である。図１２に示すように、第１基材１０上にはシリコン酸化膜の下地保護膜７１が配置されている。下地保護膜７１上には半導体層２６である第２半導体層６８が配置されている。第２半導体層６８の上にはゲート絶縁膜３０が配置されている。
ゲート絶縁膜３０上には２つのゲート電極３１が配置されている。ゲート電極３１の一方を第３ゲート電極３１ｃとし、他方を第４ゲート電極３１ｄとする。第３ゲート電極３１ｃと第４ゲート電極３１ｄとは配線により電気的に接続されているので同電位になっている。第２半導体層６８はＺ方向から見て、第３ゲート電極３１ｃと重なる第３チャネル領域２８ｃと、第４ゲート電極３１ｄと重なる第４チャネル領域２８ｄとを有している。ゲート絶縁膜３０及びゲート電極３１上には層間絶縁膜７２が配置されている。そして、ゲート絶縁膜３０及び層間絶縁膜７２を貫通するソース電極３２及びドレイン電極３３が配置されている。
第２半導体層６８はＺ方向から見てソース電極３２と重なる第２高濃度不純物領域としての第１高濃度Ｎ型領域８６とドレイン電極３３と重なる第２高濃度Ｎ型領域８７を有している。さらに、第２半導体層６８は第３チャネル領域２８ｃと第４チャネル領域２８ｄとの間に第３高濃度Ｎ型領域８８を有している。
さらに、第２半導体層６８は第１高濃度Ｎ型領域８６と第３チャネル領域２８ｃとの間に第３低濃度不純物領域としての第１低濃度Ｎ型領域８９を有している。第１高濃度Ｎ型領域８６及び第１低濃度Ｎ型領域８９によりソース領域２７が構成されている。さらに、第２半導体層６８は第３チャネル領域２８ｃと第４チャネル領域２８ｄとの間に第４低濃度不純物領域としての第２低濃度Ｎ型領域９０を有している。そして、第１低濃度Ｎ型領域８９の長さを示す第５長さ９１は、第２低濃度Ｎ型領域９０の長さを示す第６長さ９２と同じ長さになっている。
第２半導体層６８は、第１高濃度Ｎ型領域８６、第１低濃度Ｎ型領域８９、第３チャネル領域２８ｃ、第２低濃度Ｎ型領域９０がこの順に並んでいる。第１低濃度Ｎ型領域８９及び第２低濃度Ｎ型領域９０は、第１高濃度Ｎ型領域８６より不純物の含有量が少ないので、電気抵抗が大きい。第１Ｎ型トランジスター５４及び第２Ｎ型トランジスター５６に高い電圧が繰り返して加わるとき、第３ゲート電極３１ｃと第１高濃度Ｎ型領域８６との間に電圧負荷が加わる。しかし、第１Ｎ型トランジスター５４及び第２Ｎ型トランジスター５６では第３ゲート電極３１ｃと第１高濃度Ｎ型領域８６との間に第１低濃度Ｎ型領域８９が配置されている。この為、第３ゲート電極３１ｃと第１高濃度Ｎ型領域８６との間では電圧負荷による劣化が抑制される。
第１Ｎ型トランジスター５４及び第２Ｎ型トランジスター５６はＮ型である。このとき、第５長さ９１と第６長さ９２とが等しくても耐久性及び応答性の良いトランジスターにすることができる。そして、第５長さ９１と第６長さ９２とが等しい為、一方を長くするときに比べて、第１Ｎ型トランジスター５４及び第２Ｎ型トランジスター５６の大きさを小さくすることができる。
さらに、第２半導体層６８は第２高濃度Ｎ型領域８７と第４チャネル領域２８ｄとの間に第３低濃度Ｎ型領域９３を有している。第２高濃度Ｎ型領域８７及び第３低濃度Ｎ型領域９３によりドレイン領域２９が構成されている。さらに、第２半導体層６８は第３チャネル領域２８ｃと第４チャネル領域２８ｄとの間に第４低濃度Ｎ型領域９４を有している。そして、第３低濃度Ｎ型領域９３の長さを示す第７長さ９５は、第４低濃度Ｎ型領域９４の長さを示す第８長さ９６と同じ長さになっている。
第７長さ９５と第８長さ９６とが等しくても耐久性及び応答性の良いトランジスターにすることができる。そして、第７長さ９５と第８長さ９６とが等しい為、一方を長くするときに比べて、第１Ｎ型トランジスター５４及び第２Ｎ型トランジスター５６の大きさを小さくすることができる。
図１３は第３Ｐ型トランジスター及び第４Ｐ型トランジスターの要部模式側断面図である。第３Ｐ型トランジスター５８は第１スイッチ回路４６に配置されたトランジスター２５である。第４Ｐ型トランジスター６３は第２スイッチ回路４７に配置されたトランジスター２５である。図１３に示すように、第１基材１０上にはシリコン酸化膜の下地保護膜７１が配置されている。下地保護膜７１上には半導体層２６である第３半導体層６９が配置されている。第３半導体層６９の上にはゲート絶縁膜３０が配置されている。ゲート絶縁膜３０はシリコン酸化膜または窒化膜である。
ゲート絶縁膜３０上には２つのゲート電極３１が配置されている。ゲート電極３１の一方を第５ゲート電極３１ｅとし、他方を第６ゲート電極３１ｆとする。第５ゲート電極３１ｅと第６ゲート電極３１ｆとは配線により電気的に接続されているので同電位になっている。第３半導体層６９はＺ方向から見て、第５ゲート電極３１ｅと重なる第５チャネル領域２８ｅと、第６ゲート電極３１ｆと重なる第６チャネル領域２８ｆとを有している。ゲート絶縁膜３０及びゲート電極３１上には層間絶縁膜７２が配置されている。そして、ゲート絶縁膜３０及び層間絶縁膜７２を貫通するソース電極３２及びドレイン電極３３が配置されている。第３Ｐ型トランジスター５８のソース電極３２は第１制御線６２と電気的に接続する。第３Ｐ型トランジスター５８のドレイン電極３３は画素電極１４と電気的に接続する。第４Ｐ型トランジスター６３ではソース電極３２は第２制御線６５と電気的に接続する。第４Ｐ型トランジスター６３ではドレイン電極３３は画素電極１４と電気的に接続する。
第３半導体層６９はＺ方向から見てソース電極３２と重なる第３高濃度不純物領域としての第４高濃度Ｐ型領域９７とドレイン電極３３と重なる第４高濃度不純物領域としての第５高濃度Ｐ型領域９８を有している。さらに、第３半導体層６９は第５チャネル領域２８ｅと第６チャネル領域２８ｆとの間に第６高濃度Ｐ型領域１０１を有している。
さらに、第３半導体層６９は第４高濃度Ｐ型領域９７と第５チャネル領域２８ｅとの間に第５低濃度不純物領域としての第５低濃度Ｐ型領域１０２を有している。第４高濃度Ｐ型領域９７及び第５低濃度Ｐ型領域１０２によりソース領域２７が構成されている。さらに、第３半導体層６９は第５チャネル領域２８ｅと第６チャネル領域２８ｆとの間に第６低濃度不純物領域としての第６低濃度Ｐ型領域１０３を有している。そして、第５低濃度Ｐ型領域１０２の長さを示す第９長さ１０４は、第６低濃度Ｐ型領域１０３の長さを示す第１０長さ１０５よりも長くなっている。
第３半導体層６９は、第４高濃度Ｐ型領域９７、第５低濃度Ｐ型領域１０２、第５チャネル領域２８ｅ、第６低濃度Ｐ型領域１０３がこの順に並んでいる。第５低濃度Ｐ型領域１０２及び第６低濃度Ｐ型領域１０３は、第４高濃度Ｐ型領域９７より不純物の含有量が少ないので、電気抵抗が大きい。第３Ｐ型トランジスター５８及び第４Ｐ型トランジスター６３に高い電圧が繰り返して加わるとき、第５ゲート電極３１ｅと第４高濃度Ｐ型領域９７との間に電圧負荷が加わる。しかし、第３Ｐ型トランジスター５８及び第４Ｐ型トランジスター６３では第５ゲート電極３１ｅと第４高濃度Ｐ型領域９７との間に第５低濃度Ｐ型領域１０２が配置されている。この為、第５ゲート電極３１ｅと第４高濃度Ｐ型領域９７との間では電圧負荷による劣化が抑制される。
そして、第１０長さ１０５は第９長さ１０４より短い。従って、第１０長さ１０５と第９長さ１０４とが同じときに比べて、第３Ｐ型トランジスター５８及び第４Ｐ型トランジスター６３の大きさを小さくすることができる。
さらに、第３半導体層６９は第５高濃度Ｐ型領域９８と第６チャネル領域２８ｆとの間に第７低濃度Ｐ型領域１０６を有している。第５高濃度Ｐ型領域９８及び第７低濃度Ｐ型領域１０６によりドレイン領域２９が構成されている。さらに、第３半導体層６９は第５チャネル領域２８ｅと第６チャネル領域２８ｆとの間に第８低濃度Ｐ型領域１０７を有している。そして、第７低濃度Ｐ型領域１０６の長さを示す第１１長さ１０８は、第８低濃度Ｐ型領域１０７の長さを示す第１２長さ１０９よりも長くなっている。
これにより、第６ゲート電極３１ｆと第５高濃度Ｐ型領域９８との間では電圧負荷による劣化が抑制される。そして、第１２長さ１０９は第１１長さ１０８より短い。従って、第１２長さ１０９と第１１長さ１０８とが同じときに比べて、第３Ｐ型トランジスター５８及び第４Ｐ型トランジスター６３の大きさを小さくすることができる。
図１４は第３Ｎ型トランジスター及び第４Ｎ型トランジスターの要部模式側断面図である。第３Ｎ型トランジスター６１は第１スイッチ回路４６に配置されたトランジスター２５である。第４Ｎ型トランジスター６４は第２スイッチ回路４７に配置されたトランジスター２５である。図１４に示すように、第１基材１０上にはシリコン酸化膜の下地保護膜７１が配置されている。下地保護膜７１上には半導体層２６である第４半導体層７０が配置されている。第４半導体層７０の上にはゲート絶縁膜３０が配置されている。
ゲート絶縁膜３０上には２つのゲート電極３１が配置されている。ゲート電極３１の一方を第７ゲート電極３１ｇとし、他方を第８ゲート電極３１ｈとする。第７ゲート電極３１ｇと第８ゲート電極３１ｈとは配線により電気的に接続されているので同電位になっている。第４半導体層７０はＺ方向から見て、第７ゲート電極３１ｇと重なる第７チャネル領域２８ｇと、第８ゲート電極３１ｈと重なる第８チャネル領域２８ｈとを有している。ゲート絶縁膜３０及びゲート電極３１上には層間絶縁膜７２が配置されている。そして、ゲート絶縁膜３０及び層間絶縁膜７２を貫通するソース電極３２及びドレイン電極３３が配置されている。
第４半導体層７０はＺ方向から見てソース電極３２と重なる第４高濃度Ｎ型領域１１０とドレイン電極３３と重なる第５高濃度Ｎ型領域１１１を有している。さらに、第４半導体層７０は第７チャネル領域２８ｇと第８チャネル領域２８ｈとの間に第６高濃度Ｎ型領域１１２を有している。
さらに、第４半導体層７０は第４高濃度Ｎ型領域１１０と第７チャネル領域２８ｇとの間に第５低濃度Ｎ型領域１１３を有している。第４高濃度Ｎ型領域１１０及び第５低濃度Ｎ型領域１１３によりソース領域２７が構成されている。さらに、第４半導体層７０は第７チャネル領域２８ｇと第８チャネル領域２８ｈとの間に第６低濃度Ｎ型領域１１４を有している。そして、第５低濃度Ｎ型領域１１３の長さを示す第１３長さ１１５は、第６低濃度Ｎ型領域１１４の長さを示す第１４長さ１１６と等しくなっている。
第４半導体層７０は、第４高濃度Ｎ型領域１１０、第５低濃度Ｎ型領域１１３、第７チャネル領域２８ｇ、第６低濃度Ｎ型領域１１４がこの順に並んでいる。第５低濃度Ｎ型領域１１３及び第６低濃度Ｎ型領域１１４は、第４高濃度Ｎ型領域１１０より不純物の含有量が少ないので、電気抵抗が大きい。第３Ｎ型トランジスター６１及び第４Ｎ型トランジスター６４に高い電圧が繰り返して加わるとき、第７ゲート電極３１ｇと第４高濃度Ｎ型領域１１０との間に電圧負荷が加わる。しかし、第３Ｎ型トランジスター６１及び第４Ｎ型トランジスター６４では第７ゲート電極３１ｇと第４高濃度Ｎ型領域１１０との間に第５低濃度Ｎ型領域１１３が配置されている。この為、第７ゲート電極３１ｇと第４高濃度Ｎ型領域１１０との間では電圧負荷による劣化が抑制される。
第３Ｎ型トランジスター６１及び第４Ｎ型トランジスター６４はＮ型である。このとき、第１３長さ１１５と第１４長さ１１６とが等しくても耐久性及び応答性の良いトランジスターにすることができる。そして、第１３長さ１１５と第１４長さ１１６とが等しい為、一方を長くするときに比べて、第３Ｎ型トランジスター６１及び第４Ｎ型トランジスター６４の大きさを小さくすることができる。
さらに、第４半導体層７０は第５高濃度Ｎ型領域１１１と第８チャネル領域２８ｈとの間に第７低濃度Ｎ型領域１１７を有している。第５高濃度Ｎ型領域１１１及び第７低濃度Ｎ型領域１１７によりドレイン領域２９が構成されている。さらに、第４半導体層７０は第７チャネル領域２８ｇと第８チャネル領域２８ｈとの間に第８低濃度Ｎ型領域１１８を有している。そして、第７低濃度Ｎ型領域１１７の長さを示す第１５長さ１２１は、第８低濃度Ｎ型領域１１８の長さを示す第１６長さ１２２と等しくなっている。
第１５長さ１２１と第１６長さ１２２とが等しくても耐久性及び応答性の良いトランジスターにすることができる。そして、第１５長さ１２１と第１６長さ１２２とが等しい為、一方を長くするときに比べて、第３Ｎ型トランジスター６１及び第４Ｎ型トランジスター６４の大きさを小さくすることができる。
図１５はＬＤＤ長さに対するトランジスターの動作判定を示す図である。図１５に示す表における“ＬＤＤ長さ”の列は第１Ｐ型トランジスター５５及び第２Ｐ型トランジスター５７における第１長さ７８もしくは第３長さ８４を示す。または、第３Ｐ型トランジスター５８及び第４Ｐ型トランジスター６３における第９長さ１０４もしくは第１１長さ１０８を示す。つまり、“ＬＤＤ長さ”の列は低濃度Ｐ型領域の長さを示す。
“ＯＮ電流”の列はトランジスターをＯＮ状態にしたときの電流が低下する状況を判定した結果を示す。低濃度Ｐ型領域が配置されていないときに比べて、電流が１／１０未満に低下するときを“×”とする。低濃度Ｐ型領域が配置されていないときに比べて、電流が１／１０以上のときには“○”とする。電流が１／１０未満に低下するときにはトランジスターの性能が低いので利用するのが難しい。そして、“ＬＤＤ長さ”が２μｍ以下のとき“○”になっている。この結果から、低濃度Ｐ型領域の長さは２μｍ以下にするのが好ましい。
“ＯＦＦ電流”の列はトランジスターをＯＦＦ状態にしたときの電流が上昇する状況を判定した結果を示す。ゲート電圧を変化させたときにトランジスターに流れる電流が最も低下するときの電流値を基準電流値とする。そして、トランジスターをＯＦＦにする電圧の範囲に設定された所定の判定電圧をゲート電極に印加したときに流れる電流値と基準電流値との比をＯＦＦ電流比とする。例えば、ゲート電圧が０Ｖにおける電流値を基準電流値とし、ゲート電圧が３Ｖにおける電流値を基準電流値で除算した値をＯＦＦ電流比とする。
ＯＦＦ電流比が１０倍以上になるときを“×”とする。ＯＦＦ電流比が１０倍未満のときには“○”とする。ＯＦＦ電流比が１０倍以上に上昇するときにはトランジスターの性能が低いので利用するのが難しい。そして、“ＬＤＤ長さ”が０．５μｍ以上のとき“○”になっている。この結果から、低濃度Ｐ型領域の長さは０．５μｍ以上にするのが好ましい。
“信頼性”の列は信頼性テストの判定結果を示す。トランジスターが配置された基板を約２００℃の雰囲気に約１０分間約２０ボルトの電圧を印加する。その後でトランジスターをＯＮ状態にしたときの電流が低下する状況を判定した結果が“信頼性”の列に示されている。低濃度Ｐ型領域が配置されていないときに比べて、トランジスターをＯＮ状態にしたときの電流が１／１０未満に低下するときを“×”とする。低濃度Ｐ型領域が設置されていないときに比べて、電流が１／１０以上のときには“○”とする。電流が１／１０未満に低下するときにはトランジスターの性能が低いので利用するのが難しい。そして、“ＬＤＤ長さ”が１μｍ以上のとき“○”になっている。この結果から、低濃度Ｐ型領域の長さは１μｍ以上にするのが好ましい。以上の結果から第１低濃度Ｐ型領域７６を含む低濃度Ｐ型領域の長さは１μｍ以上２μｍ以下が好ましい。第１低濃度Ｐ型領域７６の長さが１μｍ以上のとき、トランジスターの長期信頼性を高くできる。第１低濃度Ｐ型領域７６の長さが２μｍ以下のとき、トランジスターをＯＮ状態にしたときの電流が低下することを抑制できる。
図１６は画素のサイズとトランジスターのサイズとの関係を示す図である。図１６に示す表において、呼称の“ｄｐｉ”はｄｏｔｓ ｐｅｒ ｉｎｃｈの略であり、解像度を示す単位である。“ｄｐｉ”は１インチの幅の中にどれだけの画素８を配置できるかを表す。１インチの幅の中の画素数が多くなると画素辺長さが短くなる。画素辺長さは画素を正方形としたときの辺の長さを示す。そして、画素辺長さが短くなると１つのトランジスターの長さを短くする必要がある。例えば、呼称４００ｄｐｉのときにはトランジスターの長さを７μｍにする必要がある。
ダブルゲートトランジスターでは１つのトランジスターにチャネル領域を２カ所、高濃度不純物領域を３カ所、低濃度不純物領域を２カ所〜４カ所配置する必要がある。従って、トランジスターの長さを７μｍ以下にするときには、低濃度Ｐ型領域の長さを短くする必要が生じる。さらに、呼称５００ｄｐｉ及び呼称６００ｄｐｉのときには、さらに、トランジスターの長さを短くする必要がある。このとき、低濃度Ｐ型領域の長さを短くすることにより、トランジスターの長さを短くできるので、電気泳動装置１の解像度を高くすることができる。
次に上述した電気泳動装置１の製造方法について図１７〜図３０にて説明する。電気泳動装置１には複数のトランジスターが配置されている。その中で第１Ｎ型トランジスター５４及び第１Ｐ型トランジスター５５の製造方法について説明する。他のトランジスターも製造方法は同じ方法または類似の方法で製造可能であり説明を省略する。
図１７は、電気泳動装置の素子層の製造方法のフローチャートであり、図１８〜図３０は電気泳動装置の素子層の製造方法を説明するための模式図である。電気泳動装置の製造方法のうち素子層１１以外を製造する工程の製造方法は公知であり説明を省略する。図１７のフローチャートにおいて、ステップＳ１は第１絶縁膜設置工程に相当する。この工程は、第１基材１０上に下地保護膜７１を設置する工程である。次にステップＳ２に移行する。ステップＳ２は半導体層設置工程である。この工程は、下地保護膜７１上に半導体層２６を設置する工程である。次にステップＳ３に移行する。
ステップＳ３は第２絶縁膜設置工程である。この工程は、半導体層２６上にゲート絶縁膜３０を設置する工程である。次にステップＳ４に移行する。ステップＳ４はゲート電極設置工程である。この工程は、ゲート絶縁膜３０上にゲート電極３１を設置する工程である。次にステップＳ５に移行する。ステップＳ５はドープ工程である。この工程は、半導体層２６に不純物イオンを設置する工程である。次にステップＳ６に移行する。
ステップＳ６は第３絶縁膜設置工程である。この工程は、ゲート絶縁膜３０及びゲート電極３１上に層間絶縁膜７２を設置する工程である。次にステップＳ７に移行する。ステップＳ７は電極設置工程である。この工程は、ソース電極３２及びドレイン電極３３を設置する工程である。以上の工程により電気泳動装置１の素子層１１を製造する工程を終了する。
次に、図１８〜図３０を用いて、図１７に示したステップと対応させて、製造方法を詳細に説明する。図１８及び図１９はステップＳ１の第１絶縁膜設置工程に対応する図である。図１８に示すように、操作者は第１基材１０を用意する。第１基材１０にはガラス板を所定の厚みに研削及び研磨して表面粗さを小さくした板を用いる。
図１９に示すように、次に、操作者は第１基材１０上に下地保護膜７１を設置する。第１基材１０に対してＴＥＯＳ（テトラエトキシシラン）や酸素ガス等を原料ガスとしてプラズマＣＶＤ法により厚さが約２０００〜５０００オングストロームのシリコン酸化膜からなる下地保護膜７１を形成する。
図２０はステップＳ２の半導体層設置工程に対応する図である。図２０に示すように、ステップＳ２において、半導体層２６を設置する。第１基材１０の温度を３５０℃に加熱して、下地保護膜７１の表面にプラズマＣＶＤ法により厚さが約３００〜７００オングストロームのアモルファスのシリコン膜からなる半導体膜を形成する。次にアモルファスのシリコン膜からなる半導体膜に対して、レーザーアニールまたは固相成長法等の結晶化工程を行い、半導体膜をポリシリコン膜にまで結晶化する。レーザーアニール法では、たとえば、エキシマレーザーのビーム長が４００ｍｍのラインビームを用いる。エキシマレーザーの出力強度は特に限定されないが、本実施形態では例えば、２００ｍＪ／ｃｍ2である。ラインビームについてはその幅方向におけるレーザー強度のピーク値の９０％に相当する部分が各領域毎に重なるようにラインビームを走査していく。次に、操作者はフォトリソグラフィー法及びエッチング法を用いてポリシリコン膜をパターニングして島状の半導体層２６を形成する。
図２１はステップＳ３の第２絶縁膜設置工程に対応する図である。図２１に示すように、ステップＳ３において、ゲート絶縁膜３０を設置する。下地保護膜７１及び半導体層２６の表面に対して、ＴＥＯＳ（テトラエトキシシラン）や酸素ガス等を原料ガスとしてプラズマＣＶＤ法により厚さが約６００〜１５００オングストロームのシリコン酸化膜からなるゲート絶縁膜３０を形成する。他にもゲート絶縁膜３０をシリコン窒化膜で形成しても良い。
図２２はステップＳ４のゲート電極設置工程に対応する図である。図２２に示すように、ステップＳ４において、ゲート絶縁膜３０上にゲート電極３１を設置する。スパッタ法を用いて、アルミニウム、タンタル、モリブデン、チタン、タングステン等を含む金属膜からなる導電膜を形成する。次に、操作者はフォトリソグラフィー法及びエッチング法を用いて導電膜をパターニングし、ゲート電極３１を形成する。第１Ｐ型トランジスター５５を設置する場所ではゲート電極３１の一方が第１ゲート電極３１ａになり他方が第２ゲート電極３１ｂになる。第１Ｎ型トランジスター５４を設置する場所ではゲート電極３１の一方が第３ゲート電極３１ｃになり他方が第４ゲート電極３１ｄになる。
図２３〜図２６はステップＳ５のドープ工程に対応する図である。ステップＳ５において、まず、Ｐ型トランジスターに不純物を導入する。そのために、第１Ｎ型トランジスター５４を設置する場所の半導体層２６をレジストマスクで覆う。詳しくは、ゲート絶縁膜３０上にレジスト膜を設置してフォトリソグラフィー法及びエッチング法を用いてレジストマスクを形成する。
図２３に示すように、次に、約１０13ｃｍ-2のドーズ量でボロンイオンを打ち込む。ゲート電極３１がマスクになるので、半導体層２６にはゲート電極３１に対して自己整合的に不純物濃度が約１０18ｃｍ-3の低濃度Ｐ型領域１２３が形成される。低濃度Ｐ型領域１２３の一部が第１低濃度Ｐ型領域７６、第２低濃度Ｐ型領域７７、第３低濃度Ｐ型領域８２及び第４低濃度Ｐ型領域８３になる。そして、不純物が導入されなかった部分が第１チャネル領域２８ａ及び第２チャネル領域２８ｂのチャネル形成領域２８となる。続いて、レジストマスクを除去する。
次に、Ｎ型トランジスターに不純物を導入する。そのために、第１Ｐ型トランジスター５５を設置する場所の半導体層２６をレジストマスクで覆う。詳しくは、ゲート絶縁膜３０上にレジスト膜を設置してフォトリソグラフィー法及びエッチング法を用いてレジストマスクを形成する。
図２４に示すように、次に、約１０13ｃｍ-2のドーズ量でリンイオンを打ち込む。ゲート電極３１がマスクになるので、半導体層２６にはゲート電極３１に対して自己整合的に不純物濃度が約１０18ｃｍ-3の低濃度Ｎ型領域１２４が形成される。尚、不純物が導入されなかった部分が第３チャネル領域２８ｃ及び第４チャネル領域２８ｄのチャネル形成領域２８となる。次に、レジストマスクを除去する。
図２５に示すように、第１Ｐ型トランジスター５５の第１低濃度Ｐ型領域７６、第２低濃度Ｐ型領域７７、第３低濃度Ｐ型領域８２及び第４低濃度Ｐ型領域８３を設置する場所を覆ってレジストマスク１２５を設置する。さらに、第１Ｎ型トランジスター５４を設置する場所の半導体層２６をレジストマスク１２５で覆う。詳しくは、ゲート絶縁膜３０上にレジスト膜を設置してフォトリソグラフィー法及びエッチング法を用いてレジストマスク１２５を形成する。
次に、低濃度Ｐ型領域１２３に約１０15ｃｍ-2のドーズ量でボロンイオンを打ち込で、不純物濃度が約１０20ｃｍ-3の第１高濃度Ｐ型領域７３、第２高濃度Ｐ型領域７４及び第３高濃度Ｐ型領域７５を形成する。低濃度Ｐ型領域１２３のうちレジストマスク１２５で覆われていた部分は、第１低濃度Ｐ型領域７６、第２低濃度Ｐ型領域７７、第３低濃度Ｐ型領域８２及び第４低濃度Ｐ型領域８３になる。以上の工程により第１半導体層６７が完成する。
図２６に示すように、第１Ｎ型トランジスター５４の第１低濃度Ｎ型領域８９、第２低濃度Ｎ型領域９０、第３低濃度Ｎ型領域９３及び第４低濃度Ｎ型領域９４を設置する場所を覆ってレジストマスク１２５を設置する。さらに、第１Ｐ型トランジスター５５を設置した場所をレジストマスク１２５で覆う。このために、ゲート絶縁膜３０上にレジスト膜を設置してフォトリソグラフィー法及びエッチング法を用いてレジストマスク１２５を形成する。
次に、低濃度Ｎ型領域１２４に約１０15ｃｍ-2のドーズ量でリンイオンを打ち込んで、不純物濃度が約１０20ｃｍ-3の第１高濃度Ｎ型領域８６、第２高濃度Ｎ型領域８７及び第３高濃度Ｎ型領域８８を形成する。低濃度Ｎ型領域１２４のうち、レジストマスク１２５で覆われていた部分は、第１低濃度Ｎ型領域８９、第２低濃度Ｎ型領域９０、第３低濃度Ｎ型領域９３及び第４低濃度Ｎ型領域９４になる。以上の工程により第２半導体層６８が完成する。
図２７及び図２８はステップＳ６の第３絶縁膜設置工程に対応する図である。図２７及び図２８に示すように、ステップＳ６において、ゲート絶縁膜３０及びゲート電極３１に重ねて層間絶縁膜７２を設置する。層間絶縁膜７２の設置方法には各種のコート法や印刷法を用いることができる。具体的には例えば、スピンコート、ディップコート、ロールコート、バーコート等のコート法を用いることができる。他にも、フレキソ印刷、スクリーン印刷、オフセット印刷等の印刷法を用いても良い。層間絶縁膜７２の材料を塗布して乾燥させる。その後、活性化のためのアニールを行う。
図２９及び図３０はステップＳ７の電極設置工程に対応する図である。図２９及び図３０に示すように、ステップＳ７において、ソース電極３２及びドレイン電極３３を設置する。層間絶縁膜７２は感光性の樹脂材料で形成されている。まず、フォトリソグラフィー法及びエッチング法を用いて貫通穴を形成する。次に、ソース電極３２及びドレイン電極３３を設置する。スパッタリング法等の成膜法を用いて膜厚５００ｎｍ程度の金属膜を形成する。さらに、操作者はフォトリソグラフィー法及びエッチング法によって金属膜をエッチングしてソース電極３２及びドレイン電極３３を形成する。以上の工程により電気泳動装置１の素子層１１が完成する。
上述したように、本実施形態によれば、以下の効果を有する。
（１）本実施形態によれば、電気泳動装置１はメモリー回路４５を備えている。そして、メモリー回路４５はＰ型の第１Ｐ型トランジスター５５、第２Ｐ型トランジスター５７及びＮ型の第１Ｎ型トランジスター５４、第２Ｎ型トランジスター５６を有する。Ｐ型とＮ型とは異なる導電型である。第１Ｐ型トランジスター５５、第２Ｐ型トランジスター５７、Ｎ型の第１Ｎ型トランジスター５４、第２Ｎ型トランジスター５６は、薄膜トランジスター（ＴＦＴ）である。Ｐ型のトランジスターがＰ型チャネル領域を有しＮ型のトランジスターはＮ型チャネル領域を有する。これらのトランジスターを組み合わせてメモリー回路４５が構成されている。
第１Ｐ型トランジスター５５及び第２Ｐ型トランジスター５７は第１半導体層６７を備える。第１Ｐ型トランジスター５５及び第２Ｐ型トランジスター５７は第１ゲート電極３１ａ及び第２ゲート電極３１ｂを備えたダブルゲート型である。第１半導体層６７は、第１高濃度Ｐ型領域７３、第１低濃度Ｐ型領域７６、第１チャネル領域２８ａ、第２低濃度Ｐ型領域７７を備えている。
第１チャネル領域２８ａはＺ方向から見て第１ゲート電極３１ａと重なっている。第２チャネル領域２８ｂは第２ゲート電極３１ｂと重なっている。第１高濃度Ｐ型領域７３と第１ゲート電極３１ａとの間に第１低濃度Ｐ型領域７６が配置されている。そして、第１チャネル領域２８ａと第２チャネル領域２８ｂとの間には第２低濃度Ｐ型領域７７が配置されている。従って、第１半導体層６７は、第１高濃度Ｐ型領域７３、第１低濃度Ｐ型領域７６、第１チャネル領域２８ａ、第２低濃度Ｐ型領域７７がこの順に並んでいる。
第１低濃度Ｐ型領域７６及び第２低濃度Ｐ型領域７７は、第１高濃度Ｐ型領域７３より不純物の含有量が少ないので、電気抵抗が大きい。第１Ｐ型トランジスター５５及び第２Ｐ型トランジスター５７に高い電圧が繰り返して加わるとき、第１ゲート電極３１ａと第１高濃度Ｐ型領域７３との間に電圧負荷が加わる。しかし、第１Ｐ型トランジスター５５及び第２Ｐ型トランジスター５７では第１ゲート電極３１ａと第１高濃度Ｐ型領域７３との間に第１低濃度Ｐ型領域７６が配置されている。この為、第１ゲート電極３１ａと第１高濃度Ｐ型領域７３との間では電圧負荷による劣化が抑制される。
そして、第２低濃度Ｐ型領域７７の長さである第２長さ８１は第１低濃度Ｐ型領域７６の長さである第１長さ７８より短い。従って、第２長さ８１と第１長さ７８が同じときに比べて、第１Ｐ型トランジスター５５及び第２Ｐ型トランジスター５７の大きさを小さくすることができる。
（２）本実施形態によれば、電気泳動装置１は第１Ｎ型トランジスター５４及び第２Ｎ型トランジスター５６を備えている。第１Ｎ型トランジスター５４及び第２Ｎ型トランジスター５６はＮ型である。第１Ｎ型トランジスター５４及び第２Ｎ型トランジスター５６は第２半導体層６８を備える。第１Ｎ型トランジスター５４及び第２Ｎ型トランジスター５６は第３ゲート電極３１ｃ及び第４ゲート電極３１ｄを備えたダブルゲート型である。第２半導体層６８は、第１高濃度Ｎ型領域８６、第１低濃度Ｎ型領域８９、第３チャネル領域２８ｃ、第２低濃度Ｎ型領域９０を備えている。
第３チャネル領域２８ｃはＺ方向から見て第３ゲート電極３１ｃと重なっている。第４チャネル領域２８ｄは第４ゲート電極３１ｄと重なっている。第１高濃度Ｎ型領域８６と第３チャネル領域２８ｃとの間に第１低濃度Ｎ型領域８９が配置されている。そして、第３チャネル領域２８ｃと第４チャネル領域２８ｄとの間には第２低濃度Ｎ型領域９０が配置されている。従って、第２半導体層６８は、第１高濃度Ｎ型領域８６、第１低濃度Ｎ型領域８９、第３チャネル領域２８ｃ、第２低濃度Ｎ型領域９０がこの順に並んでいる。
第１低濃度Ｎ型領域８９及び第２低濃度Ｎ型領域９０は、第１高濃度Ｎ型領域８６より不純物の含有量が少ないので、電気抵抗が大きい。第１Ｎ型トランジスター５４に高い電圧が繰り返して加わるとき、第３ゲート電極３１ｃと第１高濃度Ｎ型領域８６との間に電圧負荷が加わる。しかし、第１Ｎ型トランジスター５４では第３ゲート電極３１ｃと第１高濃度Ｎ型領域８６との間に第１低濃度Ｎ型領域８９が配置されている。この為、第３ゲート電極３１ｃと第１高濃度Ｎ型領域８６との間では電圧負荷による劣化が抑制される。
第１Ｎ型トランジスター５４はＮ型である。このとき、第１低濃度Ｎ型領域８９の長さを示す第５長さ９１と第２低濃度Ｎ型領域９０の長さを示す第６長さ９２とが等しくても耐久性及び応答性の良いトランジスターにすることができる。そして、第５長さ９１と第６長さ９２とが等しい為、一方を長くするときに比べて、第１Ｎ型トランジスター５４の大きさを小さくすることができる。
（３）本実施形態によれば、電気泳動装置１は第１スイッチ回路４６及び第２スイッチ回路４７を備えている。これらのスイッチ回路はＰ型の第３Ｐ型トランジスター５８、第４Ｐ型トランジスター６３及びＮ型の第３Ｎ型トランジスター６１、第４Ｎ型トランジスター６４を有する。これらのトランジスターを組み合わせてスイッチ回路が構成されている。
第３Ｐ型トランジスター５８が備える半導体層を第３半導体層６９とする。第３Ｐ型トランジスター５８は第５ゲート電極３１ｅ及び第６ゲート電極３１ｆを備えたダブルゲート型である。第３半導体層６９は、第４高濃度Ｐ型領域９７、第５低濃度Ｐ型領域１０２、第５チャネル領域２８ｅ、第６低濃度Ｐ型領域１０３を備えている。
第５チャネル領域２８ｅは第５ゲート電極３１ｅと重なっている。第６チャネル領域２８ｆは第６ゲート電極３１ｆと重なっている。第５チャネル領域２８ｅと第６チャネル領域２８ｆとの間に第６低濃度Ｐ型領域１０３が配置されている。従って、第３半導体層６９は第４高濃度Ｐ型領域９７、第５低濃度Ｐ型領域１０２、第５チャネル領域２８ｅ、第６低濃度Ｐ型領域１０３がこの順に並んでいる。
第５低濃度Ｐ型領域１０２及び第６低濃度Ｐ型領域１０３は、第４高濃度Ｐ型領域９７より不純物の含有量が少ないので、電気抵抗が大きい。第３Ｐ型トランジスター５８に高い電圧が繰り返して加わるとき、第５ゲート電極３１ｅと第４高濃度Ｐ型領域９７との間に電圧負荷が加わる。しかし、第３Ｐ型トランジスター５８では第５ゲート電極３１ｅと第４高濃度Ｐ型領域９７との間に第５低濃度Ｐ型領域１０２が配置されている。この為、第５ゲート電極３１ｅと第４高濃度Ｐ型領域９７との間では電圧負荷による劣化が抑制される。
そして、第６低濃度Ｐ型領域１０３の長さを示す第１０長さ１０５は第５低濃度Ｐ型領域１０２の長さを示す第９長さ１０４より短い。従って、第１０長さ１０５と第９長さ１０４との長さが同じときに比べて、第３Ｐ型トランジスター５８の大きさを小さくすることができる。
（４）本実施形態によれば、電気泳動装置１は、第１Ｎ型トランジスター５４、第１Ｐ型トランジスター５５、第２Ｎ型トランジスター５６及び第２Ｐ型トランジスター５７に加えて画素スイッチング用トランジスターである第３Ｐ型トランジスター５８、第３Ｎ型トランジスター６１、第４Ｐ型トランジスター６３、第４Ｎ型トランジスター６４及び画素スイッチング素子４４を備えている。そして、各トランジスターは第１方向６６に延在して配置されている。これらのトランジスターの半導体層２６は、アモルファスシリコン膜を、エキシマレーザー等の熱処理を行って形成されたポリシリコン膜を含む。この熱処理の過程で結晶方向が一定の方向に揃う。このため、半導体層２６を同じ方向に揃えることによりトランジスター特性がばらつくことを抑制することができる。
（５）本実施形態によれば、第１低濃度Ｐ型領域７６の長さは１μｍ以上２μｍ以下である。第１低濃度Ｐ型領域７６の長さが１μｍ以上のとき、第１Ｐ型トランジスター５５及び第２Ｐ型トランジスター５７の長期信頼性を高くできる。第１低濃度Ｐ型領域７６の長さが２μｍ以下のとき、トランジスターをＯＮ状態にしたときの電流が低下することを抑制できる。
（第２の実施形態）
次に、電気泳動装置の一実施形態について図３１〜図３４を用いて説明する。本実施形態が第１の実施形態と異なるところは、２つのチャネル形成領域２８の間に配置された低濃度領域が削除されている点にある。尚、第１の実施形態と同じ点については説明を省略する。
図３１は第１Ｐ型トランジスター及び第２Ｐ型トランジスターの要部模式側断面図である。電気光学装置としての電気泳動装置１２８は画素１２９に第１の実施形態におけるメモリー回路４５に相当するメモリー回路１３０を備えている。そして、メモリー回路１３０には第１の実施形態の第１Ｐ型トランジスター５５に相当する第１導電型の第１トランジスターとしての第１Ｐ型トランジスター１３１を備え、第１の実施形態の第２Ｐ型トランジスター５７に相当する第１導電型の第１トランジスターとしての第２Ｐ型トランジスター１３２を備えている。
第１Ｐ型トランジスター１３１及び第２Ｐ型トランジスター１３２では第１基材１０上に下地保護膜７１が配置されている。そして、下地保護膜７１上には半導体層２６である第１半導体層１３３が配置されている。第１半導体層１３３の上にはゲート絶縁膜３０が配置されている。ゲート絶縁膜３０上には第１ゲート電極３１ａ及び第２ゲート電極３１ｂの２つのゲート電極３１が配置されている。ゲート絶縁膜３０及びゲート電極３１上には層間絶縁膜７２が配置されている。そして、ゲート絶縁膜３０及び層間絶縁膜７２を貫通するソース電極３２及びドレイン電極３３が配置されている。
第１Ｐ型トランジスター１３１及び第２Ｐ型トランジスター１３２の第１半導体層１３３は第１ゲート電極３１ａと重なる第１チャネル領域２８ａを有し、第２ゲート電極３１ｂと重なる第２チャネル領域２８ｂを有している。さらに、第１半導体層１３３は第１高濃度Ｐ型領域７３と第１チャネル領域２８ａとの間に第１低濃度Ｐ型領域７６を有し、第２高濃度Ｐ型領域７４と第２チャネル領域２８ｂとの間に第２低濃度不純物領域としての第３低濃度Ｐ型領域８２を有している。そして、第１チャネル領域２８ａと第２チャネル領域２８ｂとの間に低濃度不純物領域を有していない。
第１Ｐ型トランジスター１３１及び第２Ｐ型トランジスター１３２では第１ゲート電極３１ａと第１高濃度Ｐ型領域７３との間に第１低濃度Ｐ型領域７６が配置されている。この為、第１ゲート電極３１ａと第１高濃度Ｐ型領域７３との間では電圧負荷による劣化が抑制される。また、第２ゲート電極３１ｂと第２高濃度Ｐ型領域７４との間には第３低濃度Ｐ型領域８２が配置されている。この為、第２ゲート電極３１ｂと第２高濃度Ｐ型領域７４との間では電圧負荷による劣化が抑制される。
そして、第１半導体層１３３は第１チャネル領域２８ａと第２チャネル領域２８ｂとの間に低濃度不純物領域を有しない。従って、第１チャネル領域２８ａと第２チャネル領域２８ｂとの間に低濃度不純物領域を有するときに比べて、第１Ｐ型トランジスター１３１及び第２Ｐ型トランジスター１３２の大きさを小さくすることができる。
図３２は第１Ｎ型トランジスター及び第２Ｎ型トランジスターの要部模式側断面図である。メモリー回路１３０は第１の実施形態の第１Ｎ型トランジスター５４に相当する第１Ｎ型トランジスター１３４を備え、第１の実施形態の第２Ｎ型トランジスター５６に相当する第２Ｎ型トランジスター１３５を備えている。
第１Ｎ型トランジスター１３４及び第２Ｎ型トランジスター１３５では第１基材１０上に下地保護膜７１が配置されている。そして、下地保護膜７１上には半導体層２６である第２半導体層１３６が配置されている。第２半導体層１３６の上にはゲート絶縁膜３０が配置されている。ゲート絶縁膜３０上には第３ゲート電極３１ｃ及び第４ゲート電極３１ｄの２つのゲート電極３１が配置されている。ゲート絶縁膜３０及びゲート電極３１上には層間絶縁膜７２が配置されている。そして、ゲート絶縁膜３０及び層間絶縁膜７２を貫通するソース電極３２及びドレイン電極３３が配置されている。
第１Ｎ型トランジスター１３４及び第２Ｎ型トランジスター１３５の第２半導体層１３６は第３ゲート電極３１ｃと重なる第３チャネル領域２８ｃを有し、第４ゲート電極３１ｄと重なる第４チャネル領域２８ｄを有している。さらに、第２半導体層１３６は第１高濃度Ｎ型領域８６と第３チャネル領域２８ｃとの間に第１低濃度Ｎ型領域８９を有し、第２高濃度Ｎ型領域８７と第４チャネル領域２８ｄとの間に第３低濃度Ｎ型領域９３を有している。そして、第３チャネル領域２８ｃと第４チャネル領域２８ｄとの間に低濃度不純物領域を有していない。
第１Ｎ型トランジスター１３４及び第２Ｎ型トランジスター１３５では第３ゲート電極３１ｃと第１高濃度Ｎ型領域８６との間に第１低濃度Ｎ型領域８９が配置されている。この為、第３ゲート電極３１ｃと第１高濃度Ｎ型領域８６との間では電圧負荷による劣化が抑制される。また、第４ゲート電極３１ｄと第２高濃度Ｎ型領域８７との間には第３低濃度Ｎ型領域９３が配置されている。この為、第４ゲート電極３１ｄと第２高濃度Ｎ型領域８７との間では電圧負荷による劣化が抑制される。
そして、第２半導体層１３６は第３チャネル領域２８ｃと第４チャネル領域２８ｄとの間に低濃度不純物領域を有しない。従って、第３チャネル領域２８ｃと第４チャネル領域２８ｄとの間に低濃度不純物領域を有するときに比べて、第１Ｎ型トランジスター１３４及び第２Ｎ型トランジスター１３５の大きさを小さくすることができる。
図３３は第３Ｐ型トランジスター及び第４Ｐ型トランジスターの要部模式側断面図である。図３３に示すように、電気泳動装置１２８は画素１２９に第１の実施形態における第１スイッチ回路４６に相当する第１スイッチ回路１３７を備え、第２スイッチ回路４７に相当する第２スイッチ回路１３８を備えている。そして、第１スイッチ回路１３７は第１の実施形態の第３Ｐ型トランジスター５８に相当する第１導電型の第３トランジスターとしての第３Ｐ型トランジスター１４１を備えている。第２スイッチ回路１３８は第１の実施形態の第４Ｐ型トランジスター６３に相当する第１導電型の第３トランジスターとしての第４Ｐ型トランジスター１４２を備えている。
第３Ｐ型トランジスター１４１及び第４Ｐ型トランジスター１４２では第１基材１０上に下地保護膜７１が配置されている。そして、下地保護膜７１上には半導体層２６である第３半導体層１４３が配置されている。第３半導体層１４３の上にはゲート絶縁膜３０が配置されている。ゲート絶縁膜３０上には第５ゲート電極３１ｅ及び第６ゲート電極３１ｆの２つのゲート電極３１が配置されている。ゲート絶縁膜３０及びゲート電極３１上には層間絶縁膜７２が配置されている。そして、ゲート絶縁膜３０及び層間絶縁膜７２を貫通するソース電極３２及びドレイン電極３３が配置されている。
第３Ｐ型トランジスター１４１及び第４Ｐ型トランジスター１４２の第３半導体層１４３は第５ゲート電極３１ｅと重なる第５チャネル領域２８ｅを有し、第６ゲート電極３１ｆと重なる第６チャネル領域２８ｆを有している。さらに、第３半導体層１４３は第４高濃度Ｐ型領域９７と第５チャネル領域２８ｅとの間に第５低濃度Ｐ型領域１０２を有し、第５高濃度Ｐ型領域９８と第６チャネル領域２８ｆとの間に第７低濃度不純物領域としての第７低濃度Ｐ型領域１０６を有している。そして、第５チャネル領域２８ｅと第６チャネル領域２８ｆとの間に低濃度不純物領域を有していない。
第３Ｐ型トランジスター１４１及び第４Ｐ型トランジスター１４２では第５ゲート電極３１ｅと第４高濃度Ｐ型領域９７との間に第５低濃度Ｐ型領域１０２が配置されている。この為、第５ゲート電極３１ｅと第４高濃度Ｐ型領域９７との間では電圧負荷による劣化が抑制される。また、第６ゲート電極３１ｆと第５高濃度Ｐ型領域９８との間には第７低濃度Ｐ型領域１０６が配置されている。この為、第６ゲート電極３１ｆと第５高濃度Ｐ型領域９８との間では電圧負荷による劣化が抑制される。
そして、第３半導体層１４３は第５チャネル領域２８ｅと第６チャネル領域２８ｆとの間に低濃度不純物領域を有しない。従って、第５チャネル領域２８ｅと第６チャネル領域２８ｆとの間に低濃度不純物領域を有するときに比べて、第３Ｐ型トランジスター１４１及び第４Ｐ型トランジスター１４２の大きさを小さくすることができる。
図３４は第３Ｎ型トランジスター及び第４Ｎ型トランジスターの要部模式側断面図である。図３４に示すように、第１スイッチ回路１３７は第１の実施形態の第３Ｎ型トランジスター６１に相当する第３Ｎ型トランジスター１４４を備えている。第２スイッチ回路１３８は第１の実施形態の第４Ｎ型トランジスター６４に相当する第４Ｎ型トランジスター１４５を備えている。
第３Ｎ型トランジスター１４４及び第４Ｎ型トランジスター１４５では第１基材１０上に下地保護膜７１が配置されている。そして、下地保護膜７１上には半導体層２６である第４半導体層１４６が配置されている。第４半導体層１４６の上にはゲート絶縁膜３０が配置されている。ゲート絶縁膜３０上には第７ゲート電極３１ｇ及び第８ゲート電極３１ｈの２つのゲート電極３１が配置されている。ゲート絶縁膜３０及びゲート電極３１上には層間絶縁膜７２が配置されている。そして、ゲート絶縁膜３０及び層間絶縁膜７２を貫通するソース電極３２及びドレイン電極３３が配置されている。
第３Ｎ型トランジスター１４４及び第４Ｎ型トランジスター１４５の第４半導体層１４６は第７ゲート電極３１ｇと重なる第７チャネル領域２８ｇを有し、第８ゲート電極３１ｈと重なる第８チャネル領域２８ｈを有している。さらに、第４半導体層１４６は第４高濃度Ｎ型領域１１０と第７チャネル領域２８ｇとの間に第５低濃度Ｎ型領域１１３を有し、第５高濃度Ｎ型領域１１１と第８チャネル領域２８ｈとの間に第７低濃度Ｎ型領域１１７を有している。そして、第７チャネル領域２８ｇと第８チャネル領域２８ｈとの間に低濃度不純物領域を有していない。
第３Ｎ型トランジスター１４４及び第４Ｎ型トランジスター１４５では第７ゲート電極３１ｇと第４高濃度Ｎ型領域１１０との間に第５低濃度Ｎ型領域１１３が配置されている。この為、第７ゲート電極３１ｇと第４高濃度Ｎ型領域１１０との間では電圧負荷による劣化が抑制される。また、第８ゲート電極３１ｈと第５高濃度Ｎ型領域１１１との間には第７低濃度Ｎ型領域１１７が配置されている。この為、第８ゲート電極３１ｈと第５高濃度Ｎ型領域１１１との間では電圧負荷による劣化が抑制される。
そして、第４半導体層１４６は第７チャネル領域２８ｇと第８チャネル領域２８ｈとの間に低濃度不純物領域を有しない。従って、第７チャネル領域２８ｇと第８チャネル領域２８ｈとの間に低濃度不純物領域を有するときに比べて、第３Ｎ型トランジスター１４４及び第４Ｎ型トランジスター１４５の大きさを小さくすることができる。
（第３の実施形態）
次に、電気泳動装置を搭載した電子機器の一実施形態について図３５及び図３６を用いて説明する。図３５は電子ブックの構造を示す概略斜視図であり、図３６は腕時計の構造を示す概略斜視図である。図３５に示すように、電子機器としての電子ブック１５０は板状のケース１５１を有する。ケース１５１には蝶番１５２を介して蓋部１５３が設置されている。さらに、ケース１５１には操作ボタン１５４と表示部１５５とが設置されている。操作者は操作ボタン１５４を操作して表示部１５５に表示する内容を操作することができる。
ケース１５１の内部には、制御部１５６と表示部１５５を駆動する信号駆動部１５７が設置されている。制御部１５６は信号駆動部１５７に表示データを出力するとともに、当該表示データをデータ信号に変換するときのタイミング信号も出力する。信号駆動部１５７は表示データからデータ信号を生成し表示部１５５に出力する。また、制御部１５６は、信号駆動部１５７が出力するデータ信号に同期させた表示制御信号を表示部１５５に出力する。表示部１５５は内部に信号部分配回路を有する。表示部１５５は入力される表示制御信号及びデータ信号から電気泳動表示に必要な信号を生成する。そして、制御部１５６が表示部１５５に出力した表示データに従って表示部１５５は表示を行う。尚、操作ボタン１５４による操作者の操作は、適時信号化され制御部１５６に伝達され、制御部１５６の出力信号に反映される。
電子ブック１５０は表示部１５５を備えている。この表示部１５５には上記の電気泳動装置１または電気泳動装置１２８が用いられている。上記の電気泳動装置１または電気泳動装置１２８は、ゲート電極と高濃度領域との間の電圧負荷による劣化が抑制され、サイズの小さいトランジスターを備えている。従って、電子ブック１５０は上記の電気泳動装置１または電気泳動装置１２８を備えるため、ゲート電極と高濃度領域との間の電圧負荷による劣化が抑制され、外形寸法の小さい電気泳動装置を備えた電子機器とすることができる。
図３６に示すように、電子機器としての腕時計１６０は板状のケース１６１を有する。ケース１６１はバンド１６２を備え、操作者はバンド１６２を腕に巻いて腕時計１６０を腕に固定することができる。ケース１６１には操作ボタン１６３と表示部１６４とが設置されている。操作者は操作ボタン１６３を操作して表示部１６４に表示する内容を操作する。
ケース１６１の内部には腕時計１６０を制御する制御部１６５と表示部１６４に信号を駆動する信号駆動部１６６が設置されている。制御部１６５は信号駆動部１６６に表示データと必要なタイミング信号を出力する。尚、当該必要なタイミング信号の中には制御部１６５から表示部１６４に直接出力される信号があってもよい。信号駆動部１６６は表示に必要な信号を表示部１６４に出力することで、表示部１６４に表示データに対応する内容を表示させる。
腕時計１６０は表示部１６４を備えている。この表示部１６４には上記の電気泳動装置１または電気泳動装置１２８が用いられている。上記の電気泳動装置１または電気泳動装置１２８は、電圧負荷による劣化が抑制され、さらに、サイズの小さいトランジスターで構成されている。従って、腕時計１６０は電圧負荷による劣化が抑制され、さらに、外形寸法の小さい電気泳動装置で構成された装置とすることができる。
尚、本実施形態は上述した実施形態に限定されるものではなく、本発明の技術的思想内で当分野において通常の知識を有する者により種々の変更や改良を加えることも可能である。変形例を以下に述べる。
（変形例１）
前記第１の実施形態では、電気泳動分散液１６に白色荷電粒子１７及び黒色荷電粒子１８を配置した。白色荷電粒子１７及び黒色荷電粒子１８に代えて、赤色、緑色、青色等の荷電粒子を用いてもよい。この構成によれば、赤色、緑色、青色等を表示することでカラー表示を行うことができる。他にも、電気泳動分散液１６に１色の荷電粒子のみを用いてもよい。
（変形例２）
前記第１の実施形態では、１つの画素領域６に１つの画素電極１４が配置された。１つの画素領域６に複数の画素電極１４を配置してもよい。表示を細分化することができる。
（変形例３）
前記第１の実施形態では白色荷電粒子１７を正極に帯電させて、黒色荷電粒子１８を負極に帯電させた。白色荷電粒子１７を負極に帯電させて、黒色荷電粒子１８を正極に帯電させても良い。制御しやすい帯電状態にしてもよい。
（変形例４）
前記第１の実施形態では、トランジスター２５にゲート電極が２つ配置されていた。ゲート電極が３つ以上配置された構成でも良い。このときにも、高濃度不純物領域とチャネル領域との間の低濃度不純物領域を長くして、チャネル領域間の低濃度不純物領域を短くしても良い。また、チャネル領域間の低濃度不純物領域を省略しても良い。この構成にすることにより、電圧負荷による劣化が抑制され、サイズの小さいトランジスターにすることができる。
（変形例５）
前記第１の実施形態では、メモリー回路４５、第１スイッチ回路４６及び第２スイッチ回路４７で高濃度不純物領域とチャネル領域との間の低濃度不純物領域を長くして、チャネル領域間の低濃度不純物領域を短くした。他の回路を配置するときにも、トランジスターの構造を同様の構成にしても良い。この構成にすることにより、電圧負荷による劣化が抑制され、小さいトランジスターにすることができる。
（変形例６）
前記第１の実施形態及び第２の実施形態におけるトランジスターの構造を適用可能な電気光学装置は、電気泳動装置に限定されない。例えば、アクティブ駆動型の有機エレクトロルミネッセンス装置や液晶装置にも適用することができる。
１，１２８…電気光学装置としての電気泳動装置、８…画素、２８ａ…第1チャネル領域、２８ｂ…第２チャネル領域、２８ｃ…第３チャネル領域、２８ｄ…第４チャネル領域、２８ｅ…第５チャネル領域、２８ｆ…第６チャネル領域、３１ａ…第１ゲート電極、３１ｂ…第２ゲート電極、３１ｃ…第３ゲート電極、３１ｄ…第４ゲート電極、３１ｅ…第５ゲート電極、３１ｆ…第６ゲート電極、４５…メモリー回路、４６…スイッチ回路としての第１スイッチ回路、４７…スイッチ回路としての第２スイッチ回路、５４…第２導電型の第２トランジスターとしての第１Ｎ型トランジスター、５５，１３１…第１導電型の第１トランジスターとしての第１Ｐ型トランジスター、５６…第２導電型の第２トランジスターとしての第２Ｎ型トランジスター、５７，１３２…第１導電型の第１トランジスターとしての第２Ｐ型トランジスター、５８，１４１…第１導電型の第３トランジスターとしての第３Ｐ型トランジスター、６１…第２導電型の第４トランジスターとしての第３Ｎ型トランジスター、６３，１４２…第１導電型の第３トランジスターとしての第４Ｐ型トランジスター、６４…第２導電型の第４トランジスターとしての第４Ｎ型トランジスター、６６…第１方向、６７，１３３…第１半導体層、６８，１３６…第２半導体層、６９，１４３…第３半導体層、７０，１４６…第４半導体層、７３…第１高濃度不純物領域としての第１高濃度Ｐ型領域、７４…第２高濃度不純物領域としての第２高濃度Ｐ型領域、７６…第１低濃度不純物領域としての第１低濃度Ｐ型領域、７７…第２低濃度不純物領域としての第２低濃度Ｐ型領域、８２…第２低濃度不純物領域としての第３低濃度Ｐ型領域、８６…第２高濃度不純物領域としての第１高濃度Ｎ型領域、８９…第３低濃度不純物領域としての第１低濃度Ｎ型領域、９０…第４低濃度不純物領域としての第２低濃度Ｎ型領域、９７…第３高濃度不純物領域としての第４高濃度Ｐ型領域、９８…第４高濃度不純物領域としての第５高濃度Ｐ型領域、１０２…第５低濃度不純物領域としての第５低濃度Ｐ型領域、１０３…第６低濃度不純物領域としての第６低濃度Ｐ型領域、１０６…第７低濃度不純物領域としての第７低濃度Ｐ型領域、１５０…電子機器としての電子ブック、１６０…電子機器としての腕時計。

Claims (8)

  1. 画素に、
    第１導電型の第１トランジスターと、第２導電型の第２トランジスターとを有するメモリー回路を備え、
    前記第１トランジスターの第１半導体層は、第１ゲート電極と重なる第１チャネル領域と、第２ゲート電極と重なる第２チャネル領域と、第１高濃度不純物領域と前記第１チャネル領域との間の第１低濃度不純物領域と、前記第１チャネル領域と前記第２チャネル領域との間の第２低濃度不純物領域と、を有し、
    前記第１低濃度不純物領域の長さは、前記第２低濃度不純物領域の長さよりも長いことを特徴とする電気光学装置。
  2. 請求項１に記載の電気光学装置であって、
    前記第２トランジスターの第２半導体層は、第３ゲート電極と重なる第３チャネル領域と、第４ゲート電極と重なる第４チャネル領域と、第２高濃度不純物領域と前記第３チャネル領域との間の第３低濃度不純物領域と、前記第３チャネル領域と前記第４チャネル領域との間の第４低濃度不純物領域と、を有し、
    前記第３低濃度不純物領域の長さは、前記第４低濃度不純物領域の長さと同じ長さであることを特徴とする電気光学装置。
  3. 画素に、
    第１導電型の第１トランジスターと、第２導電型の第２トランジスターとを有するメモリー回路を備え、
    前記第１トランジスターの第１半導体層は、第１ゲート電極と重なる第１チャネル領域と、第２ゲート電極と重なる第２チャネル領域と、第１高濃度不純物領域と前記第１チャネル領域との間の第１低濃度不純物領域と、第２高濃度不純物領域と前記第２チャネル領域との間の第２低濃度不純物領域と、を有し、前記第１チャネル領域と前記第２チャネル領域との間に低濃度不純物領域を有していないことを特徴とする電気光学装置。
  4. 請求項１または３に記載の電気光学装置であって、
    前記画素に、スイッチ回路を備え、
    前記スイッチ回路は、第１導電型の第３トランジスターと、第２導電型の第４トランジスターとを有し、
    前記第３トランジスターの第３半導体層は、第５ゲート電極と重なる第５チャネル領域と、第６ゲート電極と重なる第６チャネル領域と、第３高濃度不純物領域と前記第５チャネル領域との間の第５低濃度不純物領域と、前記第５チャネル領域と前記第６チャネル領域との間の第６低濃度不純物領域と、を有し、
    前記第５低濃度不純物領域の長さは、前記第６低濃度不純物領域の長さよりも長いことを特徴とする電気光学装置。
  5. 請求項１または３に記載の電気光学装置であって、
    前記画素に、スイッチ回路を備え、
    前記スイッチ回路は、第１導電型の第３トランジスターと、第２導電型の第４トランジスターとを有し、
    前記第３トランジスターの第３半導体層は、第５ゲート電極と重なる第５チャネル領域と、第６ゲート電極と重なる第６チャネル領域と、第３高濃度不純物領域と前記第５チャネル領域との間の第５低濃度不純物領域と、第４高濃度不純物領域と前記第６チャネル領域との間の第７低濃度不純物領域と、を有し、前記第５チャネル領域と前記第６チャネル領域との間に低濃度不純物領域を有していないことを特徴とする電気光学装置。
  6. 請求項４または５に記載の電気光学装置であって、
    第１方向に延在する半導体層を有する画素スイッチング用トランジスターを備え、
    前記第１トランジスターの前記第１半導体層、前記第２トランジスターの第２半導体層、前記第３トランジスターの前記第３半導体層及び前記第４トランジスターの第４半導体層は、それぞれ前記第１方向に延在する部分を有することを特徴とする電気光学装置。
  7. 請求項１〜６のいずれか一項に記載の電気光学装置であって、
    前記第１低濃度不純物領域の長さは１μｍ以上２μｍ以下であることを特徴とする電気光学装置。
  8. 請求項１〜７のいずれか一項に記載の電気光学装置を備えることを特徴とする電子機器。
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