JPH08102525A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 比較的簡単な構成により確実に輻射ノイズの
発生を防止することができる半導体集積回路装置を提供
する。 【構成】 電源供給用の配線抵抗の抵抗値が無視できる
程度の規模に分割されてなる複数の回路ブロックに、対
応する回路における総合の負荷容量値に比べて十分大き
な容量値にされた内蔵の容量手段をそれぞれ設け、上記
電源供給用外部端子間に上記複数の回路ブロックに設け
られた全ての容量手段の合成容量値に比べて十分大きな
容量値にされた容量手段を設ける。 【効果】 各回路ブロックでの負荷を駆動する電流の大
半は、それに隣接して設けられた内蔵の容量手段により
供給され、かかる内蔵の容量手段への電荷の補充が外部
端子に設けられた容量手段により平均化されて行われる
から、かかる半導体集積回路装置が搭載された実装基板
の電源配線に高周波電流が実質的に流れなくなり、輻射
ノイズの発生を防止できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
に関し、例えばシングルチップマイクロコンピュータの
ように比較的高い周波数からなるクロックパルスに同期
して回路動作が行われる複数からなる回路ブロックを持
つものに利用して有効な技術に関するものである。

【０００２】

【従来の技術】電子機器のノイズは、雑音端子電源及び
空間電磁波の形で外部に放出される不要信号を輻射ノイ
ズ（Radiation noise)といい、その発生原因としてはノ
ーマルモードの輻射とコモンモードの輻射とがある。ノ
ーマルモードの輻射は、マイクロコンピュータ等が搭載
されたプリント基板上で、電源ラインや出力信号が形成
する回路は、基板上でループを形成している。この回路
に電流が流れると、ループ経路がアンテナとなって輻射
ノイズを発生させる。コモンモードの輻射は、マイクロ
コンピュータ等が搭載されたシステムにおいて、システ
ムの基準ＧＮＤ（基準接地）に対して電位差が生じるＧ
ＮＤラインが存在した場合、このＧＮＤラインがアンテ
ナになって輻射ノイズを発生させる。従来は、このよう
な輻射ノイズ対策としては、専ら基板の電源供給線にバ
イパスコンデンサを設けるようにするものである。

【０００３】図１４には、マイクロコンピュータの動作
周波数と輻射ノイズとの関係を説明するための波形図が
示されている。（Ａ）はクロックパルスを示し、（Ｂ）
には電源電流の波形が示され、（Ｃ）には電流スペクト
ルを示している。電源電流に含まれる周波数成分の測定
は、電源ラインにプローブを挿入し、電流波形をスペク
トル解析して観測する。電源電流は、繰り返し周波数ｆ
（＝１／Ｔｏ）に対して、その高調波成分（ｆの整数倍
波）のスペクトルが存在する。一般に高次の高調波ほど
電流値が少なく高周波数領域では減衰する。すなわち、
高い周波数でマイクロコンピュータが動作した場合、同
一周波数のスペクトルを比較したときの高調波の次数が
少なくなり高い電流値を示し、高い周波数領域までの周
波数成分を含むことになる。つまり、高速でマイクロコ
ンピュータを動作させた場合、電源電流は高い周波数領
域までの周波数成分を含むこととなり、その電流成分も
増加して、上記のような輻射ノイズの発生原因となる。

【０００４】

【発明が解決しようとする課題】本願発明者において
は、上記のような輻射ノイズの原因が電源供給線に高周
波数の電流が流れることに起因していることに着目し、
かかる輻射ノイズの防止対策を半導体集積回路装置自体
とその外部部品とにより確実に行うことを考えた。

【０００５】この発明の目的は、比較的簡単な構成によ
り確実に輻射ノイズの発生を防止することができる半導
体集積回路装置を提供することにある。この発明の前記
ならびにそのほかの目的と新規な特徴は、本明細書の記
述および添付図面から明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、電源供給用の配線抵抗の抵
抗値が無視できる程度の規模に分割されてなる複数の回
路ブロックに、対応する回路における総合の負荷容量値
に比べて十分大きな容量値にされた内蔵の容量手段をそ
れぞれ設け、上記電源供給用外部端子間に上記複数の回
路ブロックに設けられた全ての容量手段の合成容量値に
比べて十分大きな容量値にされた容量手段を設ける。

【０００７】

【作用】上記した手段によれば、各回路ブロックでの負
荷を駆動する電流の大半は、それに隣接して設けられた
内蔵の容量手段により供給され、かかる内蔵の容量手段
への電荷の補充が外部端子に設けられた容量手段により
平均化されて行われるから、かかる半導体集積回路装置
が搭載された実装基板の電源配線に高周波電流が実質的
に流れなくなり、輻射ノイズの発生を防止できる。

【０００８】

【実施例】図１には、この発明に係る半導体集積回路装
置の基本的な一実施例のブロック図が示されている。同
図には、発明の理解を容易にするために、１つの回路ブ
ロックが代表として例示的に示されている。実際は、同
様な回路ブロックが複数個設けられて半導体集積回路装
置が構成される。半導体集積回路装置に形成される各回
路素子は、公知のＭＩＳ（Metal-Insulator-Semiconduc
tor)集積回路の製造技術により、単結晶シリコンのよう
な１個の半導体基板上において形成される。

【０００９】この実施例の半導体集積回路装置は、複数
の回路ブロックに分けられる。１つの回路ブロックは、
特に制限されないが、その電源配線における配線抵抗が
無視できる程度の回路規模により構成される。このよう
な回路規模の例として、上記のような電源配線の配線抵
抗、言い換えるならば、電源配線長さを考慮して決めら
れた一定のエリア内に形成される回路、あるいは機能毎
に分けられた回路ブロックであってもよい。

【００１０】この実施例の半導体集積回路装置は、ＭＩ
ＳＦＥＴ（Field-Effect-Transistor)により構成され
る。この明細書において、ＭＩＳＦＥＴは、絶縁ゲート
型電界効果トランジスタ（ＩＧＦＥＴ）の意味で用いて
いる。ＭＩＳＦＥＴにより構成される回路は、周知のよ
うに入力インピーダンスが高く、ゲート容量を持つもの
となる。それ故、回路ブロックを構成する単位回路は、
その容量性の負荷を駆動することとなる。つまり、同図
において、キャパシタＣ１は単位回路の負荷であり、次
段回路の入力ゲート容量と配線容量からなる。単位回路
は、インバータ回路として表されている。

【００１１】上記複数の単位回路が１つの回路ブロック
（又は機能モジュール）を構成するものであり、各単位
回路の合計の負荷容量はΣＣ１のようになる。このよう
な回路ブロックの合計の負荷容量ΣＣ１に対して、十分
に大きな容量を持つようにされた容量Ｃ２が、上記回路
ブロックにおける電源線長さＬによる配線抵抗が無視で
きる位置に形成される。

【００１２】そして、上記のような複数の回路ブロック
を持つ半導体装置の電源端子Ｖccと回路の接地電位Ｖss
間に、上記キャパシタＣ２に比べて十分大きな容量値を
持つようにされたキャパシタＣ３が設けられる。上記の
ような各容量値Ｃ１，Ｃ２及びＣ３の容量値の関係は、
Ｃ３≫Ｃ２≫ΣＣ１のように設定される。

【００１３】図２には、この発明に係る半導体集積回路
装置の一実施例の全体ブロック図が示されている。この
実施例の半導体集積回路装置は、マイクロコンピュータ
（マイクロプロセッサ）を構成し、各回路ブロックは、
それが形成される半導体チップ上の幾何学的な配置にほ
ぼ合わせて描かれている。

【００１４】同図においてＩ／Ｏは入出力バッファであ
り、例えば、外部端子から供給される入力データの取り
込みを行う入力バッファと、外部端子から送出される出
力信号を形成する出力バッファ及び上記入力バッファに
よる入力モード又は出力バッファによる出力モードの制
御を行う制御レジスタから構成される。

【００１５】ＲＡＭは、ランダム・アクセス・メモリで
あり、マイクロコンピュータにおける一時記憶用又はワ
ークエリアとして用いられる。ＲＯＭは、リード・オン
リー・メモリであり、マイクロコンピュータの行うべき
情報処理手順であるところのプログラムや、定数又は文
字パターン等が記憶されている。ＣＰＧは、クロックパ
ルス発生回路であり、内部回路の動作に必要なクロック
パルスあるいは、タイマー回路等に利用される基準時間
パルスを発生させる。

【００１６】ＣＰＵは、中央処理ユニットであり、算術
論理演算ユニット等を内蔵し、上記ＲＯＭに格納された
プログラムに従って一連の情報処理等の制御動作を行
う。ＳＣＩは、シリアル・コミュニケーション・インタ
ーフェイスである。ＩＮＴは割り込み回路であり、ＴＩ
Ｍはタイマー回路である。ＦＲＴはフリーランタイマー
回路であり、ＳＹＳＣは同期化回路であり、ＢＳＣはバ
スステートコントローラであり、ＡＤはアナログ／ディ
ジタル変換回路、ＤＡはディジタル／アナログ変化回路
である。

【００１７】同図において、細い点線で示したのはディ
ジタル回路用の接地電位供給線Ｖssであり、細い実線は
ディジタル回路用の電源電圧Ｖccであり、太い点線はア
ナログ回路用の接地電位ＡＶssであり、太い実線はアナ
ログ回路用の電源電圧ＡＶccであり、極く細い実線は、
上記中央処理ユニットＣＰＵを中心としたデータの授受
等に用いられる内部バスＢＵＳを表している。バスＢＵ
Ｓには、アドレスバス、データバス及びコントロールバ
スから構成される。

【００１８】上記のような１チップのマイクロコンピュ
ータにおいて、入出力回路は、上記電源供給線の抵抗が
問題にならない範囲で複数個が１つの回路ブロックを構
成するようにされる。他の回路は、それぞれの機能ブロ
ック毎に１つの回路ブロックを構成するようにされる。
つまり、１チップのマイクロコンピュータでは、ＣＰＵ
を中心にして、バスで接続される上記のような周辺回路
のうち、１つが選ばれてデータの授受を行うものである
から、機能ブロック毎に分けることが後述するような輻
射ノイズ防止対策上合理的となる。なお、クロックパル
ス発生回路ＣＰＧやフリーランタイマーＦＲＭ等のよう
にデータ処理には無関係に定常的に動作するものも、そ
れぞれを１つの回路ブロックに分けることが望ましい。

【００１９】図３には、この発明に係る回路モジュール
の一実施例のブロック図が示されている。同図には、上
記のような１チップマイクロコンピュータ等のディジタ
ル集積回路を構成する１つの回路ブロック又は機能モジ
ュールが代表として例示的に示されている。回路モジュ
ールには、その電源電圧Ｖccを供給するための電源供給
線を回路モジュールを取り囲むように配置し、それに対
応して回路の接地電位Ｖssを供給する接地線も同様に配
置する。そして、かかる回路モジュール内における負荷
容量Ｃ１の合計値（ΣＣ１）に対して、上記のように十
分に大きな容量値を持つようにされる内蔵キャパシタＣ
２を、上記電源供給線と回路接地線との間に設けられた
キャパシタＣ２を配置させ、電源供給線での抵抗値が実
施的に無視できるようにする。

【００２０】図４には、この発明による輻射ノイズ防止
の原理を説明するための等価回路図が示されている。回
路モジュールにおいて、キャパシタＣ１を充電させる充
電電流Δｉは、それと隣接して設けられたキャパシタＣ
２から供給するようにする。つまり、キャパシタＣ２は
キャパシタＣ１に比べて大きな容量値を持つものである
から、それに蓄積された電荷の極く一部を負荷容量Ｃ１
に電荷移送させるだけでよい。回路モジュールは、複数
個の単位回路か高い周波数のクロックパルスに同期し
て、上記負荷としてのキャパシタＣ１を充放電させ、上
記充電動作に伴いキャパシタＣ２の電荷も減少する。こ
のキャパシタＣ２の電荷の減少は、半導体集積回路装置
の電源供給線を通して外部端子に設けられた外付けキャ
パシタＣ３から電流Δｉ’の補充が行われる。

【００２１】このキャパシタＣ２に対する電流ｉ’の補
充は、上記のようにキャパシタＣ１への高周波電流に対
応させられることなく、外部端子と上記キャパシタＣ２
との間の電源供給線による分布抵抗等により平均化され
て行われる。これにより、かかる半導体集積回路装置が
実装された実装基板において、キャパシタＣ３に対する
電流の補充も小さな電流を定常的に供給するをもって足
りる。したがって、実装基板において電源供給線がルー
プアンテナを構成するようになっていても、そこには高
周波電流が流れなくできるから、輻射ノイズの発生を防
止することができるものとなる。

【００２２】図５には、回路モジュール（回路ブロッ
ク）の一実施例の概略ブロック図が示されている。同図
には、２つの回路モジュール１と２が代表して例示的に
示されている。回路モジュール１は、それを取り囲むよ
うに電源供給線Ｖcc１とＶss1が形成される。そして、
実際の回路モジュールＣＫＴ１の周囲には、前記のよう
な動作電流Δｉを供給するキャパシタＣ２を形成するた
めに、図示しないが基板と同一導電型の拡散層が形成さ
れる。この拡散層に上記電源供給線Ｖss１を接続する。
基板がＰ型の場合にはこのようにＶss１を接続し、基板
がＮ型の場合には電源供給線Ｖcc１を接続させる。

【００２３】そして、上記Ｖss１（又はＶcc１）との間
で容量Ｃ２を構成するような電源供給線Ｖcc１（又はＶ
ss１）を形成する。これら回路モジュールの電源供給線
Ｖcc１及びＶss１は、一方において半導体集積回路装置
の主電源配線ＶccとＶssと接続される。他方において、
実際の回路モジュール内の各回路素子に対する電源供給
はＶcc２とＶss２により行われる。つまり、実際の回路
素子に対する電源供給は、Ｖcc２とＶss２を介して主電
源配線ＶccとＶssにより行われ、かつ上記モジュール周
囲に設けられた電源供給線Ｖcc１とＶss１と接続されて
いる。

【００２４】例えば、多層配線構造において、モジュー
ル周囲に設けられた電源供給線Ｖcc１とＶss１を第１配
線層で構成し、バスＢＵＳ等の信号線及びデータ配線は
第２層目配線で構成する。これにより、実際の回路モジ
ュールＣＫＴ１の周囲に上記Ｖcc１とＶss１とを切れ目
なく配置でき、比較的大きな容量値を持つようにされた
キャパシタＣ２を得るとともに、内部回路との間の配線
抵抗を無視することができる。

【００２５】このことは、例示的に示されている回路モ
ジュール２に設けられで上記のような電源供給線及びキ
ャパシタにおいても同様である。同図において、Ｔｐは
Ｐチャンネル型ＭＩＳＦＥＴを表し、ＴｎはＮチャンネ
ル型ＭＩＳＦＥＴを表し、ＣＭＩＳ構成のインバータ回
路ＩＮＶ１〜ＩＮＶ４が内部の単位回路を代表してい
る。

【００２６】図６には、上記図５の実施例の要部を拡大
したパターン図が示され、図７にはその断面図が示され
ている。Ｐ＋＋型のサブストレート１の表面には、Ｎチ
ャンネル型ＭＩＳＦＥＴの素子形成領域としてのＮ−型
ウェル領域３とＮチャンネル型ＭＩＳＦＥＴの素子形成
領域としてのＰ−型のエピタキシャル成長層２が形成さ
れる。

【００２７】上記回路モジュールを取り囲むように形成
されてなる電源供給線領域には、上記ウェル領域３が形
成される。そして、このウェル領域の表面部にはＰ＋拡
散層７が形成される。上記ウェル領域３とＰ＋拡散層７
とによるＰＮ接合により前記キャパシタＣ２を構成する
容量素子が形成される。つまり、上記ウェル領域３には
オーミックコンタクト用のＮ＋拡散層６が形成され、こ
こに第１配線層により構成されて電源電圧Ｖcc１を供給
する電源供給線１０が形成される。同様に、上記Ｐ＋拡
散層７には、上記同様な第１配線層により構成されて回
路の接地電位Ｖss１を供給する電源供給線１０が形成さ
れる。図６において、四角で示されたコンタクト９が上
記第１配線層と拡散層６と７とを接続させる部分であ
る。

【００２８】図７において、第２配線層１２は、信号線
を構成であり、内部回路の出力端子であるＮチャンネル
型ＭＩＳＦＥＴ（ＮＭＩＳ−ＦＥＴ）のドレインを構成
するＮ＋拡散層６及びＰチャンネル型ＭＩＳＦＥＴ（Ｐ
ＭＩＳ−ＦＥＴ）のドレインを構成するＰ＋拡散層７
と、上記第１配線層とのコンタクト２０９を介して接続
される。半導体集積回路装置の主電源線ＶccとＶssも、
上記第２層目配線層により構成される。

【００２９】図６において、回路モジュール内のＭＩＳ
ＦＥＴに供給される電源供給線Ｖcc２とＶss２も上記同
様に第２配線層により構成され、主電源線Ｖccから上記
内部配線Ｖcc２との接続経路の途中で主電源線Ｖssと交
差する部分では上記第１配線層を利用して迂回するよう
にされる。バスＢＵＳは、第１配線層により構成され上
記主電源線Ｖcc、Ｖssとは層間絶縁膜１１により分離さ
れている。このようなバスと上記信号線との間は、前記
同様なコンタクト２０９により接続される。

【００３０】図８には、回路モジュール（回路ブロッ
ク）の他の一実施例の概略ブロック図が示されている。
同図には、１つの回路モジュール１が代表して例示的に
示されている。回路モジュール１は、それを取り囲むよ
うに電源供給線Ｖcc１とＶss1が形成される。そして、
実際の回路モジュールの周囲には、前記のような動作電
流Δｉを供給するキャパシタＣ２を形成するために、図
９の概略断面図に示すようにＭＩＳ容量が用いられる。
また、上記Ｖcc１／Ｖss１と主電源線Ｖcc／Ｖss及び回
路モジュール内の電源供給線Ｖcc２／Ｖss２との接続箇
所を複数個設けるようにされる。

【００３１】図９において、Ｖcc１／Ｃ／Ｖss１の領域
下の半導体基板上には、Ｐ＋拡散層７が形成され、その
上には薄い厚さのゲート絶縁膜５が形成される。このゲ
ート絶縁膜５の上部には、ポリシリコン層１０１が形成
されてＭＩＳ容量が構成される。そして、ポリシリコン
層１０１は、第１配線層からなる電源供給線Ｖcc１とコ
ンタクトホール９を介して接続される。上記同様な第１
配線層からなる電源供給線（接地電位）Ｖss１は、コン
タクトホール９を介して上記拡散層７と接続される。こ
のようにして、電源供給線Ｖcc１とＶss１との間にはＭ
ＩＳ容量が形成される。このＭＩＳ容量は、ディプレッ
ションＭＩＳ容量としてもよい。

【００３２】特に制限されないが、この実施例では３層
配線構造とされる。第２配線層１２は、前記同様に信号
線に利用される。図８において、回路モジュール内に形
成される単位回路ＩＮＶ１の出力信号をバスに伝える信
号線あるいはバスからの信号を単位回路ＩＮＶ２の入力
に伝える信号線を上記電源供給線を迂回することなく、
最短距離により設けることができる。

【００３３】図９の概略断面構造図に示すように、上記
第１配線層１０で形成した電源供給線Ｖcc１／Ｖss１
は、その上層の第３配線層１０３に接続して、主配線層
ＶccとＶssに接続するとともに、内部の単位回路に電源
供給を行うようにする。このとき、第１配線層１０と第
３配線層１０３とは所定間隔で形成されたコンタクトホ
ールにより相互に接続される。バスＢＵＳ等との接続を
行う上記第２配線層１２は、第１配線層１０、第３配線
層１０３及びコンタクトホールによって絶縁膜８及び１
１に形成された間隙を介して、その接続を行うようにさ
れる。

【００３４】図１０には、上記図５の実施例の要部を拡
大した他の一実施例のパターン図が示されている。この
実施例では、１層配線の例が示されている。回路モジー
ル内からバスＢＵＳに延びる出力線が形成される部分で
は、電源供給線Ｖcc１とＶss１を構成する第１配線層が
形成されない。この部分ではその下の半導体基板上に形
成された拡散層を介してＶcc１とＶss１とがそれぞれ回
路モジュールを取り囲むように接続される。これに対し
て、入力信号線はポリシリコン層により構成される。つ
まり、入力信号線は単位回路のような比較的小さな負荷
を駆動するものであるので、この実施例のようにポリシ
リコン層により構成しても実質的な信号遅延を小さくで
きる。

【００３５】主電源線Ｖccと上記電源供給線Ｖcc１及び
内部回路の電源供給線Ｖcc２との接続も、ＭＩＳＦＥＴ
のゲート電極と同じ構成で形成される上記ポリシリコン
層が利用される。ただし、配線抵抗値を極力小さくする
ためにその配線幅が入力信号線に比べて大きく形成され
る。これに対して、回路の接地線Ｖssは基板内での電位
変化を最小にするために、上記出力線と同様にそのまま
延びて回路モジュールの内部回路及び上記電源供給線Ｖ
ss１に接続される。このような構成とすることにより、
１層のアルミニュウム等からなる金属配線層のみによっ
ても、この発明による電源供給回路を構成することがで
きる。

【００３６】この実施例では、上記回路モジュールを取
り囲むようにされた電源供給線Ｖss１は、その下に形成
されたＰ型拡散層と一定の間隔で相互に接続されてい
る。つまり、回路の接地電位が与えられる拡散層がアル
ミニュウム等からなる電源供給線Ｖss１により裏打ちさ
れた構成とされる。これにより、基板内の基準電位であ
る接地電位の電位差を無くして電位の安定化を図るもの
である。このような接地電位の安定化に加えて、上記電
源供給線Ｖcc１とＶss１との間にキャパシタが形成され
て回路モジュール内の高周波電流の供給を行う。このた
め、半導体集積回路装置の外部電源端子から供給される
動作電流が平均化された電流となって、前記のような輻
射ノイズを発生させる原因となる高周波電流の発生を防
止できる。

【００３７】以上の説明では、半導体集積回路装置が実
装されるプリント基板に形成される電源供給線がループ
アンテナとなって輻射ノイズを発生させるのを防ぐよう
にするものであるが、半導体集積回路装置の大規模化
や、動作速度の高速化に伴い半導体集積回路の内部に形
成される上記のような回路モジュールを取り囲むように
形成された電源供給線がループアンテナとなって、半導
体集積回路装置自体から輻射ノイズが発生することが予
測される。

【００３８】図１１には、この発明に係る半導体集積回
路装置の他の一実施例の概略ブロック図が示されてい
る。同図の半導体集積回路装置は、特に制限されない
が、１チップのマイクロコンピュータを構成し、各回路
ブロックは、それが形成される半導体チップ上の幾何学
的な配置にほぼ合わせて描かれている。

【００３９】この実施例の各回路ブロックは、前記図２
の実施例と同様であるので、その説明を省略する。この
ような半導体集積回路装置自体が輻射ノイズの発生源と
なることを防止するために、同図に太い点線で示したよ
うに多層の金属配線層のうち最上層に形成される配線層
を格子状に形成し、Ｐ基板を用いる場合にはかかる配線
層にＶss端子に接続させる。なお、Ｎ基板を用いるもの
ではＶcc端子に接続させる。つまり、半導体集積回路装
置から外部輻射ノイズが放出されないように交流的に接
地し、シールドさせるようにするものである。

【００４０】図１２には、その概略断面図が示されてい
る。この実施例でも、半導体集積回路装置が搭載される
実装基板において、輻射ノイズが発生するのを防止する
ために、内部の回路モジュールには前記のようなキャパ
シタを構成するＭＩＳ容量が形成されて、回路モジュー
ル内の高周波数電流の供給は、かかるＭＩＳ容量に蓄積
された電荷の一部が電荷移送されることにより行われ
る。

【００４１】このような高周波電流により、回路モジュ
ール自体の電源ループによって輻射ノイズが直接的に放
出されるのを防ぐために、最上層の配線層が格子状にさ
れて回路の接地電位Ｖssが与えられてシールド効果を持
つようにされる。つまり、第１配線層１０は、回路モジ
ュール内では回路素子間の相互接続に用いられ、回路モ
ジュール周辺（Ｖcc１／Ｃ／Ｖss１）では電源供給線Ｖ
cc１、Ｖss１として用いられ、配線領域ではモジュール
間の相互接続に用いられる。

【００４２】第２配線層１２は、回路モジュール内では
回路素子間の相互接続に用いられ、回路モジュール周辺
（Ｖcc１／Ｃ／Ｖss１）では信号線として用いられ、配
線領域ではモジュール間の相互接続に用いられる。第３
配線層１０３は、回路モジュール内では回路素子間の相
互接続に用いられ、回路モジュール周辺（Ｖcc１／Ｃ／
Ｖss１）では電源供給線Ｖcc１、Ｖss１として用いら
れ、配線領域ではモジュール間の相互接続に用いられ
る。第４配線層１０５は、回路モジュール内では電源供
給線Ｖccとして用いられ、回路モジュール周辺（Ｖcc１
／Ｃ／Ｖss１）では信号線として用いられ、配線領域で
は主電源供給線Ｖccに用いられる。第５配線層１０７
は、回路モジュール内では接地供給線Ｖssとして用いら
れ、回路モジュール周辺（Ｖcc１／Ｃ／Ｖss１）及び配
線領域では主電源供給線Ｖssに用いられる。

【００４３】以上のように各配線層の基本的な使い方
は、第１配線層から第３配線層は相互接続に使用され、
第４配線層はＶcc電源供給用に使用され、第５配線層は
Ｖss電源供給用に使用される。しかし、第５配線層がＶ
ss配線層及びボンディングパッド用に固定されている以
外は、他の配線層の使い方は種々の実施形態を採ること
ができる。回路モジュール内においては、第１配線層か
ら第３配線層もＶcc２／Ｖss２配線としても使用され
る。

【００４４】図１３には、この発明が適用されたマイク
ロプロセッサを用いたパーソナルコンピュータシステム
の概略構成図が示されている。同図（ａ）には、その外
観構成図が示されている。このシステムはフロッピーデ
ィスクドライブＦＤＤ及び主記憶メモリとしてのＤＲＡ
ＭによるファイルメモリｆｉｌｅＭ，バッテリバックア
ップとしてのＳＲＡＭ，本発明のマイクロプロセッサを
内蔵してなる。そして、入出力装置をキーボードＫＢ及
びディスプレイＤＰとし、フロッピーディスクＦＤを上
記フロッピーディスクドライブＦＤＤに挿入することに
よって上記フロッピーディスクＦＤおよびハードウェア
としての上記ファイルメモリｆｉｌｅＭに情報を記憶で
きるデスクトップタイプパソコンである。また、本実施
例にはデスクトップタイプパソコンを例として記載した
が、ノート型パソコン等に適用することもでき、補助機
能としてフロッピ−ディスクを例として記載したが特に
限定されない。

【００４５】同図（ｂ）には、その概略ブロック構成図
が示されている。このコンピュータシステムは、この発
明が適用された中央処理装置ＣＰＵとしての機能を持つ
本発明のマイクロプロセッサ，上記システム内に構築し
たバスユニットとしてのＩ／Ｏバス、ＢＵＳ Ｕｎｉ
ｔ，主記憶メモリや拡張メモリなど高速メモリをアクセ
スするメモリ制御ユニットＭｅｍｏｒｙ Ｃｏｎｔｒｏ
ｌｌ Ｕｎｉｔ、主記憶メモリとしてのＤＲＡＭ，基本
制御プログラムが格納されたＲＯＭ、先端にキーボード
が接続されたキーボードコントローラＫＢＤＣ等によっ
て構成される。

【００４６】さらに、表示アダプタとしてのＤｉｓｐｌ
ａｙ ａｄａｐｔｅｒが上記Ｉ／Ｏバスに接続され、上
記Ｄｉｓｐｌａｙ ａｄａｐｔｅｒの先端にはディスプ
レイが接続されている。そして、上記Ｉ／Ｏバスにはパ
ラレルポートＰａｒａｌｌｅｌ ＰｏｒｔＩ／Ｆ，マウ
ス等のシリアルポートＳｅｒｉａｌ Ｐｏｒｔ Ｉ／
Ｆ、フロッピーディスクドライブＦＤＤ、上記Ｉ／Ｏバ
スよりＨＤＤＩ／Ｆに変換するバッファコントローラＨ
ＤＤ ｂｕｆｆｅｒが接続される。また、上記メモリ制
御ユニットＭｅｍｏｒｙ Ｃｏｎｔｒｏｌ Ｕｎｉｔか
らのバスと接続されて拡張ＲＡＭ及び主記憶メモリとし
てのＤＲＡＭが接続されている。

【００４７】ここで、このコンピュータシステムの動作
について説明する。電源が投入されて、動作を開始する
とまず本発明のマイクロプロセッサは、上記ＲＯＭを上
記Ｉ／Ｏバスを通してアクセスし、初期診断、初期設定
を行なう。そして、補助記憶装置からシステムプログラ
ムを主記憶メモリとしてのＤＲＡＭにロードする。ま
た、本発明のマイクロプロセッサは、上記Ｉ／Ｏバスを
通してＨＤＤコントローラにＨＤＤをアクセスするもの
として動作する。そして、本発明のマイクロプロセッサ
はシステムプログラムのロードが終了すると、ユーザー
の処理要求に従い、処理を進めていく。

【００４８】なお、ユーザーは上記Ｉ／Ｏバス上のキー
ボードコントローラＫＢＤＣや表示アダプタＤｉｓｐｌ
ａｙ ａｄａｐｔｅｒにより処理の入出力を行ないなが
ら作業を進める。そして、必要に応じてパラレルポート
Ｐａｒａｌｌｅｌ ＰｏｒｔＩ／Ｆ、シリアルポートＳ
ｅｒｉａｌ Ｐｏｒｔ Ｉ／Ｆに接続された入出力装置
を活用する。また、本体上の主記憶メモリとしてのＤＲ
ＡＭでは主記憶容量が不足する場合は、拡張ＲＡＭによ
り記憶を補う。また、図にはハードディスクドライブＨ
ＤＤとして記載したが、フラッシュメモリを用いたフラ
ッシュファイルに置き換えることも可能である。

【００４９】このようなワークステーションシステム、
コンピュータシステムに本願発明を適用することによ
り、電源ノイズを吸収するための高価で大型な外付けコ
ンデンサを必要としせず、高速動作に伴う輻射ノイズを
確実に防止することができるから、いっそうの高速作化
や輻射ノイズ対策のためのコストの低減が可能になる。

【００５０】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 電源供給用の配線抵抗の抵抗値が無視できる程
度の規模に分割されてなる複数の回路ブロックに、対応
する回路における総合の負荷容量値に比べて十分大きな
容量値にされた内蔵の容量手段をそれぞれ設け、上記電
源供給用外部端子間に上記複数の回路ブロックに設けら
れた全ての容量手段の合成容量値に比べて十分大きな容
量値にされた容量手段を設けることにより、各回路ブロ
ックでの負荷を駆動する電流の大半は、それに隣接して
設けられた内蔵の容量手段により供給され、かかる内蔵
の容量手段への電荷の補充が外部端子に設けられた容量
手段により平均化れて行われて半導体集積回路装置が搭
載された実装基板の電源配線に高周波電流が実質的に流
れなくなって輻射ノイズの発生を防止できるという効果
が得られる。

【００５１】（２） 上記内蔵の容量手段を回路ブロッ
クを取り囲むように形成された電源電圧供給線の直下の
半導体基板上にｐｎ接合で形成することにより、集積度
を犠牲にすることなく回路ブロックの単位回路の負荷に
流れる高周波数電流に対応して動作電流の大半を係る容
量手段から低インピーダンスにより供給できるととも
に、回路の接地線により回路ブロック内のＰ型領域が裏
打ちされて安定化できるという効果が得られる。

【００５２】（３） 上記内蔵の容量手段を回路ブロッ
クを取り囲むように形成された電源電圧供給線に沿って
ＭＩＳ容量で形成することにより、集積度を犠牲にする
ことなく回路ブロックの単位回路の負荷に流れる高周波
数電流に対応して動作電流の大半を係る容量手段から低
インピーダンスにより供給できるとともに、回路の接地
線により回路ブロック内のＰ型領域が裏打ちされて安定
化できるという効果が得られる。

【００５３】（４） 電源供給用の配線抵抗が無視でき
る程度の規模に分割されてなる複数の回路ブロックに、
対応する回路における総合の負荷容量値に比べて十分大
きな容量値にされた内蔵の容量手段をそれぞれ設け、上
記電源供給用外部端子間に上記複数の回路ブロックに設
けられた全ての容量手段の合成容量値に比べて十分大き
な容量値にされた容量手段を設けるとともに、多層配線
における最上層の配線を格子状に形成するとともに交流
的な接地点に接続することにより、各回路ブロックでの
負荷を駆動する電流の大半は、それに隣接して設けられ
た内蔵の容量手段により供給され、かかる内蔵の容量手
段への電荷の補充が外部端子に設けられた容量手段によ
り平均化れて行われて半導体集積回路装置が搭載された
実装基板の電源配線に高周波電流が実質的に流れなくな
ってそれが実装された実装基板からの輻射ノイズの発生
を防止することができるとともに、上記格子状配線によ
るシールド効果によって半導体集積回路装置自身から輻
射ノイズが放出されるのを防止することができるという
効果が得られる。

【００５４】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、回路
ブロック毎に設けられるキャパシタは、上記のように回
路ブロックを取り囲むように形成されてなる電源供給線
に対応して設けられたｐｎ接合容量やＭＩＳ容量の他、
各回路ブロック毎に隣接した配線エリアを利用する等種
々の実施形態を採ることができる。ＭＩＳ容量を利用す
る場合、その誘電体膜として強誘電体を利用することに
より、小さなサイズで大きな容量値を得るようにするこ
とができる。

【００５５】上記のような強誘電体を利用して、半導体
チップが搭載されるリードフレーム上に外部電源端子間
に設けられるキャパシタを形成するようにしてもよい。
このようにすれば、半導体集積回路装置の搭載される実
装基板上に設けられるキャパシタを削除できるし、ある
いは実装基板上に接続するキャパシタＣ３として小さな
容量値のもので済むものとなる。

【００５６】この発明は、前記のようなマイクロコンピ
ュータの他に、ＭＩＳＦＥＴを主体として構成されるゲ
ートアレイや特定用途向の各種ディジタル集積回路に広
く利用することができる。

【００５７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、電源供給用の配線抵抗の抵
抗値が無視できる程度の規模に分割されてなる複数の回
路ブロックに、対応する回路における総合の負荷容量値
に比べて十分大きな容量値にされた内蔵の容量手段をそ
れぞれ設け、上記電源供給用外部端子間に上記複数の回
路ブロックに設けられた全ての容量手段の合成容量値に
比べて十分大きな容量値にされた容量手段を設けること
により、各回路ブロックでの負荷を駆動する電流の大半
は、それに隣接して設けられた内蔵の容量手段により供
給され、かかる内蔵の容量手段への電荷の補充が外部端
子に設けられた容量手段により平均化れて行われて半導
体集積回路装置が搭載された実装基板の電源配線に高周
波電流が実質的に流れなくなって輻射ノイズの発生を防
止できる。

【００５８】上記内蔵の容量手段を回路ブロックを取り
囲むように形成された電源電圧供給線の直下の半導体基
板上にｐｎ接合で形成することにより、集積度を犠牲に
することなく回路ブロックの単位回路の負荷に流れる高
周波数電流に対応して動作電流の大半を係る容量手段か
ら低インピーダンスにより供給できるとともに、回路の
接地線により回路ブロック内のＰ型領域が裏打ちされて
安定化できる。果が得られる。

【００５９】上記内蔵の容量手段を回路ブロックを取り
囲むように形成された電源電圧供給線に沿ってＭＩＳ容
量で形成することにより、集積度を犠牲にすることなく
回路ブロックの単位回路の負荷に流れる高周波数電流に
対応して動作電流の大半を係る容量手段から低インピー
ダンスにより供給できるとともに、回路の接地線により
回路ブロック内のＰ型領域が裏打ちされて安定化でき
る。

【００６０】電源供給用の配線抵抗が無視できる程度の
規模に分割されてなる複数の回路ブロックに、対応する
回路における総合の負荷容量値に比べて十分大きな容量
値にされた内蔵の容量手段をそれぞれ設け、上記電源供
給用外部端子間に上記複数の回路ブロックに設けられた
全ての容量手段の合成容量値に比べて十分大きな容量値
にされた容量手段を設けるとともに、多層配線における
最上層の配線を格子状に形成するとともに交流的な接地
点に接続することにより、各回路ブロックでの負荷を駆
動する電流の大半は、それに隣接して設けられた内蔵の
容量手段により供給され、かかる内蔵の容量手段への電
荷の補充が外部端子に設けられた容量手段により平均化
れて行われて半導体集積回路装置が搭載された実装基板
の電源配線に高周波電流が実質的に流れなくなってそれ
が実装された実装基板からの輻射ノイズの発生を防止す
ることができるとともに、上記格子状配線によるシール
ド効果によって半導体集積回路装置自身から輻射ノイズ
が放出されるのを防止することができる。

【図面の簡単な説明】

【図１】この発明に係る半導体集積回路装置の基本的な
一実施例を示すブロック図である。

【図２】この発明に係る半導体集積回路装置の一実施例
を示す全体ブロック図である。

【図３】この発明に係る回路モジュールの一実施例を示
すブロック図である。

【図４】この発明による輻射ノイズ防止の原理を説明す
るための等価回路図である。

【図５】この発明に係る回路モジュール（回路ブロッ
ク）の一実施例を示す概略ブロック図である。

【図６】図５の実施例の要部を拡大したパターン図であ
る。

【図７】図６の実施例における要部断面図である。

【図８】この発明に係る回路モジュール（回路ブロッ
ク）の他の一実施例を示す概略ブロック図である。

【図９】図８の実施例における要部断面図である。

【図１０】図５の実施例の要部を拡大した他の一実施例
を示すパターン図である。

【図１１】この発明に係る半導体集積回路装置の他の一
実施例を示す概略ブロック図である。

【図１２】図１１の実施例における要部断面図である。

【図１３】この発明が適用されたマイクロプロセッサを
用いたパーソナルコンピュータシステムの概略構成図で
ある。

【図１４】輻射ノイズを説明するための電源電流のスペ
クトル解析図である。

【符号の説明】

Ｃ１…負荷容量、Ｃ２…内蔵キャパシタ、Ｃ３…外付キ
ャパシタ、Ｉ／Ｏ…入出力回路、ＲＡＭ…ランダム・ア
ククセス・メモリ、ＣＰＧ…クロックパルス発生回路、
ＳＣＩ…シリアル・コミュニケーション・インターフェ
イス、ＲＯＭ…リード・オンリー・メモリ、ＣＰＵ…中
央処理ユニット、ＦＲＴ…フリーランタイマー回路、Ｉ
ＮＴ…割り込み回路、ＢＳＣ…バスステートコントロー
ラ、ＴＩＭ…タイマー回路、ＡＤ…アナログ／ディジタ
ル変換回路、ＤＡ…ディジタル／アナログ変化回路、１
…基板（サブストレート）、２…エピタキシャル成長
層、３…Ｎウェル領域、４…フィールド絶縁膜、５…ゲ
ート絶縁膜、６…Ｎ＋拡散層、７…Ｐ＋拡散層、８…層
間絶縁膜、９…コンタクトホール、１０…第１配線層、
１１…層間絶縁膜、１２…第２配線層、１３…保護膜、
１０２…層間絶縁膜、１０３…第３配線層、１０４…層
間絶縁膜、１０５…第４配線層、１０６…層間絶縁膜、
１０７…第５配線層、Ｉ／Ｏ…入出力部、ＦＤＤ…フロ
ッピーディスクドライブ、ＤＰ…ディスプレイ、ＫＢ…
キーボード、ＦＤ…フロッピーディスク、ＫＢＤＣ…キ
ーボードコントローラ、Ｉ／Ｆ…インターフェース、Ｈ
ＤＤ…ハードディスクドライブ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092

Claims (6)

【特許請求の範囲】
1. 【請求項１】 電源供給用の配線抵抗の抵抗値が無視で
   きる程度の規模に分割されてなり、ＭＩＳＦＥＴを主体
   にして構成された複数の回路ブロックと、かかる回路ブ
   ロック毎に設けられ、対応する回路における総合の負荷
   容量値に比べて十分大きな容量値にされた内蔵の容量手
   段と、上記電源供給用外部端子間に設けられ、上記複数
   の回路ブロックに設けられた全ての容量手段の合成容量
   値に比べて十分大きな容量値にされた容量手段とを備え
   てなることを特徴とする半導体集積回路装置。
2. 【請求項２】 それぞれが所定の回路機能を有し、ＭＩ
   ＳＦＥＴを主体にして構成された複数からなる回路ブロ
   ックと、かかる回路ブロック毎に設けられ、対応する回
   路における総合の負荷容量値に比べて十分大きな容量値
   にされた内蔵の容量手段と、上記電源供給用出力端子間
   に設けられ、上記複数の回路ブロックに設けられた全て
   の容量手段の合成容量値より大きな容量値にされた容量
   手段とを備えてなることを特徴とする半導体集積回路装
   置。
3. 【請求項３】 上記内蔵の容量手段はｐｎ接合により構
   成され、回路ブロックを取り囲むように形成された電源
   電圧供給線の直下の半導体基板上に形成されるものであ
   ることを特徴とする請求項１又は請求項２の半導体集積
   回路装置。
4. 【請求項４】 上記内蔵の容量手段はＭＩＳ容量により
   構成され、回路ブロックを取り囲むように形成された電
   源電圧供給線に沿ってポリシリコン層からなる一方の電
   極と、かかるポリシリコン層の下に形成されたＭＩＳＦ
   ＥＴのゲート絶縁膜と同時に形成される絶縁膜を誘電体
   とし、その下の半導体基板上に形成された拡散層からな
   る他方の電極とを持つものであることを特徴とする請求
   項１又は請求項２の半導体集積回路装置。
5. 【請求項５】 上記各回路ブロックは、比較的高い周波
   数からなるクロックパルスに同期して、それぞれの回路
   動作を行うものであることを特徴とする請求項１、請求
   項２、請求項３又は請求項４の半導体集積回路装置。
6. 【請求項６】 電源供給用の配線抵抗が無視できる程度
   の規模又は機能毎に分割されてなり、ＭＩＳＦＥＴを主
   体にして構成された複数の回路ブロックと、かかる回路
   ブロック毎に設けられ、対応する回路における総合の負
   荷容量値に比べて十分大きな容量値にされた内蔵の容量
   手段と、上記電源供給用外部端子間に設けられ、上記複
   数の回路ブロックに設けられた全ての容量手段の合成容
   量値に比べて十分大きな容量値にされた容量手段とを含
   み、多層配線における最上層の配線を格子状に形成する
   とともに交流的な接地点に接続したことを特徴とする半
   導体集積回路装置。