JP2000058751A - 半導体集積回路及びデータ処理システム - Google Patents

Abstract

(57)【要約】 【課題】 クロック信号に同期動作される半導体集積回
路の動作周波数の高速化に対してクロック同期動作の安
定化を図る。 【解決手段】 第1電源幹線（２０）及び第２電源幹線
（２１）の直下領域（２３）に、双方の電源配線に接続
した電源間容量（６０）とクロックドライバ（７０）と
を配置する。クロックドライバは電源間容量に挟まれて
いる。クロックドライバは電源間容量に隣接するから、
クロック同期動作途上で仮に大きな電流が流れても、ク
ロックドライバは、電源間容量の充放電作用による電源
配線の電圧変動防止効果をその源としての電源間容量の
直近で得ることができ、クロック信号波形の不所望な変
化による誤動作の防止を高い信頼性を持って実現するこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号に同
期動作される半導体集積回路に係り、電源幹線下の領域
の有効利用、更にはクロック同期動作の安定化と高速化
とに適用して有効な技術に関するものである。

【０００２】

【従来の技術】ＣＭＯＳ半導体集積回路であってもその
過渡応答動作時には貫通電流が流れ、高速動作時には比
較的大きな電流が流れる。そのような電流によって電源
配線にノイズが発生する。このノイズを低減する手段と
して、電源配線間に電源間容量を配置し、当該容量の充
放電電荷によって一時的に電源の供給を補うことができ
る。そのような電源間容量について記載された文献の例
として特開平２−１４４９３６号公報、特開平７−８６
５１３号公報がある。

【０００３】また、クロック同期型の半導体集積回路に
おいて電源セルに隣接してクロックドライバセルを配置
し、クロックドライバセルへ電源を供給する配線の配線
抵抗による電圧降下を小さくしようとする技術が特開平
７−２３５６００号公報に記載がある。この公報におい
て、前記電源セルは、スタンダードセル方式においてク
ロックドライバに電源を供給するための電源線を電源配
線に接続するための基本セルとして位置付けられてい
る。

【０００４】

【発明が解決しようとする課題】本発明者は、クロック
信号に同期動作される半導体集積回路の動作周波数の高
速化に対してクロック同期動作の安定化を更に図ること
について検討した。これによれば、半導体集積回路の高
集積化と動作速度の高速化の進歩が著しい今日、前記電
源配線間に電源間容量を配置する技術と、電源セルに隣
接させてクロックドライバセルを配置する技術を単に組
合わせただけでは、電原系ノイズに起因するクロック信
号波形の乱れを完全に防止できず、クロック同期動作の
安定性を更に改善するには不十分であることが本発明者
によって明らかにされた。

【０００５】本発明の目的は、クロック信号に同期動作
される半導体集積回路の動作周波数の高速化に対しクロ
ック同期動作の安定化を更に図ることができる半導体集
積回路を提供することにある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、クロックドライバ（７０）から
供給されるクロック信号に同期動作される複数個の回路
ブロック（２）を有し、第１電源配線（２０）及び第２
電源配線（２１）を介して各部に動作電源が供給される
半導体集積回路（１）において、前記第1電源配線及び
第２電源配線の直下領域（２３）に、前記第１電源配線
と第２電源配線に容量端子を接続した電源間容量（６
０）と前記クロックドライバ（７０）とを配置する。前
記第１電源配線及び第２電源配線は電源支線よりも幅広
に形成された電源幹線である。前記クロックドライバは
電源間容量に挟まれている。第１電源配線と第２電源配
線は隣接配置されている。

【０００９】上記した手段によれば、クロックドライバ
を電源間容量に隣接させれば、クロック同期動作途上で
仮に大きな電流が流れても、クロックドライバは、電源
間容量の充放電作用による電源配線の電圧変動防止効果
をその源としての電源間容量の直近で得ることができる
から、クロックドライバの動作電源が不所望に変動する
ことを極力防止でき、クロック信号波形の不所望な変化
による誤動作の防止を高い信頼性を持って実現すること
ができる。クロックドライバを電源間容量で挟むように
レイアウトすることにより、前記クロック同期動作の誤
動作防止効果を最大限に発揮させることができる。

【００１０】また、幅の広い電源幹線の直下にクロック
ドライバ及び電源間容量を配置するのでチップ面積を有
効に利用することができる。即ち、面積の大きな電源幹
線の直下領域は、当該電源幹線が邪魔をして上層配線と
の自由な接続が制限される。このような制限の下では、
当該直下領域に通常の回路セルなどを配置して利用する
ことはできない。このとき、電源間容量は信号配線に接
続する必要はなく、また、比較的大きな容量値を必要と
するから、当該直下の領域を利用すれば、比較的幅広の
電源幹線に重ねて比較的大きな容量を形成することが容
易である。

【００１１】また、比較的大きな駆動能力が必要なクロ
ックドライバにあってはサイズの大きなトランジスタを
要することから、トランジスタに必要なチップ占有面積
に比べて信号配線の面積は比較的小さく、幅の広い電源
幹線によって配線の引回しが制限されても何ら支障な
い。逆に電源幹線に重なる領域の有効利用に資すること
ができる。また、第１電源配線と第２電源配線を隣接配
置すれば、電源間容量の構成が簡単になる。

【００１２】

【発明の実施の形態】図４には本発明に係る半導体集積
回路をクロック供給系に着目して示してある。半導体基
板に形成された半導体集積回路１は、多数の回路ブロッ
ク２が配列されて構成されているとみなすことができ
る。各回路ブロック２は、クロックドライバＡＭＰ４か
ら分配されるクロック信号を入力して動作される夫々所
定の回路を有する。実際に前記所定の回路は組合せ回路
及び順序回路の双方であるが、クロック信号を受けて動
作される点を考慮すれば、ここでは、フリップフロップ
のような順序回路に特に着目する。クロックドライバＡ
ＭＰ４に至るまでのクロック伝達系は、外部クロック信
号を受けるクロック入力回路３から前記各回路ブロック
２のクロックドライバＡＭＰ４に至るまでのクロック伝
達経路を、クロックドライバＡＭＰ１，ＡＭＰ２，ＡＭ
Ｐ３毎にクロック配線Ｌ１，Ｌ２，Ｌ３を分岐させて階
層的に形成し、各階層毎にクロック配線を相互に等長且
つ等幅仕様としてある。クロック配線Ｌ１，Ｌ２，Ｌ３
は所謂Ｈの字状（Ｈ−Tree状）に形成されている。例え
ば、クロック入力回路３から４個のクロックドライバＡ
ＭＰ１までのどの信号線Ｌ１も相互に等長且つ等幅で形
成され、同様に、クロックドライバＡＭＰ１から４個の
クロックドライバＡＭＰ２までのどの信号線Ｌ２も相互
に等長且つ等幅で形成され、クロックドライバＡＭＰ２
から４個のクロックドライバＡＭＰ３までのどの信号線
Ｌ３も相互に等長且つ等幅で形成され、クロックドライ
バＡＭＰ３から４個のクロックドライバＡＭＰ４までの
どの信号線Ｌ４も相互に等長且つ等幅で形成されてい
る。前記クロック入力回路３は例えばＰＬＬ（Phase Lo
cked Loop）回路によって構成され、クロックドライバ
ＡＭＰ１〜ＡＭＰ４はインバータなどによって構成され
る。クロック配線は、相補信号線であっても、或いは単
一の信号線であってもよい。

【００１３】図５には本発明に係る半導体集積回路を電
源幹線に着目して平面図で示してある。図６にはそれを
縦断面で示してある。図６に例示されているように、半
導体集積回路１は、半導体基板１０上に絶縁層を介して
4層の導電層Ｌ１〜Ｌ４が形成されている。図５には導
電層に形成された電源幹線が例示されている。電源幹線
は、同一配線層にＶｄｄのような高電位側電源を供給す
る第１電源幹線２０と回路の接地電圧Ｖｓｓのような低
電位側電源を供給する第２電源幹線２１とを隣接させて
多数配置されている。各導電層における電源幹線の数は
図５に示されている数よりも実際はもっと多く設けられ
ている。図５及び図６より明らかなように、前記第１電
源幹線２０及び第２電源幹線２１は導電層Ｌ４、Ｌ２に
おいて縦方向に敷設され、導電層Ｌ３では横方向に敷設
されている。各導電層の第１電源幹線２０は導電層間に
おいて絶縁層の図示を省略するスルーホールを介して相
互に電気的に接続され、同じく、各導電層の第２電源幹
線２１は導電層間において絶縁層の図示を省略するスル
ーホールを介して相互に電気的に接続されている。図６
において３０は代表的に示された信号配線である。

【００１４】図１には電源幹線直下領域の利用形態の一
例が示される。電源幹線直下領域２３を除く半導体基板
１０の半導体領域にはフリップフロップや論理ゲートな
どの所要の回路セル４０が列単位で規則的に多数配置さ
れている。図１において５０、５１は電源支線であり、
各回路セル４０の列毎に敷設され、回路セル４０の電源
端子に接続される。図６に例示されるように電源支線５
０，５１は導電層Ｌ１に形成され、その上の導電層Ｌ２
に形成されている電源幹線２０，２１から電源電圧Ｖｄ
ｄと接地電圧Ｖｓｓが供給される。電源幹線２０，２１
は当然電源支線５０，５１の配線幅よりも大きくされて
いることは言うまでもない。例えば電源支線５０，５１
は信号配線３０と同じくその配線幅は１.２μｍ、電源
幹線２０，２１の配線幅は２０μｍである。

【００１５】図１の半導体基板１０の前記電源幹線直下
領域２３には前記第１電源幹線２０と第２電源幹線２１
に容量端子を接続した電源間容量６０と前記クロックド
ライバ７０（前記個々のクロックドライバＡＭＰ１〜Ａ
ＭＰ４を総称する）とを配置する。クロックドライバ７
０（ＡＭＰ１〜ＡＭＰ４）は図４の説明から明らかのよ
うに半導体基板１０に対してマトリクス状に規則的に配
置されており、例えばその配置ピッチは電源幹線２０，
２１の配置のピッチに等しくされている。これにより、
特に図示はしないが、全てのクロックドライバＡＭＰ１
〜ＡＭＰ４は電源幹線直下領域２３に配置可能にされ
る。また、最終段のクロックドライバＡＭＰ４の配置を
電源幹線直下領域２３に拘束しない場合には、電源幹線
２０，２１の配置ピッチを前述の場合の２倍にすればよ
い。逆の見方をすれば、電源幹線２０，２１のピッチを
基準にどの階層のクロックドライバまでを電源幹線直下
領域２３に配置するかを決定すればよい。

【００１６】図２には電源間容量６０とクロックドライ
バ７０のレイアウト構成の一例が示される。

【００１７】電源間容量６０は、例えばＭＯＳ容量とし
て構成され、ｎ型半導体領域６１０に形成されたｐチャ
ンネル型ＭＯＳトランジスタＭｐ１，Ｍｐ２と、ｐ型半
導体領域６２０に形成されたｎチャンネル型ＭＯＳトラ
ンジスタＭｎ１，Ｍｎ２とを有する。ＭＯＳトランジス
タＭｐ１，Ｍｐ２において６１１はゲート電極、６１２
はソース・ドレイン電極を電源幹線２０（Ｖｄｄ）に結
合するコンタクト部である。ゲート電極６１１はコンタ
クト部６１３、電源支線６１４を介して電源幹線２１
（Ｖｓｓ）に結合されている。前記ＭＯＳトランジスタ
Ｍｎ１，Ｍｎ２において６２１はゲート電極、６２２は
ソース・ドレイン電極を電源幹線２１（Ｖｓｓ）に結合
するコンタクト部である。ゲート電極６２１はコンタク
ト部６２３、電源支線６２４を介して電源幹線２０（Ｖ
ｄｄ）に結合されている。このように構成された電源間
容量６０の回路は図３に示される通りである。

【００１８】クロックドライバ７０は例えばＣＭＯＳイ
ンバータとして構成され、ｎ型半導体領域７１０に形成
されたｐチャンネル型ＭＯＳトランジスタＭｐ３，Ｍｐ
４と、ｐ型半導体領域７２０に形成されたｎチャンネル
型ＭＯＳトランジスタＭｎ３，Ｍｎ４とを有する。ＭＯ
ＳトランジスタＭｐ３，Ｍｐ４において７１２はソース
電極を電源幹線２０（Ｖｄｄ）に結合するコンタクト
部、７１３はドレイン電極を出力信号線７１４に接続す
るコンタクト部、７１５，７１６は入力信号線７１７に
コンタクト部７１８を介して結合されたゲート電極であ
る。ＭＯＳトランジスタＭｎ３，Ｍｎ４において７２２
はソース電極を電源幹線２１（Ｖｓｓ）に結合するコン
タクト部、７２３はドレイン電極を出力信号線７１４に
接続するコンタクト部である。ゲート電極７１５，７１
６は前記Ｍｐ３，Ｍｐ４と共通である。

【００１９】上記半導体集積回路１において、電源間容
量６０はその充放電電荷によって一時的に電源幹線に電
源の供給を補うことができ、これが電源系ノイズの低減
に寄与する。このとき、クロックドライバ７０を電源間
容量６０に隣接させれば、クロック同期動作途上で仮に
大きな電流が電源幹線２０，２１に流れても、クロック
ドライバ７０は、電源間容量６０の充放電作用による電
源配線の電圧変動防止効果をその源としての電源間容量
６０の直近で得ることができるから、クロック信号波形
に不所望な変化を生じない。したがって、電源間容量６
０による誤動作防止を高い信頼性を持って実現すること
ができる。クロックドライバ７０を電源間容量６０で挟
むようにレイアウトすることにより、前記クロック同期
動作の誤動作防止効果を最大限に発揮させることができ
る。

【００２０】面積の大きな前記電源幹線２０，２１の直
下領域２３は、当該電源幹線２０，２１が邪魔をして上
層配線との自由な接続が制限される。このような制限の
下では、当該直下領域に通常の回路セルなどを配置して
利用することはできない。このとき、電源間容量６０は
信号配線に接続する必要はなく、また、比較的大きな容
量値を必要とするから、当該直下の領域を利用すれば、
比較的幅広の電源幹線に重ねて比較的大きな容量を形成
することが容易である。また、比較的大きな駆動能力が
必要なクロックドライバ７０にあってはサイズの大きな
トランジスタを要することから、トランジスタに必要な
チップ占有面積に比べて信号配線の面積は比較的小さ
く、幅の広い電源幹線によって配線の引回しが制限され
ても何ら支障ない。逆に電源幹線に重なる領域の有効利
用に資することができる。したがって、幅の広い電源幹
線２０，２１の直下領域２３にクロックドライバ７０及
び電源間容量６０を配置するのでチップ面積を有効に利
用することができる。

【００２１】また、第１電源配線２０と第２電源配線２
１を隣接配置するから、電源間容量６０の構成が簡単に
なる。即ち、電源支線６１４，６２４を短くできる。

【００２２】図７には前記半導体集積回路１を用いたデ
ータ処理システムの一例であるコンピュータシステムの
ブロック図が示される。このコンピュータシステムは、
プロセッサボード１１０と周辺回路によって構成され
る。プロセッサボード１１０は、マイクロプロセッサ１
１１を中心に、当該マイクロプロセッサ１１１が結合さ
れたプロセッサバス１１２に、代表的に示されたメモリ
コントローラ１１３及びＰＣＩ（Peripheral Component
Interconnect）バスコントローラ１１４が結合され
る。メモリコントローラ１１３には、マイクロプロセッ
サ１１１のワーク領域若しくは一次記憶領域とされるメ
インメモリとしてのＳＤＲＡＭ（Random Access Memor
y）１３０が結合されている。ＰＣＩバスコントローラ
１１４は低速の周辺回路をＰＣＩバス１１６を介してプ
ロセッサバス１１２にインタフェースするブリッジ回路
として機能される。ＰＣＩバス１１６には、特に制限さ
れないが、ディスプレイコントローラ１１７、ＩＤＥ
（Integrated Device Electronics）インタフェースコ
ントローラ１１８、ＳＣＳＩ（Small Computer System
Interface）インタフェースコントローラ１１９及びそ
の他のインタフェースコントローラ１２０が結合されて
いる。前記ディスプレイコントローラ１１７にはフレー
ムバッファメモリ１２１が接続されている。

【００２３】周辺回路として、前記ディスプレイコント
ローラ１１７に結合されたディスプレイ１２２、ＩＤＥ
インタフェースコントローラ１１８に結合されたハード
ディスクドライブ（ＨＤＤ）１２３、ＳＣＳＩインタフ
ェースコントローラ１１９に結合されたイメージスキャ
ナ１２４、そして、前記その他のインタフェースコント
ローラ１２０に結合されたキーボード１２５、マウス１
２６、及びモデム１２７等が設けられている。

【００２４】プロセッサボード１１０にはクロック発生
回路（ＣＰＧ）１３１が設けられている。クロック発生
回路１３１から発生されたクロック信号ＣＬＫに同期動
作されるマイクロプロセッサ１１１、メモリコントロー
ラ１１３、ＳＤＲＡＭ１３０、ＰＣＩバスコントローラ
１１４などは、前記半導体集積回路1の電源間容量６０
及びクロックドライバ７０の構成が適用されている。こ
れにより、同期クロック信号波形の安定化と言う点で、
コンピュータシステムの動作を高速化することが容易に
なる。

【００２５】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００２６】例えば、導電層は４層構造に限定されず適
宜変更可能である。クロックドライバはインバータ１段
構成に限定されず直列２段構成などであってもよい。ま
た、電源間容量もＭＯＳ容量に限定されない。また、電
源間容量をＭＯＳ容量で構成する場合にはＭＯＳトラン
ジスタの数は図２の例に限定されず適宜変更可能であ
る。

【００２７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００２８】すなわち、クロックドライバを電源間容量
に隣接させれば、クロック同期動作途上で仮に大きな電
流が流れても、クロックドライバは、電源間容量の充放
電作用による電源配線の電圧変動防止効果をその源とし
ての電源間容量の直近で得ることができるから、クロッ
ク信号波形の不所望な変化による誤動作の防止を高い信
頼性を持って実現することができる。クロックドライバ
を電源間容量で挟むようにレイアウトすることにより、
前記クロック同期動作の誤動作防止効果を最大限に発揮
させることができる。また、幅の広い電源幹線の直下に
クロックドライバ及び電源間容量を配置するのでチップ
面積を有効に利用することができる。更に、第１電源配
線と第２電源配線を隣接配置すれば、電源間容量の構成
が簡単になる。以上より、クロック信号に同期動作され
る半導体集積回路の動作周波数の高速化に対してクロッ
ク同期動作の安定化を更に図ることができる。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路の電源幹線直下領
域の利用形態の一例を示す平面図である。

【図２】電源間容量とクロックドライバのレイアウト構
成の一例を示す平面図である。

【図３】電源間容量の回路構成の一例を示す回路図であ
る。

【図４】本発明に係る半導体集積回路の全体をクロック
供給系に着目して示した平面図である。

【図５】本発明に係る半導体集積回路を電源幹線に着目
して示した平面図である。

【図６】図５の構成に対する縦断面図である。

【図７】本発明に係る半導体集積回路を用いたデータ処
理システムの一例であるコンピュータシステムのブロッ
ク図である。

【符号の説明】

１ 半導体集積回路 ２ 回路ブロック ＡＭＰ１〜ＡＭＰ４ クロックドライバ １０ 半導体基板 ２０ 第１電源配線 ２１ 第２電源配線 ２３ 電源幹線直下領域 ４０ 回路セル ５０，５１ 電源支線 ６０ 電源間容量 ７０ クロックドライバ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 クロックドライバから供給されるクロッ
   ク信号に同期動作される複数個の回路ブロックを有し、
   第１電源配線及び第２電源配線を介して各部に動作電源
   が供給される半導体集積回路において、前記第1電源配
   線及び第２電源配線の直下領域に、前記第１電源配線と
   第２電源配線に容量端子を接続した電源間容量と前記ク
   ロックドライバとを配置して成るものであることを特徴
   とする半導体集積回路。
2. 【請求項２】 前記第１電源配線及び第２電源配線は電
   源支線に電源を供給するために電源支線よりも幅広に形
   成された電源幹線であることを特徴とする請求項１記載
   の半導体集積回路。
3. 【請求項３】 前記クロックドライバは電源間容量に挟
   まれて成るものであることを特徴とする請求項２記載の
   半導体集積回路。
4. 【請求項４】 第１電源配線と第２電源配線は隣接配置
   されて成るものであることを特徴とする請求項３記載の
   半導体集積回路。
5. 【請求項５】 クロック発生回路と、前記クロック発生
   回路で発生されたクロック信号に同期動作され請求項1
   乃至４の何れか1項に記載の半導体集積回路とを有して
   成るものであることを特徴とするデータ処理システム。