JP4489403B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置における通信技術に関し、特に、ＬＰＣ（Ｌｏｗ Ｐｉｎ Ｃｏｕｎｔ）用のバススイッチを用いた通信技術に適用して有効な技術に関するものである。

たとえば、ノート型パーソナルコンピュータには、機能拡張ユニットとして、いわゆるドッキングステーションを備えるものがある。ドッキングステーションは、上部にノート型パーソナルコンピュータを搭載して接続する構成となっている。

このドッキングステーションは、ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｃ−Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ ）ドライブやＦＤ（Ｆｌｏｐｐｙ（Ｒ） Ｄｉｓｃ）ドライブなどのドライブ類や、シリアルポートやパラレルポートなどの接続端子、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスなどの拡張スロットなどを備えている。

ノート型パーソナルコンピュータ本体とドッキングステーションとの通信は、ＬＰＣバスを介して行われており、これらの通信は、該ノート型パーソナルコンピュータに設けられた双方向通信が可能なバススイッチにより制御されている。

このバススイッチにおいては、たとえば、ノート型パーソナルコンピュータに搭載されるキーボード制御用のマイクロコンピュータ内に設けられているものがある（たとえば、非特許文献１）。
ＳＴＡＮＤＡＲＤ ＭＩＣＲＯＳＹＳＴＥＭＳ ＣＯＲＰＯＲＡＴＩＯＮ（ＳＭＳＣ）、２００３年１月１４日発行、「ＬＰＣ４７Ｎ３５０ ハードウェアマニュアル」Ｐ１２９，Ｐ１３０

本発明の目的は、信頼性を大幅に向上させることのできる半導体集積回路装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の半導体集積回路装置は、バスの接続／切り離しを行うバススイッチを備え、該バススイッチを構成するトランジスタは、高耐圧ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタによりなるものである。

また、本願のその他の発明の概要を簡単に示す。

本発明の半導体集積回路装置は、バスの接続／切り離しを行うバススイッチの制御を司るバススイッチ制御部を備え、該バススイッチ制御部に設けられた最終段のデータ出力用フリップフロップをＩ／Ｏバッファ部に設けたものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）耐圧が充分確保された高耐圧ＭＩＳトランジスタによってバススイッチを構成することにより、高電圧の反射波による素子破壊などを防止することができる。

（２）反射波形の影響を少なくすることができ、良好にデータ通信を行うことができる。

（３）出力データの高速化を実現することができる。

（４）半導体集積回路装置の信頼性を大幅に向上させることができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

本願発明者が検討したところ、従来の技術で述べたような半導体集積回路装置内に設けられたバススイッチでは、次のような問題点があることが見出された。

すなわち、上記非特許文献１に記載されたバススイッチのスイッチ抵抗（導通抵抗）はたとえば、約１０Ω程度のインピーダンスからなっており、このような低インピーダンスでは、インピーダンスミスマッチングなどによる反射波などのノイズが生じてしまい、通信不良などが発生してしまう恐れがある。従って、バススイッチを構成するトランジスタの導通抵抗を最適化することにより、反射波などによる影響を減少し、半導体集積回路装置の信頼性を確保する必要がある。

図１は、本発明の一実施の形態による半導体集積回路装置の接続の一例を示す説明図、図２は、図１の半導体集積回路装置におけるチップレイアウト図、図３は、図１の半導体集積回路装置に設けられたＩ／Ｏバッファ部、およびバススイッチ部のチップレイアウト図、図４は、図３のＩ／Ｏバッファ部、およびバススイッチ部の一例を示す回路図、図５は、図１の半導体集積回路装置に用いられるＭＩＳトランジスタの断面図、図６は、図１の半導体集積回路装置に設けられたＬＰＣホストにおける最終段のデータ出力であるフリップフロップのチップレイアウト図、図７は、本発明者が検討したＬＰＣホストにおける最終段のデータ出力であるフリップフロップのチップレイアウト図、図８は、ＬＣＰ規格における送信データの遅延時間規定を示す説明図である。

本実施の形態において、半導体集積回路装置１は、たとえば、ノート型パーソナルコンピュータにおけるキーボード、およびマウスを制御するコントローラ用のマイクロコンピュータである。

半導体集積回路装置１は、図１に示すように、ノート型パーソナルコンピュータのマザーボードＭＢに搭載されており、ＬＰＣ（Ｌｏｗ Ｐｉｎ Ｃｏｕｎｔ）バスＢを介して相互のデータ転送の制御を行うサウスブリッジＳＢに接続されている。このＬＰＣバスＢは、少ないピン数で通信できるバスインタフェースである。

また、ノート型パーソナルコンピュータ本体には、コネクタなどを介してドッキングステーションＤＳが接続される。ドッキングステーションＤＳには、ＳｕｐｅｒＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）が設けられている。

このＳｕｐｅｒＩ／ＯとサウスブリッジＳＢとの間では、半導体集積回路装置１に設けられたスイッチバス部２によりＬＰＣバスＢの接続制御が行われており、該ＬＰＣバスＢを介してＬＰＣ信号が送受信される。

図２は、半導体集積回路装置１におけるチップレイアウト図である。

半導体集積回路装置１は、図示するように、バススイッチ部２、不揮発性メモリ３、電源回路４、発振器５、ＲＡＭ６、Ａ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）・Ｄ／Ａ（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ）変換器７、論理部８、およびＩ／Ｏバッファ部９などから構成されており、長方形状の半導体チップＣＨにそれぞれレイアウトされている。

バススイッチ部２は、ＬＰＣホスト１０（図２）の制御に基づいて、ＬＰＣバスＢの接続制御を行う。不揮発性メモリ３は、システムＢＩＯＳ（Ｂａｓｉｃ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｓｙｓｔｅｍ）などの制御プログラムなどを格納する。

電源回路４は、外部供給される電源電圧（第１の電源電圧）ＶＣＣから、降圧電源（第２の電源電圧）ＶＣＬなどを生成し、論理部８や不揮発性メモリ３などの内部論理回路に供給する。発振器５は、半導体集積回路装置１における内部動作の基準となるクロック信号を生成する。ここで外部供給される電源電圧ＶＣＣの電圧は３．０〜３．６Ｖ程度であり、降圧電源ＶＣＬは１．９Ｖ程度である。

ＲＡＭ６は、論理部８に含まれるＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）の演算結果などを一時的に格納する。Ａ／Ｄ・Ｄ／Ａ変換器７は、アナログ信号をデジタル信号に変換したり、デジタル信号をアナログ信号に変換したりする。

論理部８は、ＣＰＵ、タイマ、ＳＣＩ（Ｓｅｒｉａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｉｎｔｅｒｆａｃｅ ｕｎｉｔ）などのインタフェース、ＢＳＣ（Ｂｕｓ Ｓｔａｔｅ Ｃｏｎｔｒｏｌｌｅｒ）などの各種バスコントローラ、およびＬＰＣホスト１０などを含んだ各種機能モジュールよって構成されている。ＬＰＣホスト（バススイッチ制御部）１０は、サウスブリッジＳＢとの通信を行うことにより、バススイッチ部２の制御を司る。Ｉ／Ｏバッファ部９は、データの入出力制御を行う。

半導体チップＣＨにおいて、該半導体チップＣＨの周辺部近傍には、Ｉ／Ｏバッファ領域ＲＢとなっており、該Ｉ／Ｏバッファ領域ＲＢの外側となる半導体チップＣＨの各々の辺近傍には、ボンディングパッドＢＰが配置されている。すなわち、ボンディングパッドＢＰは、半導体チップＣＨの外周にＩ／Ｏバッファ領域ＲＢを取り囲むように配置されている。

半導体チップＣＨの各々の辺近傍に配置されたボンディングパッドＢＰにおいて、該半導体チップＣＨの上方の辺近傍には、サウスブリッジＳＢに接続されるボンディングパッドＬＣＬＫ，ＬＡＤ３，ＬＡＤ２，ＬＡＤ１，ＬＡＤ０、およびドッキングステーションＤＳと接続されるボンディングパッドＤＬＣＬＫ，ＤＬＡＤ３，ＤＬＡＤ２，ＤＬＡＤ１，ＤＬＡＤ０が左側から右側にかけてそれぞれ配列されている。

ボンディングパッドＬＣＬＫは、サウスブリッジＳＢ側のＬＰＣクロック信号ＣＫの入力される電極であり、ボンディングパッドＬＡＤ３，ＬＡＤ２，ＬＡＤ１，ＬＡＤ０は、サウスブリッジＳＢとの入出力用の電極である。

また、ボンディングパッドＤＬＣＬＫは、ドッキングステーションＤＳ側のＬＰＣクロック信号ＣＫの入力される電極であり、ボンディングパッドＤＬＡＤ３，ＤＬＡＤ２，ＤＬＡＤ１，ＤＬＡＤ０は、ドッキングステーションＤＳのＳｕｐｅｒＩ／Ｏとの入出力用の電極となる。

Ｉ／Ｏバッファ領域ＲＢには、複数のＩ／Ｏバッファ部９が配置されている。さらに、半導体チップＣＨ上辺側のＩ／Ｏバッファ領域ＲＢにおいて、ボンディングパッドＬＣＬＫ，ＬＡＤ３，ＬＡＤ２，ＬＡＤ１，ＬＡＤ０にそれぞれ接続されたＩ／Ｏバッファ部９の隣接する右側の領域には、バススイッチ部２がそれぞれ配置されている。

半導体チップＣＨにおいて、Ｉ／Ｏバッファ領域ＲＢの内側は内部回路領域ＲＬとなっている。すなわち、Ｉ／Ｏバッファ領域ＲＢのＩ／Ｏバッファ部９は、内部回路領域ＲＬを取り囲むように配置されている。

この半導体チップＣＨの内部回路領域ＲＬの左辺側には、不揮発性メモリ３が設けられている。この不揮発性メモリ３は、たとえば、大容量のフラッシュメモリからなる。

また、不揮発性メモリ３の右側上方には、発振器５がレイアウトされており、該発振器５の右側には、ＲＡＭ６がレイアウトされている。さらに、内部回路領域ＲＬの右辺側の下方には、Ａ／Ｄ・Ｄ／Ａ変換器７がレイアウトされており、該Ａ／Ｄ・Ｄ／Ａ変換器７の上方には、電源回路４がレイアウトされている。そして、内部回路領域ＲＬの右側において、残りの内部回路領域ＲＬには、論理部８がレイアウトされている。

図３は、ボンディングパッドＬＡＤ３に接続されているＩ／Ｏバッファ部９、およびバススイッチ部２における半導体チップＣＨの拡大レイアウト図である。

ボンディングパッドＬＡＤ３は、Ｉ／Ｏバッファ部９を介して論理部８に、バススイッチ部２を介してボンディングパッドＤＬＡＤ３にそれぞれ接続されている。これらボンディングパッドＬＡＤ３とボンディングパッドＤＬＡＤ３とは、双方向通信が行われ、ドッキングステーションＤＳにおけるＬＰＣ信号の経路となる（図３の黒線）。

Ｉ／Ｏバッファ部９は、出力バッファ９ａ、入力回路９ｂ、レベルシフト回路９ｃ、および入出力制御回路９ｄから構成されている。出力バッファ９ａは、出力されるデータを一時的に記憶し、該出力バッファ９ａには、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護回路が含まれる。入力回路９ｂは、外部入力されたデータを一時的に記憶する。

レベルシフト回路９ｃは、出力データを、たとえば、降圧電圧ＶＣＬレベルから電源電圧ＶＣＣレベルの振幅に変換し、入力データを、電源電圧ＶＣＣレベルから降圧電圧ＶＣＬレベルの振幅に変換する。入出力制御回路９ｄは、論理部８に設けられたラッチ／ポート制御回路８ａから出力される入力制御信号（図４）、または出力制御信号（図４）に基づいて、入出力信号の制御を行う。

図３では、ボンディングパッドＬＡＤ３に接続されているＩ／Ｏバッファ部９の構成について示したが、ボンディングパッドＬＣＬＫ，ＬＡＤ２〜ＬＡＤ０，ＤＬＡＤ３〜ＤＬＡＤ０にそれぞれ接続されているＩ／Ｏバッファ部９についても同様の構成からなる。

また、バススイッチ部２は、バススイッチ２ａ、レベルシフト回路２ｂ、ならびにスイッチ開閉制御回路２ｃから構成されている。バススイッチ２ａは、スイッチ開閉制御回路２ｃのスイッチ動作制御信号に基づいてＯＮ／ＯＦＦを行い、ボンディングパッドＬＡＤ３とボンディングパッドＤＬＡＤ３とを導通／非導通にする。

レベルシフト回路２ｂは、スイッチ開閉制御回路２ｃから出力されるスイッチ動作制御信号を降圧電圧ＶＣＬレベルから電源電圧ＶＣＣレベルの振幅に変換してバススイッチ２ａに出力する。

スイッチ閉開制御回路２ｃは、ＬＰＣホスト１０に設けられているコントロールレジスタ１０ａに格納されたレジスタ値に基づいて、スイッチ動作制御信号を生成する。

また、バススイッチ部２、およびＩ／Ｏバッファ部９において、出力バッファ９ａ、入力回路９ｂ、レベルシフト回路９ｃ、バススイッチ２ａ、ならびにレベルシフト回路２ｂは、電源電圧ＶＣＣで動作する回路（図中、網掛けで示した部分）であり、たとえば、約９．５Ｖ程度の高耐圧ＭＩＳトランジスタにより構成されている。

バススイッチ部２のスイッチ開閉制御回路２ｃ、およびＩ／Ｏバッファ部９における入出力制御回路９ｄは、電源電圧ＶＣＣよりも低い電圧である降圧電源ＶＣＬで動作する回路であり、たとえば、約３．５Ｖ程度の低耐圧ＭＩＳトランジスタにより構成されている。

これらバススイッチ部２、およびＩ／Ｏバッファ部９は、該Ｉ／Ｏバッファ部９の上方をループ状に周回するように形成された、いわゆる周回電源線により電源が供給されている。周回電源線は、電源電圧ＶＣＣを供給する電源電圧配線ＨＣＣ、降圧電源ＶＣＬを供給する降圧電源配線ＨＣＬ、および基準電位を供給する基準電位配線ＨＳＳからなり、Ｉ／Ｏバッファ領域ＲＢに形成されている。

よって、出力バッファ９ａ、入力回路９ｂ、レベルシフト回路９ｃ、バススイッチ２ａ、ならびにレベルシフト回路２ｂは、電源電圧配線ＨＣＣによって電源電圧ＶＣＣが供給されており、スイッチ開閉制御回路２ｃ、および入出力制御回路９ｄは、降圧電源配線ＨＣＬによって降圧電源ＶＣＬが供給されている。

この場合も、図３では、ボンディングパッドＬＡＤ３に接続されているバススイッチ部２の構成について示したが、ボンディングパッドＬＡＤ２〜ＬＡＤ０にそれぞれ接続されているバススイッチ部２についても同様の構成からなる。

図４は、バススイッチ部２、およびＩ／Ｏバッファ部９の一例を示す回路図である。図４においても、ボンディングパッドＬＡＤ３に接続されているバススイッチ部２、ならびにＩ／Ｏバッファ部９の構成について示すが、ボンディングパッドＬＡＤ２〜ＬＡＤ０，ＤＬＡＤ３〜ＤＬＡＤ０にそれぞれ接続されているバススイッチ部２やＩ／Ｏバッファ部９についても同様の構成からなる。

Ｉ／Ｏバッファ部９において、入出力制御回路９ｄは、否定論理積回路ＮＤ、否定論理和回路ＮＲ、およびインバータＩｖ１〜Ｉｖ３から構成されている。ラッチ／ポート制御回路８ａから出力されたポート出力信号は、否定論理積回路ＮＤ、ならびに否定論理和回路ＮＲの一方の入力部に入力されるようにそれぞれ接続されている。

否定論理和回路ＮＲの他方の入力部、およびインバータＩｖ１の入力部には、論理部８から出力される出力制御信号が入力されるようにそれぞれ接続されている。この出力制御信号を受けて、入出力制御回路９ｄがアクティブとなる。インバータＩｖ１の出力部には、否定論理積回路ＮＤの他方の入力部が接続されている。

否定論理積回路ＮＤ、および否定論理和回路ＮＲの出力部には、レベルシフト回路２ｂに設けられたレベルシフタＬＳ１，ＬＳ２の入力部がそれぞれ接続されている。レベルシフタＬＳ１，ＬＳ２の出力部には、出力バッファ９ａが接続されている。

出力バッファ９ａは、インバータＩｖ４，Ｉｖ５、およびトランジスタＴ１〜Ｔ６から構成されている。トランジスタＴ１，Ｔ３，Ｔ４は、ＮチャネルＭＩＳからなり、トランジスタＴ２，Ｔ５，Ｔ６は、ＰチャネルＭＩＳからなる。

インバータＩｖ４，Ｉｖ５の入力部には、レベルシフタＬＳ１，ＬＳ２の出力部がそれぞれ接続されている。インバータＩｖ４の出力部には、トランジスタＴ１のゲートが接続されており、Ｉｖ５の出力部には、トランジスタＴ２のゲートが接続されている。

トランジスタＴ１，Ｔ２は、電源電圧ＶＣＣと基準電位ＶＳＳとの間に直列されたインバータ構成となっており、これらトランジスタＴ１，Ｔ２によってバッファが構成されている。トランジスタＴ１，Ｔ２の接続部、すなわちインバータ構成の出力部には、ボンディングパッドＬＡＤ３が接続されている。

トランジスタＴ３，Ｔ５は、電源電圧ＶＣＣと基準電位ＶＳＳとの間に直列されており、該トランジスタＴ３，Ｔ５の接続部には、ボンディングパッドＬＡＤ３が接続されている。

トランジスタＴ３のゲートには、トランジスタＴ４の一方の接続部が接続されており、該トランジスタＴ４の他方の接続部、およびゲートには、基準電位ＶＳＳと電源電圧ＶＣＣとがそれぞれ接続されている。

トランジスタＴ５のゲートには、トランジスタＴ６の一方の接続部が接続されており、該トランジスタＴ６の他方の接続部、およびゲートには、電源電圧ＶＣＣと基準電位ＶＳＳとがそれぞれ接続されている。これらトランジスタＴ３〜Ｔ６によって、ＥＳＤ保護回路が形成されている。

また、入力回路９ｂは、否定論理和回路ＮＲ１から構成されている。この否定論理和回路ＮＲ１の一方の入力部には、ボンディングパッドＬＡＤ３が接続されており、該否定論理和回路ＮＲ１の他方の入力部には、レベルシフト回路２ｂに設けられているレベルシフタＬＳ３の出力部が接続されている。

レベルシフタＬＳ３の入力部には、論理部８から出力される入力制御信号が入力されるように接続されている。否定論理和回路ＮＲ１の出力部には、インバータＩｖ２の入力部が接続されている。インバータＩｖ２の出力部には、インバータＩｖ３の入力部が接続されており、該インバータＩｖ３の出力部が論理部８に接続されている。

レベルシフタＬＳ３を介して入力制御信号が入力されることによって否定論理和回路ＮＲ１がアクティブとなり、外部から入力されたポート入力信が論理部８に出力されるようになる。

バススイッチ部２において、バススイッチ２ａは、ＮチャネルＭＩＳとＰチャネルＭＩＳの２つのトランジスタよりなるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＩＳ）スイッチ（バススイッチ）ＳＷ、インバータＩｖ６，Ｉｖ７、およびレベルシフタＬＳ４，ＬＳ５から構成されている。

また、バススイッチ２ａにおけるＣＭＩＳスイッチＳＷは、前述したように高耐圧のＭＩＳトランジスタから構成されており、たとえば、約２０Ω程度以上（望ましくは約４０Ω程度）のスイッチ抵抗（導通抵抗）が設定されている。このスイッチ抵抗によって、反射波形の影響を少なくするとともに、高電圧の反射波が印加された場合でも、該ＭＩＳスイッチＳＷの信頼性を確保することができる。

ＣＭＩＳスイッチＳＷの一方の接続部には、ボンディングパッドＬＡＤ３が接続されており、該ＣＭＩＳスイッチＳＷの他方の接続部には、ボンディングパッドＤＬＡＤ３が接続されている。

ＣＭＩＳスイッチＳＷの一方の制御端子には、インバータＩｖ６の出力部が接続されており、該ＣＭＩＳスイッチＳＷの他方の制御端子には、インバータＩｖ７の出力部が接続されている。

インバータＩｖ６，Ｉｖ７の入力部には、レベルシフタレベルシフタＬＳ４，ＬＳ５の出力部がそれぞれ接続されており、レベルシフタＬＳ４の入力部には、スイッチ開閉制御回路２ｃに設けられたインバータＩｖ８の入力部が接続されている。

インバータＩｖ８、およびレベルシフタＬＳ５の入力部には、ＬＰＣホスト１０に設けられたコントロールレジスタ１０ａのレジスタ値（スイッチ制御信号）が入力されるよう接続されている。

このコントロールレジスタ１０ａのレジスタ値、およびインバータＩｖ８による反転信号がスイッチ制御信号として、レベルシフタＬＳ４，ＬＳ５を介してインバータＩｖ６，Ｉｖ７にそれぞれ出力される。

この図４のバススイッチ部２、およびＩ／Ｏバッファ部９においても、網掛けで示した領域（出力バッファ９ａ、入力回路９ｂ、レベルシフト回路９ｃ、バススイッチ２ａ、ならびにレベルシフト回路２ｂ）が、電源電圧ＶＣＣで動作する回路であり、たとえば、約９．５Ｖ程度の耐圧のＭＩＳトランジスタにより構成されている。

さらに、図４の網掛けがない領域（スイッチ開閉制御回路２ｃ、および入出力制御回路９ｄ）は、降圧電源ＶＣＬで動作する回路であり、たとえば、約３．５Ｖ程度の低耐圧のＭＩＳトランジスタにより構成されている。

図５は、半導体集積回路装置１に用いられるＭＩＳトランジスタの断面図である。

図５の左から右にかけて、トランジスタＴｖｈｎ，Ｔｖｈｐ，Ｔｖｌｎ，Ｔｖｌｐをそれぞれ示している。

トランジスタＴｖｈｎ，Ｔｖｈｐは、出力バッファ９ａ、入力回路９ｂ、レベルシフト回路９ｃ、バススイッチ２ａ、ならびにレベルシフト回路２ｂに用いられる高耐圧のＮチャネルＭＩＳ、ＰチャネルＭＩＳのトランジスタである。

トランジスタＴｖｌｎ，Ｔｖｌｐは、スイッチ開閉制御回路２ｃ、および入出力制御回路９ｄに使用される低耐圧のＮチャネルＭＩＳ、ＰチャネルＭＩＳのトランジスタである。

まず、トランジスタＴｖｈｎは、たとえば、Ｐ形のシリコン単結晶基板からなる半導体基板ＨＫ上にＮ−ウェルＷｎ、およびＰ−ウェルＷｐがそれぞれ形成されている。

このＰ−ウェルＷｐの上の左右には、Ｎ⁺ 型の半導体領域ＳＡ１がそれぞれ形成されており、該２つの半導体領域ＳＡ１が、トランジスタＴｖｈｎのソースならびにドレインとしてそれぞれ機能する。そして、これら２つの半導体領域ＳＡ１の上方中央部には、トランジスタＴｖｈｎのゲートとなるゲート電極Ｇが形成されている。

トランジスタＴｖｈｐは、半導体基板ＨＫ上にＮ−ウェルＷｎが形成されており、該Ｎ−ウェルＷｎの上の左右には、Ｐ⁺ 型の半導体領域ＳＡ２がそれぞれ形成されている。これら２つの半導体領域ＳＡ２は、トランジスタＴｖｈｐのソースならびにドレインとしてそれぞれ機能する。これら半導体領域ＳＡ２の上方中央部には、トランジスタＴｖｈｐのゲートとなるゲート電極Ｇが形成されている。

これらトランジスタＴｖｈｎ，Ｔｖｈｐにおけるゲート膜厚は、相対的に厚く形成されており、たとえば、約１９ｎｍとなっており、高耐圧のトランジスタが形成されることになる。この高耐圧のトランジスタＴｖｈｎ，Ｔｖｈｐには相対的に大きな電圧である外部から供給される電源電圧Ｖｃｃ（３．０〜３．６Ｖ）が印加されるトランジスタである。また、ゲート長も相対的に長く形成されており、例えば、０．８μｍ程度で形成されている。

このように、高耐圧のＭＩＳトランジスタＴｖｈｎ，Ｔｖｈｐによってバススイッチを構成することにより、耐圧が充分確保することができる。従って、高電圧の反射波による素子破壊などを防止することができる。

また、トランジスタＴｖｌｎにおいては、たとえば、半導体基板ＨＫ上にＮ−ウェルＷｎ、およびＰ−ウェルＷｐがそれぞれ形成されている。このＰ−ウェルＷｐの上の左右には、Ｎ⁺ 型とＮ^- 型とからなる半導体領域ＳＡ３がそれぞれ形成されており、該半導体領域ＳＡ３が、トランジスタＴｖｌｎのソースならびにドレインとしてそれぞれ機能する。そして、これら半導体領域ＳＡ３の上方中央部には、トランジスタＴｖｌｎのゲートとなるゲート電極Ｇが形成されている。

トランジスタＴｖｈｐは、半導体基板ＨＫ上にＮ−ウェルＷｎ、およびＰ−ウェルＷｐがそれぞれ形成されている。このＰ−ウェルＷｐの上には、Ｎ−ウェルＷｎが形成されており、該Ｎ−ウェルＷｎ上の左右には、Ｐ⁺ 型とＰ^- 型とからなる半導体領域ＳＡ４がそれぞれ形成されている。

これら半導体領域ＳＡ４は、トランジスタＴｖｌｐのソースならびにドレインとしてそれぞれ機能する。そして、これら半導体領域ＳＡ４の上方中央部には、トランジスタＴｖｌｐのゲートとなるゲート電極Ｇが形成されている。これらトランジスタＴｖｌｎ，Ｔｖｌｐにおけるゲート膜厚は、たとえば、約４．５ｎｍ程度となっており、低耐圧のトランジスタが形成される。この低耐圧のトランジスタＴｖｌｎ，Ｔｖｌｐには相対的に小さな電圧である降圧電圧ＶＣＬ（１．９Ｖ）が印加されるトランジスタである。また、ゲート長も相対的に短く形成されており、例えば、０．２２μｍ程度で形成されている。

図６は、ＬＰＣホスト１０における最終段のデータ出力であるフリップフロップ（データ出力用フリップフロップ）ＦＦにおけるチップレイアウトを説明した図である。

図示するように、ＬＰＣホスト１０における最終段のデータ出力用のフリップフロップＦＦは、ボンディングパッドＬＡＤ０〜ＬＡＤ３に接続されているＩ／Ｏバッファ部９にそれぞれ設けられている。フリップフロップＦＦは、たとえば、Ｉ／Ｏバッファ部９における入出力制御回路９ｄ（図３に示す）に設けられている。

これらフリップフロップＦＦは、ボンディングパッドＬＣＬＫを介して外部から入力されるＬＰＣクロック信号ＣＫによって制御される。図示するように、各々のフリップフロップＦＦに供給されるクロック供給用配線ＣＳＨは、Ｉ／Ｏバッファ部９の上方に直線的に配線することが可能となり、該クロック供給用配線ＣＳＨの寄生容量を大幅に削減することができる。このように、ＬＰＣクロック信号ＣＫの遅延を少なくすることにより、ラッチされるデータの遅延を小さくすることができる。

また、半導体集積回路装置１においては、前述したように大容量の不揮発性メモリ３があり、該不揮発性メモリ３のメモリ容量がより大きくなった場合、メモリ容量に比例してＸ（ロウ）デコーダのサイズが大きくなり、長辺方向のサイズがより大きくなる。

これは、メモリのアドレス領域が拡張させることによって、Ｘデコーダ側のアドレスバスやワード線の本数が増加するためである。一方、Ｙ（カラム）デコーダ側は、データバスの入出力であり、ビット数に変更がなければ大きさは変わらない。

不揮発性メモリ３のメモリ容量が拡張していくと、半導体チップの左半分程度またはそれ以上（半導体チップの面積の５０％程度またはそれ以上）が該不揮発性メモリ３によって占められることになる。

このように、半導体チップの左半分程度（またはそれ以上）が不揮発性メモリ３によって占められた場合でも、確実にフリップフロップＦＦをＩ／Ｏバッファ部９の近くに配置することが可能となり、該不揮発性メモリ３のレイアウトに制限されることなく、高速化を実現することが可能となる。

図７は、本発明者が検討したＬＰＣホスト３０における最終段のデータ出力であるフリップフロップ３１におけるチップレイアウトの一例を示した説明した図である。

図示するように、ＬＰＣホスト３０から、最終段のデータ出力であるフリップフロップ３１を抜き出して、Ｉ／Ｏバッファ部３２の近傍に配置することにより、フリップフロップ３１とＩ／Ｏバッファ部３２との配置距離を近づけることが可能となる。

しかし、前述したように、半導体集積回路装置に大容量の不揮発性メモリが搭載される場合には、不揮発性メモリがＩ／Ｏバッファ部３２近傍まで配置されるのでフリップフロップ３１のレイアウトスペースを確保することができず、該Ｉ／Ｏバッファ部３２から離れた位置にフリップフロップ３１がレイアウトされることになる。

たとえば、ＬＰＣの規格においては、図８に示すように、送信データの遅延時間がＬＰＣクロック信号ＣＫ１の信号立ち上がりから、１１ｎｓ以下となるように規定されている。

よって、フリップフロップ３１とＩ／Ｏバッファ部３２との距離が大きく離れてしまった場合には、高速化を実現することが困難となるばかりでなく、図８に示した規格を満足できない恐れがある。

また、フリップフロップ３１をＩ／Ｏバッファ部３２の近傍にレイアウトした状態では、不揮発性メモリに大きなレイアウト制限が発生してしまうことになり、チップサイズの拡大などのコストアップが生じてしまう恐れがある。

それにより、本実施の形態によれば、ＣＭＩＳスイッチＳＷを耐圧が充分確保された高耐圧のＭＩＳトランジスタによって構成することにより、高電圧の反射波が印加されても素子破壊などを防止することができ、半導体集積回路装置１の信頼性を向上させることができる。

また、ＣＭＩＳスイッチを構成するトランジスタのスイッチ抵抗を約２０Ω程度以上（望ましくは約４０Ω程度）に設定することによって、反射波形の影響を少なくすることができ、良好にデータ通信をすることができる。

さらに、ＬＰＣホスト１０における最終段のデータ出力用のフリップフロップＦＦをＩ／Ｏバッファ部９内に設けることにより、不揮発性メモリ３のレイアウトに制限されることなく、高速化を実現することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明の一実施の形態による半導体集積回路装置の接続の一例を示す説明図である。 図１の半導体集積回路装置におけるチップレイアウト図である。 図１の半導体集積回路装置に設けられたＩ／Ｏバッファ部、およびバススイッチ部のチップレイアウト図である。 図３のＩ／Ｏバッファ部、およびバススイッチ部の一例を示す回路図である。 図１の半導体集積回路装置に用いられるＭＩＳトランジスタの断面図である。 図１の半導体集積回路装置に設けられたＬＰＣホストにおける最終段のデータ出力であるフリップフロップのチップレイアウト図である。 本発明者が検討したＬＰＣホストにおける最終段のデータ出力であるフリップフロップのチップレイアウト図である。 ＬＰＣ規格における送信データの遅延時間を示す説明図である。

符号の説明

１ 半導体集積回路装置
２ バススイッチ部
２ａ バススイッチ
２ｂ レベルシフト回路
２ｃ スイッチ開閉制御回路
３ 不揮発性メモリ
４ 電源回路
５ 発振器
６ ＲＡＭ
７ Ａ／Ｄ・Ｄ／Ａ変換器
８ 論理部
８ａ ラッチ／ポート制御回路
９ Ｉ／Ｏバッファ部
９ａ 出力バッファ
９ｂ 入力回路
９ｃ レベルシフト回路
９ｄ 入出力制御回路
１０ ＬＰＣホスト（バススイッチ制御部）
１０ａ コントロールレジスタ
ＭＢ マザーボード
Ｂ ＬＰＣバス
ＳＢ サウスブリッジ
ＤＳ ドッキングステーション
ＣＨ 半導体チップ
ＲＢ Ｉ／Ｏバッファ領域
ＲＬ 内部回路領域
ＢＰ ボンディングパッド
ＬＣＬＫ，ＤＬＣＬＫ ボンディングパッド
ＬＡＤ３，ＬＡＤ２，ＬＡＤ１，ＬＡＤ０ ボンディングパッド
ＤＬＡＤ３，ＤＬＡＤ２，ＤＬＡＤ１，ＤＬＡＤ０ ボンディングパッド
ＨＣＣ 電源電圧配線
ＨＣＬ 降圧電源配線
ＨＳＳ 基準電位配線
ＣＳＨ クロック供給用配線
ＮＤ 否定論理積回路
ＮＲ，ＮＲ１ 否定論理和回路
Ｉｖ１〜Ｉｖ８ インバータ
ＬＳ１〜ＬＳ５ レベルシフタ
Ｔ１〜Ｔ６ トランジスタ
ＳＷ ＣＭＩＳスイッチ（バススイッチ）
Ｔｖｈｎ，Ｔｖｈｐ，Ｔｖｌｎ，Ｔｖｌｐ トランジスタ
ＨＫ 半導体基板
Ｗｎ Ｎ−ウェル
Ｗｐ Ｐ−ウェル
ＳＡ１〜ＳＡ４ 半導体領域
Ｇ ゲート電極
ＦＦ フリップフロップ（データ出力用フリップフロップ）
ＶＣＣ 電源電圧（第１の電源電圧）
ＶＣＬ 降圧電源（第２の電源電圧）
ＣＫ ＬＰＣクロック信号
３０ ＬＰＣホスト
３１ フリップフロップ
３２ Ｉ／Ｏバッファ部
ＣＫ１ ＬＰＣクロック信号

Claims (6)

1. バスの接続／切り離しを行うバススイッチ、前記バススイッチの制御を司るバススイッチ制御部、および前記バススイッチ制御部から出力される信号を変換して前記バススイッチに出力するレベルシフト回路を有するバススイッチ部と、
   内部回路領域に形成された論理回路とを備える半導体集積回路装置であって、
   前記バススイッチは、ＬＰＣ（Low Pin Count）バスに用いられるものであり、
   前記バススイッチを構成するトランジスタは、第１の電源電圧により動作する高耐圧ＭＩＳトランジスタであり、
   前記内部回路領域に形成された論理回路を構成するトランジスタは、前記第１の電源電圧よりも低い電圧レベルとなる第２の電源電圧によって動作する低耐圧ＭＩＳトランジスタであることを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記バススイッチは、Ｉ／Ｏバッファ部が形成されるＩ／Ｏバッファ領域に形成されていることを特徴とする半導体集積回路装置。
3. 請求項１または２記載の半導体集積回路装置において、
   前記バススイッチを構成する高耐圧ＭＩＳトランジスタは、少なくとも２０Ωの導通抵抗を有したことを特徴とする半導体集積回路装置。
4. 請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
   前記高耐圧ＭＩＳトランジスタのゲート絶縁膜の膜厚は、前記低耐圧ＭＩＳトランジスタのゲート絶縁膜の膜厚よりも厚いことを特徴とした半導体集積回路装置。
5. バスの接続／切り離しを行うバススイッチの制御を司るバススイッチ制御部を備える半導体集積回路装置であって、
   前記バススイッチ制御部は、接続制御を行うモジュールからなり、
   前記バススイッチ制御部に設けられ、且つ、ＬＰＣ（Low Pin Count）バスに供給されるＬＰＣクロック信号によって制御されるＬＰＣホストの最終段のデータ出力用フリップフロップをＩ／Ｏバッファ部に設けたことを特徴とする半導体集積回路装置。
6. 請求項５記載の半導体集積回路装置において、
   前記データ出力用フリップフロップにＬＰＣクロック信号を供給するクロック供給用配線は、前記Ｉ／Ｏバッファ部が形成されるＩ／Ｏバッファ領域上に形成されることを特徴とする半導体集積回路装置。

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