JP2006245384A - 半導体集積回路装置のレイアウト設計方法、およびレイアウト設計プログラム - Google Patents

Abstract

【課題】 電源配線の直下領域に電源間容量とクロックドライバとを配置して、安定した電源電圧を供給する電源幹線の確保と好適なクロックツリー構造とが簡便に提供可能なレイアウト設計方法、およびレイアウト設計プログラムを提供すること。
【解決手段】 電源間容量セル２を隣接配置し（Ｓ２）、クロックツリー構造ＣＴに応じた配置位置の電源間容量セル２を選択して（Ｓ５）、クロックドライバセル１に置き換える（Ｓ６）。第１電源幹線１９の形成と同時にその直下領域に、クロックドライバセル１および電源間容量セル２を配置すると共に、電源間容量セル２をクロックドライバセル１に置き換えて第１電源幹線１９の直下領域にクロックドライバセル１を配置することができる。周辺領域に電源間容量を備えると共に、最短距離にて第１電源幹線１９からクロックドライバセル１に電源を供給することができ、電源ノイズや電圧降下が抑制された安定電源が供給される。
【選択図】 図３

Description

本発明は、同期型の半導体集積回路装置におけるレイアウト設計に関するものであり、特に、クロック信号の品質と電源電圧の品質とが両立されたレイアウト設計を行なう際のレイアウト手順に関するものである。

同期型半導体集積回路装置では、同期動作に伴って多数のノードの論理レベルが遷移することから、同期動作ごとに大きな電流が流れる場合がある。この電流は電源線より供給されることとなるが、電流によっては、電源線での電圧降下等の電源ノイズが発生する場合がある。こうした電源ノイズは、半導体集積回路装置に搭載されている様々な回路に対して悪影響を及ぼすおそれがあり、クロック信号の品質にも悪影響を及ぼすことが考えられる。

特許文献１に記載の半導体集積回路では、第１電源配線及び第２電源配線の直下領域に、第１電源配線と第２電源配線に容量端子を接続した電源間容量とクロックドライバとを配置する構成が示されている。電源線の直下に電源間容量を配して電源線における電圧変動を抑制して電源ノイズの低減を図ると共に、電源線の直下にクロックドライバを配してクロックドライバに対して電圧降下の少ない電源の供給を図るものである。

特開２０００−５８７５１号公報

しかしながら、上記の背景技術において開示されている半導体集積回路装置については、電源間容量とクロックドライバとを電源配線の直下領域に配置する構成を示すものではあるものの、これらの的確な配置位置を決定するレイアウト設計における手順に関しては何ら記載がない。特に、近年の半導体集積回路装置の高集積化・高速化に伴い、クロック信号線における、クロックツリー構造の最適化、スキュー・位相・遅延量等の調整などの条件が厳しくなる状況では、電源配線の低電源ノイズ環境において好適なクロックツリー構造を構築しなければならず、レイアウト設計に要する作業量は増大する一方であり問題である。

すなわち、クロック信号の最適化や調整は、レイアウト設計に従いクロックツリー構造の再構築を繰り返しながら行なうことが一般的である。再構築の際には、クロックドライバや電源間容量の置き換え、置き換えに伴う各セルの配置位置の変更等が必要となる。また、クロックドライバに供給される電源電圧の安定化も必要である。好適なクロックツリー構造を形成するに至るまでに、多大な設計負荷を要してしまい問題である。

本発明は前記背景技術の課題に鑑み、電源配線の直下領域に電源間容量とクロックドライバとが配置される半導体集積回路装置のレイアウト設計に関し、安定した電源電圧を供給する電源幹線の確保と好適なクロックツリー構造とを、簡便に構築することが可能なレイアウト設計方法、およびレイアウト設計プログラムを提供することを目的とする。

前記目的を達成するために、第１の発明に係る半導体集積回路装置のレイアウト設計方法、およびレイアウト設計プログラムは、第１電源幹線を構成する配線層およびその直下領域に配置され第１電源幹線に接続される容量成分を備える電源間容量セル、または第１電源幹線を構成する配線層およびその直下領域に配置され第１電源幹線により給電されるクロックドライバを備えるクロックドライバセルの何れか一方を、電源間容量セルまたはクロックドライバセルの何れか他方と置き換え可能に隣接配置して、第１電源幹線を形成するステップと、配置された電源間容量セルまたはクロックドライバセルのうち、クロックツリー構造に応じた位置に配置されている電源間容量セルまたはクロックドライバセルを選択するステップと、電源間容量セルが隣接配置される場合、選択するステップにおいて選択される電源間容量セルをクロックドライバセルに置き換えるステップと、クロックドライバセルが隣接配置される場合、選択するステップにおいて非選択のクロックドライバセルを電源間容量セルに置き換えるステップとを有することを特徴とする。

第１の発明に係る半導体集積回路装置のレイアウト設計方法、およびレイアウト設計プログラムでは、第１電源幹線を構成する配線層とその直下領域で第１電源幹線に接続される容量成分を備える電源間容量セルと、第１電源幹線を構成する配線層とその直下領域で第１電源幹線により給電されるクロックドライバを備えるクロックドライバセルとを含んで半導体集積回路装置のレイアウト設計を行なう際、電源間容量セルまたはクロックドライバセルの何れか一方のセルを、他方のセルと置き換え可能に隣接配置して、配線層を結合することにより第１電源幹線を形成した後、クロックツリー構造に応じた位置に配置されている電源間容量セルまたはクロックドライバセルを選択する。電源間容量セルが隣接配置されている場合には、選択される電源間容量セルをクロックドライバセルに置き換え、クロックドライバセルが隣接配置されている場合には、非選択のクロックドライバセルを電源間容量セルに置き換える。

これにより、電源間容量セルおよびクロックドライバセルには第１電源幹線を構成する配線層が備えられているので、電源間容量セルまたはクロックドライバセルの何れか一方のセルを隣接配置すると同時に第１電源幹線を形成することができる。また、隣接配置された一方のセルの一部を、レイアウト設計上の設計ルールに違反することなく他方のセルに置き換えることができる。

したがって、一方のセルの隣接配置により第１電源幹線の配線位置を決定することができると共に、隣接配置されたセルの一部を必要に応じて他方のセルに置き換えることで、クロックツリー構造に応じた位置にクロックドライバセルを配置し、その他の位置に電源間容量セルを配置することができる。

電源間容量セルまたはクロックドライバセルの一方のセルの隣接配置と同時に第１電源幹線の配線を行なうことができる。周辺に配置されているセルの移動等を伴うことなく、隣接配置された一方のセルを他方のセルに置き換えることができ、またセルの直上領域に第１電源幹線を配線することができる。クロックツリー構造に好適な位置にクロックドライバセルを配置し、それ以外の第１電源幹線の直下領域には電源間容量セルを配置することができる。電源間容量セルの配置により電源ノイズが抑制され、安定した電源電圧が供給される第１電源幹線を簡易にレイアウトすることができると共に、クロックツリー構造が交差する第１電源幹線の直下領域にクロックドライバセルを配置することができる。クロックツリー構造の変更に対してもクロックドライバセルの配置を簡易に変更することができ、好適なクロックツリー構造を簡便にレイアウトすることができる。

また、第２の発明に係る半導体集積回路装置のレイアウト設計方法、およびレイアウト設計プログラムは、第１電源幹線の直下領域で、第１電源幹線に接続される電源間容量および第１電源幹線により給電されるクロックドライバを構成する際の共通構成要素を備える共通セルを、共通セルに重ねて電源間容量／クロックドライバを構成する専用構成要素を備える電源間容量形成セル／クロックドライバ形成セルの何れをも重畳配置可能に隣接配置するステップと、配置された共通セルのうち、クロックツリー構造に応じた位置に配置されている共通セルを選択するステップと、選択するステップにおいて選択される共通セルに重ねて、クロックドライバ形成セルを配置するステップと、選択するステップにおいて非選択の前記共通セルに重ねて、電源間容量形成セルを配置するステップとを有することを特徴とする。

第２の発明に係る半導体集積回路装置のレイアウト設計方法、およびレイアウト設計プログラムでは、第１電源幹線に接続される電源間容量およびクロックドライバの共通構成要素を備える共通セルを、共通セルに重ねて電源間容量／クロックドライバの専用構成要素を備える電源間容量形成セル／クロックドライバ形成セルの何れをも重畳配置可能に隣接配置し、このうち、クロックツリー構造に応じた位置に配置されている共通セルを選択して、選択された共通セルに重ねてクロックドライバ形成セルを配置すると共に、非選択の共通セルに重ねて電源間容量形成セルを配置する。

これにより、第１電源幹線に接続される電源間容量およびクロックドライバを、両者に共通な共通構成要素を備える共通セルと、個々に固有な専用構成要素を備える電源間容量形成セル／クロックドライバ形成セルとに分割して備えているので、電源間容量形成セル／クロックドライバ形成セルを重畳配置可能に、共通セルを隣接配置した上で、必要に応じて、電源間容量形成セル／クロックドライバ形成セルを重畳配置してやれば、電源間容量／クロックドライバを形成することができる。このとき、共通セルは、その直上領域に第１電源幹線が形成可能に構成されているので、共通セルの隣接配置により第１電源幹線の配置領域も同時に確保されることとなる。

重畳配置に当たっては、電源間容量形成セル／クロックドライバ形成セルの何れを配置する場合にも、隣接セルとの間でレイアウト設計上の設計ルールに違反することはない。重畳配置するセルに応じて、電源間容量／クロックドライバの何れをも形成することができる。

電源ノイズを抑制するための電源間容量の配置と、クロックツリー構造に応じたクロックドライバの配置とを、第１電源幹線の形成領域の確保と共に、簡便にレイアウトすることができる。

また、第３の発明に係る半導体集積回路装置のレイアウト設計方法は、クロックツリー構造に応じた位置にクロックドライバセルを配置するステップと、配置されたクロックドライバセルに隣接して電源間容量セルを配置し、クロックドライバセルおよび電源間容量セルの直上領域を第１電源幹線領域として確保するステップとを有することを特徴とする。

第３の発明に係る半導体集積回路装置のレイアウト設計方法では、クロックツリー構造に応じた位置にクロックドライバセルを配置し、配置されたクロックドライバセルに隣接して電源間容量セルを配置する。配置されたクロックドライバセルおよび電源間容量セルとの直上領域が、第１電源幹線領域として確保される。

これにより、クロックツリー構造に好適な位置にクロックドライバを配置することができる。また、配置されたクロックドライバセルに隣接して電源間容量セルが配置されるので、クロックドライバセルの直上領域を含んで隣接配置される電源間容量セルの直上領域を第１電源幹線の配線領域とすることができる。クロックドライバセルに安定した電源電圧を供給することができ、高速動作が要求される場合にも好適なクロックツリー構造を得ることができる。

本発明によれば、電源間容量およびクロックドライバの配置が、互いに置き換えが可能な、電源間容量セルおよびクロックドライバセル、または電源間容量形成セルおよびクロックドライバ形成セルの隣接配置により行なわれ、同時に第１電源幹線の形成あるいは配線領域の確保がなされ、好適な第１電源幹線を維持した上で、クロックツリー構造に応じて好適なクロックドライバおよび電源間容量の配置を、簡便に行なうことができる。

以下、本発明の半導体集積回路装置のレイアウト設計方法、およびレイアウト設計プログラムについて具体化した実施形態を図１乃至図９に基づき図面を参照しつつ詳細に説明する。

図１および図２は、本発明の実施形態において、クロックドライバセル１（図１）および電源間容量セル２（図２）を実現するレイアウト構成図である。一対の拡散層２１、２２に３本のゲート層３１が交差してトランジスタ構造が構成される。一対の拡散層２１、２２とは、各々、導電型の異なる拡散層である。例えば、拡散層２１がＰ型、拡散層２２がＮ型である。各々の拡散層２１、２２の外方端には、セル用電源の下層配線層１２、１３が配線されており、コンタクト層４２により拡散層２１、２２に接続されている。例えば、下層配線層１２は高位電源電圧、下層配線層１３は接地電位等の低位電源電圧である。また、ビアコンタクト層４１を介して第１電源幹線１９を構成する配線層１７、１８に接続されている。ここでは、例えば、配線層１７が高位電源電圧、配線層１８が低位電源電圧である。各ゲート層３１は、コンタクト層４３を介して下層配線層１４、１５、１６が接続されている。

図１に示すクロックドライバセル１では、配線層１４は、コンタクト層４３を備えて入力端子を構成し、下層配線層１４に接続されている１本のゲート層３１により第１のインバータゲートが構成される。第１のインバータゲートの出力端子は、コンタクト層４２を介して下層配線層１５に接続され、下層配線層１５に接続されている２本のゲート層３１により第２のインバータゲートが構成される。第２のインバータゲートの出力端子は、コンタクト層４２を介して下層配線層１６に接続され、下層配線層１６は出力端子としてコンタクト層４３を備えた構成となっている。第２のインバータゲートのゲート幅は、第１のインバータゲートの２倍であり、これらが直列に接続されて、クロックドライバセルを構成している。

図２に示す電源間容量セル２では、図１のクロックドライバセル１の入力／出力端子におけるコンタクト層４３（図１中、Ａ部分）に代えて、下層配線層１４および下層配線層１６と下層配線層１３とが接続され、下層配線層１５と下層配線層１２とが接続されている（図２中、Ｂ部分）。第１および第２のインバータゲートのゲート層３１を、各々、低位および高位電源電圧に固定することにより、トランジスタのゲート層３１と拡散層２１、２２との間で、電源間容量が構成される。この容量セルがビアコンタクト層４１を介して第１電源幹線１９の配線層１７、１８に接続される容量素子となる。

また、クロックドライバセル１（図１）と電源間容量セル２（図２）との共通構成要素として、拡散層２１、２２、ゲート層３１、およびセル用電源の下層配線層１２、１３を選択することにより、共通セルを構成することができる。更に、図１および図２において、下層配線層１４乃至１６、およびコンタクト層４２、４３を備えることにより、クロックドライバ形成セル、および電源間容量形成セルを構成することができる。この場合、クロックドライバ形成セル、および電源間容量形成セルに、配線層１７、１８、およびビアコンタクト層４１を備える構成とすることもできる。

図３に示すフロー図は、第１実施形態のレイアウト設計フローである。レイアウト設計を行なう際の概略フローを示しており、クロックドライバセル１（図１）または電源間容量セル２（図２）の何れか一方を隣接配置することにより、配線層１７、１８が結合されて第１電源幹線１９が形成され、クロックツリー構造に応じた位置に配置されているクロックドライバセル１または電源間容量セル２を選択して、クロックツリー構造に応じた位置にはクロックドライバセル１を配置し、その他の位置には電源間容量セル２を配置するセルの置き換えを行なうことによりレイアウト設計を行なうレイアウト設計方法、およびレイアウト設計プログラムの実施形態である。

以下、レイアウト設計の概略フローを説明する。先ず、第１電源幹線１９を除く電源線（不図示）を配線する（Ｓ１）。電源線の配線が確定した後に、電源間容量セル２を隣接配置する（Ｓ２）。このときのレイアウト図を図４に示す。電源間容量セル２は第１電源幹線１９を形成する配線層１７、１８を備えており、配線層１７、１８の直下領域に電源間容量が配置されている。また、電源間容量セル２を隣接配置するに当たっては、隣接するセル間でレイアウト設計上のデザインルールに違反することなく配置される。この配置により隣接セル間で配線層１７、１８が結合され、第１電源幹線１９が形成される。

尚、電源間容量セル２は、第１電源幹線１９を形成すべき位置に隣接配置する。第１電源幹線１９を形成すべき位置とは、半導体集積回路装置の回路構成、消費電流、ダイサイズ等により、予め、形成方向と形成ピッチが定められている。

これにより、図４に示すように、第１電源幹線１９の形成方向に電源間容量セル２を隣接配置すれば、電源間容量セル２に備えられている配線層１７、１８が結合され第１電源幹線１９が形成される。

その後、論理セル（不図示）が配置され、各論理セルの位置が確定する（Ｓ３）。各論理セルの位置が定まれば、論理セルごとに必要なクロック信号の入力位置、駆動負荷が確定するので、この情報に基づきクロックツリー構造が決定される（Ｓ４）。図５に示すように、第１電源幹線１９が形成されているレイアウト図に、各論理セルに供給されるクロック信号ＣＬＫの径路情報であるクロックツリー構造ＣＴが重畳配置される。

第１電源幹線１９の直下領域に隣接配置されている電源間容量セル２のうち、クロックツリー構造ＣＴが交差する位置に配置されている電源間容量セルＸを選択し（Ｓ５）、クロックドライバセル１に置き換える（Ｓ６）。置き換えにより、電源間容量セル２に挟まれてクロックドライバセル１が配置されることとなるが、電源間容量セル２とクロックドライバセル１とが隣接配置する場合にも、セル間でのレイアウト設計上のデザインルールは違反することはない。

クロックツリー構造ＣＴは、第１電源幹線１９との交差位置でクロックドライバセル１を介して構成される。クロックツリー構造ＣＴを伝播するクロック信号ＣＬＫは、クロックドライバセル１を経由するごとに増幅され、個々の論理セルにクロック信号ＣＬＫが伝播される。

各論理セルに伝播されるクロック信号ＣＬＫの特性を確認し（Ｓ７）、伝播遅延や波形鈍り等があってクロック信号ＣＬＫに充分な特性が得られない場合は（Ｓ７：ＮＧ）、構成されたクロックツリー構造ＣＴが不適格な構造であると判断される。手続き（Ｓ４）に戻って、再度クロックツリー構造ＣＴの再構成が行なわれる。この処理を、各論理セルでのクロック信号ＣＬＫが充分な特性となるまで行い（Ｓ７：ＯＫ）、クロックツリー構造ＣＴが確定される。その後、論理信号線が配線される（Ｓ８）。

電源間容量セル２を隣接配置し（Ｓ２）、クロックツリー構造ＣＴに応じた配置位置の電源間容量セル２を選択して（Ｓ５）、クロックドライバセル１に置き換えることにより（Ｓ６）、第１電源幹線１９の形成と同時にその直下領域に、クロックドライバセル１および電源間容量セル２を配置することができる。また、クロックツリー構造ＣＴに応じて好適な位置にクロックドライバセル１を配置するにあたり、電源間容量セル２をクロックドライバセル１に置き換えることで、第１電源幹線１９の直下領域にクロックドライバセル１を配置することができる。周辺領域に電源間容量を備えると共に、最短距離にて第１電源幹線１９からクロックドライバセル１に電源を供給することができる。電源ノイズや電圧降下が有効に抑制された安定化電源がクロックドライバセル１に供給されることとなり、高速化するクロック信号ＣＬＫに対して良好なクロックドライバを提供することができる。

また、クロックツリー構造ＣＴを再構築するに当たっては、電源間容量セル２とクロックドライバセル１とを置き換えるのみで、自由にクロックツリー構造ＣＴと第１電源幹線１９との交差位置を変更することができる。クロックツリー構造ＣＴの変更を簡便に行なうことができ、レイアウト設計に伴うクロックツリー構造ＣＴを短時間で簡便に確定することができる。

尚、手続き（Ｓ２）において、電源間容量セル２に代えてクロックドライバセル１を隣接配置してもよい。この場合、手続き（Ｓ６）に代えて、手続き（Ｓ５）にて選択されるクロックドライバセル１以外の位置に配置されているクロックドライバセル１を電源間容量セル２に置き換えてやれば、図３の場合と同様の作用・効果を奏することができる。

図６に示すフロー図は、第１実施形態のレイアウト設計フローの変形例である。クロックドライバセル１または電源間容量セル２における配線層１７、１８に代えて、第１電源幹線領域情報が備えられたセルを使用してレイアウト設計を行なう場合である。第１電源幹線の形成は、クロックツリー構造が決定した後に行なわれる場合である。ここで、第１電源幹線領域情報とは、図１および図２において、配線層１７、１８とが配置されている領域を含んで、クロックドライバおよび電源間容量を構成するトランジスタ構成の直上領域を指示する情報である。

図６のレイアウト設計フローでは、図３における手続き（Ｓ１）および（Ｓ２）に代えて、手続き（Ｓ１１）および（Ｓ１２）を有している。また、手続き（Ｓ７）と（Ｓ８）との間に、手続き（Ｓ１３）を有している。

手続き（Ｓ１１）は、第１電源幹線１９を除く電源線を配線すること（図３中、手続き（Ｓ１））に代えて、第１電源幹線１９を含む電源線の配線径路を決定する。これにより、電源線の形成位置が確定する。

手続き（Ｓ１２）は、第１電源幹線１９を構成する配線層１７、１８を備えた電源間容量セル２を隣接配置すること（図３中、手続き（Ｓ２））に代えて、第１電源幹線領域情報を備えた電源間容量セルを隣接配置する。この場合、第１電源幹線領域情報が手続き（Ｓ１１）で決定した第１電源幹線１９の形成経路に合致するように配置される。これにより、第１電源幹線１９を構成する配線層１７、１８は配置されていないものの、第１電源幹線１９の形成径路の直下領域に電源間容量セルが配置される。

この後、第１実施形態（図３）と同様に、手続き（Ｓ３）乃至（Ｓ７）が行なわれ、クロックツリー構造ＣＴと第１電源幹線１９との交差位置に応じてクロックドライバセルが配置される。クロックドライバセルの配置位置が確定した後、第１電源幹線１９を含む電源配線が形成され（Ｓ１３）、更に論理信号線を配線して（Ｓ８）レイアウト設計が行なわれる。

図６の変形例は、第１電源幹線１９を構成する配線層１７、１８の形成順序が、図３の場合と異なる他は、図３の場合と同様の作用・効果を奏するものである。

図７に示すフロー図は、第２実施形態のレイアウト設計フローである。レイアウト設計を行なう際の概略フローを示しており、図１および図２の拡散層２１、２２、ゲート層３１、およびセル用電源の下層配線層１２、１３を備えて構成される共通セルを隣接配置することにより、電源間容量およびクロックドライバの共通構成要素の一例であるトランジスタ構造等のバルク構成が隣接配置されると共に、第１電源幹線１９の形成領域が確保される。クロックツリー構造ＣＴに応じた位置に配置されている共通セルを選択して、クロックツリー構造ＣＴに応じた位置にはクロックドライバ形成セルを重畳配置し、その他の位置には電源間容量形成セルを重畳配置することによりレイアウト設計を行なうレイアウト設計方法、およびレイアウト設計プログラムの実施形態である。

先ず、第１実施形態（図３）の場合と同様に第１電源幹線１９を除く電源線（不図示）を配線する（Ｓ１）。電源線の配線が確定した後に、共通セルを隣接配置する（Ｓ２１）。共通セルは、第１電源幹線１９の形成領域が確保されており、形成領域の直下領域に電源間容量およびクロックドライバの共通部分が配置されている。具体的には、結線に応じて電源間容量とクロックドライバとの何れにも構成可能なトランジスタ列を有する構造が配置されている。また、共通セルを隣接配置するに当たっては、隣接するセル間でレイアウト設計上のデザインルールに違反することなく配置される。この配置により、第１電源幹線１９の形成領域が確保される。

尚、共通セルは、第１電源幹線１９を形成すべき位置に隣接配置する。半導体集積回路装置の回路構成、消費電流、ダイサイズ等により、形成方向と形成ピッチが定められた位置である。その後、論理セル（不図示）の配置（Ｓ３）、クロックツリー構造ＣＴの決定（Ｓ４）が、第１実施形態（図３）と同様に行なわれる。

第１電源幹線１９の形成領域に隣接配置されている共通セルのうち、クロックツリー構造ＣＴが交差する位置に配置されている共通セルをクロックドライバの配置位置として選択する（Ｓ２２）。選択された共通セルに重畳してクロックドライバ形成セルを配置し、非選択の共通セルに重畳して電源間容量形成セルを配置する（Ｓ２３）。クロックドライバ形成セル、電源間容量形成セルに第１電源幹線１９を構成する配線層１７、１８が備えられていれば、クロックドライバおよび電源間容量が形成されると同時に第１電源幹線１９が形成される。この場合、隣接する共通セルに重畳配置されるクロックドライバ形成セルおよび電源間容量形成セルは、何れの組み合わせで隣接配置されても、セル間でのレイアウト設計上のデザインルールは違反することはない。

第１実施形態（図３）と同様に、各論理セルに伝播されるクロック信号ＣＬＫの特性を確認し（Ｓ７）、充分な特性が得られない場合は（Ｓ７：ＮＧ）、手続き（Ｓ４）に戻って再度クロックツリー構造ＣＴの再構成が行なわれる。この処理を繰り返し充分な特性が得られた段階で（Ｓ７：ＯＫ）、クロックツリー構造ＣＴが確定される。その後、論理信号線が配線される（Ｓ８）。

共通セルを隣接配置し（Ｓ２１）、クロックツリー構造ＣＴに応じた配置位置をクロックドライバの配置位置として選択して（Ｓ２２）、選択された共通セルにクロックドライバ形成セルを重畳配置し、非選択の共通セルに電源間容量形成セルを重畳配置することにより（Ｓ２３）、第１電源幹線１９の形成と同時にその直下領域に、クロックドライバおよび電源間容量を配置することができる。また、クロックツリー構造ＣＴに応じて好適な位置の共通セルにクロックドライバ形成セルを重畳配置し、その他の位置の共通セルに電源間容量形成セルを重畳配置するので、第１電源幹線１９から最短距離でクロックドライバに電源が供給されると共に、クロックドライバの周辺領域に電源間容量を備える構成となる。電圧降下や電源ノイズが有効に抑制された安定化電源がクロックドライバに供給され、高速化するクロック動作に対して良好なクロックツリー構造ＣＴを提供することができる。

また、クロックツリー構造ＣＴを再構築するに当たっては、電源間容量形成セルとクロックドライバ形成セルとを置き換えるのみで、自由にクロックツリー構造ＣＴと第１電源幹線１９との交差位置を変更することができる。クロックツリー構造ＣＴの変更を簡便に行なうことができ、レイアウト設計に伴いクロックツリー構造ＣＴを短時間で簡便に確定することができる。

図８に示すフロー図は、第３実施形態のレイアウト設計フローである。レイアウト設計を行なう際の概略フローを示しており、クロックドライバセル１の配置領域を設定し、この配置領域内のクロックツリー構造ＣＴに応じた位置にクロックドライバセル１を配置した上で、配置されたクロックドライバセル１に隣接して電源間容量セル２を隣接配置することによりレイアウト設計を行なうレイアウト設計方法、およびレイアウト設計プログラムの実施形態である。

第１実施形態（図３）の場合と同様に第１電源幹線１９を除く電源線（不図示）を配線した上で（Ｓ１）、クロックドライバセル１の配置領域を設定する（Ｓ３１）。この配置領域は、同時に第１電源幹線の形成領域でもある。

論理セル（不図示）の配置（Ｓ３）、クロックツリー構造ＣＴの決定（Ｓ４）の後、手続き（Ｓ３１）で定められたクロックドライバセル１の配置領域内で、クロックツリー構造ＣＴに応じた位置に、クロックドライバセル１を配置する（Ｓ３２）。そして、配置されたクロックドライバセル１に隣接してクロックドライバセル１の配置領域内に、電源間容量セル２を隣接配置する（Ｓ３３）。これにより、クロックドライバセル１の配置領域に第１電源幹線１９が形成される。

以後、第１実施形態（図３）と同様に、クロック特性に応じてクロックツリー構造ＣＴの再構成を行い（Ｓ７）、信号線の配線を行なう（Ｓ８）。

クロックドライバセル１の配置領域を設定し（Ｓ３１）、この配置位置内において、クロックツリー構造ＣＴに応じた配置位置にクロックドライバセル１を配置すると共に（Ｓ３２）、その他の配置位置に電源間容量セル２を配置する（Ｓ３３）。クロックドライバセル１の配置領域の設定により、第１電源幹線１９の形成領域が設定された上で、クロックドライバセル１と電源間容量セル２とを隣接配置してやれば、クロックツリー構造ＣＴの確定と同時に第１電源幹線１９を形成することができる。クロックツリー構造ＣＴの変更を簡便に行なうことができ、レイアウト設計に伴うクロックツリー構造ＣＴを短時間で簡便に確定することができる。

また、手続き（Ｓ３１）により、予め、クロックドライバセル１の配置位置を設定しておくので、クロックドライバセル１に最短径路で電源を供給するための第１電源幹線１９の形成位置をクロックドライバセル１の直上領域にする場合、クロックドライバセル１の配置領域を第１電源幹線１９の形成領域としてレイアウトをすることができる。

尚、第３実施形態では、手続き（Ｓ３１）を予め備えておく場合について説明したが、手続き（Ｓ３１）を備えることなく、クロックツリー構造ＣＴに応じた最適位置にクロックドライバセル１を配置することも考えられる。最適位置に位置されたクロックドライバセル１の直上領域を第１電源幹線１９の形成領域として、クロックドライバセル１に隣接して電源間容量セル２を配置してやれば、第１電源幹線１９の形成を行なうことができる。クロックドライバセル１をクロックツリー構造ＣＴに応じて最適な位置に配置すると共に、クロックドライバセル１に対して最短径路で第１電源幹線１９を形成することができ、しかも、周辺領域に電源間容量セル２を備えて電源ノイズが低減された安定した電源を供給することができる。

図９に示す概略レイアウト図は、クロックツリー構造ＣＴに対してクロックドライバセル１を割り当てる際、クロック信号ＣＬＫが駆動すべき負荷に応じて、配置するクロックドライバセル１の配置数を調整する場合を示す。重い負荷を駆動するクロックツリーに対しては、複数のクロックドライバセル１を隣接配置して駆動能力を高めることができる。隣接する電源間容量セル２とクロックドライバセル１との置き換えは、レイアウト設計上の設計ルールに違反することなく自由に行なうことができるので、駆動すべき負荷の過多に応じて、クロックドライバセル１の配置数を自由に設定することができる。また、図示はされていないが、電源間容量セル２を挟んで複数のクロックドライバセル１を配置することも可能である。

以上詳細に説明したとおり、本実施形態に係る半導体集積回路装置のレイアウト設計方法、およびレイアウト設計プログラムによれば、クロックドライバセル１および電源間容量セル２には第１電源幹線１９を構成する配線層１７、１８が備えられているので、クロックドライバセル１および電源間容量セル２の何れか一方のセルを隣接配置すると同時に第１電源幹線１９を形成することができる。また、隣接配置された一方のセルの一部を、レイアウト設計上の設計ルールに違反することなく他方のセルに置き換えることができる。

したがって、一方のセルの隣接配置により第１電源幹線１９の配線位置を決定することができ、隣接配置されたセルの一部を必要に応じて他方のセルに置き換えることで、クロックツリー構造ＣＴに応じた位置にクロックドライバセル１を配置し、その他の位置に電源間容量セル２を配置することができる。

周辺に配置されているセルの移動等を伴うことなく、隣接配置された一方のセルを他方のセルに置き換えることで、第１電源幹線１９の直下領域であってクロックツリー構造ＣＴに好適な位置に、クロックドライバセル１を配置し、それ以外の直下領域には電源間容量セル２を配置することができる。電源間容量セル２の配置により電源ノイズが抑制され、安定した電源が供給されると共に、第１電源幹線１９から最短距離でクロックドライバセル１に電源を供給することができる。また、クロックツリー構造ＣＴの変更に対してもクロックドライバセル１の配置を簡易に変更することができ、好適なクロックツリー構造ＣＴを簡便にレイアウトすることができる。

また、電源間容量およびクロックドライバを、両者に共通な共通構成要素を備える共通セルと、個々に固有な専用構成要素を備える電源間容量形成セル／クロックドライバ形成セルとに分割して備えて、電源間容量形成セル／クロックドライバ形成セルを重畳配置可能に共通セルを隣接配置してやれば、電源ノイズを抑制するための電源間容量の配置と、クロックツリー構造ＣＴに応じたクロックドライバの配置とを、第１電源幹線１９の形成領域の確保と共に、簡便にレイアウトすることができる。

また、クロックツリー構造ＣＴに好適な位置にクロックドライバセル１を配置することができ、配置されたクロックドライバセル１に隣接して電源間容量セル２が配置されるので、クロックドライバセル１に安定した電源を供給することができ、高速動作が要求される場合にも好適なクロックツリー構造を得ることができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、第１電源幹線１９の直下領域にクロックドライバセル１と電源間容量セル２とを配置する場合について説明したが、本発明はこれに限定されるものではなく、クロックドライバセル１へに供給される電源を安定化された電源とするという趣旨に鑑みれば、電源間容量を、第１電源幹線１９の直下領域に加え、または直下領域に代えて、第１電源幹線１９の直下領域に配置されたクロックドライバセル１に隣接する方向であって、第１電源幹線１９の形成方向と交差する方向に配置することも考えられる。
ここで、第１電源幹線１９と交差する方向とは、例えば、第１電源幹線１９と直交する方向である。この方向に更に別途の配線層により第２電源幹線を形成することもできる。
更に、クロックドライバセル１を、第１電源幹線と第２電源幹線との交差領域に配置することもできる。これにより、クロックドライバセル１に供給される電源は更に安定化された電源とすることができる。

ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１） 第１電源幹線を構成する配線層およびその直下領域に配置され該第１電源幹線に接続される容量成分を備える電源間容量セル、または前記第１電源幹線を構成する配線層およびその直下領域に配置され該第１電源幹線により給電されるクロックドライバを備えるクロックドライバセルの何れか一方を、前記電源間容量セルまたは前記クロックドライバセルの何れか他方と置き換え可能に隣接配置して、前記第１電源幹線を形成するステップと、
配置された前記電源間容量セルまたは前記クロックドライバセルのうち、クロックツリー構造に応じた位置に配置されている前記電源間容量セルまたは前記クロックドライバセルを選択するステップと、
前記電源間容量セルが隣接配置される場合、前記選択するステップにおいて選択される前記電源間容量セルを前記クロックドライバセルに置き換えるステップと、
前記クロックドライバセルが隣接配置される場合、前記選択するステップにおいて非選択の前記クロックドライバセルを前記電源間容量セルに置き換えるステップと
を有することを特徴とする半導体集積回路装置のレイアウト設計方法。
（付記２） 前記電源間容量セルおよび前記クロックドライバセルは、前記配線層に代えて第１電源幹線領域情報を備え、
前記電源間容量セルまたは前記クロックドライバセルが隣接配置されることにより結合された前記第１電源幹線領域情報内に、前記配線層を配線するステップを有することを特徴とする付記１に記載の半導体集積回路装置のレイアウト設計方法。
（付記３） 前記クロックツリー構造に応じた位置とは、前記クロックツリー構造と前記第１電源幹線との交点に最近接の位置であることを特徴とする付記１に記載の半導体集積回路装置のレイアウト設計方法。
（付記４） 第１電源幹線の直下領域で、前記第１電源幹線に接続される電源間容量および前記第１電源幹線により給電されるクロックドライバを構成する際の共通構成要素を備える共通セルを、前記共通セルに重ねて前記電源間容量／前記クロックドライバを構成する専用構成要素を備える電源間容量形成セル／クロックドライバ形成セルの何れをも重畳配置可能に、隣接配置するステップと、
配置された前記共通セルのうち、クロックツリー構造に応じた位置に配置されている前記共通セルを選択するステップと、
前記選択するステップにおいて選択される前記共通セルに重ねて、前記クロックドライバ形成セルを配置するステップと、
前記選択するステップにおいて非選択の前記共通セルに重ねて、前記電源間容量形成セルを配置するステップと
を有することを特徴とする半導体集積回路装置のレイアウト設計方法。
（付記５） 前記第１電源幹線を構成する配線層は、前記電源間容量形成セルおよび前記クロックドライバ形成セルに備えられ、または／および前記共通セルに備えられてなることを特徴とする付記４に記載の半導体集積回路装置のレイアウト設計方法。
（付記６） 前記電源間容量形成セルおよび前記クロックドライバ形成セルは、前記第１電源幹線への接続を行なう配線層または／およびコンタクト層を含んで構成されることを特徴とする付記４に記載の半導体集積回路装置のレイアウト設計方法。
（付記７） クロックツリー構造に応じた位置にクロックドライバセルを配置するステップと、
配置された前記クロックドライバセルに隣接して電源間容量セルを配置し、該クロックドライバセルおよび該電源間容量セルの直上領域を第１電源幹線領域として確保するステップと
を有することを特徴とする半導体集積回路装置のレイアウト設計方法。
（付記８） 前記クロックドライバセルを配置するステップに先立ち、前記クロックドライバセルの配置領域を設定するステップを有し、
前記電源間容量セルを配置するステップでは、前記クロックドライバセルの前記配置領域内で前記電源間容量セルを隣接配置することを特徴とする付記７に記載の半導体集積回路装置のレイアウト設計方法。
（付記９） 前記電源間容量セルおよび前記クロックドライバセルは、前記第１電源幹線を構成する配線層が配置されてなることを特徴とする付記７に記載の半導体集積回路装置のレイアウト設計方法。
（付記１０） 前記電源間容量セルを配置するステップの後、前記クロックドライバセルおよび前記電源間容量セルの直上領域に、前記第１電源幹線を構成する配線層を配線するステップを有することを特徴とする付記７に記載の半導体集積回路装置のレイアウト設計方法。
（付記１１） 前記電源間容量セルおよび前記クロックドライバセルは、共に同一のトランジスタ構成を備え、
前記第１電源幹線に接続される前記トランジスタ構成の接続位置に応じて、前記電源間容量セルまたは前記クロックドライバセルが構成されることを特徴とする付記１または７に記載の半導体集積回路装置のレイアウト設計方法。
（付記１２） 前記専用構成要素とは、前記電源間容量／前記クロックドライバに応じて、前記共通セルにおける個別の接続位置を前記第１電源幹線に接続する構成を備えてなることを特徴とする付記４に記載の半導体集積回路装置のレイアウト設計方法。
（付記１３） 前記クロックドライバセルを配置する際、駆動すべき負荷に応じて隣接配置される前記クロックドライバセルの数が調整されることを特徴とする付記１、４、７の少なくとも何れか１項に記載の半導体集積回路装置のレイアウト設計方法。
（付記１４） 前記第１電源幹線に交差する方向に前記クロックドライバセルに隣接して、前記電源間容量セルを配置するステップを有することを特徴とする付記１、４、７の少なくとも何れか１項に記載の半導体集積回路装置のレイアウト設計方法。
（付記１５） 前記第１電源幹線に交差する方向に配置される前記電源間容量セルの直上領域に第２電源幹線が形成されることを特徴とする付記１、４、７の少なくとも何れか１項に記載の半導体集積回路装置のレイアウト設計方法。
（付記１６） 第１電源幹線を構成する配線層およびその直下領域に配置され該第１電源幹線に接続される容量成分を備える電源間容量セル、または前記第１電源幹線を構成する配線層およびその直下領域に配置され該第１電源幹線により給電されるクロックドライバを備えるクロックドライバセルの何れか一方を、前記電源間容量セルまたは前記クロックドライバセルの何れか他方と置き換え可能に隣接配置して、前記第１電源幹線を形成するステップと、
配置された前記電源間容量セルまたは前記クロックドライバセルのうち、クロックツリー構造に応じた位置に配置されている前記電源間容量セルまたは前記クロックドライバセルを選択するステップと、
前記電源間容量セルが隣接配置される場合、前記選択するステップにおいて選択される前記電源間容量セルを前記クロックドライバセルに置き換えるステップと、
前記クロックドライバセルが隣接配置される場合、前記選択するステップにおいて非選択の前記クロックドライバセルを前記電源間容量セルに置き換えるステップと
を有することを特徴とする半導体集積回路装置のレイアウト設計プログラム。
（付記１７） 第１電源幹線の直下領域で、前記第１電源幹線に接続される電源間容量および前記第１電源幹線により給電されるクロックドライバを構成する際の共通構成要素を備える共通セルを、前記共通セルに重ねて前記電源間容量／前記クロックドライバを構成する専用構成要素を備える電源間容量形成セル／クロックドライバ形成セルの何れをも重畳配置可能に、隣接配置するステップと、
配置された前記共通セルのうち、クロックツリー構造に応じた位置に配置されている前記共通セルを選択するステップと、
前記選択するステップにおいて選択される前記共通セルに重ねて、前記クロックドライバ形成セルを配置するステップと、
前記選択するステップにおいて非選択の前記共通セルに重ねて、前記電源間容量形成セルを配置するステップと
を有することを特徴とする半導体集積回路装置のレイアウト設計プログラム。
（付記１８） クロックツリー構造に応じた位置にクロックドライバセルを配置するステップと、
配置された前記クロックドライバセルに隣接して電源間容量セルを配置し、該クロックドライバセルおよび該電源間容量セルの直上領域を第１電源幹線領域として確保するステップと
を有することを特徴とする半導体集積回路装置のレイアウト設計プログラム。

クロックドライバセルのレイアウト構成例を示す図である。 電源間容量セルのレイアウト構成例を示す図である。 第１実施形態のレイアウト設計方法を示すフロー図である。 図３のレイアウト設計方法において、セルの隣接配置および第１電源幹線の配線が行なわれた状態のレイアウト図である。 図３のレイアウト設計方法において、クロックツリー構造に応じてセルの選択が行なわれた状態のレイアウト図である。 第１実施形態のレイアウト設計方法の変形例を示すフロー図である。 第２実施形態のレイアウト設計方法を示すフロー図である。 第３実施形態のレイアウト設計方法を示すフロー図である。 駆動負荷に応じて隣接配置されるクロックドライバセルの数が調整されたレイアウト図である。

符号の説明

１ クロックドライバセル
２ 電源間容量セル
１２、１３、１４、１５、１６ 下層配線層
１７、１８ 配線層
１９ 第１電源幹線
２１、２２ 拡散層
３１ ゲート層
４１ ビアコンタクト層
４２、４３ コンタクト層
ＣＬＫ クロック信号
ＣＴ クロックツリー構造

Claims (5)

1. 第１電源幹線を構成する配線層およびその直下領域に配置され該第１電源幹線に接続される容量成分を備える電源間容量セル、または前記第１電源幹線を構成する配線層およびその直下領域に配置され該第１電源幹線により給電されるクロックドライバを備えるクロックドライバセルの何れか一方を、前記電源間容量セルまたは前記クロックドライバセルの何れか他方と置き換え可能に隣接配置して、前記第１電源幹線を形成するステップと、
   配置された前記電源間容量セルまたは前記クロックドライバセルのうち、クロックツリー構造に応じた位置に配置されている前記電源間容量セルまたは前記クロックドライバセルを選択するステップと、
   前記電源間容量セルが隣接配置される場合、前記選択するステップにおいて選択される前記電源間容量セルを前記クロックドライバセルに置き換えるステップと、
   前記クロックドライバセルが隣接配置される場合、前記選択するステップにおいて非選択の前記クロックドライバセルを前記電源間容量セルに置き換えるステップと
   を有することを特徴とする半導体集積回路装置のレイアウト設計方法。
2. 第１電源幹線の直下領域で、前記第１電源幹線に接続される電源間容量および前記第１電源幹線により給電されるクロックドライバを構成する際の共通構成要素を備える共通セルを、前記共通セルに重ねて前記電源間容量／前記クロックドライバを構成する専用構成要素を備える電源間容量形成セル／クロックドライバ形成セルの何れをも重畳配置可能に隣接配置するステップと、
   配置された前記共通セルのうち、クロックツリー構造に応じた位置に配置されている前記共通セルを選択するステップと、
   前記選択するステップにおいて選択される前記共通セルに重ねて、前記クロックドライバ形成セルを配置するステップと、
   前記選択するステップにおいて非選択の前記共通セルに重ねて、前記電源間容量形成セルを配置するステップと
   を有することを特徴とする半導体集積回路装置のレイアウト設計方法。
3. クロックツリー構造に応じた位置にクロックドライバセルを配置するステップと、
   配置された前記クロックドライバセルに隣接して電源間容量セルを配置し、該クロックドライバセルおよび該電源間容量セルの直上領域を第１電源幹線領域として確保するステップと
   を有することを特徴とする半導体集積回路装置のレイアウト設計方法。
4. 第１電源幹線を構成する配線層およびその直下領域に配置され該第１電源幹線に接続される容量成分を備える電源間容量セル、または前記第１電源幹線を構成する配線層およびその直下領域に配置され該第１電源幹線により給電されるクロックドライバを備えるクロックドライバセルの何れか一方を、前記電源間容量セルまたは前記クロックドライバセルの何れか他方と置き換え可能に隣接配置して、前記第１電源幹線を形成するステップと、
   配置された前記電源間容量セルまたは前記クロックドライバセルのうち、クロックツリー構造に応じた位置に配置されている前記電源間容量セルまたは前記クロックドライバセルを選択するステップと、
   前記配置するステップにおいて前記電源間容量セルが配置される場合、前記選択するステップにおいて選択される前記電源間容量セルを前記クロックドライバセルに置き換えるステップと、
   前記配置するステップにおいて前記クロックドライバセルが配置される場合、前記選択するステップにおいて非選択の前記クロックドライバセルを前記電源間容量セルに置き換えるステップと
   を有することを特徴とする半導体集積回路装置のレイアウト設計プログラム。
5. 第１電源幹線に接続される電源間容量および前記第１電源幹線により給電されるクロックドライバを構成する際の共通構成要素を備える共通セルを、前記共通セルに重ねて前記電源間容量／前記クロックドライバを構成する専用構成要素を備える電源間容量形成セル／クロックドライバ形成セルの何れをも重畳配置可能に隣接配置するステップと、
   配置された前記共通セルのうち、クロックツリー構造に応じた位置に配置されている前記共通セルを選択するステップと、
   前記選択するステップにおいて選択される前記共通セルに重ねて、前記クロックドライバ形成セルを配置するステップと、
   前記選択するステップにおいて非選択の前記共通セルに重ねて、前記電源間容量形成セルを配置するステップと
   を有することを特徴とする半導体集積回路装置のレイアウト設計プログラム。

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