JP2019114641A - 半導体装置 - Google Patents

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Abstract

【課題】セルの機能の変更による影響を低減することができる半導体装置を提供する。【解決手段】一実施の形態によれば、半導体装置１は、半導体基板３０の主面３１側に設けられ所定のパターンを有する第１配線層１０と、第１配線層１０上に設けられ所定のパターンを有する第２配線層２０と、を含む基本セル１ａを用いて設計され、設計段階における第２配線層２０のパターンの変更により基本セル１ａが所定の機能を有するように変更された機能セルを含む半導体装置１であって、機能セルは、主面３１に平行な面内における一方向に並んで配置された第１レイアウト９１及び第２レイアウト９２を有し、機能セルは、第１レイアウト９１及び第２レイアウト９２の第２配線層２０に属する配線が接続されることにより、所定の機能を有する。【選択図】図９

Description

本発明は、半導体装置に関し、例えば、複数のセルを有する半導体装置に関する。
特許文献１には、半導体基板上に複数の配線層を有するセルが形成された半導体装置が記載されている。特許文献１の半導体装置は、半導体基板上の第２層以上の配線層におけるパターンを変更するだけで、複数種の機能に切り替え可能なセルを含んでおり、セルの機能の変更による設計上の影響を低減している。
特開２００８−２２７０３５号公報
セルの機能を変更するための配線層のパターンには改善する余地がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体基板の主面側に設けられ所定のパターンを有する第１配線層と、前記第１配線層上に設けられ所定のパターンを有する第２配線層と、を含む基本セルを用いて設計され、設計段階における前記第２配線層のパターンの変更により前記基本セルが所定の機能を有するように変更された機能セルを含む半導体装置であって、前記機能セルは、前記主面に平行な面内における一方向に並んで配置された第１レイアウト及び第２レイアウトを有し、前記機能セルは、前記第１レイアウト及び前記第２レイアウトの前記第２配線層に属する配線が接続されることにより、前記所定の機能を有し、前記第１レイアウトは、第１トランジスタと、前記面内における前記一方向と交差する他方向に前記第１トランジスタと並んで配置され、前記第１トランジスタと導電型が異なる第２トランジスタと、前記第１トランジスタのいずれか一方の拡散層を第１電源に接続する第１配線と、前記第１トランジスタの他方の拡散層に接続した第２配線と、前記第２トランジスタのいずれか一方の拡散層を第２電源に接続する第３配線と、前記第２トランジスタの他方の拡散層に接続した第４配線と、前記他方向における前記第１トランジスタ及び前記第２トランジスタの間に配置され、前記第１トランジスタ及び前記第２トランジスタに共通なゲート電極に接続した第５配線と、を含み、前記第２レイアウトは、第３トランジスタと、前記他方向に前記第３トランジスタと並んで配置され、前記第３トランジスタと導電型が異なる第４トランジスタと、前記第３トランジスタのいずれか一方の拡散層に接続した第６配線と、前記第３トランジスタの他方の拡散層に接続した第７配線と、前記第４トランジスタのいずれか一方の拡散層に接続した第８配線と、前記第４トランジスタの他方の拡散層に接続した第９配線と前記他方向における前記第３トランジスタ及び前記第４トランジスタの間に配置され、前記第３トランジスタ及び前記第４トランジスタに共通なゲート電極に接続した第１０配線と、を含み、前記第１配線層に属する前記第１配線、前記第２配線、前記第３配線及び前記第４配線は、前記他方向に延在し、前記第１配線層に属する前記第５配線、前記第６配線、前記第７配線、前記第８配線、前記第９配線及び前記第１０配線は、前記一方向に延在する。
前記一実施の形態によれば、セルの機能の変更による影響を低減することができる半導体装置を提供することができる。
比較例１に係る半導体装置を例示した斜視図である。 比較例１に係る半導体装置を例示した模式図である。 比較例２に係る半導体装置を例示した模式図である。 比較例３に係る半導体装置を例示した平面図である。 比較例４に係る半導体装置を例示した平面図である。 セルの機能を変更するための配線層における問題点を例示した図である。 実施形態１に係る半導体装置を例示した平面図である。 実施形態１に係る半導体装置の基本セルを例示した平面図である。 実施形態１に係る半導体装置の基本セルにおける基底部を例示した平面図であり、基本セルの第２配線層を除いた図を示す。 実施形態１に係る半導体装置の基本セルにおける半導体基板を例示した断面模式図である。 実施形態１に係る半導体装置のＩＮＶセルを例示した平面図である。 実施形態１に係る半導体装置のＩＮＶｘ２セルを例示した平面図である。 実施形態１に係る半導体装置のＢＵＦセルを例示した平面図である。 実施形態１に係る半導体装置の２ＮＡＮＤセルを例示した平面図である。 実施形態１に係る半導体装置の２ＮＯＲセルを例示した平面図である。 実施形態１に係る半導体装置の基本セルの変更を例示した図である。 半導体装置の入力電圧と流れる電流との関係を例示したグラフであり、横軸は流れる電流を示し、縦軸は入力電圧を示す。 実施形態１に係る半導体装置の基本セルの第１レイアウト及び第２レイアウトの閾値電圧を例示した図である。 実施形態２に係る半導体装置の基本セルを例示した平面図である。 実施形態２に係る半導体装置の基本セルにおける基底部を例示した平面図であり、基本セルの第２配線層を除いた図を示す。 実施形態２に係る半導体装置のＩＮＶｘ２セルを例示した平面図である。 実施形態２に係る半導体装置のＩＮＶｘ４セルを例示した平面図である。 実施形態２に係る半導体装置のＢＵＦｘ２セルを例示した平面図である。 実施形態２に係る半導体装置の２ＮＡＮＤｘ２セルを例示した平面図である。 実施形態２に係る半導体装置の２ＮＯＲｘ２セルを例示した平面図である。 実施形態３に係る半導体装置の基本セルを例示した平面図である。 実施形態３に係る半導体装置の基本セルにおける基底部を例示した平面図であり、基本セルの第２配線層を除いた図を示す。 実施形態４に係る半導体装置の基本セルを例示した平面図である。 実施形態４に係る半導体装置の基本セルにおける基底部を例示した平面図であり、基本セルの第２配線層を除いた図を示す。 実施形態１〜４に係る半導体装置の設計フローを例示したフローチャート図である。 実施形態１〜４に係る半導体装置の基本セルを機能セルへ変更するＥＣＯフローを例示したフローチャート図である。
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
まず、セルの機能を変更するための配線層における問題点を、比較例を用いて説明する。これにより、実施形態に係る半導体装置をより明確にする。
図１は、比較例１に係る半導体装置を例示した斜視図である。図２は、比較例１に係る半導体装置を例示した模式図である。図１及び図２に示すように、半導体装置１０１は、半導体基板１１０、インバータ（ＩＮＶともいう。）１１１、第１配線層１２１に属する配線１２１ａ及び１２１ｂ、第２配線層１２２に属する配線１２２ａ及び１２２ｂ、並びに、ビア１２３ａ及び１２３ｂを備えている。
第１配線層１２１は、半導体基板１１０上に積層されている。第１配線層１２１をパターニングすることにより配線１２１ａ及び配線１２１ｂが形成される。第２配線層１２２は、半導体基板１１０上に第１配線層１２１を介して、積層されている。第２配線層１２２をパターニングすることにより配線１２２ａ及び配線１２２ｂが形成される。
インバータ１１１は、半導体基板１１０上に形成されている。配線１２２ａは信号入力端子であり、ビア１２３ａ、配線１２１ａ及びコンタクト１１６ａを介してインバータ１１１を構成するトランジスタに接続している。また、配線１２２ｂは信号出力端子であり、ビア１２３ｂ、配線１２１ｂ及びコンタクト１１６ｂを介してインバータ１１１を構成するトランジスタに接続している。
ここで、インバータ１１１、バッファ（ＢＵＦともいう。）、ＮＡＮＤ、ＮＯＲ等の論理を構成するセルを機能セルという。機能セルを構成する最小のブロックに対して信号等の入出力する部分を端子という。例えば、図１に示すインバータ１１１を有するセルを機能セルといい、第２配線層１２２に属する配線１２２ａ及び１２２ｂを入力端子及び出力端子ともいう。なお、場合によっては、端子となる部分を配線ということもある。
図２に示すように、インバータ同士１１１を接続する場合には、第２配線層１２２に属する配線１２２ｃを用いて、一方の入力端子（配線１２２ａ）と他方の出力端子（配線１２２ｂ）を接続する。このように、比較例１に係る半導体装置１０１は、入出力端子が、第２配線層１２２に形成されている。すなわち、入出力端子が第２配線層１２２に引き上げられている。よって、半導体装置１０１の設計過程において、論理変更または論理修正のために、インバータ１１１の接続の切替えを行う必要が生じた場合には、第２配線層１２２以上の配線のパターンを変更する。これにより、論理変更または論理修正することができる。この場合には、ビア１２３ａ及び１２３ｂ、並びに、第１配線層１２１のマスクパターンを修正する必要はなく、製造コストを低減させることができる。
図３は、比較例２に係る半導体装置を例示した模式図である。図３に示すように、半導体装置１０２は、インバータ１１１、第１配線層１２１に属する配線１２１ａ及び１２１ｂを備えている。配線１２１ａは、信号入力端子であり、コンタクト１１６ａを介してインバータ１１１を構成するトランジスタに接続している。また、配線１２１ｂは、信号出力端子であり、コンタクト１１６ａを介してインバータ１１１を構成するトランジスタに接続している。図３に示すように、インバータ１１１同士を接続する場合には、第２配線層１２２に属する配線１２２ｃ、並びに、ビア１２３ａ及び１２３ｂを用いて接続する。
比較例２に係る半導体装置１０２は、入出力端子が第１配線層１２１に形成されている。よって、半導体装置１０２の設計過程において、論理変更または論理修正のために、インバータ１１１の接続の切替えを行う必要が生じた場合には、ビア１２３ａ及び１２３ｂを追加変更する。また、例えば、接続の切替えを行う際に、第１配線層１２１上に形成された他の第２配線層１２２を避ける必要が生じた場合には、ビア１２３ａ及び１２３ｂ、並びに、第１配線層１２１の配線のパターンを変更する。これにより、論理変更または論理修正することができる。この場合には、設計ルールが小さく、比較的高価な第１配線層１２１、または、ビア１２３ａ及び１２３ｂのマスクパターンを変更する必要があり、製造コストを増大させることになる。
このように、比較例１の半導体装置１０１は、比較例２の半導体装置１０２に比べて、入出力端子を第２配線層１２２に引き上げることにより、変更が必要なマスクパターンを低減することができる。しかしながら、インバータ１１１を別の機能セルに変更する場合には、比較例１及び比較例２のいずれの場合にも、インバータ１１１を含むセル自体を作成し直す必要がある。仮に、変更に備えて予め複数種の機能セルを作り置きする場合には、用意するセル数が増大し、半導体装置に占める面積を増大させる。
また、比較例１及び比較例２のいずれの場合にも、インバータ１１１等の機能セルに第１電源ＶＤＤ及び第２電源ＶＳＳが接続されている。したがって、機能セルを貫通する貫通電流により、リークが発生するおそれがある。
図４は、比較例３に係る半導体装置を例示した平面図である。図４に示すように、比較例３に係る半導体装置１０３は、複数のトランジスタ１１７が形成されたゲートアレイ方式となっている。各トランジスタ１１７は、半導体基板１１０上に形成されたゲート電極１１５と、ゲート電極１１５の両側の半導体基板１１０に形成された拡散層１１８とを備えている。トランジスタ１１７を他の構成要素と接続する場合には、コンタクト１１６ａ及び１１６ｂ、並びに、第１配線層１２１に属する配線１２１ａ及び１２１ｂを介して接続される。
半導体装置１０３において、機能セルを変更する必要が生じ、トランジスタ１１７の接続の切替えを行う場合には、コンタクト１１６ａ及び１１６ｂ、並びに、第１配線層１２１のパターンを変更する。
図５は、比較例４に係る半導体装置を例示した平面図である。図５に示すように、比較例４に係る半導体装置１０４は、複数のトランジスタ１１７が形成されたゲートアレイ方式となっている。各トランジスタ１１７は、半導体基板１１０上に形成されたゲート電極１１５と、ゲート電極１１５の両側の半導体基板１１０に形成された拡散層１１８、並びに、コンタクト１１６ａ及び１１６ｂを備えている。トランジスタ１１７を他の構成要素と接続する場合には、第１配線層１２１に属する配線１２１ａ及び１２１ｂを介して接続される。
半導体装置１０４において、機能セルを変更する必要が生じ、トランジスタ１１７の接続の切替えを行う場合には、第１配線層１２１のパターンを変更する。
比較例３及び４の半導体装置１０３及び１０４では、機能セルの設計過程において、トランジスタ１１７に第１電源ＶＤＤ及び第２電源ＶＳＳが接続されていなくてもよい。この場合には、機能セルを貫通する貫通電流によるリークの発生を抑制することができる。
また、比較例３及び４の半導体装置１０３及び１０４は、インバータ１１１を別の機能セルに変更する場合には、トランジスタ１１７の接続を切替えることにより行われる。よって、トランジスタ１１７自体を作成し直すことはない。また、変更に備えて予め複数種の機能セルを作り置きする必要がない。
しかしながら、トランジスタ１１７を接続するコンタクト１１６ａ及び１１６ｂ、または、第１配線層１２１のパターン変更を行う必要がある。したがって、第１配線層１２１のマスクパターンを変更する場合があり、製造コストを増大させることになる。
図６は、セルの機能を変更するための配線層における問題点を例示した図である。図６に示すように、比較例１では（半導体装置１０１）、機能セル変更の場合に、第２配線層１２２からの変更となり、マスク数は低減できる。しかしながら、機能セル変更により必要となるだけセル数を用意しなければならず、面積は増加する。また、電源に接続しているために、リーク電流発生の恐れがある。
比較例２では（半導体装置１０２）、機能セル変更の場合に、第１配線層１２１またはビア１２３ａ及び１２３ｂからの変更となり、マスク数は増加する。機能セル変更により、必要となるだけセル数を用意しなければならず、面積は増加する。また、電源に接続しているために、リーク電流発生のおそれがある。
比較例３では（半導体装置１０３）、機能セル変更の場合に、コンタクト１１６からの変更となり、マスク数は増加する。一方、機能セル変更によっても、トランジスタ１１７の接続を変更するだけでよいので、最小限のセル数の用意で済み、面積を低減させる。また、電源に接続しておく必要がないので、リーク電流の発生を抑制する。
比較例４では（半導体装置１０４）、機能セル変更の場合に、第１配線層１２１からの変更となり、マスク数は増加する。一方、機能セル変更によっても、トランジスタ１１７の接続を変更するだけでよいので、最小限のセル数の用意で済み、面積を低減させる。また、電源に接続しておく必要がないので、リーク電流の発生を抑制する。
（実施形態１）
次に、実施形態１を説明する。図７は、実施形態１に係る半導体装置を例示した平面図である。図８は、実施形態１に係る半導体装置の基本セル１ａを例示した平面図である。図９は、実施形態１に係る半導体装置の基本セル１ａにおける基底部を例示した平面図であり、基本セル１ａの第２配線層を除いた図を示す。図１０は、実施形態１に係る半導体装置の基本セル１ａにおける半導体基板を例示した断面模式図である。
図７〜１０に示すように、半導体装置１は、主面３１を有する半導体基板３０と、半導体基板３０の主面３１側に積層され、複数の配線を含むようにパターニングされた第１配線層１０と、主面３１側に第１配線層１０を介して積層され、複数の配線を含むようにパターニングされた第２配線層２０と、を備えている。
ここで、説明の便宜のためにＸＹＺ直交座標軸系を導入する。主面３１に平行な面内において直交する一方向及び他方向をＸ軸方向及びＹ軸方向とする。主面３１に直交する方向をＺ軸方向とする。＋Ｚ軸方向を上方、−Ｚ軸方向を下方という場合もある。なお、ＸＹＺ軸方向並びに上方及び下方は、半導体装置１の説明のための便宜上のものであり、半導体装置１を使用する際の方向を示したものではない。
図７に示すように、半導体基板３０の主面３１側には、第１配線層１０に属する配線及び第２配線層２０に属する配線を含む複数のセルが設けられている。複数のセルは、基本セル１ａを含んでもよい。また、複数のセルは、基本セル１ａの第２配線層２０のパターンが変更されたインバータセル１ｂ（ＩＮＶセル１ｂともいう。）、ＩＮＶｘ２セル１ｃ、バッファセル１ｄ（ＢＵＦセル１ｄともいう。）、２ＮＡＮＤセル１ｅ、２ＮＯＲセル１ｆのうち、少なくともいずれかを含んでもよい。
まず、基本セル１aの構成を説明する。基本セルは、半導体基板３０の主面３１側に設けられ所定のパターンを有する第１配線層１０と、第１配線層上に設けられ所定のパターンを有する第２配線層２０と、を含んでいる。基本セル１ａは、所定の構成単位を有するセルであり、第２配線層２０のパターンを変更することによって、ＩＮＶセル１ｂ等の機能セルに変更することができるセルをいう。例えば、実施形態１の基本セル１ａは、４つのトランジスタを有するセルであり、第２配線層２０の配線パターンを変更することにより、ＩＮＶセル、ＩＮＶｘ２セル、ＢＵＦセル、２ＮＡＮＤセル、２ＮＯＲセル等のうちのいずれかの機能セルに変更することができる。
（基本セル：基底部）
図８及び図９に示すように、基本セル１aを上方（＋Ｚ軸方向側）から見ると、基本セル１aは、第１レイアウト９１及び第２レイアウト９２を有している。第１レイアウト９１と第２レイアウト９２とはＸ軸方向に並んで配置されている。第２レイアウト９２は、第１レイアウト９１の＋Ｘ軸方向側に配置されている。基本セル１ａは、半導体基板３０及び第１配線層１０を含む基底部（図９の構成）と、基底部上に設けられた第２配線層２０を有する構成となっている。
第１レイアウト９１は、第１トランジスタＰＭＯＳ１と、第１トランジスタＰＭＯＳ１と導電型が異なる第２トランジスタＮＭＯＳ１を含んでいる。第１トランジスタＰＭＯＳ１は、例えば、Ｐ型ＭＯＳトランジスタである。第２トランジスタＮＭＯＳ１は、Ｎ型ＭＯＳトランジスタである。第１レイアウト９１において、第１トランジスタＰＭＯＳ１と第２トランジスタＮＭＯＳ１とは、Ｙ軸方向に並んで配置されている。第１トランジスタＰＭＯＳ１は、第２トランジスタＮＭＯＳ１の＋Ｙ軸方向側に配置されている。
具体的には、第１レイアウト９１は、Ｙ軸方向において、＋Ｙ軸方向側の部分及び−Ｙ軸方向側の部分に区分されている。Ｐ型の半導体基板３０における＋Ｙ軸方向側の部分には、Ｎ型ウェル３２が形成されている。
ゲート電極３３は、Ｎ型ウェル３２上及びＰ型の半導体基板３０上において、Ｙ軸方向に延在するように形成されている。また、複数のダミー電極３４は、Ｎ型ウェル３２上及びＰ型の半導体基板３０上において、Ｙ軸方向に延在するように形成されている。ゲート電極３３及びダミー電極３４は、Ｘ軸方向に間隔を空けて並んで形成されている。ゲート電極３３及びダミー電極３４と、Ｎ型ウェル３２及びＰ型半導体基板３０との間には絶縁膜３５が形成されている。
Ｐ型の拡散層３６ｐは、ゲート電極３３の両側におけるＮ型ウェル３２に形成されている。ゲート電極３３で覆われたＮ型ウェル３２は、Ｐ型の拡散層３６ｐで挟まれている。ゲート電極３３で覆われたＮ型ウェル３２は、Ｐ型のチャネル層として機能する。よって、第１レイアウト９１の＋Ｙ軸方向側には第１トランジスタＰＭＯＳ１が形成される。ゲート電極３３の両側のＰ型拡散層３６ｐのうち一方、例えば、−Ｘ軸方向側はドレインＤであり、他方、例えば、＋Ｘ軸方向側はソースＳである。
Ｎ型の拡散層３６ｎは、ゲート電極３３の両側におけるＰ型半導体基板３０に形成されている。よって、ゲート電極３３で覆われたＰ型半導体基板３０は、Ｎ型の拡散層３６ｎで挟まれている。ゲート電極３３で覆われたＰ型半導体基板３０は、Ｎ型のチャネル層として機能する。よって、第１レイアウト９１の−Ｙ軸方向側には第２トランジスタＮＭＯＳ１が形成される。ゲート電極３３の両側のＮ型拡散層３６ｎのうち一方、例えば、−Ｘ軸方向側はドレインＤであり、他方、例えば、＋Ｘ軸方向側はソースＳである。
第１トランジスタＰＭＯＳ１のソースＳにはコンタクトを介して配線１１ｓが接続されている。配線１１ｓ（第１配線）は、第１トランジスタＰＭＯＳ１のソースＳを第１電源ＶＤＤに接続する。第１トランジスタＰＭＯＳ１のドレインＤにはコンタクトを介して配線１１ｄ（第２配線）が接続されている。なお、第１電源ＶＤＤには、第１配線として、配線１１ｄが接続されてもよい。すなわち、第１配線は、第１トランジスタＰＭＯＳ１のいずれかの拡散層を第１電源ＶＤＤに接続する。配線１１ｓ及び配線１１ｄは、例えば、Ｙ軸方向に延在している。
第２トランジスタＮＭＯＳ１のソースＳにはコンタクトを介して配線１２ｓが接続されている。配線１２ｓ（第３配線）は、第２トランジスタＮＭＯＳ１のソースＳを第２電源ＶＳＳに接続する。第２トランジスタＮＭＯＳ１のドレインＤにはコンタクトを介して配線１２ｄ（第４配線）が接続されている。なお、第２電源ＶＳＳには、第３配線として、配線１２ｄが接続されてもよい。すなわち、第３配線は、第２トランジスタＰＭＯＳ１のいずれかの拡散層を第２電源ＶＳＳに接続する。配線１２ｓ及び配線１２ｄは、例えば、Ｙ軸方向に延在している。
Ｎ型ウェル３２の−Ｙ軸方向側の辺部において、配線１５（第５配線）は、コンタクトを介して第１トランジスタＰＭＯＳ１及び第２トランジスタＮＭＯＳ１に共通なゲート電極３３に接続されている。よって、配線１５は、Ｙ軸方向における第１トランジスタＰＭＯＳ１及び第２トランジスタＮＭＯＳ１の間に配置されている。配線１５は、例えば、Ｘ軸方向に延在している。
このように、第１レイアウト９１は、配線１１ｄ、配線１１ｓ、配線１２ｄ、配線１２ｓ及び配線１５を含んでいる。配線１１ｄ、配線１１ｓ、配線１２ｄ、配線１２ｓ及び配線１５は、第１配線層１０に属し、第１配線層１０のパターニングによって形成される。
第２レイアウト９２は、第３トランジスタＰＭＯＳ２と、第３トランジスタＰＭＯＳ２と導電型が異なる第４トランジスタＮＭＯＳ２を含んでいる。第３トランジスタＰＭＯＳ２は、例えば、Ｐ型ＭＯＳトランジスタである。第４トランジスタＮＭＯＳ２は、Ｎ型ＭＯＳトランジスタである。第２レイアウト９２において、第３トランジスタＰＭＯＳ２と第４トランジスタＮＭＯＳ２とは、Ｙ軸方向に並んで配置されている。第３トランジスタＰＭＯＳ２は、第４トランジスタＮＭＯＳ２の＋Ｙ軸方向側に配置されている。
具体的には、第２レイアウト９２は、Ｙ軸方向において、＋Ｙ軸方向側の部分及び−Ｙ軸方向側の部分に区分されている。Ｐ型の半導体基板３０における＋Ｙ軸方向側の部分には、Ｎ型ウェル３２が形成されている。
ゲート電極３３は、Ｎ型ウェル３２上及びＰ型の半導体基板３０上において、Ｙ軸方向に延在するように形成されている。また、複数のダミー電極３４は、Ｎ型ウェル３２上及びＰ型の半導体基板３０上において、Ｙ軸方向に延在するように形成されている。ゲート電極３３及びダミー電極３４は、Ｘ軸方向に間隔を空けて並んで形成されている。ゲート電極３３及びダミー電極３４と、Ｎ型ウェル３２及びＰ型半導体基板３０との間には絶縁膜３５が形成されている。
Ｐ型の拡散層３６ｐは、ゲート電極３３の両側におけるＮ型ウェル３２に形成されている。ゲート電極３３で覆われたＮ型ウェル３２は、Ｐ型の拡散層３６ｐで挟まれている。ゲート電極３３で覆われたＮ型ウェル３２は、Ｐ型のチャネル層として機能する。よって、第２レイアウト９２の＋Ｙ軸方向側には第３トランジスタＰＭＯＳ２が形成される。ゲート電極３３の両側のＰ型拡散層３６ｐのうち一方、例えば、＋Ｘ軸方向側はドレインＤであり、他方、例えば、−Ｘ軸方向側はソースＳである。
Ｎ型の拡散層３６ｎは、ゲート電極３３の両側におけるＰ型半導体基板３０に形成されている。よって、ゲート電極３３で覆われたＰ型半導体基板３０は、Ｎ型の拡散層３６ｎで挟まれている。ゲート電極３３で覆われたＰ型半導体基板３０は、Ｎ型のチャネル層として機能する。よって、第２レイアウト９２の−Ｙ軸方向側には第４トランジスタＮＭＯＳ２が形成される。ゲート電極３３の両側のＮ型拡散層３６ｎのうち一方、例えば、＋Ｘ軸方向側はドレインＤであり、他方、例えば、−Ｘ軸方向側はソースＳである。
第３トランジスタＰＭＯＳ２のソースＳにはコンタクトを介して配線１３ｓ（第６配線）が接続されている。第３トランジスタＰＭＯＳ２のドレインＤにはコンタクトを介して配線１３ｄ（第７配線）が接続されている。配線１３ｄ及び配線１３ｓは、例えば、Ｘ軸方向に延在している。
第４トランジスタＮＭＯＳ２のソースＳにはコンタクトを介して配線１４ｓ（第８配線）が接続されている。第４トランジスタのドレインＤにはコンタクトを介して配線１４ｄ（第９配線）が接続されている。配線１４ｄ及び配線１４ｓは、例えば、Ｘ軸方向に延在している。
Ｎ型ウェル３２の−Ｙ軸方向側の辺部において、配線１６（第１０配線）は、コンタクトを介して第３トランジスタＰＭＯＳ２及び第４トランジスタＮＭＯＳ２に共通なゲート電極３３に接続されている。よって、配線１６は、Ｙ軸方向における第３トランジスタＰＭＯＳ２及び第４トランジスタＮＭＯＳ２の間に配置されている。配線１６は、例えば、Ｘ軸方向に延在している。
このように、第２レイアウト９２は、配線１３ｄ、配線１３ｓ、配線１４ｄ、配線１４ｓ及び配線１６を含んでいる。配線１３ｄ及び配線１３ｓの少なくともいずれかは、第３トランジスタのいずれかの拡散層に接続している。配線１４ｄ及び配線１４ｓの少なくともいずれかは、第４トランジスタＮＭＯＳ２のいずれかの拡散層に接続している。配線１３ｄ、配線１３ｓ、配線１４ｄ、配線１４ｓ及び配線１６は、第１配線層１０に属し、第２配線層２０のパターニングによって形成される。第６配線、第７配線、第８配線及び第９配線は、電気的に浮いている。すなわち、第６配線、第７配線、第８配線及び第９配線は、第１電源ＶＤＤ及び第２電源ＶＳＳに接続されていない状態となっている。
（基本セル：第２配線層）
次に、基本セル１ａにおける第２配線層２０を説明する。図８に示すように、基本セル１ａの第１レイアウト９１は、第２配線層２０に属した配線２１と配線２２とを有している。配線２１は、配線１１ｄ及び配線１１ｓを介して、第１トランジスタＰＭＯＳ１のソースＳとドレインＤとを接続する。配線２２は、配線１２ｄ及び配線１２ｓを介して、第２トランジスタＮＭＯＳ１のソースＳとドレインＤとを接続する。このように、基本セル１ａは、第１トランジスタＰＭＯＳ１における一方の拡散層と、他方の拡散層とを接続する配線２１（第１１配線）と、第２トランジスタＮＭＯＳ１における一方の拡散層と他方の拡散層とを接続する配線２２（第１２配線）と、を有している。
また、配線２２は、配線１５を介して、第１トランジスタＰＭＯＳ１及び第２トランジスタＮＭＯＳ１のゲート電極３３にも接続する。
具体的には、配線２１は、２本のＸ軸方向に延びた配線２１ａ及び２１ｂと、配線２１ａ及び２１ｂをつなぐＹ軸方向に延びた配線２１ｃを含んでいる。配線２１ａは、ビアを介して第１配線層１０の配線１１ｓに接続されている。配線２１ｂは、ビアを介して第１配線層１０の配線１１ｄに接続されている。これにより、配線２１は、第１トランジスタＰＭＯＳ１のソースＳとドレインＤとを接続する。
配線２２は、３本のＸ軸方向に延びた配線２２ａ、２２ｂ及び２２ｃと、配線２２ａ及び２２ｂをつなぐＹ軸方向に延びた配線２２ｄと、配線２２ｂ及び２２ｃをつなぐＹ軸方向に延びた配線２２ｅと、を含んでいる。配線２２ａは、ビアを介して第１配線層１０の配線１２ｓに接続されている。配線２２ｂは、ビアを介して第１配線層１０の配線１２ｄに接続されている。これにより、配線２２は、第２トランジスタＮＭＯＳ１のソースＳとドレインＤとを接続する。また、配線２２ｃは、ビアを介して第１配線層１０の配線１５に接続されている。これにより、配線２２は、第２トランジスタＮＭＯＳ１のソースＳ及びドレインＤに、第１トランジスタＰＭＯＳ１及び第２トランジスタＮＭＯＳ１のゲート電極３３を接続させる。
第２レイアウト９２は、第２配線層２０に属した配線２３と配線２４とを有している。具体的には、配線２３は、２本のＸ軸方向に延びた配線２３ａ及び２３ｂを含んでいる。配線２３ａは、ビアを介して第１配線層１０の配線１３ｓに接続されている。配線２３ｂは、ビアを介して第１配線層１０の配線１３ｄに接続されている。
配線２４は、３本のＸ軸方向に延びた配線２４ａ、２４ｂ及び２４ｃを含んでいる。配線２４ａは、ビアを介して第１配線層１０の配線１４ｓに接続されている。配線２４ｂは、ビアを介して第１配線層１０の配線１４ｄに接続されている。配線２４ｃは、ビアを介して第１配線層１０の配線１６に接続されている。
このように、基本セル１ａは、第６配線に接続した第２配線層２０に属するＸ軸方向に延在した配線と、第７配線に接続した第２配線層２０に属するＸ軸方向に延在した配線と、第８配線に接続した第２配線層２０に属するＸ軸方向に延在した配線と、第９配線に接続した第２配線層２０に属するＸ軸方向に延在した配線と、第１０配線に接続した第２配線層２０に属するＸ軸方向に延在した配線と、を有している。
設計段階において、基本セル１ａの第２配線層２０のパターンを変更することにより、機能セルに変更することができる。例えば、機能セルは、第１レイアウト９１及び第２レイアウト９２の第２配線層２０に属する配線を接続することにより形成される。機能セルは、インバータ、バッファ、ＮＡＮＤ、ＮＯＲ等の論理を構成するような所定の機能を有している。なお、所定の機能は、上記の論理を構成するものに限らない。
（ＩＮＶｘ１セル）
次に、ＩＮＶｘ１（インバータｘ１）セル１ｂの構成を説明する。半導体装置１の主面３１側には、第１配線層１０に属する配線及び第２配線層２０に属する配線を含む複数のセルが設けられている。複数のセルは、機能セルを含んでもよく、例えば、ＩＮＶセル１ｂを含んでもよい。
図１１は、実施形態１に係る半導体装置のＩＮＶセル１ｂを例示した平面図である。図１１には、ＩＮＶセル１ｂに対応する等価回路も示している。図１１に示すように、ＩＮＶセル１ｂを上方（＋Ｚ軸方向側）から見ると、ＩＮＶセル１ｂも、基本セル１ａと同様に、第１レイアウト９１及び第２レイアウト９２を有している。第１レイアウト９１と第２レイアウト９２とはＸ軸方向に並んで配置されている。ＩＮＶセル１ｂは、半導体基板３０及び第１配線層１０を含む基底部（図８の構成）と、基底部上に設けられた第２配線層２０を有する構成となっている。ここで、ＩＮＶセル１ｂの基底部の構成は、前述の基本セル１ａの基底部の構成と同様であるので説明を省略する。
ＩＮＶセル１ｂにおける第２配線層２０を説明する。図１１に示すように、ＩＮＶセル１ｂは、第２配線層２０に属した配線２５、配線２６及び配線２７を有している。配線２５は、配線１１ｄ及び配線１１ｓを介して、第１トランジスタＰＭＯＳ１のソースＳとドレインＤとを接続する。また、配線２５は、配線１３ｓを介して、第３トランジスタＰＭＯＳ２のソースＳと接続する。
配線２６は、配線１２ｄ及び配線１２ｓを介して、第２トランジスタＮＭＯＳ１のソースＳとドレインＤとを接続する。また、配線２６は、配線１５を介してゲート電極３３にも接続する。さらに、配線２６は、配線１４ｓを介して、第４トランジスタＮＭＯＳ２のソースＳに接続する。配線２７は、第３トランジスタＰＭＯＳ２のドレインＤと第４トランジスタＮＭＯＳ２のドレインＤとを接続する。
このように、ＩＮＶセル１ｂは、第１トランジスタＰＭＯＳ１の一方の拡散層及び他方の拡散層と、第３トランジスタＰＭＯＳ２の他方の拡散層と、を接続する第２配線層２０に属した配線２５と、第２トランジスタＮＭＯＳ１における一方の拡散層及び他方の拡散層と、第４トランジスタＮＭＯＳ２の他方の拡散層と、第１トランジスタＰＭＯＳ１及び第２トランジスタＮＭＯＳ１のゲート電極３３と、を接続する第２配線層２０に属した配線２６と、第３トランジスタＰＭＯＳ２の一方の拡散層と第４トランジスタＮＭＯＳ２の一方の拡散層とを接続する第２配線層２０に属した配線２７と、を有している。そして、ＩＮＶセル１ｂは、インバータの機能を有している。
具体的には、配線２５は、２本のＸ軸方向に延びた配線２５ａ及び２５ｂと、配線２５ａ及び２５ｂをつなぐＹ軸方向に延びた配線２５ｃを含んでいる。配線２５ａは、ビアを介して第１配線層１０の配線１１ｄ及び配線１３ｓに接続されている。配線２５ｂは、ビアを介して第１配線層１０の配線１１ｄに接続されている。これにより、配線２５は、第１トランジスタＰＭＯＳ１のソースＳ及びドレインＤ並びに第３トランジスタＰＭＯＳ２のソースＳを接続する。
配線２６は、３本のＸ軸方向に延びた配線２６ａ、２６ｂ及び２６ｃと、配線２６ａ及び２６ｂをつなぐＹ軸方向に延びた配線２６ｄと、配線２６ｂ及び２６ｃをつなぐＹ軸方向に延びた配線２６ｅと、を含んでいる。配線２６ａは、ビアを介して第１配線層１０の配線１２ｓ及び配線１４ｓに接続されている。配線２６ｂは、ビアを介して第１配線層１０の配線１２ｄに接続されている。配線２６ｃは、ビアを介して第１配線層１０の配線１５に接続されている。これにより、配線２６は、第２トランジスタＮＭＯＳ１のソースＳとドレインＤとを接続する。また、配線２６は、第２トランジスタＮＭＯＳ１のソースＳとドレインＤとに、第１トランジスタＰＭＯＳ１及び第２トランジスタＮＭＯＳ１のゲート電極３３を接続させる。
配線２７は、３本のＸ軸方向に延びた配線２７ａ、２７ｂ及び２７ｃ、並びに、配線２７ａ及び配線２７ｂをつなぐＹ軸方向に延びた配線２７ｄを含んでいる。配線２７ａは、ビアを介して第１配線層１０の配線１４ｄに接続されている。配線２７ｂは、ビアを介して第１配線層１０の配線１３ｄに接続されている。これにより、配線２７は、第３トランジスタＰＭＯＳ２のドレインＤと第４トランジスタＮＭＯＳ２のドレインＤとを接続する。配線２７ｃは、ビアを介して配線１６に接続されている。
配線２７ｃは、ＩＮＶセル１ｂの入力端子Ａとなっている。配線２７ｂは、ＩＮＶセル１ｂの出力端子ＹＢとなっている。
（ＩＮＶｘ２セル）
次に、ＩＮＶｘ２（インバータｘ２）セル１ｃの構成を説明する。半導体装置１の主面３１側には、複数のセルが設けられている。複数のセルは、ＩＮＶｘ２セル１ｃを含んでもよい。ｘ２とは駆動能力が２倍のインバータを意味する。
図１２は、実施形態１に係る半導体装置のＩＮＶｘ２セル１ｃを例示した平面図である。図１２には、ＩＮＶｘ２セル１ｃに対応する等価回路も示している。図１２に示すように、ＩＮＶｘ２セル１ｃを上方（＋Ｚ軸方向側）から見ると、ＩＮＶｘ２セル１ｂも、基本セル１ａと同様に、第１レイアウト９１及び第２レイアウト９２を有している。また、ＩＮＶｘ２セル１ｃは、基底部上に設けられた第２配線層２０を有する構成となっている。ここで、ＩＮＶｘ２セル１ｃの基底部の構成は、前述の基本セル１ａの基底部の構成と同様であるので説明を省略する。
ＩＮＶｘ２セル１ｃにおける第２配線層２０を説明する。図１２に示すように、ＩＮＶｘ２セル１ｃは、第２配線層２０に属した配線２８ａ、配線２８ｂ、配線２８ｃ及び配線４１を有している。配線２８ａは、配線１１ｓ及び配線１３ｓを介して、第１トランジスタＰＭＯＳ１のソースＳと第３トランジスタＰＭＯＳ２のソースＳとを接続する。配線２８ｂは、配線１２ｓ及び配線１４ｓを介して、第２トランジスタＮＭＯＳ１のソースＳと第４トランジスタＮＭＯＳ２のソースとを接続する。配線２８ｃは、配線１５及び配線１６を介して、第１トランジスタＰＭＯＳ１及び第２トランジスタＮＭＯＳ１のゲート電極３３と、第３トランジスタＰＭＯＳ２及び第４トランジスタＮＭＯＳ２のゲート電極３３とを接続する。
配線４１は、Ｘ軸方向に延びた配線４１ａ、Ｘ軸方向に延びた配線４１ｂ、及び、配線４１ａと配線４１ｂとを接続するＹ軸方向に延びた配線４１ｃを有している。配線４１ａは、配線１２ｄ及び配線１４ｄを介して、第２トランジスタＮＭＯＳ１のドレインＤと、第４トランジスタＮＭＯＳ２のドレインＤとを接続する。配線４１ｂは、配線１１ｄ及び配線１３ｄを介して、第１トランジスタＰＭＯＳ１のドレインＤと、第３トランジスタＰＭＯＳ２のドレインＤとを接続する。これにより、配線４１は、第１〜第４トランジスタのドレインＤを接続する。配線２８ｃは、ＩＮＶｘ２セル１ｃの入力端子Ａとなっている。配線４１ｂは、ＩＮＶｘ２セル１ｃの出力端子ＹＢとなっている。
このように、ＩＮＶｘ２セル１ｃは、第１トランジスタＰＭＯＳ１の一方の拡散層と、第２トランジスタＮＭＯＳ１の一方の拡散層と、第３トランジスタＰＭＯＳ２の一方の拡散層と、第４トランジスタＮＭＯＳ２の一方の拡散層と、を接続する第２配線層２０に属した配線４１と、第１トランジスタＰＭＯＳ１の他方の拡散層と、第３トランジスタＰＭＯＳ２の他方の拡散層と、を接続する第２配線層２０に属した配線２８ａと、第２トランジスタＮＭＯＳ１の他方の拡散層と、第４トランジスタＮＭＯＳ２の他方の拡散層と、を接続する第２配線層２０に属した配線２８ｂと、第１トランジスタＰＭＯＳ１及び第２トランジスタＮＭＯＳ１のゲート電極３３と、第３トランジスタＰＭＯＳ２及び第４トランジスタＮＭＯＳ２のゲート電極３３とを接続する第２配線層２０に属した配線２８ｃと、を有している。そして、ＩＮＶｘ２セル１ｃは、駆動能力が２倍のインバータの機能を有している。
（ＢＵＦセル）
次に、ＢＵＦ（バッファ）セル１ｄの構成を説明する。半導体装置１の主面３１側に設けられた複数のセルは、バッファセル１ｄを含んでもよい。
図１３は、実施形態１に係る半導体装置のＢＵＦセル１ｄを例示した平面図である。図１３には、ＢＵＦセル１ｄに対応する等価回路も示している。図１３に示すように、ＢＵＦセル１ｄを上方（＋Ｚ軸方向側）から見ると、ＢＵＦセル１ｄも、基本セル１ａと同様に、第１レイアウト９１及び第２レイアウト９２を有している。また、ＢＵＦセル１ｄは、基底部上に設けられた第２配線層２０を有する構成となっている。ＢＵＦセル１ｄの基底部の構成は、前述の基本セル１ａの基底部の構成と同様であるので説明を省略する。
ＢＵＦセル１ｄにおける第２配線層２０を説明する。図１３に示すように、ＢＵＦセル１ｄは、第２配線層２０に属した配線２９ａ、配線２９ｂ、配線２９ｃ、配線４２及び配線４３を有している。配線２９ａは、配線１１ｓ及び配線１３ｓを介して、第１トランジスタＰＭＯＳ１のソースＳと第３トランジスタＰＭＯＳ２のソースＳとを接続する。配線２９ｂは、配線１２ｓ及び配線１４ｓを介して、第２トランジスタＮＭＯＳ１のソースＳと第４トランジスタＮＭＯＳ２のソースとを接続する。配線２９ｃは、配線１５を介して第１トランジスタＰＭＯＳ１及び第２トランジスタＮＭＯＳ１のゲート電極３３に接続する。
配線４２は、Ｘ軸方向に延びた配線４２ａ、Ｘ軸方向に延びた配線４２ｂ、及び、配線４２ａと配線４２ｂとを接続するＹ軸方向に延びた配線４２ｃを有している。配線４２ａは、配線１４ｄを介して、第４トランジスタＮＭＯＳ２のドレインＤに接続する。配線４２ｂは、配線１３ｄを介して、第３トランジスタＰＭＯＳ２のドレインＤに接続する。これにより、配線４２は、第３トランジスタＰＭＯＳ２のドレインＤと第４トランジスタＮＭＯＳ２のドレインＤとを接続する。
配線４３は、３本のＸ軸方向に延びた配線４３ａ、４３ｂ及び４３ｃと、配線４３ａ及び配線４３ｂをつなぐＹ軸方向に延びた配線４３ｄと、配線４３ｂ及び配線４３ｃをつなぐＹ軸方向に延びた配線４３ｅと、を含んでいる。配線４３ａは、配線１１ｄを介して第１トランジスタＰＭＯＳ１のドレインＤに接続されている。配線４３ｂは、配線１６を介して、第３トランジスタＰＭＯＳ２及び第４トランジスタＮＭＯＳ２のゲート電極３３に接続されている。配線４３ｃは、配線１２ｄを介して第２トランジスタＮＭＯＳ１のドレインＤに接続されている。これにより、配線４３は、第１トランジスタＰＭＯＳ１のドレインＤと、第２トランジスタＮＭＯＳ１のドレインと、第３及び第４トランジスタのゲート電極３３とを接続する。配線２９ｃは、ＢＵＦセル１ｄの入力端子Ａとなっている。配線４２ｂは、ＢＵＦセル１ｄの出力端子ＹＢとなっている。
このように、ＢＵＦセル１ｄは、第１トランジスタＰＭＯＳ１の一方の拡散層と、第２トランジスタＮＭＯＳ１の一方の拡散層と、第３トランジスタＰＭＯＳ２及び第４トランジスタＮＭＯＳ２のゲート電極３３と、を接続する第２配線層２０に属した配線４３と、第１トランジスタＰＭＯＳ１の他方の拡散層と、第３トランジスタＰＭＯＳ２の他方の拡散層と、を接続する第２配線層２０に属した配線２９ａと、第３トランジスタＰＭＯＳ２の一方の拡散層と、第４トランジスタＮＭＯＳ２の一方の拡散層と、を接続する第２配線層２０に属した配線４２と、第２トランジスタＮＭＯＳ１の他方の拡散層と、第４トランジスタＮＭＯＳ２の他方の拡散層とを接続する第２配線層２０に属した配線２９ｂとを有している。そして、ＢＵＦセル１ｄは、バッファの機能を有している。
（２ＮＡＮＤセル）
次に、２ＮＡＮＤセル１ｅの構成を説明する。半導体装置１の主面３１側に設けられた複数のセルは、２ＮＡＮＤセル１ｅを含んでもよい。
図１４は、実施形態１に係る半導体装置の２ＮＡＮＤセル１ｅを例示した平面図である。図１４には、２ＮＡＮＤセル１ｅに対応する等価回路も示している。図１４に示すように、２ＮＡＮＤセル１ｅを上方（＋Ｚ軸方向側）から見ると、２ＮＡＮＤセル１ｅも、基本セル１ａと同様に、第１レイアウト９１及び第２レイアウト９２を有している。また、２ＮＡＮＤセル１ｅは、基底部上に設けられた第２配線層２０を有する構成となっている。２ＮＡＮＤセル１ｅの基底部の構成は、前述の基本セル１ａの基底部の構成と同様であるので説明を省略する。
２ＮＡＮＤセル１ｅにおける第２配線層２０を説明する。図１４に示すように、２ＮＡＮＤセル１ｅは、第２配線層２０に属した配線４４ａ、配線４４ｂ、配線４４ｃ、配線４５及び配線４６を有している。配線４４ａは、配線１１ｓ及び配線１３ｓを介して、第１トランジスタＰＭＯＳ１のソースＳと第３トランジスタＰＭＯＳ２のソースＳとを接続する。配線４４ｂは、配線１２ｓを介して、第２トランジスタＮＭＯＳ１のソースＳに接続する。配線４４ｃは、配線１５を介して第１トランジスタＰＭＯＳ１及び第２トランジスタＮＭＯＳ１のゲート電極３３に接続する。
配線４５は、Ｘ軸方向に延びた配線４５ａ、Ｘ軸方向に延びた配線４５ｂ、及び、配線４５ａと配線４５ｂとを接続するＹ軸方向に延びた配線４５ｃを有している。配線４５ａは、配線１２ｄを介して、第２トランジスタＮＭＯＳ１のドレインＤに接続する。配線４５ｂは、配線１４ｓを介して、第４トランジスタＮＭＯＳ２のソースＳに接続する。これにより、配線４５は、第２トランジスタＮＭＯＳ１のドレインＤと第４トランジスタＮＭＯＳ２のソースＳとを接続する。
配線４６は、３本のＸ軸方向に延びた配線４６ａ、４６ｂ及び４６ｃと、配線４６ａ及び配線４６ｂをつなぐＹ軸方向に延びた配線４６ｄと、を含んでいる。配線４６ｂは、配線１１ｄ及び配線１３ｄを介して、第１トランジスタＰＭＯＳ１のドレインＤ及び第３トランジスタＰＭＯＳ２のドレインＤに接続されている。配線４６ａは、配線１４ｄを介して、第４トランジスタＮＭＯＳ２のドレインＤに接続されている。配線４６ｄは、配線１６を介して第３及び第４トランジスタのゲート電極３３に接続されている。配線４６ｃ及び配線４４ｃは、２ＮＡＮＤセル１ｅの入力端子Ａ及び入力端子Ｂとなっている。配線４６ｂは、２ＮＡＮＤセル１ｅの出力端子ＹＢとなっている。
このように、２ＮＡＮＤセル１ｅは、第１トランジスタＰＭＯＳ１の一方の拡散層と、第３トランジスタＰＭＯＳ２の一方の拡散層と、第４トランジスタＮＭＯＳ２の一方の拡散層と、を接続する第２配線層に属した配線と、第２トランジスタＮＭＯＳ１の一方の拡散層と、第４トランジスタＮＭＯＳ２の他方の拡散層と、を接続する第２配線層に属した配線４５と、第１トランジスタＰＭＯＳ１の他方の拡散層と、第３トランジスタＰＭＯＳ２の他方の拡散層と、を接続する第２配線層に属した配線４４ａと、を有している。そして、２ＮＡＮＤセル１ｅは、ＮＡＮＤの機能を有している。
（２ＮＯＲセル）
次に、２ＮＯＲセル１ｆの構成を説明する。半導体装置１の主面３１側に設けられた複数のセルは、２ＮＯＲセル１ｆを含んでもよい。
図１５は、実施形態１に係る半導体装置の２ＮＯＲセル１ｆを例示した平面図である。図１５には、２ＮＯＲセル１ｆに対応する等価回路も示している。図１５に示すように、２ＮＯＲセル１ｆを上方（＋Ｚ軸方向側）から見ると、２ＮＯＲセル１ｆも、基本セル１ａと同様に、第１レイアウト９１及び第２レイアウト９２を有している。また、２ＮＯＲセル１ｆは、基底部上に設けられた第２配線層２０を有する構成となっている。２ＮＯＲセル１ｆの基底部の構成は、前述の基本セル１ａの基底部の構成と同様であるので、説明を省略する。
２ＮＯＲセル１ｆにおける第２配線層２０を説明する。図１５に示すように、２ＮＯＲセル１ｆは、第２配線層２０に属した配線４７ａ、配線４７ｂ、配線４７ｃ、配線４８及び配線４９を有している。配線４７ａは、配線１１ｓを介して、第１トランジスタＰＭＯＳ１のソースＳに接続する。配線４７ｂは、配線１２ｓ及び配線１４ｓを介して、第２トランジスタＮＭＯＳ１のソースＳ及び第４トランジスタＮＭＯＳ２のソースＳと接続する。配線４７ｃは、配線１５を介して第１及び第２トランジスタのゲート電極３３に接続する。
配線４８は、Ｘ軸方向に延びた配線４８ａ、Ｘ軸方向に延びた配線４８ｂ、及び、配線４８ａと配線４８ｂとを接続するＹ軸方向に延びた配線４８ｃを有している。配線４８ａは、配線１１ｄを介して、第１トランジスタＰＭＯＳ１のドレインＤと接続する。配線４８ｂは、配線１３ｓを介して、第３トランジスタＰＭＯＳ２のソースＳと接続する。これにより、配線４８は、第１トランジスタＰＭＯＳ１のドレインＤと第３トランジスタＰＭＯＳ２のソースＳとを接続する。
配線４９は、３本のＸ軸方向に延びた配線４９ａ、４９ｂ及び４９ｃと、配線４９ａ及び配線４９ｂをつなぐＹ軸方向に延びた配線４９ｄと、を含んでいる。配線４９ａは、配線１２ｄ及び配線１４ｄを介して第２トランジスタＮＭＯＳ１のドレインＤ及び第４トランジスタＮＭＯＳ２のドレインＤに接続されている。配線４６ｂは、配線１３ｄを介して、第３トランジスタＰＭＯＳ２のドレインＤに接続されている。配線４９ｄは、配線１６を介して第３及び第４トランジスタのゲート電極３３に接続されている。配線４９ｃ及び配線４７ｃは、２ＮＯＲセル１ｆの入力端子Ａ及び入力端子Ｂとなっている。配線４９ｂは、２ＮＯＲセル１ｆの出力端子ＹＢとなっている。
このように、２ＮＯＲセル１ｆは、第１トランジスタＰＭＯＳ１の一方の拡散層と、第３トランジスタＰＭＯＳ２の他方の拡散層と、を接続する第２配線層２０に属した配線４８と、第３トランジスタＰＭＯＳ２の一方の拡散層と、第４トランジスタＮＭＯＳ２の一方の拡散層と、第２トランジスタＮＭＯＳ１の一方の拡散層と、を接続する第２配線層２０に属した配線と、第２トランジスタＮＭＯＳ１の他方の拡散層と、第４トランジスタＮＭＯＳ２の他方の拡散層とを接続する第２配線層２０に属した配線４７ｂと、を有している。そして、２ＮＯＲセル１ｆは、ＮＯＲの機能を有している。
以上説明したように、半導体装置１は、複数のセル、例えば、基本セル１ａ、ＩＮＶセル１ｂ、ＩＮＶｘ２セル１ｃ、ＢＵＦセル１ｄ、２ＮＡＮＤセル１ｅ及び２ＮＯＲセル１ｆのいずれかのセルを有している。場合によっては、これらのセルの少なくとも２種類以上のセルを有している。例えば、第１セルと、第１セルとは第２配線層２０のパターンが異なる第２セルとを有している。第１セル及び第２セルは、ともに、第１レイアウト及び第２レイアウトを有し、同じ構成の基底部を有している。
また、半導体装置１は、基本セル１ａを用いて設計されている。半導体装置１は、設計段階における第２配線層２０のパターンの変更により基本セル１ａが所定の機能を有するように変更された機能セルを含んでいる。
次に、実施形態１の効果を説明する。
基本セル１ａは、第２配線層２０の配線パターンを変更することにより、インバータ、バッファ、ＮＡＮＤ及びＮＯＲのうちの少なくとも１つの機能セルに変更可能である。よって、設計過程で、基本セル１ａを配置するだけで、インバータ、バッファ、ＮＡＮＤ、ＮＯＲ等の機能を実現することができる。
図１６は、実施形態１に係る半導体装置１の基本セル１ａの変更を例示した図である。図１６に示すように、比較例では、インバータ、バッファ、ＮＡＮＤ、ＮＯＲ等の機能セルへの変更を見込んで、予め、インバータ、バッファ、ＮＡＮＤ、ＮＯＲ等の余分な機能セルを作成している。これに対して、実施形態１では、基本セル１ａを配置するだけで、インバータ、バッファ、ＮＡＮＤ、ＮＯＲ等の機能セルに変更することができる。よって、予め変更を見込んで、インバータ、バッファ、ＮＡＮＤ、ＮＯＲ等の余分な機能セルの作成を抑制することができる。よって、余分なセルが占める主面３１上の面積を低減することができる（図６参照）。
また、設計過程で、基本セル１ａの機能を変更する必要が生じた場合でも、第２配線層２０の配線パターンの変更だけで対応することができる。よって、第２配線層２０以上の配線層のマスクパターンの変更だけでよい。比較的高価な第１配線層１０及びビアのマスクパターンを変更することを抑制することができる。これにより、製造コストを低減することができる（図６参照）。
さらに、第１電源ＶＤＤ及び第２電源ＶＳＳに接続する第１配線及び第３配線を、第１配線層１０に形成している。よって、第１電源ＶＤＤ及び第２電源ＶＳＳに接続させる配線を、第２配線層２０以上の配線層に形成することを抑制することができる。よって、第２配線層２０以上の特定の配線層の混雑を緩和することができる。例えば、第２配線層２０には、特に、多数の配線が形成される。したがって、そのような多数の配線が形成される配線層に、第１電源ＶＤＤ及び第２電源ＶＳＳに接続される配線を形成する必要がないので、主面３１の面積に余裕を持たせることができる。
第２レイアウト９２は、第１電源ＶＤＤ及び第２電源ＶＳＳに接続されていない。第２レイアウト９２の第１配線層１０及び第２配線層２０は、電気的に浮いている。よって、貫通電流の発生を抑制し、リーク電流を抑制することができる（図６参照）。
図１７は、半導体装置の入力電圧と流れる電流との関係を例示したグラフであり、横軸は流れる電流を示し、縦軸は入力電圧を示す。図１７に示すように、ＣＭＯＳデバイスに、ハイとロウの中間の電圧を入力すると貫通電流が発生する。ＣＯＭＳは、ＰＭＯＳとＮＭＯＳとを組み合わせたものである。ＰＭＯＳ及びＮＭＯＳは、ともにある電圧で完全にＯＦＦとなるのではなく、中間電位で両方がＯＮ状態となる。このため、電源からグランドへ電流が突き抜けてショート状態となる。このときの電流を貫通電流という。立ち上がりや立下りの遅い入力では、中間電位の入力時間が長いため、貫通電流が発生して誤動作が発生する恐れがある。
これに対して、本実施形態では、第２レイアウト９２は、第１電源ＶＤＤ及び第２電源ＶＳＳに接続されていないので、貫通電流に起因するリーク電流の発生を抑制することができる。
図１８は、実施形態１に係る半導体装置１の基本セル１ａの第１レイアウト９１及び第２レイアウト９２の閾値電圧を例示した図である。図１８に示すように、基本セル１ａの第１レイアウト９１の第１トランジスタＰＭＯＳ１及び第２トランジスタＮＭＯＳ１の閾値電圧は、第２レイアウト９２の第３トランジスタＰＭＯＳ２及び第４トランジスタＮＭＯＳ２の閾値電圧よりも高くてもよい。第１レイアウト９１の第１トランジスタＰＭＯＳ１及び第２トランジスタＮＭＯＳ１は、第１電源ＶＤＤ及び第２電源ＶＳＳに接続されている。よって、貫通電流の発生の恐れがあるので、閾値電圧を高くされている。
一方、第２レイアウト９２の第３トランジスタＰＭＯＳ２及び第４トランジスタＮＭＯＳ２は、第１電源ＶＤＤ及び第２電源ＶＳＳに接続されていない。よって、貫通電流の発生を抑制することができるので、閾値電圧を低くすることができる。これにより、第３トランジスタＰＭＯＳ２及び第４トランジスタＮＭＯＳ２の動作速度を速くすることができる。
また、トランジスタの閾値電圧をコントロールすることにより、閾値電圧が高い若しくは低いセルが提供されている場合において、例えば、閾値電圧が高いセルは動作速度が遅いがリーク電流は少ない。一方、閾値電圧が低い方のセルは動作速度が速いがリーク電流は多い。したがって、高い閾値電圧と低い閾値電圧の基本セル及び機能セルを、半導体装置１における動作速度が速い領域及び遅い領域に合わせて配置することができる。また、第１レイアウト９１及び第２レイアウトごとに合わせて配置することができる。これにより、半導体装置１全体のリーク電流を抑制し、動作速度を向上させることができる。
（実施形態２）
次に、実施形態２を説明する。図１９は、実施形態２に係る半導体装置の基本セル２ａを例示した平面図である。図２０は、実施形態２に係る半導体装置の基本セル２ａにおける基底部を例示した平面図であり、基本セル２ａの第２配線層２０を除いた図を示す。
図１９及び図２０に示すように、半導体装置２は、主面３１を有する半導体基板３０と、半導体基板３０の主面３１側に積層され、複数の配線を含むようにパターニングされた第１配線層１０と、主面３１側に第１配線層１０を介して積層され、複数の配線を含むようにパターニングされた第２配線層２０と、を備えている。半導体基板３０の主面３１側には、第１配線層１０に属する配線及び第２配線層２０に属する配線を含む複数のセルが設けられている。
まず、実施形態２の基本セル２aの構成を説明する。基本セル２ａも、実施形態１の基本セル１ａと同様に、半導体基板３０の主面３１側に設けられ所定のパターンを有する第１配線層１０と、第１配線層上に設けられ所定のパターンを有する第２配線層２０と、を含んでいる。実施形態２の基本セル２ａは、８つのトランジスタを有するセルであり、第２配線層２０の配線パターンを変更することにより、ＩＮＶｘ２セル、ＩＮＶｘ４セル、ＢＵＦｘ２セル、２ＮＡＮＤｘ２セル、２ＮＯＲｘ２セル等のうちのいずれかの機能セルに変更することができる。
（基本セル：基底部）
図１９及び図２０に示すように、基本セル２aを上方（＋Ｚ軸方向側）から見ると、基本セル２aは、第１レイアウト９１及び第２レイアウト９２を有している。第１レイアウト９１と第２レイアウト９２とはＸ軸方向に並んで配置されている。第２レイアウト９２は、第１レイアウト９１の＋Ｘ軸方向側に配置されている。基本セル２ａは、半導体基板３０及び第１配線層１０を含む基底部（図２０の構成）と、基底部上に設けられた第２配線層２０を有する構成となっている。
第１レイアウト９１は、一方の拡散層を共通とする２つの第１導電型の第１トランジスタＰＭＯＳ１と、一方の拡散層を共通とする２つの第２導電型の第２トランジスタＮＭＯＳ１と、を含んでいる。第１トランジスタＰＭＯＳ１は、例えば、Ｐ型ＭＯＳトランジスタである。各第１トランジスタＰＭＯＳ１は、ドレインＤを共通としている。第２トランジスタＮＭＯＳ１は、例えば、Ｎ型ＭＯＳトランジスタである。各第２トランジスタＮＭＯＳ１は、ドレインＤを共通としている。なお、図１９及び図２０では、図が煩雑にならないように、いくつかの構成にのみ符号を付している。
第１レイアウト９１において、ドレインを共通とした２つの第１トランジスタＰＭＯＳ１と、ドレインを共通とした２つの第２トランジスタＮＭＯＳ１とは、Ｙ軸方向に並んで配置されている。２つの第１トランジスタＰＭＯＳ１は、２つの第２トランジスタＮＭＯＳ１の＋Ｙ軸方向側に配置されている。
具体的には、第１レイアウト９１は、Ｙ軸方向において、＋Ｙ軸方向側の部分及び−Ｙ軸方向側の部分に区分されている。Ｐ型の半導体基板３０における＋Ｙ軸方向側の部分には、Ｎ型ウェル３２が形成されている。
２本のゲート電極３３は、Ｎ型ウェル３２上及びＰ型の半導体基板３０上において、Ｙ軸方向に延在し、Ｘ軸方向に間隔を空けて並んで配置されている。また、複数のダミー電極３４は、Ｎ型ウェル３２上及びＰ型の半導体基板３０上において、Ｙ軸方向に延在するように形成されている。ゲート電極３３及びダミー電極３４は、Ｘ軸方向に間隔を空けて並んで形成されている。ゲート電極３３及びダミー電極３４と、Ｎ型ウェル３２及びＰ型半導体基板３０との間には絶縁膜３５が形成されている（図１０参照）。
Ｐ型の拡散層３６ｐは、ゲート電極３３の両側におけるＮ型ウェル３２に形成されている。ゲート電極３３で覆われたＮ型ウェル３２は、Ｐ型の拡散層３６ｐで挟まれている。ゲート電極３３で覆われたＮ型ウェル３２は、Ｐ型のチャネル層として機能する。よって、第１レイアウト９１の＋Ｙ軸方向側には２つの第１トランジスタＰＭＯＳ１が形成される。２本のゲート電極３３で挟まれたＰ型拡散層３６ｐは２つの第１トランジスタＰＭＯＳ１に共通するドレインＤであり、ゲート電極３３を挟んでドレインＤの反対側のＰ型拡散層３６ｐは各第１トランジスタＰＭＯＳ１のソースＳである。
Ｎ型の拡散層３６ｎは、ゲート電極３３の両側におけるＰ型半導体基板３０に形成されている。ゲート電極３３で覆われたＰ型半導体基板３０は、Ｎ型の拡散層３６ｎで挟まれている。ゲート電極３３で覆われたＰ型半導体基板３０は、Ｎ型のチャネル層として機能する。よって、第１レイアウト９１の−Ｙ軸方向側には２つの第２トランジスタＮＭＯＳ１が形成される。２本のゲート電極３３で挟まれたＮ型拡散層３６ｎは２つの第２トランジスタＮＭＯＳ１に共通するドレインＤであり、ゲート電極３３を挟んでドレインＤの反対側のＮ型拡散層３６ｎは各第２トランジスタＮＭＯＳ１のソースＳである。
各第１トランジスタＰＭＯＳ１の各ソースＳにはコンタクトを介して配線１１ｓが接続されている。配線１１ｓ（第１配線）は、各第１トランジスタＰＭＯＳ１の各他方の拡散層（例えば、ソースＳ）を第１電源ＶＤＤに接続する。第１トランジスタＰＭＯＳ１のドレインＤにはコンタクトを介して配線１１ｄ（第２配線）が接続されている。なお、第１電源ＶＤＤには、第１配線として、配線１１ｄが接続されてもよい。配線１１ｓ及び配線１１ｄは、例えば、Ｙ軸方向に延在している。
各第２トランジスタＮＭＯＳ１の各ソースＳにはコンタクトを介して配線１２ｓが接続されている。配線１２ｓ（第３配線）は、各第２トランジスタＮＭＯＳ１の各他方の拡散層（例えば、ソースＳ）を第２電源ＶＳＳに接続する。第２トランジスタＮＭＯＳ１のドレインＤにはコンタクトを介して配線１２ｄ（第４配線）が接続されている。なお、第２電源ＶＳＳには、第３配線として、配線１２ｄが接続されてもよい。配線１２ｓ及び配線１２ｄは、例えば、Ｙ軸方向に延在している。
Ｎ型ウェル３２の−Ｙ軸方向側の辺部において、配線１５（第５配線）はコンタクトを介して２つの第１トランジスタＰＭＯＳ１及び２つの第２トランジスタＮＭＯＳ１のゲート電極３３に接続されている。よって、配線１５は、Ｙ軸方向における第１トランジスタＰＭＯＳ１及び第２トランジスタＮＭＯＳ１の間に配置されている。配線１５は、例えば、Ｘ軸方向に延在している。
このように、第１レイアウト９１は、配線１１ｄ、２本の配線１１ｓ、配線１２ｄ、２本の配線１２ｓ及び配線１５を含んでいる。配線１１ｄ、２本の配線１１ｓ、配線１２ｄ、２本の配線１２ｓ及び配線１５は、第１配線層１０に属し、第１配線層１０のパターニングによって形成される。
第２レイアウト９２は、一方の拡散層を共通とする２つの第１導電型の第３トランジスタＰＭＯＳ２と、一方の拡散層を共通とする２つの第２導電型の第４トランジスタＮＭＯＳ２を含んでいる。第３トランジスタＰＭＯＳ２は、例えば、Ｐ型ＭＯＳトランジスタである。各第３トランジスタＰＭＯＳ２は、ドレインＤを共通としている。第４トランジスタＮＭＯＳ２は、例えば、Ｎ型ＭＯＳトランジスタである。各第４トランジスタＮＭＯＳ１は、ドレインＤを共通としている。
第２レイアウト９２において、ドレインを共通とした２つの第３トランジスタＰＭＯＳ２と、ドレインを共通とした２つの第４トランジスタＮＭＯＳ２とは、Ｙ軸方向に並んで配置されている。２つの第３トランジスタＰＭＯＳ２は、２つの第４トランジスタＮＭＯＳ２の＋Ｙ軸方向側に配置されている。
具体的には、第２レイアウト９２は、Ｙ軸方向において、＋Ｙ軸方向側の部分及び−Ｙ軸方向側の部分に区分されている。Ｐ型の半導体基板３０における＋Ｙ軸方向側の部分には、Ｎ型ウェル３２が形成されている。
２本のゲート電極３３は、Ｎ型ウェル３２上及びＰ型の半導体基板３０上において、Ｙ軸方向に延在し、Ｘ軸方向に間隔を空けて並んで配置されている。また、複数のダミー電極３４は、Ｎ型ウェル３２上及びＰ型の半導体基板３０上において、Ｙ軸方向に延在するように形成されている。ゲート電極３３及びダミー電極３４は、Ｘ軸方向に間隔を空けて並んで形成されている。ゲート電極３３及びダミー電極３４と、Ｎ型ウェル３２及びＰ型半導体基板３０との間には絶縁膜３５が形成されている（図１０参照）。
Ｐ型の拡散層３６ｐは、ゲート電極３３の両側におけるＮ型ウェル３２に形成されている。ゲート電極３３で覆われたＮ型ウェル３２は、Ｐ型の拡散層３６ｐで挟まれている。ゲート電極３３で覆われたＮ型ウェル３２は、Ｐ型のチャネル層として機能する。よって、第２レイアウト９２の＋Ｙ軸方向側には２つの第３トランジスタＰＭＯＳ２が形成される。２本のゲート電極３３で挟まれたＰ型拡散層３６ｐは２つの第３トランジスタＰＭＯＳ２に共通するドレインＤであり、ゲート電極３３を挟んでドレインＤの反対側のＰ型拡散層３６ｐは各第３トランジスタＰＭＯＳ２のソースＳである。
Ｎ型の拡散層３６ｎは、ゲート電極３３の両側におけるＰ型半導体基板３０に形成されている。よって、ゲート電極３３で覆われたＰ型半導体基板３０は、Ｎ型の拡散層３６ｎで挟まれている。ゲート電極３３で覆われたＰ型半導体基板３０は、Ｎ型のチャネル層として機能する。よって、第２レイアウト９２の−Ｙ軸方向側には２つの第４トランジスタＮＭＯＳ２が形成される。２本のゲート電極３３で挟まれたＮ型拡散層３６ｎは２つの第４トランジスタＮＭＯＳ２に共通するドレインＤであり、ゲート電極３３を挟んでドレインＤの反対側のＮ型拡散層３６ｎは各第４トランジスタＮＭＯＳ２のソースＳである。
各第３トランジスタＰＭＯＳ２の各ソースＳを、コンタクトを介して配線１３ｓ（第６配線）が接続している。よって、配線１３ｓは、各第３トランジスタＰＭＯＳ２の各他方の拡散層（例えば、ソースＳ）を相互に接続する。第３トランジスタＰＭＯＳ２のドレインＤにはコンタクトを介して配線１３ｄ（第７配線）が接続されている。配線１３ｄ及び配線１３ｓは、例えば、Ｘ軸方向に延在している。
各第４トランジスタＮＭＯＳ２の各ソースＳを、コンタクトを介して配線１４ｓ（第８配線）が接続している。よって、配線１４ｓは、各第４トランジスタＮＭＯＳ２の各他方の拡散層（例えば、ソースＳ）を相互に接続する。第４トランジスタＮＭＯＳ２のドレインＤにはコンタクトを介して配線１４ｄ（第９配線）が接続されている。配線１４ｄ及び配線１４ｓは、例えば、Ｘ軸方向に延在している。
Ｎ型ウェル３２の−Ｙ軸方向側の辺部において、配線１６（第１０配線）はコンタクトを介して２つの第３トランジスタＰＭＯＳ２及び２つの第４トランジスタＮＭＯＳ２に共通なゲート電極３３に接続されている。配線１６は、例えば、Ｘ軸方向に延在している。
このように、第２レイアウト９２は、配線１３ｄ、配線１３ｓ、配線１４ｄ、配線１４ｓ及び配線１６を含んでいる。配線１３ｄ、配線１３ｓ、配線１４ｄ、配線１４ｓ及び配線１６は、第１配線層１０に属し、第１配線層１０のパターニングによって形成される。配線１３ｓ（第６配線）、配線１３ｄ（第７配線）、配線１４ｓ（第８配線）及び配線１４ｄ（第９配線）は、電気的に浮いている。すなわち、配線１３ｓ（第６配線）、配線１３ｄ（第７配線）、配線１４ｓ（第４配線）及び配線１４ｄ（第９配線）は、第１電源ＶＤＤ及び第２電源ＶＳＳに接続されていない状態となっている。
（基本セル：第２配線層）
次に、基本セル２ａにおける第２配線層２０を説明する。図１９に示すように、基本セル２ａの第１レイアウト９１は、第２配線層２０に属した配線２１と配線２２とを有している。配線２１は、配線１１ｄ及び配線１１ｓを介して、第１トランジスタＰＭＯＳ１のソースＳとドレインＤとを接続する。配線２２は、配線１２ｄ及び配線１２ｓを介して、第２トランジスタＮＭＯＳ１のソースＳとドレインＤとを接続する。このように、第１レイアウト９１は、第１トランジスタＰＭＯＳ１における一方の拡散層と、他方の拡散層とを接続する配線２１と、第２トランジスタＮＭＯＳ１における一方の拡散層と他方の拡散層とを接続する配線２２と、を有している。
また、配線２２は、配線１５を介して、第１トランジスタＰＭＯＳ１及び第２トランジスタＮＭＯＳ１のゲート電極３３にも接続する。
具体的には、配線２１は、２本のＸ軸方向に延びた配線２１ａ及び２１ｂと、配線２１ａ及び２１ｂをつなぐＹ軸方向に延びた配線２１ｃを含んでいる。配線２１ａは、ビアを介して第１配線層１０の配線１１ｓに接続されている。配線２１ｂは、ビアを介して第１配線層１０の配線１１ｄに接続されている。これにより、配線２１は、第１トランジスタＰＭＯＳ１のソースＳとドレインＤとを接続する。
配線２２は、３本のＸ軸方向に延びた配線２２ａ、２２ｂ及び２２ｃと、配線２２ａ及び２２ｂをつなぐＹ軸方向に延びた配線２２ｄと、配線２２ｂ及び２２ｃをつなぐＹ軸方向に延びた配線２２ｅと、を含んでいる。配線２２ａは、ビアを介して第１配線層１０の配線１２ｓに接続されている。配線２２ｂは、ビアを介して第１配線層１０の配線１２ｄに接続されている。これにより、配線２２は、第２トランジスタＮＭＯＳ１のソースＳとドレインＤとを接続する。また、配線２２ｃは、ビアを介して第１配線層１０の配線１５に接続されている。これにより、配線２２は、第２トランジスタＮＭＯＳ１のソースＳとドレインＤとに、第１トランジスタＰＭＯＳ１及び第２トランジスタＮＭＯＳ１のゲート電極３３を接続させる。
第２レイアウト９２は、第２配線層２０に属した配線２３と配線２４とを有している。具体的には、配線２３は、２本のＸ軸方向に延びた配線２３ａ及び２３ｂを含んでいる。配線２３ａは、ビアを介して第１配線層１０の配線１３ｓに接続されている。配線２３ｂは、ビアを介して第１配線層１０の配線１３ｄに接続されている。
配線２４は、３本のＸ軸方向に延びた配線２４ａ、２４ｂ及び２４ｃを含んでいる。配線２４ａは、ビアを介して第１配線層１０の配線１４ｓに接続されている。配線２４ｂは、ビアを介して第１配線層１０の配線１４ｄに接続されている。配線２４ｃは、ビアを介して第１配線層１０の配線１６に接続されている。
このように、基本セル２ａは、第６配線に接続した第２配線層２０に属するＸ軸方向に延在した配線と、第７配線に接続した第２配線層２０に属するＸ軸方向に延在した配線と、第８配線に接続した第２配線層２０に属するＸ軸方向に延在した配線と、第９配線に接続した第２配線層２０に属するＸ軸方向に延在した配線と、第１０配線に接続した第２配線層２０に属するＸ軸方向に延在した配線と、を有している。設計段階において、基本セル２ａの第２配線層２０のパターンを変更することにより、機能セルに変更することができる。
（ＩＮＶｘ２セル）
次に、ＩＮＶｘ２（インバータｘ２）セル２ｂの構成を説明する。半導体装置２の主面３１側には、第１配線層１０に属する配線及び第２配線層２０に属する配線を含む複数のセルが設けられている。複数のセルは、機能セルを含んでもよく、例えば、ＩＮＶｘ２セル２ｂを含んでもよい。
図２１は、実施形態２に係る半導体装置のＩＮＶｘ２セル２ｂを例示した平面図である。図２１には、ＩＮＶｘ２セル２ｂに対応する等価回路も示している。図２１に示すように、ＩＮＶｘ２セル２ｂを上方（＋Ｚ軸方向側）から見ると、ＩＮＶｘ２セル２ｂも、基本セル２ａと同様に、第１レイアウト９１及び第２レイアウト９２を有している。第１レイアウト９１と第２レイアウト９２とはＸ軸方向に並んで配置されている。ＩＮＶｘ２セル２ｂは、半導体基板３０及び第１配線層１０を含む基底部（図２０の構成）と、基底部上に設けられた第２配線層２０を有する構成となっている。ここで、ＩＮＶｘ２セル２ｂの基底部の構成は、前述の基本セル２ａの基底部の構成と同様であるので、説明を省略する。
ＩＮＶｘ２セル２ｂにおける第２配線層２０を説明する。図２１に示すように、ＩＮＶｘ２セル２ｂは、第２配線層２０に属した配線２５、配線２６及び配線２７を有している。配線２５は、配線１１ｄ及び配線１１ｓを介して、第１トランジスタＰＭＯＳ１のソースＳとドレインＤとを接続する。また、配線２５は、配線１３ｓを介して、第３トランジスタＰＭＯＳ２のソースＳと接続する。
配線２６は、配線１２ｄ及び配線１２ｓを介して、第２トランジスタＮＭＯＳ１のソースＳとドレインＤとを接続する。また、配線２６は、配線１５を介してゲート電極３３にも接続する。さらに、配線２６は、配線１４ｓを介して、第４トランジスタＮＭＯＳ２のソースＳに接続する。配線２７は、配線１３ｄ及び配線１４ｄを介して、第３トランジスタＰＭＯＳ２のドレインと第４トランジスタＮＭＯＳ２のドレインとを接続する。
このように、ＩＮＶｘ２セル２ｂは、第１トランジスタＰＭＯＳ１の一方の拡散層及び他方の拡散層と、第３トランジスタＰＭＯＳ２の他方の拡散層と、を接続する第２配線層２０に属した配線２５と、第２トランジスタＮＭＯＳ１における一方の拡散層及び他方の拡散層と、第４トランジスタＮＭＯＳ２の他方の拡散層と、第１トランジスタＰＭＯＳ１及び第２トランジスタＮＭＯＳ１のゲート電極３３と、を接続する第２配線層２０に属した配線２６と、第３トランジスタＰＭＯＳ２の一方の拡散層と、第４トランジスタＮＭＯＳ２の一方の拡散層と、を接続する第２配線層２０に属した配線と、を有している。そして、ＩＮＶｘ２セル２ｂは、駆動能力が２倍のインバータの機能を有している。
具体的には、配線２５は、２本のＸ軸方向に延びた配線２５ａ及び２５ｂと、配線２５ａ及び２５ｂをつなぐＹ軸方向に延びた配線２５ｃを含んでいる。配線２５ａは、ビアを介して第１配線層１０の配線１１ｓ及び配線１３ｓに接続されている。配線２５ｂは、ビアを介して第１配線層１０の配線１１ｄに接続されている。これにより、配線２５は、第１トランジスタＰＭＯＳ１のソースＳ及びドレインＤ並びに第３トランジスタＰＭＯＳ２のソースを接続する。
配線２６は、３本のＸ軸方向に延びた配線２６ａ、２６ｂ及び２６ｃと、配線２６ａ及び２６ｂをつなぐＹ軸方向に延びた配線２６ｄと、配線２６ｂ及び２６ｃをつなぐＹ軸方向に延びた配線２６ｅと、を含んでいる。配線２６ａは、ビアを介して第１配線層１０の配線１２ｓ及び配線１４ｓに接続されている。配線２６ｂは、ビアを介して第１配線層１０の配線１２ｄに接続されている。配線２６ｃは、ビアを介して第１配線層１０の配線１５に接続されている。これにより、配線２６は、第２トランジスタＮＭＯＳ１のソースＳとドレインＤとを接続する。また、配線２６は、第２トランジスタＮＭＯＳ１のソースＳとドレインＤとに、第４トランジスタＮＭＯＳ２のソースＳと、第１トランジスタＰＭＯＳ１及び第２トランジスタＮＭＯＳ１のゲート電極３３と、を接続させる。
配線２７は、３本のＸ軸方向に延びた配線２７ａ、２７ｂ及び２７ｃ、並びに、Ｙ軸方向に延びた配線２７ｄを含んでいる。配線２７ａは、ビアを介して第１配線層１０の配線１４ｄに接続されている。配線２７ｂは、ビアを介して第１配線層１０の配線１３ｄに接続されている。これにより、配線２７は、第３トランジスタＰＭＯＳ２のドレインＤと第４トランジスタＮＭＯＳ２のドレインＤとを接続する。配線２７ｃは、ビアを介して配線１６に接続されている。
配線２７ｃは、ＩＮＶｘ２セル２ｂの入力端子Ａとなっている。配線２７ｂは、ＩＮＶｘ２セル２ｂの出力端子ＹＢとなっている。
（ＩＮＶｘ４セル）
次に、ＩＮＶｘ４（インバータｘ４）セル２ｃの構成を説明する。半導体装置２の主面３１側には、複数のセルが設けられている。複数のセルは、ＩＮＶｘ４セル２ｃを含んでもよい。ｘ４とは駆動能力が４倍のインバータを含むことを意味する。
図２２は、実施形態２に係る半導体装置のＩＮＶｘ４セル２ｃを例示した平面図である。図２２には、ＩＮＶｘ４セル２ｃに対応する等価回路も示している。図２２に示すように、ＩＮＶｘ４セル２ｃを上方（＋Ｚ軸方向側）から見ると、ＩＮＶｘ４セル２ｃも、基本セル２ａと同様に、第１レイアウト９１及び第２レイアウト９２を有している。また、ＩＮＶｘ４セル２ｃは、基底部上に設けられた第２配線層２０を有する構成となっている。ここで、ＩＮＶｘ４セル２ｃの基底部の構成は、前述の基本セル２ａの基底部の構成と同様であるので説明を省略する。
ＩＮＶｘ４セル２ｃにおける第２配線層２０を説明する。図２２に示すように、ＩＮＶｘ４セル２ｃは、第２配線層２０に属した配線２８ａ、配線２８ｂ、配線２８ｃ及び配線４１を有している。配線２８ａは、配線１１ｓ及び配線１３ｓを介して、第１トランジスタＰＭＯＳ１のソースＳと第３トランジスタＰＭＯＳ２のソースＳとを接続する。配線２８ｂは、配線１２ｓ及び配線１４ｓを介して、第２トランジスタＮＭＯＳ１のソースＳと第４トランジスタＮＭＯＳ２のソースＳとを接続する。配線２８ｃは、配線１５及び配線１６を介して第１トランジスタＰＭＯＳ１及び第２トランジスタＮＭＯＳ１のゲート電極３３を接続する。
配線４１は、Ｘ軸方向に延びた配線４１ａ、Ｘ軸方向に延びた配線４１ｂ、及び、配線４１ａと配線４１ｂとを接続するＹ軸方向に延びた配線４１ｃを有している。配線４１ａは、配線１２ｄ及び配線１４ｄを介して、第２トランジスタＮＭＯＳ１のドレインＤと、第４トランジスタＮＭＯＳ２のドレインＤとを接続する。配線４１ｂは、配線１１ｄ及び配線１３ｄを介して、第１トランジスタＰＭＯＳ１のドレインＤと、第３トランジスタＰＭＯＳ２のドレインＤとを接続する。これにより、配線４１は、第１〜第４トランジスタのドレインＤを接続する。配線２８ｃは、ＩＮＶｘ４セル２ｃの入力端子Ａとなっている。配線４１ｂは、ＩＮＶｘ４セル２ｃの出力端子ＹＢとなっている。
このように、ＩＮＶｘ４セル２ｃは、第１トランジスタＰＭＯＳ１の一方の拡散層と、第２トランジスタＮＭＯＳ１の一方の拡散層と、第３トランジスタＰＭＯＳ２の一方の拡散層と、第４トランジスタＮＭＯＳ２の一方の拡散層と、を接続する第２配線層１０に属した配線４１と、第１トランジスタＰＭＯＳ１の他方の拡散層と、第３トランジスタＰＭＯＳ２の他方の拡散層と、を接続する第２配線層１０に属した配線２８ａと、第２トランジスタＮＭＯＳ１の他方の拡散層と、第４トランジスタＮＭＯＳ２の他方の拡散層と、を接続する第２配線層１０に属した配線２８ｂと、第１トランジスタＰＭＯＳ１及び第２トランジスタＮＭＯＳ１のゲート電極３３と、第３トランジスタＰＭＯＳ２及び第４トランジスタＮＭＯＳ２のゲート電極３３と、を接続する第２配線層１０に属した配線２８ｃとを有している。そして、ＩＮＶｘ４セル２ｃは、駆動能力が４倍のインバータの機能を有している。
（ＢＵＦｘ２セル）
次に、ＢＵＦｘ２（バッファｘ２）セル２ｄの構成を説明する。半導体装置２の主面３１側に設けられた複数のセルは、バッファｘ２セル２ｄを含んでもよい。
図２３は、実施形態２に係る半導体装置のＢＵＦｘ２セル２ｄを例示した平面図である。図２３には、ＢＵＦｘ２セル２ｄに対応する等価回路も示している。図２３に示すように、ＢＵＦｘ２セル２ｄを上方（＋Ｚ軸方向側）から見ると、ＢＵＦｘ２セル２ｄも、基本セル２ａと同様に、第１レイアウト９１及び第２レイアウト９２を有している。また、ＢＵＦｘ２セル２ｄは、基底部上に設けられた第２配線層２０を有する構成となっている。ＢＵＦｘ２セル２ｄの基底部の構成は、前述の基本セル２ａの基底部の構成と同様であるので説明を省略する。
ＢＵＦｘ２セル２ｄにおける第２配線層２０を説明する。図２３に示すように、ＢＵＦｘ２セル２ｄは、第２配線層２０に属した配線２９ａ、配線２９ｂ、配線２９ｃ、配線４２及び配線４３を有している。配線２９ａは、配線１１ｓ及び配線１３ｓを介して、第１トランジスタＰＭＯＳ１のソースＳと第３トランジスタＰＭＯＳ２のソースＳとを接続する。配線２９ｂは、配線１２ｓ及び配線１４ｓを介して、第２トランジスタＮＭＯＳ１のソースＳと第４トランジスタＮＭＯＳ２のソースＳとを接続する。配線２９ｃは、配線１５を介して第１トランジスタＰＭＯＳ１及び第２トランジスタＮＭＯＳ１のゲート電極３３に接続する。
配線４２は、Ｘ軸方向に延びた配線４２ａ、Ｘ軸方向に延びた配線４２ｂ、及び、配線４２ａと配線４２ｂとを接続するＹ軸方向に延びた配線４２ｃを有している。配線４２ａは、配線１４ｄを介して、第４トランジスタＮＭＯＳ２のドレインＤと接続する。配線４２ｂは、配線１３ｄを介して、第３トランジスタＰＭＯＳ２のドレインＤと接続する。これにより、配線４２は、第３トランジスタＰＭＯＳ２のドレインＤと第４トランジスタＮＭＯＳ２のドレインＤとを接続する。
配線４３は、３本のＸ軸方向に延びた配線４３ａ、４３ｂ及び４３ｃと、配線４３ａ及び配線４３ｂをつなぐＹ軸方向に延びた配線４３ｄと、配線４３ｂ及び配線４３ｃをつなぐＹ軸方向に延びた配線４３ｅと、を含んでいる。配線４３ａは、配線１１ｄを介して第１トランジスタＰＭＯＳ１のドレインＤに接続されている。配線４３ｂは、配線１６を介して、第３トランジスタＰＭＯＳ２及び第４トランジスタＮＭＯＳ２のゲート電極３３に接続されている。配線４３ｃは、配線１２ｄを介して第２トランジスタＮＭＯＳ１のドレインＤに接続されている。これにより、配線４３は、第１トランジスタＰＭＯＳ１のドレインＤと、第２トランジスタＮＭＯＳ１のドレインと、第３及び第４トランジスタのゲート電極３３とを接続する。配線２９ｃは、ＢＵＦｘ２セル２ｄの入力端子Ａとなっている。配線４２ｂは、ＢＵＦｘ２セル２ｄの出力端子Ｙとなっている。
このように、ＢＵＦｘ２セル２ｄは、第１トランジスタＰＭＯＳ１の一方の拡散層と、第２トランジスタＮＭＯＳ１の一方の拡散層と、第３トランジスタＰＭＯＳ２及び第４トランジスタＮＭＯＳ２のゲート電極３３と、を接続する第２配線層２０に属した配線４３と、第１トランジスタＰＭＯＳ１の他方の拡散層と、第３トランジスタＰＭＯＳ２の他方の拡散層と、を接続する第２配線層２０に属した配線２９ａと、第３トランジスタＰＭＯＳ２の一方の拡散層と、第４トランジスタＮＭＯＳ２の一方の拡散層と、を接続する第２配線層２０に属した配線４２と、第２トランジスタＮＭＯＳ１の他方の拡散層と、第４トランジスタＮＭＯＳ２の他方の拡散層と、を接続する第２配線層２０に属した配線２９ｂと、を有している。そして、ＢＵＦｘ２セル２ｄは、駆動能力が２倍のバッファの機能を有している。
（２ＮＡＮＤｘ２セル）
次に、２ＮＡＮＤｘ２セル２ｅの構成を説明する。半導体装置２の主面３１側に設けられた複数のセルは、２ＮＡＮＤｘ２セル２ｅを含んでもよい。
図２４は、実施形態２に係る半導体装置の２ＮＡＮＤｘ２セル２ｅを例示した平面図である。図２４には、２ＮＡＮＤｘ２セル２ｅに対応する等価回路も示している。図２４に示すように、２ＮＡＮＤｘ２セル２ｅを上方（＋Ｚ軸方向側）から見ると、２ＮＡＮＤｘ２セル２ｅも、基本セル２ａと同様に、第１レイアウト９１及び第２レイアウト９２を有している。また、２ＮＡＮＤｘ２セル２ｅは、基底部上に設けられた第２配線層２０を有する構成となっている。２ＮＡＮＤｘ２セル２ｅの基底部の構成は、前述の基本セル２ａの基底部の構成と同様であるので説明を省略する。
２ＮＡＮＤｘ２セル２ｅにおける第２配線層２０を説明する。図２４に示すように、２ＮＡＮＤｘ２セル２ｅは、第２配線層２０に属した配線４４ａ、配線４４ｂ、配線４４ｃ、配線４５及び配線４６を有している。配線４４ａは、配線１１ｓ及び配線１３ｓを介して、第１トランジスタＰＭＯＳ１のソースＳと第３トランジスタＰＭＯＳ２のソースＳとを接続する。配線４４ｂは、配線１２ｓを介して、第２トランジスタＮＭＯＳ１のソースＳと接続する。配線４４ｃは、配線１５を介して第１トランジスタＰＭＯＳ１のゲート電極３３に接続する。
配線４５は、Ｘ軸方向に延びた配線４５ａ、Ｘ軸方向に延びた配線４５ｂ、及び、配線４５ａと配線４５ｂとを接続するＹ軸方向に延びた配線４５ｃを有している。配線４５ａは、配線１２ｄを介して、第２トランジスタＮＭＯＳ１のドレインＤと接続する。配線４５ｂは、配線１４ｓを介して、第４トランジスタＮＭＯＳ２のソースＳと接続する。これにより、配線４５は、第２トランジスタＮＭＯＳ１のドレインＤと第４トランジスタＮＭＯＳ２のソースＳとを接続する。
配線４６は、３本のＸ軸方向に延びた配線４６ａ、４６ｂ及び４６ｃと、配線４６ａ及び配線４６ｂをつなぐＹ軸方向に延びた配線４３ｄと、を含んでいる。配線４６ｂは、配線１１ｄ及び配線１３ｄを介して第１トランジスタＰＭＯＳ１のドレインＤ及び第３トランジスタＰＭＯＳ２のドレインＤに接続されている。配線４６ａは、配線１４ｄを介して、第４トランジスタＮＭＯＳ２のドレインＤに接続されている。配線４６ｃは、配線１６を介して第３及び第４トランジスタのゲート電極３３に接続されている。配線４６ｃ及び配線４４ｃは、２ＮＡＮＤｘ２セル２ｅの入力端子Ａ及び入力端子Ｂとなっている。配線４６ｂは、２ＮＡＮＤｘ２セル２ｅの出力端子ＹＢとなっている。
このように、２ＮＡＮＤｘ２セル２ｅは、第１トランジスタＰＭＯＳ１の一方の拡散層と、第３トランジスタＰＭＯＳ２の一方の拡散層と、第４トランジスタＮＭＯＳ２の一方の拡散層と、を接続する第２配線層２０に属した配線と、第２トランジスタＮＭＯＳ１の一方の拡散層と、第４トランジスタＮＭＯＳ２の他方の拡散層と、を接続する第２配線層２０に属した配線４５と、第１トランジスタＰＭＯＳ１の他方の拡散層と、第３トランジスタＰＭＯＳ２の他方の拡散層と、を接続する第２配線層２０に属した配線４４ａと、を有している。そして、２ＮＡＮＤｘ２セル２ｅは、駆動能力が２倍のＮＡＮＤの機能を有している。
（２ＮＯＲｘ２セル）
次に、２ＮＯＲセル２ｆの構成を説明する。半導体装置２の主面３１側に設けられた複数のセルは、２ＮＯＲｘ２セル２ｆを含んでもよい。
図２５は、実施形態２に係る半導体装置の２ＮＯＲｘ２セル２ｆを例示した平面図である。図２５には、２ＮＯＲｘ２セル２ｆに対応する等価回路も示している。図２５に示すように、２ＮＯＲｘ２セル２ｆを上方（＋Ｚ軸方向側）から見ると、２ＮＯＲｘ２セル２ｆも、基本セル２ａと同様に、第１レイアウト９１及び第２レイアウト９２を有している。また、２ＮＯＲｘ２セル２ｆは、基底部上に設けられた第２配線層２０を有する構成となっている。２ＮＯＲｘ２セル２ｆの基底部の構成は、前述の基本セル２ａの基底部の構成と同様であるので、説明を省略する。
２ＮＯＲｘ２セル２ｆにおける第２配線層２０を説明する。図２５に示すように、２ＮＯＲｘ２セル２ｆは、第２配線層２０に属した配線４７ａ、配線４７ｂ、配線４７ｃ、配線４８及び配線４９を有している。配線４７ａは、配線１１ｓを介して、第１トランジスタＰＭＯＳ１のソースＳに接続する。配線４７ｂは、配線１２ｓ及び配線１４ｓを介して、第２トランジスタＮＭＯＳ１のソースＳ及び第４トランジスタＮＭＯＳ２のソースＳと接続する。配線４７ｃは、配線１５を介して第１トランジスタＰＭＯＳ１のゲート電極３３に接続する。
配線４８は、Ｘ軸方向に延びた配線４８ａ、Ｘ軸方向に延びた配線４８ｂ、及び、配線４８ａと配線４８ｂとを接続するＹ軸方向に延びた配線４８ｃを有している。配線４８ａは、配線１１ｄを介して、第１トランジスタＰＭＯＳ１のドレインＤと接続する。配線４８ｂは、配線１３ｓを介して、第３トランジスタＰＭＯＳ２のソースＳと接続する。これにより、配線４８は、第１トランジスタＰＭＯＳ１のドレインＤと第３トランジスタＰＭＯＳ２のソースＳとを接続する。
配線４９は、３本のＸ軸方向に延びた配線４９ａ、４９ｂ及び４９ｃと、配線４９ａ及び配線４９ｂをつなぐＹ軸方向に延びた配線４９ｄと、を含んでいる。配線４９ａは、配線１２ｄ及び配線１４ｄを介して第２トランジスタＮＭＯＳ１のドレインＤ及び第４トランジスタＮＭＯＳ２のドレインＤに接続されている。配線４６ｂは、配線１３ｄを介して、第３トランジスタＰＭＯＳ２のドレインＤに接続されている。配線４９ｄは、配線１６を介して第３及び第４トランジスタのゲート電極３３に接続されている。配線４９ｃ及び配線４７ｃは、２ＮＯＲｘ２セル２ｆの入力端子Ａ及び入力端子Ｂとなっている。配線４９ｂは、２ＮＯＲｘ２セル２ｆの出力端子ＹＢとなっている。
このように、２ＮＯＲｘ２セル２ｆは、第１トランジスタＰＭＯＳ１の一方の拡散層と、第３トランジスタＰＭＯＳ２の他方の拡散層と、を接続する第２配線層２０に属した配線４８と、第３トランジスタＰＭＯＳ２の一方の拡散層と、第４トランジスタＮＭＯＳ２の一方の拡散層と、第２トランジスタＮＭＯＳ１の一方の拡散層と、を接続する第２配線層２０に属した配線と、第２トランジスタＮＭＯＳ１の他方の拡散層と、第４トランジスタＮＭＯＳ２の他方の拡散層とを接続する第２配線層２０に属した配線４７ｂと、を有している。そして、２ＮＯＲｘ２セル２ｆは、駆動能力が２倍のＮＯＲの機能を有している。
以上説明したように、半導体装置２は、複数のセル、例えば、基本セル２ａ、ＩＮＶｘ２セル２ｂ、ＩＮＶｘ４セル２ｃ、ＢＵＦｘ２セル２ｄ、２ＮＡＮＤｘ２セル２ｅ及び２ＮＯＲｘ２セル２ｆのいずれかを有している。場合によっては、これらのセルの少なくとも２種類以上のセルを有している。例えば、第１セルと、第１セルとは第２配線層２０のパターンが異なる第２セルとを有している。第１セル及び第２セルは、ともに、第１レイアウト９１及び第２レイアウト９２を有し、同じ構成の基底部を有している。
次に、実施形態２の効果を説明する。
基本セル２ａは、第２配線層２０の配線パターンを変更することにより、ＩＮＶｘ２セル２ｂ、ＩＮＶｘ４セル２ｃ、ＢＵＦｘ２セル２ｄ、２ＮＡＮＤｘ２セル２ｅ及び２ＮＯＲｘ２セル２ｆ等の機能セルに変更することができる。よって、設計過程で、基本セル２ａを配置するだけで、インバータ、バッファ、ＮＡＮＤ、ＮＯＲ等の機能を実現することができる。これ以外の構成及び効果は、実施形態１の記載に含まれている。
（実施形態３）
次に、実施形態３を説明する。図２６は、実施形態３に係る半導体装置の基本セル３ａを例示した平面図である。図２７は、実施形態３に係る半導体装置の基本セル３ａにおける基底部を例示した平面図であり、基本セル３ａの第２配線層を除いた図を示す。
図２６及び図２７に示すように、半導体装置３は、主面３１を有する半導体基板３０と、半導体基板３０の主面３１側に積層され、複数の配線を含むようにパターニングされた第１配線層１０と、主面３１側に第１配線層１０を介して積層され、複数の配線を含むようにパターニングされた第２配線層２０と、を備えている。半導体基板３０の主面３１側には、第１配線層１０に属する配線及び第２配線層２０に属する配線を含む複数のセルが設けられている。
基本セル３ａも、実施形態１の基本セル１ａと同様に、半導体基板３０の主面３１側に設けられ所定のパターンを有する第１配線層１０と、第１配線層上に設けられ所定のパターンを有する第２配線層２０と、を含んでいる。実施形態３の基本セル３ａは、１２個のトランジスタを有するセルであり、第２配線層２０の配線パターンを変更することにより、インバータ、バッファ、ＮＡＮＤ及びＮＯＲ等のうちのいずれかの機能を有する機能セルに変更することができる。
（基本セル：基底部）
図２６及び図２７に示すように、基本セル３aを上方（＋Ｚ軸方向側）から見ると、基本セル３aは、第１レイアウト９１及び第２レイアウト９２を有している。第１レイアウト９１と第２レイアウト９２とはＸ軸方向に並んで配置されている。第２レイアウト９２は、第１レイアウト９１の＋Ｘ軸方向側に配置されている。基本セル３ａは、半導体基板３０及び第１配線層１０を含む基底部（図１７の構成）と、基底部上に設けられた第２配線層２０を有する構成となっている。
第１レイアウト９１は、３つの第１トランジスタＰＭＯＳ１及び３つの第２トランジスタＮＭＯＳ１を含んでいる。第１レイアウト９１は、同じ方向に延在したゲート電極３３を有し、隣り合う第１トランジスタＰＭＯＳ１の一方または他方の拡散層を共通とする３つの第１導電型の第１トランジスタＰＭＯＳ１と、同じ方向に延在したゲート電極３３を有し、隣り合う第２トランジスタＮＭＯＳ１の一方または他方の拡散層を共通とする３つの第２導電型の第２トランジスタＮＭＯＳ１と、を含んでいる。
第１トランジスタＰＭＯＳ１は、例えば、Ｐ型ＭＯＳトランジスタである。各第１トランジスタＰＭＯＳ１は、Ｙ軸方向に延びたゲート電極３３を有している。各第１トランジスタＰＭＯＳ１は、Ｘ軸方向に並んで配置されている。各第１トランジスタＰＭＯＳ１は、隣り合う第１トランジスタＰＭＯＳ１のソースＳまたはドレインＤを共通としている。
第２トランジスタＮＭＯＳ１は、例えば、Ｎ型ＭＯＳトランジスタである。各第２トランジスタＮＭＯＳ１は、Ｙ軸方向に延びたゲート電極３３を有している。各第２トランジスタＮＭＯＳ１は、Ｘ軸方向に並んで配置されている。各第２トランジスタＮＭＯＳ１は、隣り合う第２トランジスタＮＭＯＳ１のソースＳまたはドレインＤを共通としている。なお、図２６及び図２７では、図が煩雑にならないように、いくつかの構成にのみ符号を付している。
第１レイアウト９１において、ソースＳまたはドレインＤを共通とした３つの第１トランジスタＰＭＯＳ１と、ソースＳまたはドレインＤを共通とした３つの第２トランジスタＮＭＯＳ１とは、Ｙ軸方向に並んで配置されている。３つの第１トランジスタＰＭＯＳ１は、３つの第２トランジスタＮＭＯＳ１の＋Ｙ軸方向側に配置されている。
第１レイアウト９１は、Ｙ軸方向において、＋Ｙ軸方向側の部分及び−Ｙ軸方向側の部分に区分されている。Ｐ型の半導体基板３０における＋Ｙ軸方向側の部分には、Ｎ型ウェル３２が形成されている。
３本のゲート電極３３は、Ｎ型ウェル３２上及びＰ型の半導体基板３０上において、Ｙ軸方向に延在し、Ｘ軸方向に間隔を空けて並んで配置されている。また、複数のダミー電極３４は、Ｎ型ウェル３２上及びＰ型の半導体基板３０上において、Ｙ軸方向に延在するように形成されている。ゲート電極３３及びダミー電極３４は、Ｘ軸方向に間隔を空けて並んで形成されている。ゲート電極３３及びダミー電極３４と、Ｎ型ウェル３２及びＰ型半導体基板３０との間には絶縁膜３５が形成されている。
Ｐ型の拡散層３６ｐは、ゲート電極３３の両側におけるＮ型ウェル３２に形成されている。ゲート電極３３で覆われたＮ型ウェル３２は、Ｐ型の拡散層３６ｐで挟まれている。ゲート電極３３で覆われたＮ型ウェル３２は、Ｐ型のチャネル層として機能する。よって、第１レイアウト９１の＋Ｙ軸方向側には３つの第１トランジスタＰＭＯＳ１が形成される。各ゲート電極３３で挟まれたＰ型拡散層３６ｐは隣り合う第１トランジスタＰＭＯＳ１に共通するソースＳまたはドレインＤである。
Ｎ型の拡散層３６ｎは、ゲート電極３３の両側におけるＰ型半導体基板３０に形成されている。ゲート電極３３で覆われたＰ型半導体基板３０は、Ｎ型の拡散層３６ｎで挟まれている。ゲート電極３３で覆われたＰ型半導体基板３０は、Ｎ型のチャネル層として機能する。よって、第１レイアウト９１の−Ｙ軸方向側には３つの第２トランジスタＮＭＯＳ１が形成される。各ゲート電極３３で挟まれたＮ型拡散層３６ｎは隣り合う第２トランジスタＮＭＯＳ１に共通するソースＳまたはドレインＤである。
各第１トランジスタＰＭＯＳ１の各ソースＳにはコンタクトを介して配線１１ｓが接続されている。よって、配線１１ｓ（第１配線）は、各第１トランジスタＰＭＯＳ１の各他方の拡散層（例えば、ソースＳ）を第１電源ＶＤＤに接続する。第１トランジスタＰＭＯＳ１のドレインＤにはコンタクトを介して配線１１ｄ（第２配線）が接続されている。なお、第１電源ＶＤＤには、第１配線として、配線１１ｄが接続されてもよい。配線１１ｓ及び配線１１ｄは、例えば、Ｙ軸方向に延在している。
各第２トランジスタＮＭＯＳ１の各ソースＳにはコンタクトを介して配線１２ｓが接続されている。よって、配線１２ｓ（第３配線）は、各第２トランジスタＮＭＯＳ１の各他方の拡散層（例えば、ソースＳ）を第２電源ＶＳＳに接続する。第２トランジスタＮＭＯＳ１のドレインＤにはコンタクトを介して配線１２ｄ（第４配線）が接続されている。なお、第２電源ＶＳＳには、第４配線として、配線１２ｄが接続されてもよい。配線１２ｓ及び配線１２ｄは、例えば、Ｙ軸方向に延在している。
Ｎ型ウェル３２の−Ｙ軸方向側の辺部において、配線１５（第５配線）はコンタクトを介して３つの第１トランジスタＰＭＯＳ１及び３つの第２トランジスタＮＭＯＳ１のゲート電極３３に接続されている。よって、配線１５は、Ｙ軸方向における第１トランジスタＰＭＯＳ１及び第２トランジスタＮＭＯＳ１の間に配置されている。配線１５は、例えば、Ｘ軸方向に延在している。
このように、第１レイアウト９１は、２本の配線１１ｄ、２本の配線１１ｓ、２本の配線１２ｄ、２本の配線１２ｓ及び配線１５を含んでいる。２本の配線１１ｄ、２本の配線１１ｓ、２本の配線１２ｄ、２本の配線１２ｓ及び配線１５は、第１配線層１０に属し、第１配線層１０のパターニングによって形成される。
第２レイアウト９２は、３つの第３トランジスタＰＭＯＳ２及び３つの第４トランジスタＮＭＯＳ２を含んでいる。第２レイアウト９２は、同じ方向に延在したゲート電極３３を有し、隣り合う第３トランジスタＰＭＯＳ２の一方または他方の拡散層を共通とする３つの第１導電型の第３トランジスタＰＭＯＳ２と、同じ方向に延在したゲート電極３３を有し、隣り合う第４トランジスタＮＭＯＳ２の一方または他方の拡散層を共通とする３つの第２導電型の第４トランジスタＮＭＯＳ２と、を含んでいる。
第３トランジスタＰＭＯＳ２は、例えば、Ｐ型ＭＯＳトランジスタである。各第３トランジスタＰＭＯＳ２は、Ｙ軸方向に延びたゲート電極３３を有している。各第３トランジスタＰＭＯＳ２は、Ｘ軸方向に並んで配置されている。各第３トランジスタＰＭＯＳ２は、隣り合う第３トランジスタＰＭＯＳ２のソースＳまたはドレインＤを共通としている。
第４トランジスタＮＭＯＳ２は、例えば、Ｎ型ＭＯＳトランジスタである。各第４トランジスタＮＭＯＳ２は、Ｙ軸方向に延びたゲート電極３３を有している。各第４トランジスタＮＭＯＳ２は、Ｘ軸方向に並んで配置されている。各第４トランジスタＮＭＯＳ２は、隣り合う第４トランジスタＮＭＯＳ２のソースＳまたはドレインＤを共通としている。
第２レイアウト９２において、ソースＳまたはドレインＤを共通とした３つの第３トランジスタＰＭＯＳ２と、ソースＳまたはドレインＤを共通とした３つの第４トランジスタＮＭＯＳ２とは、Ｙ軸方向に並んで配置されている。３つの第３トランジスタＰＭＯＳ２は、３つの第４トランジスタＮＭＯＳ２の＋Ｙ軸方向側に配置されている。
具体的には、第２レイアウト９２は、Ｙ軸方向において、＋Ｙ軸方向側の部分及び−Ｙ軸方向側の部分に区分されている。Ｐ型の半導体基板３０における＋Ｙ軸方向側の部分には、Ｎ型ウェル３２が形成されている。
３本のゲート電極３３は、Ｎ型ウェル３２上及びＰ型の半導体基板３０上において、Ｙ軸方向に延在し、Ｘ軸方向に間隔を空けて並んで配置されている。また、複数のダミー電極３４は、Ｎ型ウェル３２上及びＰ型の半導体基板３０上において、Ｙ軸方向に延在するように形成されている。ゲート電極３３及びダミー電極３４は、Ｘ軸方向に間隔を空けて並んで形成されている。ゲート電極３３及びダミー電極３４と、Ｎ型ウェル３２及びＰ型半導体基板３０との間には絶縁膜３５が形成されている。
Ｐ型の拡散層３６ｐは、ゲート電極３３の両側におけるＮ型ウェル３２に形成されている。ゲート電極３３で覆われたＮ型ウェル３２は、Ｐ型の拡散層３６ｐで挟まれている。ゲート電極３３で覆われたＮ型ウェル３２は、Ｐ型のチャネル層として機能する。よって、第２レイアウト９２の＋Ｙ軸方向側には３つの第３トランジスタＰＭＯＳ２が形成される。各ゲート電極３３で挟まれたＰ型拡散層３６ｐは隣り合う第３トランジスタＰＭＯＳ２に共通するソースＳまたはドレインＤである。
Ｎ型の拡散層３６ｎは、ゲート電極３３の両側におけるＰ型半導体基板３０に形成されている。よって、ゲート電極３３で覆われたＰ型半導体基板３０は、Ｎ型の拡散層３６ｎで挟まれている。ゲート電極３３で覆われたＰ型半導体基板３０は、Ｎ型のチャネル層として機能する。よって、第２レイアウト９２の−Ｙ軸方向側には３つの第４トランジスタＮＭＯＳ２が形成される。各ゲート電極３３で挟まれたＮ型拡散層３６ｎは隣り合う第４トランジスタＮＭＯＳ２に共通するソースＳまたはドレインＤである。
各第３トランジスタＰＭＯＳ２の各ソースＳを、コンタクトを介して配線１３ｓ（第６配線）が接続している。よって、配線１３ｓは、各第３トランジスタＰＭＯＳ２の各他方の拡散層（例えば、ソースＳ）を相互に接続する。各第３トランジスタＰＭＯＳ２の各ドレインＤを、コンタクトを介して配線１３ｄ（第７配線）が接続している。よって、配線１３ｄは、各第３トランジスタＰＭＯＳ２の各一方の拡散層（例えば、ドレインＤ）を相互に接続する。配線１３ｄ及び配線１３ｓは、例えば、Ｘ軸方向に延在している。
各第４トランジスタＮＭＯＳ２の各ソースＳを、コンタクトを介して配線１４ｓ（第８配線）が接続している。よって、配線１４ｓは、各第４トランジスタＮＭＯＳ２の各他方の拡散層（例えば、ソースＳ）を相互に接続する。各第４トランジスタＮＭＯＳ２の各ドレインＤを、コンタクトを介して配線１４ｄ（第９配線）が接続している。よって、配線１４ｄは、各第３トランジスタＰＭＯＳ２の各一方の拡散層（例えば、ドレインＤ）を相互に接続する。配線１４ｄ及び配線１４ｓは、例えば、Ｘ軸方向に延在している。
Ｎ型ウェル３２の−Ｙ軸方向側の辺部において、配線１６（第１０配線）はコンタクトを介して３つの第３トランジスタＰＭＯＳ２及び３つの第４トランジスタＮＭＯＳ２に共通なゲート電極３３に接続されている。配線１６は、例えば、Ｘ軸方向に延在している。
このように、第２レイアウト９２は、配線１３ｄ、配線１３ｓ、配線１４ｄ、配線１４ｓ及び配線１６を含んでいる。配線１３ｄ、配線１３ｓ、配線１４ｄ、配線１４ｓ及び配線１６は、第１配線層１０に属し、第１配線層１０のパターニングによって形成される。配線１３ｓ、配線１３ｄ、配線１４ｓ及び配線１４ｄは、電気的に浮いている。すなわち、配線１３ｓ、配線１３ｄ、配線１４ｓ及び配線１４ｄは、第１電源ＶＤＤ及び第２電源ＶＳＳに接続されていない状態となっている。
（基本セル：第２配線層）
次に、基本セル３ａにおける第２配線層２０を説明する。図２６に示すように、基本セル３ａの第１レイアウト９１は、第２配線層２０に属した配線２１と配線２２とを有している。配線２１は、配線１１ｄ及び２つの配線１１ｓを介して、第１トランジスタＰＭＯＳ１のソースＳとドレインＤとを接続する。配線２２は、配線１２ｄ及び配線１２ｓを介して、第２トランジスタＮＭＯＳ１のソースＳとドレインＤとを接続する。このように、第１レイアウト９１は、第１トランジスタＰＭＯＳ１における一方の拡散層と、他方の拡散層とを接続する配線２１と、第２トランジスタＮＭＯＳ１における一方の拡散層と他方の拡散層とを接続する配線２２と、を有している。
また、配線２２は、配線１５を介して、第１トランジスタＰＭＯＳ１及び第２トランジスタＮＭＯＳ１のゲート電極３３にも接続する。
第２レイアウト９２は、第２配線層２０に属した配線２３と配線２４とを有している。具体的には、配線２３は、２本のＸ軸方向に延びた配線２３ａ及び２３ｂを含んでいる。配線２３ａは、ビアを介して第１配線層１０の配線１３ｓに接続されている。配線２３ｂは、ビアを介して第１配線層１０の配線１３ｄに接続されている。
配線２４は、３本のＸ軸方向に延びた配線２４ａ、２４ｂ及び２４ｃを含んでいる。配線２４ａは、ビアを介して第１配線層１０の配線１４ｓに接続されている。配線２４ｂは、ビアを介して第１配線層１０の配線１４ｄに接続されている。配線２４ｃは、ビアを介して第１配線層１０の配線１６に接続されている。
本実施形態の半導体装置３においても、基本セル３ａの第２配線層２０の配線パターンを変更することにより、インバータ、バッファ、ＮＡＮＤ、ＮＯＲ等の機能を有する機能セルに変更することができる。これ以外の構成及び効果は、実施形態１及び２の記載に含まれている。
（実施形態４）
次に、実施形態４を説明する。図２８は、実施形態４に係る半導体装置の基本セル４ａを例示した平面図である。図２９は、実施形態４に係る半導体装置の基本セル４ａにおける基底部を例示した平面図であり、基本セル４ａの第２配線層を除いた図を示す。
図２８及び図２９に示すように、基本セル４ａも、実施形態１の基本セル１ａと同様に、半導体基板３０の主面３１側に設けられ所定のパターンを有する第１配線層１０と、第１配線層上に設けられ所定のパターンを有する第２配線層２０と、を含んでいる。半導体装置４の基本セル４ａは、１６個のトランジスタを有するセルであり、第２配線層２０の配線パターンを変更することにより、インバータ、バッファ、ＮＡＮＤ及びＮＯＲ等のうちのいずれかの機能を有する機能セルに変更することができる。
（基本セル：基底部）
図２８及び図２９に示すように、基本セル４aを上方（＋Ｚ軸方向側）から見ると、基本セル４aは、第１レイアウト９１及び第２レイアウト９２を有している。第１レイアウト９１と第２レイアウト９２とはＸ軸方向に並んで配置されている。基本セル４ａは、半導体基板３０及び第１配線層１０を含む基底部と、基底部上に設けられた第２配線層２０を有する構成となっている。
第１レイアウト９１は、一方の拡散層を共通とする２つの第１導電型の第１トランジスタＰＭＯＳ１を含むペアが２つと、一方の拡散層を共通とする２つの第２導電型の第２トランジスタＮＭＯＳ１を含むペアが２つと、を有している。したがって、第１レイアウト９１は、実施形態２の基本セル２ａにおける第１レイアウトをＸ軸方向に２つ並べた構成となっている。
各第１トランジスタＰＭＯＳ１の各ソースＳにはコンタクトを介して配線１１ｓが接続されている。配線１１ｓ（第１配線）は、各第１トランジスタＰＭＯＳ１の各他方の拡散層（例えば、ソースＳ）を第１電源ＶＤＤに接続する。第１トランジスタＰＭＯＳ１のドレインＤにはコンタクトを介して配線１１ｄ（第２配線）が接続されている。配線１１ｓ及び配線１１ｄは、例えば、Ｙ軸方向に延在している。
各第２トランジスタＮＭＯＳ１の各ソースＳにはコンタクトを介して配線１２ｓが接続されている。配線１２ｓ（第３配線）は、各第２トランジスタＮＭＯＳ１の各他方の拡散層（例えば、ソースＳ）を第２電源ＶＳＳに接続する。第２トランジスタＮＭＯＳ１のドレインＤにはコンタクトを介して配線１２ｄ（第４配線）が接続されている。配線１２ｓ及び配線１２ｄは、例えば、Ｙ軸方向に延在している。
第２レイアウト９２は、一方の拡散層を共通とする２つの第１導電型の第３トランジスタＰＭＯＳ２を含むペアが２つと、一方の拡散層を共通とする２つの第２導電型の第４トランジスタＮＭＯＳ２を含むペアが２つと、を有している。したがって、第２レイアウト９２は、実施形態２の基本セル２ａにおける第２レイアウト９２をＸ軸方向に２つ並べた構成となっている。
各第３トランジスタＰＭＯＳ２の各ソースＳを、コンタクトを介して配線１３ｓ（第６配線）が接続している。よって、配線１３ｓは、各第３トランジスタＰＭＯＳ２の各他方の拡散層（例えば、ソースＳ）を相互に接続する。第３トランジスタＰＭＯＳ２のドレインＤにはコンタクトを介して配線１３ｄ（第７配線）が接続されている。配線１３ｄ及び配線１３ｓは、例えば、Ｘ軸方向に延在している。
各第４トランジスタＮＭＯＳ２の各ソースＳを、コンタクトを介して配線１４ｓ（第８配線）が接続している。よって、配線１４ｓは、各第４トランジスタＮＭＯＳ２の各他方の拡散層（例えば、ソースＳ）を相互に接続する。第４トランジスタＮＭＯＳ２のドレインＤにはコンタクトを介して配線１４ｄ（第９配線）が接続されている。配線１４ｄ及び配線１４ｓは、例えば、Ｘ軸方向に延在している。
（基本セル：第２配線層）
次に、基本セル４ａにおける第２配線層２０を説明する。図２８に示すように、基本セル４ａの第１レイアウト９１は、第２配線層２０に属した配線２１と配線２２とを有している。配線２１は、配線１１ｄ及び配線１１ｓを介して、第１トランジスタＰＭＯＳ１のソースＳとドレインＤとを接続する。配線２２は、配線１２ｄ及び２つの配線１２ｓを介して、第２トランジスタＮＭＯＳ１のソースＳとドレインＤとを接続する。このように、第１レイアウト９１は、第１トランジスタＰＭＯＳ１における一方の拡散層と、他方の拡散層とを接続する配線２１と、第２トランジスタＮＭＯＳ１における一方の拡散層と他方の拡散層とを接続する配線２２と、を有している。
また、配線２２は、配線１５を介して、第１トランジスタＰＭＯＳ１及び第２トランジスタＮＭＯＳ１のゲート電極３３にも接続する。
第２レイアウト９２は、第２配線層２０に属した配線２３と配線２４とを有している。配線２３は、２本のＸ軸方向に延びた配線２３ａ及び２３ｂを含んでいる。配線２３ａは、ビアを介して第１配線層１０の配線１３ｓに接続されている。配線２３ｂは、ビアを介して第１配線層１０の配線１３ｄに接続されている。
配線２４は、３本のＸ軸方向に延びた配線２４ａ、２４ｂ及び２４ｃを含んでいる。配線２４ａは、ビアを介して第１配線層１０の配線１４ｓに接続されている。配線２４ｂは、ビアを介して第１配線層１０の配線１４ｄに接続されている。配線２４ｃは、ビアを介して第１配線層１０の配線１６に接続されている。
本実施形態の半導体装置４においても、基本セル４ａの第２配線層２０の配線パターンを変更することにより、インバータ、バッファ、ＮＡＮＤ、ＮＯＲ等の機能を有する機能セルに変更することができる。これ以外の構成及び効果は、実施形態１〜３の記載に含まれている。
（設計フロー）
次に、実施形態１〜４で説明した半導体装置のセルを形成するための設計フローを説明する。図３０は、実施形態１〜４に係る設計フローを例示したフローチャート図である。図３０のステップＳ１１に示すように、ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）及びＲＴＬ（ハードウェハ記述言語）を準備する。そして、ステップＳ１２に示すように、論理合成ツールを準備する。なお、論理合成ツールを準備する際には、標準セルのライブラリを用いてもよい。そして、ステップＳ１３に示すように、ネットリストを生成する。その後、ステップＳ１４に示すように、物理配置配線ツールを準備する。物理配置配線ツールを準備する際には、ＥＣＯセルのライブラリを用いてもよい。ＥＣＯセルのライブラリは、基本セル及び機能セルをライブラリ化したものである。また、標準セルのライブラリを用いてもよい。次に、ステップＳ１５に示すように、基本セルを含むネットリスト及び配置情報を生成する。そして、ステップＳ１６に示すように、マスクパターンを生成する。
次に、実施形態１〜４で説明した半導体装置の基本セルを機能セルへ変更するＥＣＯフローを説明する。図３１は、実施形態１〜４で説明した半導体装置の基本セルを機能セルへ変更するＥＣＯフローを例示したフローチャート図である。図３１のステップＳ２１に示すように、まず、論理変更・論理修正が発生する。この場合には、回路変更点が抽出され、必要な機能セルが抽出される。次に、ステップＳ２２に示すように、物理配置配線ツールを準備する。物理配置配線ツールを準備する際には、ＥＣＯセルのライブラリを用いてもよい。ＥＣＯセルのライブラリを用いて、基本セルから機能セルへの変更を行う。また、各セル間の接続・再配線を行う。なお、物理配置配線ツールを準備する際には、標準セルのライブラリを用いてもよい。次に、ステップＳ２３に示すように、ネットリスト・配置情報を生成する。そして、ステップＳ２４に示すように、マスクパターンを生成する。これにより、各セルを接続する配線が修正されたマスクパターンのデータが形成される。よって、基本セルを機能セルに変更して修正された回路を製造することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。また、下記の事項も、実施形態１〜４に記載の技術思想に含まれる。
（付記１）
主面を有する半導体基板と、
前記半導体基板の主面側に積層され、複数の配線を含むようにパターニングされた第１配線層と
前記主面側に前記第１配線層を介して積層され、複数の配線を含むようにパターニングされた第２配線層と、
を備え、
前記主面側には、前記第１配線層に属する配線及び前記第２配線層に属する配線を含む複数のセルが設けられ、
前記複数のセルは、第１セル、及び、前記第１セルとは前記第２配線層のパターンが異なる第２セルを有し、
前記第１セル及び前記第２セルは、ともに、第１レイアウト及び第２レイアウトを有し、
前記第１レイアウトは、
一方の拡散層を共通とする２つの第１導電型の第１トランジスタと、
一方の拡散層を共通とする２つの第２導電型の第２トランジスタと、
各前記第１トランジスタの各他方の拡散層を第１電源に接続する第１配線と、
各前記第１トランジスタの共通な前記一方の拡散層に接続した第２配線と、
各前記第２トランジスタの各他方の拡散層を第２電源に接続する第３配線と、
各前記第２トランジスタの共通な前記一方の拡散層に接続した第４配線と、
を含み、
前記第２レイアウトは、
一方の拡散層を共通とする２つの第１導電型の第３トランジスタと、
一方の拡散層を共通とする２つの第２導電型の第４トランジスタと、
を含み、
前記第１配線、前記第２配線、前記第３配線及び前記第４配線は、前記第１配線層に属する、
半導体装置。
（付記２）
主面を有する半導体基板と、
前記半導体基板の前記主面側に積層され、複数の配線を含むようにパターニングされた第１配線層と
前記半導体基板の前記主面側に前記第１配線層を介して積層され、複数の配線を含むようにパターニングされた第２配線層と、
を備え、
前記第１配線層に属する配線及び前記第２配線層に属する配線を含む複数のセルは、第１セル、及び、前記第１セルとは前記第２配線層のパターンが異なる第２セルを有し、
前記第１セル及び前記第２セルは、ともに、第１レイアウト及び第２レイアウトを有し、
前記第１レイアウトは、
同じ方向に延在したゲート電極を有し、隣り合うトランジスタの一方または他方の拡散層を共通とする３つの第１導電型の第１トランジスタと、
同じ方向に延在したゲート電極を有し、隣り合うトランジスタの一方または他方の拡散層を共通とする３つの第２導電型の第２トランジスタと、
各前記第１トランジスタの各他方の拡散層を第１電源に接続する第１配線と、
各前記第１トランジスタの各一方の拡散層に接続した第２配線と、
各前記第２トランジスタの各他方の拡散層を第２電源に接続する第３配線と、
各前記第２トランジスタの各一方の拡散層に接続した第４配線と、
を含み、
前記第２レイアウトは、
同じ方向に延在したゲート電極を有し、隣り合うトランジスタの一方または他方の拡散層を共通とする３つの第１導電型の第３トランジスタと、
同じ方向に延在したゲート電極を有し、隣り合うトランジスタの一方または他方の拡散層を共通とする３つの第２導電型の第４トランジスタと、
を含み、
前記第１配線、前記第２配線、前記第３配線及び前記第４配線は、前記第１配線層に含まれる、
半導体装置。
（付記３）
前記第２レイアウトは、
各前記第３トランジスタの各一方の拡散層を相互に接続する第６配線と、
各前記第３トランジスタの各他方の拡散層を相互に接続する第７配線と、
各前記第３トランジスタの各一方の拡散層を相互に接続する第８配線と、
各前記第４トランジスタの各他方の拡散層を相互に接続する第９配線と、
を含む、
付記２に記載の半導体装置。
（付記４）
主面を有する半導体基板と、
前記半導体基板の主面側に積層され、複数の配線を含むようにパターニングされた第１配線層と
前記主面側に前記第１配線層を介して積層され、複数の配線を含むようにパターニングされた第２配線層と、
を備え、
前記主面側には、前記第１配線層に属する配線及び前記第２配線層に属する配線を含む複数のセルが設けられ、
前記複数のセルは、第１セル、及び、前記第１セルとは前記第２配線層のパターンが異なる第２セルを有し、
前記第１セル及び前記第２セルは、ともに、第１レイアウト及び第２レイアウトを有し、
前記第１レイアウトは、
一方の拡散層を共通とする２つの第１導電型の第１トランジスタを含むペアが２つと、
一方の拡散層を共通とする２つの第２導電型の第２トランジスタを含むペアが２つと、
各前記第１トランジスタの各他方の拡散層を第１電源に接続する第１配線と、
各前記第１トランジスタの共通な前記一方の拡散層に接続した第２配線と、
各前記第２トランジスタの各他方の拡散層を第２電源に接続する第３配線と、
各前記第２トランジスタの共通な前記一方の拡散層に接続した第４配線と、
を有し、
前記第２レイアウトは、
一方の拡散層を共通とする２つの第１導電型の第３トランジスタを含むペアが２つと、
一方の拡散層を共通とする２つの第２導電型の第４トランジスタを含むペアが２つと、
を有し、
前記第１配線、前記第２配線、前記第３配線及び前記第４配線は、前記第１配線層に属する、
半導体装置。
（付記５）
前記第２レイアウトは、
各前記第３トランジスタの各他方の拡散層を相互に接続する第６配線と、
各前記第３トランジスタの共通な前記一方の拡散層に接続した第７配線と、
各前記第４トランジスタの各他方の拡散層を相互に接続する第７配線と、
各前記第４トランジスタの共通な前記一方の拡散層に接続した第８配線と、
を有する、
付記４に記載の半導体装置。
（付記６）
主面を有する半導体基板と、
前記半導体基板の主面側に積層され、複数の配線を含むようにパターニングされた第１配線層と
前記主面側に前記第１配線層を介して積層され、複数の配線を含むようにパターニングされた第２配線層と、
を備え、
前記主面側には、前記第１配線層に属する配線及び前記第２配線層に属する配線を含む複数のセルが設けられ、
前記複数のセルのうち、少なくともいずれかのセルは、第１レイアウト及び第２レイアウトを有し、
前記第１レイアウトは、
第１トランジスタと、
前記第１トランジスタと導電型が異なる第２トランジスタと、
前記第１トランジスタのいずれか一方の拡散層を第１電源に接続する第１配線と、
前記第１トランジスタの他方の拡散層に接続した第２配線と
前記第２トランジスタのいずれか一方の拡散層を第２電源に接続する第３配線と、
前記第２トランジスタの他方の拡散層に接続した第４配線と
を含み、
前記第２レイアウトは、
前記第３トランジスタと、
前記第３トランジスタと導電型が異なる第４トランジスタと、
を含み、
前記第１配線、前記第２配線、前記第３配線及び前記第４配線は、前記第１配線層に属し、
前記セルは、前記第２配線層のパターンを変更することにより、インバータ、バッファ、ＮＡＮＤ及びＮＯＲのうちの少なくとも１つの機能を有するように変更可能な半導体装置。
（付記７）
前記第２レイアウトは、
前記第３トランジスタのいずれか一方の拡散層に接続した第６配線と、
前記第３トランジスタの他方の拡散層に接続した第７配線と、
前記第４トランジスタのいずれか一方の拡散層に接続した第８配線と、
前記第３トランジスタの他方の拡散層に接続した第９配線と、
を有し、
前記第６配線、前記第７配線、前記第８配線及び前記第９配線は、前記第１配線層に属し、
前記第６配線、前記第７配線、前記第８配線及び前記第９配線は、電気的に浮いている、
付記６に記載の半導体装置。
（付記８）
前記第６配線、前記第７配線、前記第８配線及び前記第９配線は、前記主面に平行な面内における一方向に延在し、
前記第１配線、前記第２配線、前記第３配線及び前記第４配線は、前記面内における前記一方向に交差する他方向に延在する、
付記６に記載の半導体装置。
（付記９）
前記第１レイアウトは、前記第１トランジスタ及び前記第２トランジスタのゲート電極に接続した第５配線を含み、
前記第２レイアウトは、前記第３トランジスタ及び前記第４トランジスタのゲート電極に接続した第１０配線を含み、
前記第５配線及び第１０配線は、前記第１配線層に属する、
付記６に記載の半導体装置。
（付記１０）
前記第１セルは、
前記第１トランジスタにおける一方の拡散層と他方の拡散層とを接続する前記第２配線層に属した第１１配線と、
前記第２トランジスタにおける一方の拡散層と他方の拡散層とを接続する前記第２配線層に属した第１２配線と、
を有する、
付記６に記載の半導体装置。
（付記１１）
前記第１２配線は、前記第１トランジスタ及び前記第２トランジスタの前記ゲート電極にも接続する、
付記１０に記載の半導体装置。
１、２、３、４ 半導体装置
１ａ、２a、３a、４a 基本セル
１ｂ ＩＮＶセル
１ｃ ＩＮＶｘ２セル
１ｄ ＢＵＦセル
１ｅ ２ＮＡＮＤセル
１ｆ ２ＮＯＲセル
２ｂ ＩＮＶｘ２セル
２ｃ ＩＮＶｘ４セル
２ｄ ＢＵＦｘ２セル
２ｅ ２ＮＡＮＤｘ２セル
２ｆ ２ＮＯＲｘ２セル
１０ 第１配線層
１１ｄ、１１ｓ、１２ｄ、１２ｓ、１３ｄ、１３ｓ、１４ｄ、１４ｓ、１５、１６ 配線
２０ 第２配線層
３０ 半導体基板
３１ 主面
３２ Ｎ型ウェル
３３ ゲート電極
３４ ダミー電極
３５ 絶縁膜
３６ｎ、３６ｐ 拡散層
９１ 第１レイアウト
９２ 第２レイアウト
１０１、１０２、１０３、１０４ 半導体装置
１１０ 半導体基板
１１１ インバータ
１１５ ゲート電極
１１６ａ、１１６ｂ コンタクト
１１７ トランジスタ
１１８ 拡散層
１２１ 第１配線層
１２１ａ、１２１ｂ 配線
１２２ 第２配線層
１２２ａ、１２２ｂ、１２２ｃ 配線
１２３ａ、１２３ｂ ビア

Claims (20)

  1. 半導体基板の主面側に設けられ所定のパターンを有する第１配線層と、前記第１配線層上に設けられ所定のパターンを有する第２配線層と、を含む基本セルを用いて設計され、設計段階における前記第２配線層のパターンの変更により前記基本セルが所定の機能を有するように変更された機能セルを含む半導体装置であって、
    前記機能セルは、前記主面に平行な面内における一方向に並んで配置された第１レイアウト及び第２レイアウトを有し、
    前記機能セルは、前記第１レイアウト及び前記第２レイアウトの前記第２配線層に属する配線が接続されることにより、前記所定の機能を有し、
    前記第１レイアウトは、
    第１トランジスタと、
    前記面内における前記一方向と交差する他方向に前記第１トランジスタと並んで配置され、前記第１トランジスタと導電型が異なる第２トランジスタと、
    前記第１トランジスタのいずれか一方の拡散層を第１電源に接続する第１配線と、
    前記第１トランジスタの他方の拡散層に接続した第２配線と、
    前記第２トランジスタのいずれか一方の拡散層を第２電源に接続する第３配線と、
    前記第２トランジスタの他方の拡散層に接続した第４配線と、
    前記他方向における前記第１トランジスタ及び前記第２トランジスタの間に配置され、前記第１トランジスタ及び前記第２トランジスタに共通なゲート電極に接続した第５配線と、
    を含み、
    前記第２レイアウトは、
    第３トランジスタと、
    前記他方向に前記第３トランジスタと並んで配置され、前記第３トランジスタと導電型が異なる第４トランジスタと、
    前記第３トランジスタのいずれか一方の拡散層に接続した第６配線と、
    前記第３トランジスタの他方の拡散層に接続した第７配線と、
    前記第４トランジスタのいずれか一方の拡散層に接続した第８配線と、
    前記第４トランジスタの他方の拡散層に接続した第９配線と
    前記他方向における前記第３トランジスタ及び前記第４トランジスタの間に配置され、前記第３トランジスタ及び前記第４トランジスタに共通なゲート電極に接続した第１０配線と、
    を含み、
    前記第１配線層に属する前記第１配線、前記第２配線、前記第３配線及び前記第４配線は、前記他方向に延在し、
    前記第１配線層に属する前記第５配線、前記第６配線、前記第７配線、前記第８配線、前記第９配線及び前記第１０配線は、前記一方向に延在する、
    半導体装置。
  2. 前記機能セルは、
    前記第１トランジスタの一方の拡散層及び他方の拡散層と、前記第３トランジスタの他方の拡散層と、を接続する前記第２配線層に属した配線と、
    前記第２トランジスタにおける一方の拡散層及び他方の拡散層と、前記第４トランジスタの他方の拡散層と、前記第１トランジスタ及び前記第２トランジスタのゲート電極と、を接続する前記第２配線層に属した配線と、
    前記第３トランジスタの一方の拡散層と、前記第４トランジスタの一方の拡散層とを接続する前記第２配線層に属した配線と、
    を有し、
    前記機能セルは、インバータの機能を有する、
    請求項１に記載の半導体装置。
  3. 前記機能セルは、
    前記第１トランジスタの一方の拡散層と、前記第２トランジスタの一方の拡散層と、前記第３トランジスタの一方の拡散層と、前記第４トランジスタの一方の拡散層と、を接続する前記第２配線層に属した配線と、
    前記第１トランジスタの他方の拡散層と、前記第３トランジスタの他方の拡散層と、を接続する前記第２配線層に属した配線と、
    前記第２トランジスタの他方の拡散層と、前記第４トランジスタの他方の拡散層と、を接続する前記第２配線層に属した配線と、
    前記第１トランジスタ及び前記第２トランジスタのゲート電極と、前記第３トランジスタ及び前記第４トランジスタのゲート電極とを接続する前記第２配線層に属した配線と、
    を有し、
    前記機能セルは、駆動能力が２倍のインバータの機能を有する、
    請求項１に記載の半導体装置。
  4. 前記機能セルは、
    前記第１トランジスタの一方の拡散層と、前記第２トランジスタの一方の拡散層と、前記第３トランジスタ及び前記第４トランジスタのゲート電極と、を接続する前記第２配線層に属した配線と、
    前記第１トランジスタの他方の拡散層と、前記第３トランジスタの他方の拡散層と、を接続する前記第２配線層に属した配線と、
    前記第３トランジスタの一方の拡散層と、前記第４トランジスタの一方の拡散層と、を接続する前記第２配線層に属した配線と、
    前記第２トランジスタの他方の拡散層と、前記第４トランジスタの他方の拡散層とを接続する前記第２配線層に属した配線と、
    を有し、
    前記機能セルは、バッファの機能を有する、
    請求項１に記載の半導体装置。
  5. 前記機能セルは、
    前記第１トランジスタの一方の拡散層と、前記第３トランジスタの一方の拡散層と、第４トランジスタの一方の拡散層と、を接続する前記第２配線層に属した配線と、
    前記第２トランジスタの一方の拡散層と、前記第４トランジスタの他方の拡散層と、を接続する前記第２配線層に属した配線と、
    前記第１トランジスタの他方の拡散層と、前記第３トランジスタの他方の拡散層と、を接続する前記第２配線層に属した配線と、
    を有し、
    前記機能セルは、ＮＡＮＤの機能を有する、
    請求項１に記載の半導体装置。
  6. 前記機能セルは、
    前記第１トランジスタの一方の拡散層と、前記第３トランジスタの他方の拡散層と、を接続する前記第２配線層に属した配線と、
    前記第３トランジスタの一方の拡散層と、前記第４トランジスタの一方の拡散層と、前記第２トランジスタの一方の拡散層と、を接続する前記第２配線層に属した配線と、
    前記第２トランジスタの他方の拡散層と、前記第４トランジスタの他方の拡散層とを接続する前記第２配線層に属した配線と、
    を有し、
    前記機能セルは、ＮＯＲの機能を有する、
    請求項１に記載の半導体装置。
  7. 半導体基板の主面側に設けられ所定のパターンを有する第１配線層と、前記第１配線層上に設けられ所定のパターンを有する第２配線層と、を含む基本セルを用いて設計され、設計段階における前記第２配線層のパターンの変更により前記基本セルが所定の機能を有するように変更された機能セルを含む半導体装置であって、
    前記機能セルは、前記主面に平行な面内における一方向に並んで配置された第１レイアウト及び第２レイアウトを有し、
    前記機能セルは、前記第１レイアウト及び前記第２レイアウトの前記第２配線層に属する配線が接続されることにより、前記所定の機能を有し、
    前記第１レイアウトは、
    一方の拡散層を共通とする２つの第１導電型の第１トランジスタと、
    前記面内における前記一方向と交差する他方向に前記２つの第１トランジスタと並んで配置され、一方の拡散層を共通とする２つの第２導電型の第２トランジスタと、
    各前記第１トランジスタの各他方の拡散層を第１電源に接続する第１配線と、
    各前記第１トランジスタの共通な前記一方の拡散層に接続した第２配線と、
    各前記第２トランジスタの各他方の拡散層を第２電源に接続する第３配線と、
    各前記第２トランジスタの共通な前記一方の拡散層に接続した第４配線と、
    前記他方向における前記第１トランジスタ及び前記第２トランジスタの間に配置され、前記第１トランジスタ及び前記第２トランジスタに共通なゲート電極に接続した第５配線と、
    を含み、
    前記第２レイアウトは、
    一方の拡散層を共通とする２つの第１導電型の第３トランジスタと、
    前記他方向に前記２つの第３トランジスタと並んで配置され、一方の拡散層を共通とする２つの第２導電型の第４トランジスタと、
    各前記第３トランジスタの各他方の拡散層を相互に接続する第６配線と、
    各前記第３トランジスタの共通な前記一方の拡散層に接続した第７配線と、
    各前記第４トランジスタの各他方の拡散層を相互に接続する第８配線と、
    各前記第４トランジスタの共通な前記一方の拡散層に接続した第９配線と、
    前記他方向における前記第３トランジスタ及び前記第４トランジスタの間に配置され、前記第３トランジスタ及び前記第４トランジスタに共通なゲート電極に接続した第１０配線と、
    を含み、
    前記第１配線層に属する前記第１配線、前記第２配線、前記第３配線及び前記第４配線は、前記他方向に延在し、
    前記第１配線層に属する前記第５配線、前記第６配線、前記第７配線、前記第８配線、前記第９配線及び前記第１０配線は、前記一方向に延在する、
    半導体装置。
  8. 前記機能セルは、
    前記第１トランジスタの一方の拡散層及び他方の拡散層と、前記第３トランジスタの他方の拡散層と、を接続する前記第２配線層に属した配線と、
    前記第２トランジスタにおける一方の拡散層及び他方の拡散層と、前記第４トランジスタの他方の拡散層と、前記第１トランジスタ及び前記第２トランジスタのゲート電極と、を接続する前記第２配線層に属した配線と、
    前記第３トランジスタの一方の拡散層と、前記第４トランジスタの一方の拡散層とを接続する前記第２配線層に属した配線と、
    を有し、
    前記機能セルは、駆動能力が２倍のインバータの機能を有する、
    請求項７に記載の半導体装置。
  9. 前記機能セルは、
    前記第１トランジスタの一方の拡散層と、前記第２トランジスタの一方の拡散層と、前記第３トランジスタの一方の拡散層と、前記第４トランジスタの一方の拡散層と、を接続する前記第２配線層に属した配線と、
    前記第１トランジスタの他方の拡散層と、前記第３トランジスタの他方の拡散層と、を接続する前記第２配線層に属した配線と、
    前記第２トランジスタの他方の拡散層と、前記第４トランジスタの他方の拡散層と、を接続する前記第２配線層に属した配線と、
    前記第１トランジスタ及び前記第２トランジスタのゲート電極と、前記第３トランジスタ及び前記第４トランジスタのゲート電極とを接続する前記第２配線層に属した配線と、
    を有し、
    前記機能セルは、駆動能力が４倍のインバータの機能を有する、
    請求項７に記載の半導体装置。
  10. 前記機能セルは、
    前記第１トランジスタの一方の拡散層と、前記第２トランジスタの一方の拡散層と、前記第３トランジスタ及び前記第４トランジスタのゲート電極と、を接続する前記第２配線層に属した配線と、
    前記第１トランジスタの他方の拡散層と、前記第３トランジスタの他方の拡散層と、を接続する前記第２配線層に属した配線と、
    前記第３トランジスタの一方の拡散層と、前記第４トランジスタの一方の拡散層と、を接続する前記第２配線層に属した配線と、
    前記第２トランジスタの他方の拡散層と、前記第４トランジスタの他方の拡散層とを接続する前記第２配線層に属した配線と、
    を有し、
    前記機能セルは、駆動能力が２倍のバッファの機能を有する、
    請求項７に記載の半導体装置。
  11. 前記機能セルは、
    前記第１トランジスタの一方の拡散層と、前記第３トランジスタの一方の拡散層と、第４トランジスタの一方の拡散層と、を接続する前記第２配線層に属した配線と、
    前記第２トランジスタの一方の拡散層と、前記第４トランジスタの他方の拡散層と、を接続する前記第２配線層に属した配線と、
    前記第１トランジスタの他方の拡散層と、前記第３トランジスタの他方の拡散層と、を接続する前記第２配線層に属した配線と、
    を有し、
    前記機能セルは、駆動能力が２倍のＮＡＮＤの機能を有する、
    請求項７に記載の半導体装置。
  12. 前記機能セルは、
    前記第１トランジスタの一方の拡散層と、前記第３トランジスタの他方の拡散層と、を接続する前記第２配線層に属した配線と、
    前記第３トランジスタの一方の拡散層と、前記第４トランジスタの一方の拡散層と、前記第２トランジスタの一方の拡散層と、を接続する前記第２配線層に属した配線と、
    前記第２トランジスタの他方の拡散層と、前記第４トランジスタの他方の拡散層とを接続する前記第２配線層に属した配線と、
    を有し、
    前記機能セルは、駆動能力が２倍のＮＯＲの機能を有する、
    請求項７に記載の半導体装置。
  13. 半導体基板の主面側に設けられ所定のパターンを有する第１配線層と、前記第１配線層上に設けられ所定のパターンを有する第２配線層と、を含む複数の基本セルを用いて設計され、設計段階における前記第２配線層のパターンの変更により前記基本セルが所定の機能を有するように変更された機能セルを含む半導体装置であって、
    前記主面側には、前記機能セル及び前記基本セルを含む複数のセルが設けられ、
    前記基本セルは、前記主面に平行な面内における一方向に並んで配置された第１レイアウト及び第２レイアウトを有し、
    前記第１レイアウトは、
    第１トランジスタと、
    前記面内における前記一方向と交差する他方向に前記第１トランジスタと並んで配置され、前記第１トランジスタと導電型が異なる第２トランジスタと、
    前記第１トランジスタのいずれか一方の拡散層を第１電源に接続する第１配線と、
    前記第１トランジスタの他方の拡散層に接続した第２配線と、
    前記第２トランジスタのいずれか一方の拡散層を第２電源に接続する第３配線と、
    前記第２トランジスタの他方の拡散層に接続した第４配線と、
    前記他方向における前記第１トランジスタ及び前記第２トランジスタの間に配置され、前記第１トランジスタ及び前記第２トランジスタに共通なゲート電極に接続した第５配線と、
    を含み、
    前記第２レイアウトは、
    第３トランジスタと、
    前記他方向に前記第３トランジスタと並んで配置され、前記第３トランジスタと導電型が異なる第４トランジスタと、
    前記第３トランジスタのいずれか一方の拡散層に接続した第６配線と、
    前記第３トランジスタの他方の拡散層に接続した第７配線と、
    前記第４トランジスタのいずれか一方の拡散層に接続した第８配線と、
    前記第４トランジスタの他方の拡散層に接続した第９配線と
    前記他方向における前記第３トランジスタ及び前記第４トランジスタの間に配置され、前記第３トランジスタ及び前記第４トランジスタに共通なゲート電極に接続した第１０配線と、
    を含み、
    前記第１配線層に属する前記第１配線、前記第２配線、前記第３配線及び前記第４配線は、前記他方向に延在し、
    前記第１配線層に属する前記第５配線、前記第６配線、前記第７配線、前記第８配線、前記第９配線及び前記第１０配線は、前記一方向に延在する、
    半導体装置。
  14. 前記第６配線、前記第７配線、前記第８配線及び前記第９配線は電気的に浮いている、
    請求項１３に記載の半導体装置。
  15. 前記基本セルは、
    前記第１トランジスタにおける一方の拡散層と他方の拡散層とを接続する前記第２配線層に属した第１１配線と、
    前記第２トランジスタにおける一方の拡散層と他方の拡散層とを接続する前記第２配線層に属した第１２配線と、
    を有する、
    請求項１３に記載の半導体装置。
  16. 前記第１２配線は、前記第１トランジスタ及び前記第２トランジスタのゲート電極にも接続する、
    請求項１５に記載の半導体装置。
  17. 前記基本セルは、
    前記第６配線に接続した前記第２配線層に属する前記一方向に延在した配線と、
    前記第７配線に接続した前記第２配線層に属する前記一方向に延在した配線と、
    前記第８配線に接続した前記第２配線層に属する前記一方向に延在した配線と、
    前記第９配線に接続した前記第２配線層に属する前記一方向に延在した配線と、
    前記第１０配線に接続した前記第２配線層に属する前記一方向に延在した配線と、
    を有する、
    請求項１３に記載の半導体装置。
  18. 前記基本セルは、前記第２配線層の配線のパターンを変更することにより、インバータ、バッファ、ＮＡＮＤ及びＮＯＲのうちの少なくとも１つの機能セルに変更可能な、
    請求項１３に記載の半導体装置。
  19. 前記第１トランジスタ及び第２トランジスタの閾値電圧は、前記第３トランジスタ及び第４トランジスタの閾値電圧よりも高い、
    請求項１３に記載の半導体装置。
  20. 前記機能セルに含まれたトランジスタの閾値電圧は、前記基本セルに含まれたトランジスタの閾値電圧よりも高い、
    請求項１３に記載の半導体装置。
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