WO2022186012A1 - 半導体集積回路装置 - Google Patents

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WO2022186012A1
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wiring
supply wiring
semiconductor integrated
integrated circuit
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秀幸 小室
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株式会社ソシオネクスト
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Definitions

  • the present disclosure relates to a semiconductor integrated circuit device with standard cells.
  • a standard cell method is known as a method of forming a semiconductor integrated circuit on a semiconductor substrate.
  • basic units with specific logic functions for example, inverters, latches, flip-flops, full adders, etc.
  • LSI chip is designed.
  • the standard cell is provided with a buried interconnect layer instead of the conventional power supply wiring provided in the metal wiring layer formed above the transistor. It has been proposed to use a buried power supply wiring (BPR: Buried Power Rail).
  • a power supply wiring is configured by an embedded power supply wiring, the source of a transistor is connected to the embedded power supply wiring, and further connected to a power supply wiring provided in an upper wiring layer.
  • a configuration is disclosed.
  • Japanese Patent Laid-Open No. 2002-200000 discloses a technique in a semiconductor integrated circuit device in which power supply to a part of a circuit area is stopped in order to reduce power consumption, and a relay circuit in which the power supply is not stopped is provided in a part of the circuit area. disclosed.
  • the power supply wiring becomes discontinuous in the portion where the relay circuit is provided, so the power supply in that area becomes insufficient, resulting in a large power supply voltage drop.
  • the circuit operation becomes unstable, and problems such as malfunction and reliability deterioration may occur.
  • layout design may become difficult because the relay circuit needs to be supplied with a power supply different from that of the surroundings.
  • An object of the present disclosure is to facilitate layout design of a configuration including standard cells that supply a power supply different from the surroundings for a semiconductor integrated circuit device that uses embedded power supply wiring.
  • a semiconductor integrated circuit device includes a circuit block including first and second standard cells, the first standard cell extending in a first direction, and a first embedded cell supplying a first power supply.
  • a power supply wiring and a first transistor of a first conductivity type are provided, the first transistor is supplied with the first power supply from the first embedded power supply wiring, and the second standard cell is supplied with the first direction.
  • a second embedded power supply wiring that supplies the first power supply; and a second transistor of the first conductivity type, wherein the second transistor is supplied with the second power from the upper layer power supply wiring.
  • the first standard cell extends in the first direction and includes the first embedded power supply wiring for supplying the first power supply.
  • the first transistor of the first standard cell is supplied with the first power from the first embedded power supply wiring.
  • the second standard cell extends in the first direction and includes a second embedded power supply wiring that supplies a first power supply, and an upper power supply wiring that is located thereabove and supplies a second power supply.
  • the second transistor of the second standard cell is supplied with the second power supply from the upper power supply wiring.
  • the upper-layer power supply wiring overlaps the second embedded power supply wiring in plan view.
  • the basic structures such as the transistor arrangement and the positions of the input/output pins are required. can be made common, the layout design becomes easy.
  • FIG. 2 is a plan view showing an example of the layout structure of the cell 14 of FIG. 1; Circuit structure example of buffer circuit FIG. 2 is a plan view showing an example of the layout structure of the cell 12 of FIG. 1; FIG. 2 is a plan view showing another example of the layout structure of the cell 12 of FIG. 1; FIG. 2 is a plan view showing another example of the layout structure of the cell 12 of FIG. 1; Layout structure example of part of block B in FIG. Cross-sectional view of the layout structure of FIG. Schematic diagram of a layout example of a semiconductor integrated circuit device according to the second embodiment Circuit structure example of level shifter circuit FIG. 10 is a plan view showing an example of the layout structure of the cell 22 of FIG. 9; Layout structure example of part of block E in FIG.
  • a semiconductor integrated circuit device includes a plurality of standard cells (hereinafter simply referred to as cells as appropriate), and at least some of the plurality of standard cells are FinFETs (Field FETs). Effect Transistor).
  • VDD voltages or power supplies themselves. Further, in the following description, in plan views such as FIG. Z direction.
  • FIG. 1 is a schematic diagram of a layout example of a semiconductor integrated circuit device according to the first embodiment.
  • the semiconductor integrated circuit device 1 of FIG. 1 has blocks A, B, and C as circuit blocks.
  • Each of the blocks A, B, and C includes standard cells (hereinafter abbreviated as cells as appropriate).
  • Block A includes cells 11 and the like.
  • Block B comprises cells 12, 14, and so on.
  • Block C includes cells 13 and the like.
  • cells 11 to 14 are all buffers. However, the cells provided in each block are not limited to buffers.
  • the cells in blocks A and C are supplied with power VDD.
  • the cell 11 of block A and the cell 13 of block C are supplied with VDD.
  • VDD is always supplied when the semiconductor integrated circuit device 1 is in operation.
  • the cells in block B are supplied with power VDD1.
  • the cells 14 of block B are supplied with VDD1.
  • VDD1 is a power supply supplied from VDD through a switch, and supply/cutoff of VDD1 is controlled by a control signal given to the switch.
  • the output signal of cell 11 in block A is transmitted to cell 13 in block C via cell 12 (relay cell) in block B.
  • the cell 12 is supplied with the power supply VDD instead of the power supply VDD1. If the power supply supplied to the cell 12 is VDD1, the cell 12 will not operate when VDD1 is cut off, so that signal transmission will not be performed normally. Therefore, the cell 12 is supplied with VDD even if it is in the block B. FIG. As a result, signal transmission from the cell 11 to the cell 13 is performed normally.
  • the cells 12 in blocks A, C, and B may be supplied with a power supply VDD2 whose supply/cutoff is controlled by a control signal different from VDD1 instead of the power supply VDD that is always supplied. good. Even in this case, when VDD2 is supplied, signal transmission from cell 11 to cell 13 is performed normally.
  • FIG. 1 a configuration may be adopted in which two or more signals are transmitted from block A to block C. Also, the number of relay cells through which a signal is transmitted from block A to block C may be two or more. This allows the transmission of signals over longer distances.
  • FIG. 2 is a plan view showing an example of the layout structure of the cells 14 of block B.
  • FIG. FIG. 3 is a circuit diagram of a buffer circuit implemented by cell 14. As shown in FIG.
  • power supply wirings 15 and 16 extending in the X direction are provided at both ends in the Y direction. Both the power supply wirings 15 and 16 are embedded power supply wirings (BPR) formed in an embedded wiring layer.
  • the power wiring 15 supplies VDD1, and the power wiring 16 supplies VSS.
  • Two fins 21 extending in the X direction are provided in the P-type transistor region on the N-well.
  • Two fins 22 extending in the X direction are provided in the N-type transistor region on the P-type substrate.
  • Gate wirings 31 and 32 extend in the Y direction from the P-type transistor region to the N-type transistor region.
  • a FinFET P1 is composed of two fins 21 and a gate wiring 31 .
  • the two fins 21 and the gate wiring 32 constitute a fin FET P2.
  • the two fins 22 and the gate wiring 31 constitute a fin FET N1.
  • the two fins 22 and the gate wiring 32 constitute a fin FET N2.
  • a local wiring 41 extending in the Y direction is provided at the left end of the fins 21 and 22 in the drawing.
  • the local wiring 41 corresponds to wiring that connects the drains of the FinFETs P1 and N1.
  • a local wiring 42 extending in the Y direction is provided at the right end of the fins 21 and 22 in the drawing.
  • the local wiring 42 corresponds to wiring that connects the drains of the FinFETs P2 and N2.
  • a central portion of the fin 21 is connected to the power supply wiring 15 via a local wiring 43 extending in the Y direction and vias.
  • a central portion of the fin 22 is connected to the power supply wiring 16 via a local wiring 44 extending in the Y direction and vias.
  • a metal wiring 51 extending in the X direction is formed in the metal wiring layer (M1 wiring layer).
  • the metal wiring 51 connects the local wiring 41 and the gate wiring 32 via vias.
  • the metal wiring 52 to which the input A is applied is connected to the gate wiring 31 via vias.
  • a metal wiring 53 for outputting the output Y is connected to the local wiring 42 via a via.
  • the cell 11 of block A and the cell 13 of block C have the same layout structure as in FIG. However, the layout structures of the cell 11 of the block A and the cell 13 of the block C differ in that the power supply wiring 15 supplies the power supply VDD instead of the power supply VDD1.
  • FIG. 4 is a plan view showing an example of the layout structure of the cells 12 of block B.
  • FIG. The layout structure of FIG. 4 is a so-called double-height cell.
  • a power supply wiring 111 extending in the X direction is provided in the central portion in the Y direction.
  • Power supply wirings 112 and 113 extending in the X direction are provided at both ends in the Y direction, respectively. All of the power supply wirings 111, 112, and 113 are embedded power supply wirings (BPR) formed in an embedded wiring layer.
  • the power supply wiring 111 supplies VDD1, and the power supply wirings 112 and 113 supply VSS.
  • the buffer circuit 12a is formed in the area below the power supply wiring 111 in the drawing.
  • the layout structure of the buffer circuit 12a is the same as in FIG. 2, and the circuit structure is as shown in FIG.
  • the local wiring 143 is not connected to the power supply wiring 111, but is instead connected to the metal wiring 151 formed in the upper metal wiring layer (M1 wiring layer).
  • the metal wiring 151 extends in the X direction and overlaps the power supply wiring 111 in plan view.
  • a metal wiring 151 supplies VDD. That is, VDD is supplied to the sources of FinFETs P1 and P2 that constitute the buffer circuit 12a.
  • the N-well 101 in which the FinFETs P1 and P2 are formed is separated from the surrounding N-well.
  • the layout structure of FIG. 4 has a well tap 102 that supplies a well potential to the N-well 101 .
  • Well tap 102 connects metal wiring 151 and N well 101 .
  • the layout structure of FIG. 4 includes dummy gates, dummy fins, and dummy transistors that do not contribute to the logic operation of the circuit. However, dummy gates, dummy fins, and dummy transistors may be omitted.
  • VDD is supplied from the metal wiring 151 formed in the M1 wiring layer to the buffer circuit 12a that transmits signals. Therefore, when the cell 12 is used as a relay cell, even if the embedded power supply wiring 111 supplies VDD1 that is supplied/cut off, the signal can be normally transmitted without being affected by it. can.
  • the embedded power supply wiring 111 for supplying VDD1 passes in the X direction. Therefore, even if the cells 12 are arranged in the block B, the embedded power supply wiring for supplying the VDD1 is not discontinuous.
  • the metal wiring 151 that supplies VDD is arranged at a position that overlaps the embedded power supply wiring 111 that supplies VDD1 in plan view.
  • the metal wiring 151 for supplying VDD is arranged at a position overlapping the embedded power supply wiring 111 in plan view, no transistor is formed below the metal wiring 151 . Therefore, since an increase in capacitance between the metal wiring 151 and the transistor does not occur, it is possible to suppress deterioration in performance due to suppression of an increase in capacitance between the power supply wiring and the transistor.
  • the metal wiring 151 that supplies VDD does not have to overlap the embedded power supply wiring 111 in plan view.
  • FIG. 5 is a plan view showing another example of the layout structure of the cells 12 of block B.
  • FIG. The layout structure shown in FIG. 5 is a double-height cell, similar to the layout structure shown in FIG.
  • the power supply wiring 111 supplies VDD1, and the power supply wirings 112 and 113 supply VSS.
  • the buffer circuit 12b is configured over the area above and below the power supply wiring 111 in the drawing.
  • the layout structure in the lower region of the drawing of the buffer circuit 12b is the same as that of the buffer circuit 12a in FIG.
  • the layout structure in the upper region of the drawing of the buffer circuit 12b corresponds to the layout structure in the lower region of the drawing reversed in the Y direction.
  • Gate wirings 131, 132 and local wirings 141, 142, 143 are formed over the upper and lower regions of the drawing.
  • the local wiring 143 is connected to a metal wiring 151 that supplies VDD and is formed in an upper metal wiring layer.
  • the buffer circuit 12b shown in FIG. 5 corresponds to each transistor in the circuit structure shown in FIG. 3 being configured with four fins. That is, the driving power of the buffer circuit 12b is double that of the buffer circuit 12a of FIG. Therefore, it is possible to drive a longer signal wiring.
  • FIG. 6 is a plan view showing another example of the layout structure of the cells 12 of block B.
  • FIG. The layout structure of FIG. 6 is a double-height cell similar to the layout structure of FIG.
  • the power supply wiring 111 supplies VDD1, and the power supply wirings 112 and 113 supply VSS.
  • the buffer circuit 12c is configured in the area above the power supply wiring 111 in the drawing, and the buffer circuit 12d is configured in the area below the power supply wiring 111 in the drawing.
  • the layout structure of the buffer circuit 12d is similar to that of the buffer circuit 12a of FIG.
  • the layout structure of the buffer circuit 12c corresponds to the buffer circuit 12d inverted in the Y direction.
  • the local wiring 143 is shared by the buffer circuits 12c and 12d, and is connected to a metal wiring 151 that supplies VDD and is formed in an upper metal wiring layer.
  • Buffer circuits 12c and 12d shown in FIG. 6 transmit independent and separate signals.
  • cell 12 of FIG. 6 allows the transmission of two signals. Therefore, the layout area can be made smaller than when two cells 12 of FIG. 4 are arranged.
  • the cell 12 may be provided with three or more buffer circuits. Also, when two or more buffer circuits are provided, a configuration such as the buffer circuit 12b shown in FIG. 5 may be included.
  • the same effects as those of the layout structure of FIG. 4 can be obtained. Furthermore, since the metal wiring 151 for supplying VDD is arranged in the center in the Y direction, and the circuits are arranged above and below it in the Y direction, power is evenly supplied to the upper and lower portions of the double-height cell. You can also get the effect of becoming.
  • FIG. 7 shows an example layout structure of a portion of block B. In FIG. 7, some signal wirings and power supply wirings are omitted for the sake of clarity. 8 shows a cross-sectional structure along the line Y1-Y1' in FIG.
  • FIG. 7 three cells 12 having the layout structure of FIG. 6 are arranged side by side in the Y direction in the central portion.
  • Cells 14 having the layout structure shown in FIG. 2 are arranged around the three cells 12 .
  • a power supply VDD1 is supplied to the cell 14 through an embedded power supply wiring 15 . Since the embedded power wiring 111 is provided in the cell 12, the embedded power wiring extending in the X direction is continuously formed in the block layout.
  • a power supply wiring 71 extending in the Y direction over the entire block layout is arranged.
  • the power wiring 71 supplies power VDD, and is connected to the metal wiring 151 of each cell 12 via vias.
  • the power wiring 71 may be formed in a wiring layer other than the M2 wiring layer.
  • the cell 12 having the layout structure of FIG. 6 can transmit two signals. Therefore, in the configuration of FIG. 7, three cells 12 are capable of transmitting six signals. Also, each cell 12 is supplied with the power supply VDD from the power supply wiring 71 through the metal wiring 151 .
  • the cells 14 are all arranged around the cells 12, but cells to which VDD1 is supplied may be arranged around the cells 12 other than the cells 14. .
  • the number of cells 12 to be arranged is not limited to three.
  • the layout structure of the cell 12 is not limited to that shown in FIG. 6, and may be, for example, the layout structures shown in FIGS.
  • the cell 14 extends in the X direction and includes the embedded power supply wiring 15 that supplies VDD1.
  • VDD1 is supplied from the embedded power supply wiring 15 to the transistor of the cell 14 .
  • the cell 12 extends in the X direction and includes an embedded power supply wiring 111 that supplies VDD1, and an upper layer power supply wiring 151 that is located thereabove and supplies VDD.
  • VDD is supplied from the upper power supply wiring 151 to the transistor of the cell 12 .
  • the upper layer power supply wiring 151 overlaps the embedded power supply wiring 111 in plan view. Therefore, the cell 14 to which VDD1 is supplied from the embedded power supply wiring 15 and the cell 12 to which VDD is supplied from the upper power supply wiring 151 can share the basic structure such as transistor arrangement and input/output pin positions. Therefore, the layout design becomes easy.
  • FIG. 9 is a schematic diagram of a layout example of a semiconductor integrated circuit device according to the second embodiment.
  • the semiconductor integrated circuit device 2 of FIG. 9 has blocks D and E as circuit blocks. Both blocks D and E have standard cells.
  • Block D includes cells 21 and the like.
  • Block E comprises cells 22, 23 and so on.
  • Cells 21 and 23 have, for example, the same layout structure as cell 14 of the first embodiment.
  • the power supply VDD is supplied to the cells in block D.
  • the cells 21 of block D are supplied with VDD.
  • the output signal of cell 21 is transmitted to block E.
  • FIG. 1 A block diagram
  • the cells in block E are supplied with power VDD1.
  • cells 23 of block E are supplied with VDD1.
  • the power supply voltage VDD1 is higher than the power supply voltage VDD.
  • Cell 22 receives the signal from cell 21 and outputs it to cell 23 .
  • the cell 22 is a level shifter cell having a level shifter function to change the signal amplitude. Note that the cell 22 has a buffer function, and the signal logic is not changed.
  • FIG. 10 is an example of the circuit structure of the level shifter.
  • the cells 22 constitute, for example, the circuit structure shown in FIG. As shown in FIG. 10, cell 22 needs to be supplied with both power supply VDD and power supply VDD1.
  • the inverter consisting of transistors P1 and N1 and the inverter consisting of transistors P2 and N2 are supplied with VDD.
  • VDD1 is supplied to subsequent circuits.
  • the signal A with the amplitude VDD is converted into the signal Y with the amplitude VDD1.
  • VDD and VDD1 do not always need to be different power supply voltages.
  • VDD1 changes and VDD and VDD1 become the same power supply voltage or different power supply voltages Even in such a configuration, a level shifter cell is necessary in case VDD and VDD1 are different power supply voltages.
  • the cell 22 is assumed to have a buffer function, it is not limited to this, and may be a level shift cell having an inverter or other logic functions.
  • the number of signals transmitted from block D to block E is not limited to one, and may be two or more.
  • FIG. 11 is a plan view showing an example of the layout structure of the cells 22 of block E.
  • FIG. The layout structure of FIG. 11 is a so-called double-height cell.
  • a power supply wiring 211 extending in the X direction is provided in the central portion in the Y direction.
  • Power supply wirings 212 and 213 extending in the X direction are provided at both ends in the Y direction, respectively. All of the power supply wirings 211, 212, and 213 are embedded power supply wirings (BPR) formed in an embedded wiring layer.
  • the power supply wiring 211 supplies VDD1, and the power supply wirings 212 and 213 supply VSS.
  • a metal wiring 251 serving as an upper power supply wiring is formed in the M1 wiring layer.
  • the metal wiring 251 extends in the X direction and overlaps the power supply wiring 211 in plan view.
  • a metal wiring 251 supplies VDD.
  • FIG. 11 corresponds to the circuit structure in FIG. In FIG. 11, the symbols of the transistors and nodes in FIG. 10 are shown at corresponding locations.
  • a circuit section 22a including FinFETs P1, P2, N1, and N2 is formed in the area below the power supply wiring 211 in the drawing.
  • a local wiring 241 extending in the Y direction connects the central portion of the fin 221 serving as the source of the FinFETs P1 and P2 and the metal wiring 251 . That is, VDD is supplied to the sources of FinFETs P1 and P2.
  • the N-well 201 in which the FinFETs P1 and P2 are formed is isolated from the surrounding N-wells.
  • the layout structure of FIG. 11 includes a well tap 202 that supplies a well potential to the N well 201.
  • the well tap 202 provides a well potential to the N well 201.
  • FIG. Well tap 202 connects metal wiring 251 and N well 201 .
  • a circuit portion 22b including FinFETs P3, P4, and N3 and a circuit portion 22c including FinFETs P7 and N5 are formed in the area below the power supply wiring 211 in the drawing.
  • a circuit section 22d including Fin FETs P5, P6, and N4 is formed in the area above the power supply wiring 211 in the drawing.
  • a local wiring 242 extending in the Y direction connects the left end of the fin 222, which is the source of the FinFET P3, to the power supply wiring 211 via a via.
  • a local wiring 243 extending in the Y direction connects the left end of the fin 223, which serves as the source of the FinFET P7, to the power supply wiring 211 via a via.
  • a local wiring 244 extending in the Y direction connects the drawing right end of the fin 224 serving as the source of the FinFET P5 to the power supply wiring 211 via a via. That is, VDD1 is supplied to the sources of FinFETs P3, P5, and P7.
  • the local wiring 245 corresponding to the node a is connected to the gate wiring 231 in the circuit section 22b by the M1 wiring 252 extending in the X direction.
  • the local wiring 246 corresponding to the node b extends above the power supply wiring 211 in the drawing, and is connected to the gate wiring 232 in the circuit section 22d by the M1 wiring 253 extending in the X direction.
  • the local wiring 247 corresponding to the node c extends above the power supply wiring 211 in the drawing, and is connected to the gate wiring 233 in the circuit section 22c by the M1 wiring 254 extending in the X direction.
  • the local wiring 248 corresponding to the node d extends below the power supply wiring 211 in the drawing, and the gate wiring 234 in the circuit section 22b and the circuit section 22c are connected by the M1 wiring 255 extending in the X direction. is connected to the gate wiring 235 in the .
  • the layout structure of FIG. 11 has a well tap 204 that supplies a well potential to an N well 203 in which FinFETs P3 to P7 are formed.
  • the well tap 204 connects the power wiring 211 and the N well 203 .
  • VDD is supplied to the circuit section 22a from the metal wiring 251 formed in the M1 wiring layer. Therefore, when the cell 22 is used, even if VDD1 is supplied from the embedded power supply wiring 211, the circuit operates normally without being affected by it.
  • the embedded power supply wiring 211 for supplying VDD1 passes in the X direction. Therefore, even if the cell 22 is arranged in the block E, the embedded power supply wiring for supplying the VDD1 is not discontinuous.
  • the metal wiring 251 that supplies VDD is arranged at a position that overlaps the embedded power supply wiring 211 that supplies VDD1 in plan view.
  • the metal wiring 251 for supplying VDD is arranged at a position overlapping the embedded power supply wiring 211 in plan view, no transistor is formed below the metal wiring 251 . Therefore, since an increase in capacitance between the metal wiring 251 and the transistor does not occur, it is possible to suppress deterioration in performance due to suppression of an increase in capacitance between the power supply wiring and the transistor.
  • the metal wiring 251 for supplying VDD is arranged in the center in the Y direction, and the transistors are arranged above and below it in the Y direction. It also has the effect of equalizing the power supply.
  • the metal wiring 251 that supplies VDD does not have to overlap the embedded power supply wiring 211 in plan view.
  • FIG. 12 shows an example layout structure of a portion of block E.
  • FIG. 12 some signal wirings and power supply wirings are omitted for the sake of clarity.
  • FIG. 12 three cells 22 having the layout structure of FIG. 11 are arranged side by side in the Y direction in the central portion.
  • Cells 23 having the same layout structure as in FIG. 2 are arranged around the three cells 22 .
  • VDD1 is supplied to the cell 23 through the embedded power supply wiring 15 . Since the embedded power wiring 211 is provided in the cell 22, the embedded power wiring extending in the X direction is continuously formed in the block layout.
  • a power supply wiring 271 extending in the Y direction over the entire block layout is arranged.
  • the power wiring 271 supplies VDD and is connected to the metal wiring 251 of each cell 22 via vias.
  • the power wiring 271 may be formed in a wiring layer other than the M2 wiring layer.
  • the cell 22 having the layout structure of FIG. 11 is capable of signal amplitude conversion. Therefore, in the configuration of FIG. 12, three cells 22 are capable of amplitude conversion of three signals.
  • VDD is supplied to each cell 22 from the power supply wiring 271 through the metal wiring 251 . Also, VDD1 is supplied to each cell 22 from the embedded power supply wiring 211 .
  • the cells 23 are all arranged around the cells 22, but cells to which VDD1 is supplied may be arranged around the cells 22 other than the cells 23. . Also, the number of cells 22 to be arranged is not limited to three. Also, the layout structure of the cell 22 is not limited to that shown in FIG.
  • the cell 23 extends in the X direction and includes the embedded power supply wiring 15 that supplies VDD1.
  • VDD1 is supplied from the embedded power supply wiring 15 to the transistor of the cell 23 .
  • the cell 22 extends in the X direction and includes an embedded power supply wiring 211 that supplies VDD1, and an upper layer power supply wiring 251 that is located thereabove and supplies VDD.
  • VDD is supplied from the upper power supply wiring 251 to the transistor of the cell 22 .
  • the upper power supply wiring 251 overlaps the embedded power supply wiring 211 in plan view.
  • the cell 23 to which VDD1 is supplied from the embedded power supply wiring 15 and the cell 22 to which VDD is supplied from the upper-layer power supply wiring 251 can share the basic structure such as transistor arrangement and input/output pin positions. Therefore, the layout design becomes easy.
  • the semiconductor integrated circuit device has been described as having standard cells having FinFETs, but the transistors that the standard cells have are not limited to FinFETs.
  • the present disclosure can also be applied to semiconductor integrated circuit devices having standard cells with nanosheet FETs.

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Abstract

埋め込み電源配線を用いる半導体集積回路装置において、第１スタンダードセル（１４）は、Ｘ方向に延び、ＶＤＤ１を供給する埋め込み電源配線（１５）を備え、トランジスタは埋め込み電源配線（１５）からＶＤＤ１が供給される。第２スタンダードセル（１２）は、Ｘ方向に延び、ＶＤＤ１を供給する埋め込み電源配線（１１１）と、その上層にあり、ＶＤＤを供給する上層電源配線（１５１）とを備える。第２スタンダードセル（１２）のトランジスタは、上層電源配線（１５１）からＶＤＤが供給される。上層電源配線（１５１）は、埋め込み電源配線（１１１）と平面視で重なっている。

Description

半導体集積回路装置
　本開示は、スタンダードセルを備えた半導体集積回路装置に関する。
　半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
　また、半導体集積回路装置の高集積化のために、スタンダードセルに、従来のようなトランジスタの上層に形成された金属配線層に設けられた電源配線ではなく、埋め込み配線（Buried Interconnect）層に設けられた電源配線である埋め込み電源配線（ＢＰＲ：Buried Power Rail）を用いることが提案されている。
　特許文献１では、スタンダードセルで構成されたブロックにおいて、電源配線を埋め込み電源配線で構成し、この埋め込み電源配線にトランジスタのソースを接続し、さらに、上層配線層に設けられた電源配線と接続した構成が開示されている。
　特許文献２では、半導体集積回路装置において、低消費電力化のために一部の回路領域の電源供給を停止するとともに、その回路領域内の一部に電源供給が停止されない中継回路を設ける技術が開示されている。
米国出願公開第２０１９／００８０９６９号明細書（ＦＩＧ．１Ｅ） 特開２００７－３２９１７０（図３）
　従来では、埋め込み電源配線を利用する半導体集積回路装置に関して、一部の回路領域の電源供給を停止する構成における上述したような中継回路については、レイアウト構造等の検討はなされていない。
　また、特許文献２に開示された技術では、中継回路が設けられた部分において電源配線が不連続となるため、当該領域における電源供給が不十分となり、電源電圧降下が大きくなる。これにより、回路動作が不安定になり、誤動作や信頼性低下等の問題が生じる可能性がある。さらに、中継回路には周囲と異なる電源を供給する必要があるため、レイアウト設計が困難になる可能性がある。
　本開示は、埋め込み電源配線を用いる半導体集積回路装置について、周囲と異なる電源を供給するスタンダードセルを含む構成を、容易にレイアウト設計可能にすることを目的とする。
　本開示の態様では、半導体集積回路装置は、第１および第２スタンダードセルを備える回路ブロックを備え、前記第１スタンダードセルは、第１方向に延びており、第１電源を供給する第１埋め込み電源配線と、第１導電型の第１トランジスタとを備え、前記第１トランジスタは、前記第１埋め込み電源配線から前記第１電源が供給されており、前記第２スタンダードセルは、前記第１方向に延びており、前記第１電源を供給する第２埋め込み電源配線と、前記第２埋め込み電源配線の上層にあり、かつ、前記第２埋め込み電源配線と平面視で重なっており、第２電源を供給する上層電源配線と、前記第１導電型の第２トランジスタとを備え、前記第２トランジスタは、前記上層電源配線から前記第２電源が供給される。
　この態様によると、第１スタンダードセルは、第１方向に延びており、第１電源を供給する第１埋め込み電源配線を備える。第１スタンダードセルの第１トランジスタは、第１埋め込み電源配線から第１電源が供給される。第２スタンダードセルは、第１方向に延びており、第１電源を供給する第２埋め込み電源配線と、その上層にあり、第２電源を供給する上層電源配線とを備える。第２スタンダードセルの第２トランジスタは、上層電源配線から第２電源が供給される。そして、上層電源配線は、第２埋め込み電源配線と平面視で重なっている。このため、埋め込み電源配線から第１電源が供給される第１スタンダードセルと、上層電源配線から第２電源が供給される第２スタンダードセルとについて、トランジスタ配置や入出力ピンの位置等の基本構造を共通にすることができるので、そのレイアウト設計が容易になる。
　本開示によると、埋め込み電源配線を用いる半導体集積回路装置について、周囲と異なる電源を供給するスタンダードセルを含む構成を、容易にレイアウト設計可能になる。
第１実施形態に係る半導体集積回路装置のレイアウト例の概略図 図１のセル１４のレイアウト構造の例を示す平面図 バッファ回路の回路構造例 図１のセル１２のレイアウト構造の例を示す平面図 図１のセル１２のレイアウト構造の他の例を示す平面図 図１のセル１２のレイアウト構造の他の例を示す平面図 図１におけるブロックＢの一部分のレイアウト構造例 図７のレイアウト構造の断面図 第２実施形態に係る半導体集積回路装置のレイアウト例の概略図 レベルシフタ回路の回路構造例 図９のセル２２のレイアウト構造の例を示す平面図 図９におけるブロックＥの一部分のレイアウト構造例
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は、複数のスタンダードセル（本明細書では、適宜、単にセルという）を備えており、この複数のスタンダードセルのうち少なくとも一部は、フィンＦＥＴ（Field Effect Transistor）を備える。
　本開示では、「ＶＤＤ」「ＶＤＤ１」「ＶＤＤ２」「ＶＳＳ」は、電源電圧または電源自体を示す。また、以下の説明では、図２等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）、基板面に垂直な方向をＺ方向としている。
　（第１実施形態）
　図１は第１実施形態に係る半導体集積回路装置のレイアウト例の概略図である。図１の半導体集積回路装置１は、回路ブロックとして、ブロックＡ，Ｂ，Ｃを備えている。ブロックＡ，Ｂ，Ｃはいずれも、スタンダードセル（以下、適宜、セルと略称する）を備える。ブロックＡは、セル１１等を備える。ブロックＢは、セル１２，１４等を備える。ブロックＣは、セル１３等を備える。なお、図１では、セル１１～１４はいずれもバッファとしている。ただし、各ブロックが備えるセルは、バッファに限られるものではない。
　ブロックＡ，Ｃ内のセルには、電源ＶＤＤが供給される。例えば、ブロックＡのセル１１やブロックＣのセル１３は、ＶＤＤが供給される。ＶＤＤは、半導体集積回路装置１の動作時は常時供給される。
　ブロックＢ内のセルには、電源ＶＤＤ１が供給される。例えば、ブロックＢのセル１４には、ＶＤＤ１が供給される。ＶＤＤ１は、ＶＤＤからスイッチを介して供給される電源であり、スイッチに与えられる制御信号によって、ＶＤＤ１の供給／遮断が制御される。
　また、ブロックＡ内のセル１１の出力信号は、ブロックＢ内のセル１２（中継セル）を経由して、ブロックＣ内のセル１３に伝達される。セル１２は、電源ＶＤＤ１ではなく、電源ＶＤＤが供給される。セル１２に供給される電源がＶＤＤ１であると、ＶＤＤ１が遮断されたときセル１２が動作しないので、信号の伝達が正常に行われない。このため、セル１２については、ブロックＢ内にあっても、ＶＤＤが供給されるようにする。これにより、セル１１からセル１３への信号の伝達が正常に行われる。
　なお、ブロックＡ，Ｃ、および、ブロックＢ内のセル１２に、常時供給される電源ＶＤＤに代えて、ＶＤＤ１とは異なる制御信号によって供給／遮断が制御される電源ＶＤＤ２を供給するようにしてもよい。この場合でも、ＶＤＤ２が供給されている場合は、セル１１からセル１３への信号の伝達は正常に行われる。
　また、図１において、ブロックＡからブロックＣへ２つ以上の信号を伝達する構成にしてもよい。また、ブロックＡからブロックＣへ信号を伝達する際に経由する中継セルは、２個以上であってもよい。これにより、より長距離の信号の伝達が可能になる。
　図２はブロックＢのセル１４のレイアウト構造の例を示す平面図である。図３はセル１４が実現するバッファ回路の回路図である。
　図２に示すレイアウト構造では、Ｙ方向における両端において、Ｘ方向に延びる電源配線１５，１６がそれぞれ設けられている。電源配線１５，１６はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ）である。電源配線１５はＶＤＤ１を供給し、電源配線１６はＶＳＳを供給する。
　Ｎウェル上のＰ型トランジスタ領域に、Ｘ方向に延びる２本のフィン２１が設けられている。Ｐ型基板上のＮ型トランジスタ領域に、Ｘ方向に延びる２本のフィン２２が設けられている。ゲート配線３１，３２は、Ｐ型トランジスタ領域からＮ型トランジスタ領域にわたってＹ方向に延びている。２本のフィン２１とゲート配線３１とによって、フィンＦＥＴ　Ｐ１が構成されている。２本のフィン２１とゲート配線３２とによって、フィンＦＥＴ　Ｐ２が構成されている。２本のフィン２２とゲート配線３１とによって、フィンＦＥＴ　Ｎ１が構成されている。２本のフィン２２とゲート配線３２とによって、フィンＦＥＴ　Ｎ２が構成されている。
　フィン２１，２２の図面左側の端に、Ｙ方向に延びるローカル配線４１が設けられている。ローカル配線４１は、フィンＦＥＴ　Ｐ１，Ｎ１のドレイン同士を接続する配線に相当する。フィン２１，２２の図面右側の端に、Ｙ方向に延びるローカル配線４２が設けられている。ローカル配線４２は、フィンＦＥＴ　Ｐ２，Ｎ２のドレイン同士を接続する配線に相当する。フィン２１の中央部は、Ｙ方向に延びるローカル配線４３およびビアを介して、電源配線１５と接続されている。フィン２２の中央部は、Ｙ方向に延びるローカル配線４４およびビアを介して、電源配線１６と接続されている。
　メタル配線層（Ｍ１配線層）において、Ｘ方向に延びるメタル配線５１が形成されている。メタル配線５１は、ビアを介して、ローカル配線４１とゲート配線３２とを接続する。また、入力Ａが与えられるメタル配線５２は、ビアを介して、ゲート配線３１と接続されている。出力Ｙを出力するメタル配線５３は、ビアを介して、ローカル配線４２と接続されている。
　なお、ブロックＡのセル１１、および、ブロックＣのセル１３は、図２と同様のレイアウト構造を有する。ただし、ブロックＡのセル１１、および、ブロックＣのセル１３のレイアウト構造では、電源配線１５が、電源ＶＤＤ１ではなく、電源ＶＤＤを供給する点が異なる。
　図４はブロックＢのセル１２のレイアウト構造の例を示す平面図である。図４のレイアウト構造は、いわゆるダブルハイトセルである。Ｙ方向における中央部において、Ｘ方向に延びる電源配線１１１が設けられている。Ｙ方向における両端において、Ｘ方向に延びる電源配線１１２，１１３がそれぞれ設けられている。電源配線１１１，１１２，１１３はいずれも、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ）である。電源配線１１１はＶＤＤ１を供給し、電源配線１１２，１１３はＶＳＳを供給する。
　図４のレイアウト構造では、電源配線１１１の図面下側の領域に、バッファ回路１２ａが構成されている。バッファ回路１２ａのレイアウト構造は図２と同様であり、回路構造は図３のとおりである。ただし、ローカル配線１４３は、電源配線１１１に接続されておらず、代わりに、上層のメタル配線層（Ｍ１配線層）に形成されたメタル配線１５１と接続されている。メタル配線１５１は、Ｘ方向に延びており、電源配線１１１と平面視で重なっている。メタル配線１５１はＶＤＤを供給する。すなわち、バッファ回路１２ａを構成するフィンＦＥＴ　Ｐ１，Ｐ２のソースにＶＤＤが供給される。
　また、図４において、フィンＦＥＴ　Ｐ１，Ｐ２が形成されるＮウェル１０１は、その周囲のＮウェルと分離されている。図４のレイアウト構造は、Ｎウェル１０１にウェル電位を供給するウェルタップ１０２を備える。ウェルタップ１０２は、メタル配線１５１とＮウェル１０１とを接続している。
　また、図４のレイアウト構造は、バッファ回路１２ａおよびウェルタップ１０２の他に、回路の論理動作に寄与しないダミーゲート、ダミーフィン、および、ダミートランジスタを備える。ただし、ダミーゲート、ダミーフィン、および、ダミートランジスタは、なくてもかまわない。
　図４のレイアウト構造では、信号を伝達するバッファ回路１２ａに、Ｍ１配線層に形成されたメタル配線１５１からＶＤＤが供給される。このため、セル１２を中継セルに使用した場合に、供給／遮断されるＶＤＤ１を埋め込み電源配線１１１が供給する場合であっても、その影響を受けることなく、信号の伝達を正常に行うことができる。
　また、図４のレイアウト構造では、ＶＤＤ１を供給する埋め込み電源配線１１１がＸ方向において通過している。このため、セル１２をブロックＢ内に配置しても、ＶＤＤ１を供給する埋め込み電源配線が不連続になることがない。
　また、図４のレイアウト構造では、ＶＤＤを供給するメタル配線１５１が、ＶＤＤ１を供給する埋め込み電源配線１１１と平面視で重なる位置に、配置されている。このため、スタンダードセルの設計が容易になる。すなわち、埋め込み電源配線を利用するスタンダードセルでは、トランジスタ配置や入出力ピンの位置等の基本構造は、埋め込み電源配線の配置位置を前提とした構造になる。このため、電源を供給するメタル配線を、埋め込み電源配線と平面視で重なる位置に配置することによって、トランジスタ配置や入出力ピンの位置等の基本構造を変更することなく、レイアウト設計を行うことができる。
　また、ＶＤＤを供給するメタル配線１５１が埋め込み電源配線１１１と平面視で重なる位置に配置されているため、メタル配線１５１の下にトランジスタが形成されていない。このため、メタル配線１５１とトランジスタとの間の容量増加が生じないので、電源配線とトランジスタ間の容量増加抑制による性能劣化を抑制することができる。
　なお、ＶＤＤを供給するメタル配線１５１は、埋め込み電源配線１１１と平面視で重なっていなくてもかまわない。
　図５はブロックＢのセル１２のレイアウト構造の他の例を示す平面図である。図５のレイアウト構造は、図４のレイアウト構造と同様に、ダブルハイトセルであり、埋め込み電源配線１１１，１１２，１１３が設けられている。電源配線１１１はＶＤＤ１を供給し、電源配線１１２，１１３はＶＳＳを供給する。
　図５のレイアウト構造では、電源配線１１１の図面上側および下側の領域にわたって、バッファ回路１２ｂが構成されている。バッファ回路１２ｂの図面下側の領域におけるレイアウト構造は、図４のバッファ回路１２ａと同様である。また、バッファ回路１２ｂの図面上側の領域におけるレイアウト構造は、図面下側の領域におけるレイアウト構造をＹ方向に反転させたものに相当する。ゲート配線１３１，１３２、および、ローカル配線１４１，１４２，１４３は、図面上側および下側の領域にわたって形成されている。ローカル配線１４３は、上層のメタル配線層に形成された、ＶＤＤを供給するメタル配線１５１と接続されている。
　図５に示すバッファ回路１２ｂは、図３の回路構造における各トランジスタを、それぞれ４個のフィンによって構成したものに相当する。すなわち、バッファ回路１２ｂの駆動力は、図４のバッファ回路１２ａと比べて２倍になっている。このため、より長距離の信号配線を駆動することができる。
　図６はブロックＢのセル１２のレイアウト構造の他の例を示す平面図である。図６のレイアウト構造は、図４のレイアウト構造と同様に、ダブルハイトセルであり、埋め込み電源配線１１１，１１２，１１３が設けられている。電源配線１１１はＶＤＤ１を供給し、電源配線１１２，１１３はＶＳＳを供給する。
　図６のレイアウト構造では、電源配線１１１の図面上側の領域に、バッファ回路１２ｃが構成されており、電源配線１１１の図面下側の領域に、バッファ回路１２ｄが構成されている。バッファ回路１２ｄのレイアウト構造は、図４のバッファ回路１２ａと同様である。バッファ回路１２ｃのレイアウト構造は、バッファ回路１２ｄをＹ方向に反転させたものに相当する。ローカル配線１４３は、バッファ回路１２ｃ，１２ｄに共有されており、上層のメタル配線層に形成された、ＶＤＤを供給するメタル配線１５１と接続されている。
　図６に示すバッファ回路１２ｃ，１２ｄは、それぞれ、独立した別個の信号を伝達する。すなわち、図６のセル１２によって２つの信号の伝達が可能になる。したがって、図４のセル１２を２個配置する場合に比べて、レイアウト面積をより小さくすることができる。
　なお、セル１２には、３個以上のバッファ回路を設けてもかまわない。また、２個以上のバッファ回路を設ける場合において、図５に示すバッファ回路１２ｂのような構成を含めてもかまわない。
　図５および図６のレイアウト構造によると、図４のレイアウト構造と同様の作用効果が得られる。さらに、ＶＤＤを供給するメタル配線１５１がＹ方向における中央部に配置されており、そのＹ方向における上下に回路が配置されているため、ダブルハイトセルの上部と下部に対して電源供給が均等になる、という効果も得られる。
　図７はブロックＢの一部分のレイアウト構造例を示す。図７では、図を分かりやすくするために、一部の信号配線および電源配線については図示を省略している。また、図８は図７の線Ｙ１－Ｙ１‘における断面構造を示す。
　図７では、中央部分に、図６のレイアウト構造を有する３個のセル１２がＹ方向に並べて配置されている。３個のセル１２の周囲に、図２のレイアウト構造を有するセル１４が配置されている。セル１４には、埋め込み電源配線１５によって電源ＶＤＤ１が供給されている。セル１２には埋め込み電源配線１１１が設けられているため、ブロックレイアウトにおいて、Ｘ方向に延びる埋め込み電源配線が連続して形成される。
　また、Ｍ１配線層のさらに上層のＭ２配線層において、ブロックレイアウト全体にわたってＹ方向に延びる電源配線７１が配置されている。電源配線７１は電源ＶＤＤを供給するものであり、各セル１２のメタル配線１５１と、ビアを介して接続されている。なお、電源配線７１は、Ｍ２配線層以外の配線層に形成されていてもよい。
　上述したとおり、図６のレイアウト構造を有するセル１２は、２個の信号を伝達することが可能である。したがって、図７の構成では、３個のセル１２によって、６個の信号の伝達が可能である。また、各セル１２には、電源配線７１からメタル配線１５１を介して電源ＶＤＤが供給される。
　なお、図７のレイアウトでは、セル１２の周囲には全てセル１４が配置されているものとしているが、セル１２の周囲に、セル１４以外の、ＶＤＤ１が供給されるセルを配置してもよい。また、配置するセル１２の個数は３個に限られるものではない。また、セル１２のレイアウト構造は、図６に示すものに限られず、例えば、図３や図５のレイアウト構造としてもよい。
　以上のように本実施形態によると、セル１４は、Ｘ方向に延びており、ＶＤＤ１を供給する埋め込み電源配線１５を備える。セル１４のトランジスタは、埋め込み電源配線１５からＶＤＤ１が供給される。セル１２は、Ｘ方向に延びており、ＶＤＤ１を供給する埋め込み電源配線１１１と、その上層にあり、ＶＤＤを供給する上層電源配線１５１とを備える。セル１２のトランジスタは、上層電源配線１５１からＶＤＤが供給される。そして、上層電源配線１５１は、埋め込み電源配線１１１と平面視で重なっている。このため、埋め込み電源配線１５からＶＤＤ１が供給されるセル１４と、上層電源配線１５１からＶＤＤが供給されるセル１２とについて、トランジスタ配置や入出力ピンの位置等の基本構造を共通にすることができるので、そのレイアウト設計が容易になる。
　（第２実施形態）
　図９は第２実施形態に係る半導体集積回路装置のレイアウト例の概略図である。図９の半導体集積回路装置２は、回路ブロックとして、ブロックＤ，Ｅを備えている。ブロックＤ，Ｅはいずれも、スタンダードセルを備える。ブロックＤは、セル２１等を備える。ブロックＥは、セル２２，２３等を備える。セル２１，２３は、例えば、実施形態１のセル１４と同様のレイアウト構造を備える。
　ブロックＤ内のセルには、電源ＶＤＤが供給される。例えば、ブロックＤのセル２１は、ＶＤＤが供給される。セル２１の出力信号は、ブロックＥに伝達される。
　ブロックＥ内のセルには、電源ＶＤＤ１が供給される。例えば、ブロックＥのセル２３は、ＶＤＤ１が供給される。ここで、電源電圧ＶＤＤ１は電源電圧ＶＤＤよりも高いものとする。セル２２は、セル２１からの信号を受け、セル２３に出力する。ここで、ブロックＤ，Ｅの電源電圧が異なるため、セル２１から受ける信号の振幅とセル２３に出力する信号の振幅とは異なる。このため、セル２２は、信号振幅を変更するレベルシフタ機能を有するレベルシフタセルである。なお、セル２２はバッファ機能を持つものであり、信号の論理は変更しない。
　図１０はレベルシフタの回路構造の例である。セル２２は、例えば図１０に示す回路構造を構成する。図１０に示すように、セル２２は、電源ＶＤＤと電源ＶＤＤ１の両方の供給が必要である。図１０の回路において、トランジスタＰ１，Ｎ１からなるインバータ、および、トランジスタＰ２，Ｎ２からなるインバータは、ＶＤＤが供給される。それ以降の回路には、ＶＤＤ１が供給される。
　入力Ａがローの場合、ノードａ＝ハイ（ＶＤＤ）、ノードｂ＝ローになる。このとき、トランジスタＮ３がオン、トランジスタＮ４がオフになり、ノードｃ＝ローになる。トランジスタＰ５がオンになり、トランジスタＰ５，Ｐ６を経由してＶＤＤ１から電流が流れ、ノードｄ＝ハイ（ＶＤＤ１）となる。この結果、出力Ｙがローになる。一方、入力Ａがハイの場合、ノードａ＝ロー、ノードｂ＝ハイ（ＶＤＤ）になる。このとき、トランジスタＮ３がオフ、トランジスタＮ４がオンになり、ノードｄ＝ローになる。トランジスタＰ３がオンになり、トランジスタＰ３，Ｐ４を経由してＶＤＤ１から電流が流れ、ノードｃ＝ハイ（ＶＤＤ１）となる。この結果、出力Ｙがハイ（ＶＤＤ１）になる。
　このような動作によって、振幅ＶＤＤの信号Ａが、振幅ＶＤＤ１の信号Ｙに変換される。
　なお、ＶＤＤとＶＤＤ１とは常に異なる電源電圧である必要はなく、例えば、ＶＤＤ１が変化し、ＶＤＤとＶＤＤ１とが同じ電源電圧になったり異なる電源電圧になったりする構成もある。このような構成でも、ＶＤＤとＶＤＤ１とが異なる電源電圧になる場合のために、レベルシフタセルは必要である。
　また、セル２２は、バッファ機能をもつものとしているが、これに限られず、インバータやその他の論理機能を持つレベルシフトセルであってもよい。
　また、ブロックＤからブロックＥに伝達される信号は１個に限られず、２個以上であってもよい。
　図１１はブロックＥのセル２２のレイアウト構造の例を示す平面図である。図１１のレイアウト構造は、いわゆるダブルハイトセルである。Ｙ方向における中央部において、Ｘ方向に延びる電源配線２１１が設けられている。Ｙ方向における両端において、Ｘ方向に延びる電源配線２１２，２１３がそれぞれ設けられている。電源配線２１１，２１２，２１３はいずれも、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ）である。電源配線２１１はＶＤＤ１を供給し、電源配線２１２，２１３はＶＳＳを供給する。また、Ｍ１配線層に、上層電源配線となるメタル配線２５１が形成されている。メタル配線２５１は、Ｘ方向に延びており、電源配線２１１と平面視で重なっている。メタル配線２５１はＶＤＤを供給する。
　図１１のレイアウト構造は、図１０の回路構造に対応している。図１１では、図１０のトランジスタおよびノードの記号を、対応する箇所に記している。
　図１１のレイアウト構造では、電源配線２１１の図面下側の領域に、フィンＦＥＴ　Ｐ１，Ｐ２，Ｎ１，Ｎ２を備える回路部２２ａが構成されている。Ｙ方向に延びるローカル配線２４１は、フィンＦＥＴ　Ｐ１，Ｐ２のソースとなるフィン２２１の中央部とメタル配線２５１とを接続している。すなわち、フィンＦＥＴ　Ｐ１，Ｐ２のソースにＶＤＤが供給される。
　フィンＦＥＴ　Ｐ１，Ｐ２が形成されるＮウェル２０１は、その周囲のＮウェルと分離されている。図１１のレイアウト構造は、Ｎウェル２０１にウェル電位を供給するウェルタップ２０２を備える。ウェルタップ２０２は、メタル配線２５１とＮウェル２０１とを接続している。
　また、電源配線２１１の図面下側の領域に、フィンＦＥＴ　Ｐ３，Ｐ４，Ｎ３を備える回路部２２ｂと、フィンＦＥＴ　Ｐ７，Ｎ５を備える回路部２２ｃとが構成されている。電源配線２１１の図面上側の領域に、フィンＦＥＴ　Ｐ５，Ｐ６，Ｎ４を備える回路部２２ｄが構成されている。
　Ｙ方向に延びるローカル配線２４２は、フィンＦＥＴ　Ｐ３のソースとなるフィン２２２の図面左端を、電源配線２１１にビアを介して接続している。Ｙ方向に延びるローカル配線２４３は、フィンＦＥＴ　Ｐ７のソースとなるフィン２２３の図面左端を、電源配線２１１にビアを介して接続している。Ｙ方向に延びるローカル配線２４４は、フィンＦＥＴ　Ｐ５のソースとなるフィン２２４の図面右端を、電源配線２１１にビアを介して接続している。すなわち、フィンＦＥＴ　Ｐ３，Ｐ５，Ｐ７のソースにＶＤＤ１が供給される。
　回路部２２ａにおいて、ノードａに相当するローカル配線２４５は、Ｘ方向に延びるＭ１配線２５２によって、回路部２２ｂにおけるゲート配線２３１と接続されている。回路部２２ａにおいて、ノードｂに相当するローカル配線２４６は、電源配線２１１の図面上側に延びており、さらに、Ｘ方向に延びるＭ１配線２５３によって、回路部２２ｄにおけるゲート配線２３２と接続されている。回路部２２ｂにおいて、ノードｃに相当するローカル配線２４７は、電源配線２１１の図面上側に延びており、さらに、Ｘ方向に延びるＭ１配線２５４によって、回路部２２ｃにおけるゲート配線２３３と接続されている。回路部２２ｄにおいて、ノードｄに相当するローカル配線２４８は、電源配線２１１の図面下側に延びており、さらに、Ｘ方向に延びるＭ１配線２５５によって、回路部２２ｂにおけるゲート配線２３４と、回路部２２ｃにおけるゲート配線２３５とに接続されている。
　図１１のレイアウト構造は、フィンＦＥＴ　Ｐ３～Ｐ７が形成されるＮウェル２０３にウェル電位を供給するウェルタップ２０４を備える。ウェルタップ２０４は、電源配線２１１とＮウェル２０３とを接続している。
　図１１のレイアウト構造では、回路部２２ａに、Ｍ１配線層に形成されたメタル配線２５１からＶＤＤが供給される。このため、セル２２を使用した場合に、ＶＤＤ１を埋め込み電源配線２１１が供給する場合でも、その影響を受けることなく、回路が正常に動作する。
　また、図１１のレイアウト構造では、ＶＤＤ１を供給する埋め込み電源配線２１１がＸ方向において通過している。このため、セル２２をブロックＥ内に配置しても、ＶＤＤ１を供給する埋め込み電源配線が不連続になることがない。
　また、図１１のレイアウト構造では、ＶＤＤを供給するメタル配線２５１が、ＶＤＤ１を供給する埋め込み電源配線２１１と平面視で重なる位置に、配置されている。このため、スタンダードセルの設計が容易になる。すなわち、埋め込み電源配線を利用するスタンダードセルでは、トランジスタ配置や入出力ピンの位置等の基本構造は、埋め込み電源配線の配置位置を前提とした構造になる。このため、電源を供給するメタル配線を、埋め込み電源配線と平面視で重なる位置に配置することによって、トランジスタ配置や入出力ピンの位置等の基本構造を変更することなく、レイアウト設計を行うことができる。
　また、ＶＤＤを供給するメタル配線２５１が埋め込み電源配線２１１と平面視で重なる位置に配置されているため、メタル配線２５１の下にトランジスタが形成されていない。このため、メタル配線２５１とトランジスタとの間の容量増加が生じないので、電源配線とトランジスタ間の容量増加抑制による性能劣化を抑制することができる。
　図１１のレイアウト構造によると、ＶＤＤを供給するメタル配線２５１がＹ方向における中央部に配置されており、そのＹ方向における上下にトランジスタが配置されているため、ダブルハイトセルの上部と下部に対して電源供給が均等になる、という効果も得られる。
　なお、ＶＤＤを供給するメタル配線２５１は、埋め込み電源配線２１１と平面視で重なっていなくてもかまわない。
　図１２はブロックＥの一部分のレイアウト構造例を示す。図１２では、図を分かりやすくするために、一部の信号配線および電源配線については図示を省略している。
　図１２では、中央部分に、図１１のレイアウト構造を有する３個のセル２２がＹ方向に並べて配置されている。３個のセル２２の周囲に、図２と同様のレイアウト構造を有するセル２３が配置されている。セル２３には、埋め込み電源配線１５によってＶＤＤ１が供給されている。セル２２には埋め込み電源配線２１１が設けられているため、ブロックレイアウトにおいて、Ｘ方向に延びる埋め込み電源配線が連続して形成される。
　また、Ｍ１配線層のさらに上層のＭ２配線層において、ブロックレイアウト全体にわたってＹ方向に延びる電源配線２７１が配置されている。電源配線２７１はＶＤＤを供給するものであり、各セル２２のメタル配線２５１と、ビアを介して接続されている。なお、電源配線２７１は、Ｍ２配線層以外の配線層に形成されていてもよい。
　図１１のレイアウト構造を有するセル２２は、信号の振幅変換が可能である。したがって、図１２の構成では、３個のセル２２によって、３個の信号の振幅変換が可能である。また、各セル２２には、電源配線２７１からメタル配線２５１を介してＶＤＤが供給される。また、各セル２２には、埋め込み電源配線２１１からＶＤＤ１が供給される。
　なお、図１２のレイアウトでは、セル２２の周囲には全てセル２３が配置されているものとしているが、セル２２の周囲に、セル２３以外の、ＶＤＤ１が供給されるセルを配置してもよい。また、配置するセル２２の個数は３個に限られるものではない。また、セル２２のレイアウト構造は、図１１に示すものに限られない。
　以上のように本実施形態によると、セル２３は、Ｘ方向に延びており、ＶＤＤ１を供給する埋め込み電源配線１５を備える。セル２３のトランジスタは、埋め込み電源配線１５からＶＤＤ１が供給される。セル２２は、Ｘ方向に延びており、ＶＤＤ１を供給する埋め込み電源配線２１１と、その上層にあり、ＶＤＤを供給する上層電源配線２５１とを備える。セル２２のトランジスタは、上層電源配線２５１からＶＤＤが供給される。そして、上層電源配線２５１は、埋め込み電源配線２１１と平面視で重なっている。このため、埋め込み電源配線１５からＶＤＤ１が供給されるセル２３と、上層電源配線２５１からＶＤＤが供給されるセル２２とについて、トランジスタ配置や入出力ピンの位置等の基本構造を共通にすることができるので、そのレイアウト設計が容易になる。
　なお、以上の説明では、半導体集積回路装置はフィンＦＥＴを有するスタンダードセルを備えるものとして説明を行ったが、スタンダードセルが有するトランジスタは、フィンＦＥＴに限られるものではない。例えば、ナノシートＦＥＴを有するスタンダードセルを備える半導体集積回路装置についても、本開示は適用可能である。
　本開示では、埋め込み電源配線を用いる半導体集積回路装置について、周囲と異なる電源を供給するスタンダードセルを含む構成を、容易にレイアウト設計可能になるので、例えば、システムＬＳＩの開発効率向上やコスト削減に有用である。
１，２　半導体集積回路装置
１１，１２，１３，１４　スタンダードセル
２１，２２，２３　スタンダードセル
１５，１６　埋め込み電源配線
７１　電源配線
１０１，２０１　ウェル
１０２，２０２　ウェルタップ
１１１，１１２，１１３　埋め込み電源配線
１５１　上層電源配線
２１１，２１２，２１３　埋め込み電源配線
２５１　上層電源配線
２７１　電源配線
Ｐ１～Ｐ７，Ｎ１～Ｎ５　トランジスタ

Claims (9)

  1. 　半導体集積回路装置であって、
    　第１および第２スタンダードセルを備える回路ブロックを備え、
    　前記第１スタンダードセルは、
    　第１方向に延びており、第１電源を供給する第１埋め込み電源配線と、
    　第１導電型の第１トランジスタとを備え、
    　前記第１トランジスタは、前記第１埋め込み電源配線から前記第１電源が供給されており、
    　前記第２スタンダードセルは、
    　前記第１方向に延びており、前記第１電源を供給する第２埋め込み電源配線と、
    　前記第２埋め込み電源配線の上層にあり、かつ、前記第２埋め込み電源配線と平面視で重なっており、第２電源を供給する上層電源配線と、
    　前記第１導電型の第２トランジスタとを備え、
    　前記第２トランジスタは、前記上層電源配線から前記第２電源が供給される
    ことを特徴とする半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記第１および第２スタンダードセルは、前記第１方向において隣接しており、
    　前記第１埋め込み電源配線および前記第２埋め込み電源配線は、前記第１方向において、連続して形成されている。
    ことを特徴とする半導体集積回路装置。
  3. 　請求項１記載の半導体集積回路装置において、
    　前記第２スタンダードセルは、
    　第２導電型のウェルと、
    　前記ウェルに電位を供給するウェルタップとを備え、
    　前記第２トランジスタは、前記ウェル上に形成されており、
    　前記ウェルタップは、前記上層電源配線と電気的に接続されている
    ことを特徴とする半導体集積回路装置。
  4. 　請求項１記載の半導体集積回路装置において、
    　前記第２スタンダードセルは、ダブルハイトセルであり、
    　前記第２埋め込み電源配線および前記上層電源配線は、前記第２スタンダードセルにおける、前記第１方向と垂直をなす第２方向における中央部に、配置されている
    ことを特徴とする半導体集積回路装置。
  5. 　請求項４記載の半導体集積回路装置において、
    　前記第２スタンダードセルは、
    　前記第１導電型の第３トランジスタを備え、
    　前記第３トランジスタは、前記上層電源配線から前記第２電源が供給され、
    　前記第２および第３トランジスタは、前記上層電源配線の前記第２方向における両側に、それぞれ配置されている。
    ことを特徴とする半導体集積回路装置。
  6. 　請求項５記載の半導体集積回路装置において、
    　前記第２スタンダードセルは、単一の信号を伝達するバッファ回路を備え、
    　前記バッファ回路は、前記第２および第３トランジスタを含む
    ことを特徴とする半導体集積回路装置。
  7. 　請求項５記載の半導体集積回路装置において、
    　前記第２スタンダードセルは、互いに独立した信号を伝達する第１および第２バッファ回路を備え、
    　前記第１バッファ回路は、前記第２トランジスタを含み、
    　前記第２バッファ回路は、前記第３トランジスタを含む
    ことを特徴とする半導体集積回路装置。
  8. 　請求項５記載の半導体集積回路装置において、
    　前記第２スタンダードセルは、
    　前記第１導電型の第３トランジスタを備え、
    　前記第３トランジスタは、前記第２埋め込み電源配線から前記第１電源を供給される
    ことを特徴とする半導体集積回路装置。
  9. 　請求項１記載の半導体集積回路装置において、
    　前記回路ブロックは、
    　前記上層電源配線より上層にあり、前記第１方向と垂直をなす第２方向に延びるように配置されている第２上層電源配線を備え、
    　前記上層電源配線は、前記第２上層電源配線と電気的に接続されている
    ことを特徴とする半導体集積回路装置。
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