CN114586144A - 半导体装置 - Google Patents

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Abstract

半导体装置包括第1芯片以及第2布线层,第1芯片具有基板、形成在所述基板的第1面上的第1布线层,第2布线层形成在所述基板的所述第1面的相反侧的第2面上。所述第2布线层具有提供第1电源电位的第1电源线、提供第2电源电位的第2电源线。所述第1芯片具有第1接地线、提供所述第1电源电位的第3电源线、提供所述第2电源电位的第4电源线、形成在所述基板上并连接所述第1电源线与所述第3电源线的孔、配置有所述第1接地线以及所述第4电源线的第1区域、连接于所述第1接地线与所述第3电源线之间的第1电路。在所述第1电源线与所述第2电源线之间连接开关。俯视下,所述第3电源线、所述孔以及所述第1电路被配置在所述第1区域内。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
半导体装置包含各种电路区域,作为电路区域之一例有标准单元区域。标准单元区域包含各种逻辑电路。在向半导体装置提供VDD的电源电位的情况下,能够向标准单元区域的逻辑电路提供VVDD的电源电位,在VDD的电位线与VVDD的电源线之间连接电源开关电路。
电源开关电路进行对逻辑电路的晶体管提供VVDD电源电位的开/关切换。通过使用电源开关电路,在无需使逻辑电路动作时可切断电源提供,抑制在构成逻辑电路的晶体管中产生漏电流,以降低消耗电力。
另外,已有人提出在主半导体芯片的背面贴合包含布线的从属半导体芯片,利用从属半导体芯片的布线向主半导体芯片的晶体管提供电源电位的技术。这种技术也被称为BS-PDN(backside-power delivery network)。
<现有技术文献>
<专利文献>
专利文献1:美国专利申请公开第2015/0162448号说明书
专利文献2:美国专利第9754923号说明书
专利文献3:美国专利申请公开第2018/0145030号说明书
专利文献4:美国专利第8530273号说明书
专利文献5:(日本)专利第6469269号公报
专利文献6:(日本)专利第5358727号公报
专利文献7:(日本)专利第7660902号公报
专利文献8:(日本)专利第6389937号公报
发明内容
<本发明要解决的问题>
目前为止,关于在被提供VVDD电源电位的标准单元区域内包含被提供VDD电源电位的缓冲器等的电路的结构中,由从属于被提供VDD电源电位的电路的半导体芯片提供电源电位的具体结构,尚未详细研究。
本发明的目的在于提供一种能够高效率地对电路提供电源电位的半导体装置。
<用于解决问题的手段>
本发明的技术所涉及的半导体装置包括第1芯片以及第2布线层,所述第1芯片具有基板以及形成在所述基板的第1面上的第1布线层,所述第2布线层形成在所述基板的所述第1面的相反侧的第2面上,所述第2布线层包括提供第1电源电位的第1电源线、提供第2电源电位的第2电源线,所述第1芯片包括第1接地线、提供所述第1电源电位的第3电源线、提供所述第2电源电位的第4电源线、形成在所述基板并用于连接所述第1电源线与所述第3电源线的孔、配置有所述第1接地线以及所述第4电源线的第1区域、连接于所述第1接地线与所述第3电源线之间的第1电路,在所述第1电源线与所述第2电源线之间连接有开关,俯视下所述第3电源线、所述孔以及所述第1电路被配置在所述第1区域内。
<发明的效果>
根据本发明的技术,能够高效率地对电路提供电源电位。
附图说明
图1是表示本发明适用的半导体装置的概要的剖面图。
图2是表示第1芯片的布局的图。
图3是表示半导体装置包含的电路的一例结构的电路图。
图4是表示缓冲器的结构的电路图。
图5是表示缓冲器的第1例的平面结构的模式图。
图6是表示缓冲器的第2例的平面结构的模式图。
图7是表示逆变器的结构的电路图。
图8是表示逆变器的平面结构的模式图。
图9是表示第1实施方式的半导体装置的平面结构的模式图。
图10是表示第1实施方式的半导体装置的剖面图(其1)。
图11是表示第1实施方式的半导体装置的剖面图(其2)。
图12是图9～图11所示部分的等效电路图。
图13是表示第1实施方式的第1变形例的半导体装置的平面结构的模式图。
图14是图13所示部分的等效电路图。
图15是表示第1实施方式的第2变形例的半导体装置的平面结构的模式图。
图16是图15所示部分的等效电路图。
图17是表示第2实施方式的半导体装置的平面结构的模式图(其1)。
图18是表示第2实施方式的半导体装置的平面结构的模式图(其2)。
图19是表示第2实施方式的半导体装置的剖面图(其1)。
图20是表示第2实施方式的半导体装置的剖面图(其2)。
图21是表示第2实施方式的半导体装置的剖面图(其3)。
图22是表示第2实施方式的第1变形例的半导体装置的平面结构的模式图。
图23是表示第3实施方式的半导体装置的平面结构的模式图。
图24是表示第3实施方式的半导体装置的剖面图。
图25是表示第3实施方式的半导体装置中的连接关系的剖面图。
图26是表示第3实施方式的第1变形例的半导体装置的平面结构的模式图。
图27是表示第4实施方式的半导体装置的平面结构的模式图。
图28是图27所示部分的一部分的等效电路图。
图29是表示开关晶体管的剖面構成的例子的剖面图(其1)。
图30是表示开关晶体管的剖面構成的例子的剖面图(其2)。
图31是表示第5实施方式的半导体装置的模式图。
图32是表示开关晶体管与驱动缓冲器的对应关系的第1例的电路图。
图33是表示开关晶体管与驱动缓冲器的对应关系的第2例的电路图。
图34是表示开关晶体管与驱动缓冲器的对应关系的第3例的电路图。
具体实施方式
以下,参照附图对实施方式进行具体说明。并且,在本说明书以及附图中,对实质上具有相同功能结构的结构要素,通过附加相同的符号,有时会省略重复说明。另外,在以下的说明中,将与基板的表面平行并且彼此正交的两个方向设为X方向、Y方向,将垂直于基板的表面的方向设为Z方向。另外,本发明中所说的配置一致,并非是严格地排除制造上的偏差所致的不一致情况,即使是制造上的偏差导致配置有偏移的情况,也可视为配置一致。
(本发明适用的半导体装置的概要)
首先,关于本发明适用的半导体装置的概要进行说明。图1是表示本发明适用的半导体装置的概要的剖面图。图1所示的半导体装置包含第1芯片10以及第2芯片20。
第1芯片10例如是半导体芯片,包括基板11以及第1布线层12。基板11例如是硅基板,在基板11的表面侧形成有晶体管等的半导体元件。晶体管例如是源极、漏极以及沟道包含鳍13的FinFET。第1布线层12形成在基板11的表面上,包含布线14以及绝缘层15。布线14的一部分连接于鳍13。另外,例如在基板11的表面侧,形成有与布线14连接的电源线16,基板11上设置有从电源线16到基板11的背面的孔17。孔17例如是硅穿孔(through-siliconvia:TSV)。在此,如图1所示,布线14的一部分呈孔形状,可连接于电源线16。
第2芯片20例如是半导体芯片,与第1芯片10的基板11的背面相对配置。第2芯片20例如包含第2布线层22以及垫23。第2布线层22包含布线24以及绝缘层25。第2布线层22的顶面例如与第1芯片10的基板11的背面相对而置。即,基板11位于第1布线层12与第2布线层22之间。第2布线层22,如图1所示,可具有多个布线24。多个布线24可通过第2布线层22上设置的孔28进行连接。垫23例如是与布线基板或板等连接的外部连接端子。布线24的一部分连接于孔17。垫23被设置在第2布线层22的背面,通过孔28连接于布线24。通过垫23进行对第2布线层22的电源电位提供或信号传递。
第2芯片20可以具有与第1芯片10同等程度的尺寸,也可以具有大于第1芯片10的尺寸。另外,垫23可以在与第1芯片10相对侧的第2芯片20的面上,俯视下被设置在第1芯片10的外侧。以下,本说明书中的俯视是指对第1芯片10的主面的俯视。
第2布线层22可以是在基板11的背面上形成布线24以及绝缘层25等而设置的结构。第2布线层22也可以形成在具有TSV的第2基板上,还可以在第2基板的背面设置有垫23。
另外,图1的剖面图表示半导体装置的概要,详情如图10、图11等所示。
接下来,对第1芯片10的布局进行说明。图2是表示第1芯片10的布局的图。
如图2所示,第1芯片10包含第1电源域31A、第2电源域31B、第3电源域31C以及输入输出(I/O)单元区域32。I/O单元区域32例如被配置在第1电源域31A以及第2电源域31B的周围。第1电源域31A的数量、第2电源域31B的数量以及第3电源域31C的数量可以是2以上。
[半导体装置包含的电路]
以下,关于半导体装置包含的电路进行说明。图3是表示半导体装置包含的电路的一例结构的电路图。
如图3所示,半导体装置在第1电源域31A内具有控制电路41、缓冲器42、逻辑电路43。半导体装置在第2电源域31B内具有缓冲器51、缓冲器52、逆变器53、逆变器54、标准单元56。半导体装置在第3电源域31C内具有逻辑电路81。半导体装置具有提供VDD的电源电位的VDD布线、提供VVDD的电源电位的VVDD布线、提供VSS的接地电位的VSS布线。
第1电源域31A内的控制电路41、缓冲器42以及逻辑电路43被提供VDD的电源电位以及VSS的接地电位。例如,控制电路41的输出信号被输入到缓冲器42。逻辑电路43可以独立于控制电路41以及缓冲器42进行动作。
第2电源域31B内的缓冲器51、缓冲器52、逆变器53以及逆变器54被提供VDD的电源电位以及VSS的接地电位。例如,缓冲器42的输出信号被输入到缓冲器51,缓冲器51的输出信号被输入到逆变器53,逆变器53的输出信号被输入到逆变器54。逆变器53以及54能够构成一个缓冲器60。逻辑电路43的输出信号被输入到缓冲器52。缓冲器52可以独立于缓冲器51、缓冲器52、逆变器53以及逆变器54进行动作。
详情后述,半导体装置在俯视第1芯片10的主面时与第2布线层22的第2电源域31B重叠的区域内具有开关晶体管55。图3中,方便起见,将开关晶体管55标在第2电源域31B内,但开关晶体管55也可以设置在第2电源域31B的外部。开关晶体管55例如是P沟道MOS晶体管。例如,逆变器53的输出信号被输入到开关晶体管55的栅极。开关晶体管55的源极(VDD连接部)连接于VDD布线,漏极(VVDD连接部)连接于VVDD布线。开关晶体管55的动作通过缓冲器42等被控制电路41所控制。由控制电路41对开关晶体管55进行开/关切换,控制VDD布线与VVDD布线之间的导通。逆变器53的输入信号,即缓冲器51的输出信号可以被输入到开关晶体管55的栅极,逆变器54的输出信号可以被输入到开关晶体管55的栅极。开关晶体管55可由薄膜晶体管(thin film transistor:TFT)构成,也可以是微机电系统(micro electromechanical systems:MEMS)开关。
第2电源域31B内的标准单元56被提供VVDD的电源电位以及VSS的接地电位。标准单元56包含例如NAND电路、逆变器等的各种逻辑电路。标准单元56还可以包含SRAM(StaticRandom Access Memory)或宏单元。
第3电源域31C内的逻辑电路81被提供VDD的电源电位以及VSS的接地电位。例如,缓冲器52的输出信号被输入到逻辑电路81。并且,取代第3电源域31C,可以将逻辑电路81设置在例如第1电源域31A内。
[缓冲器60]
以下,关于被提供VDD的电源电位以及VSS的电源电位的缓冲器60的结构进行说明。在此,对2个例子进行说明。图4是表示缓冲器60的结构的电路图。图5是表示缓冲器60的第1例的平面结构的模式图。图6是表示缓冲器60的第2例的平面结构的模式图。
如图4所示,缓冲器60包括逆变器61以及逆变器62。输入信号IN被输入到逆变器61,逆变器61的输出被输入到逆变器62,由逆变器62输出输出信号OUT。逆变器61包含P沟道MOS晶体管610P以及N沟道MOS晶体管610N。逆变器62包含P沟道MOS晶体管620P以及N沟道MOS晶体管620N。
在缓冲器60的第1例中,例如图5所示,设置有相当于VDD布线的电源线1110、相当于VSS布线的电源线1120。电源线1110以及1120沿着X方向延伸。在电源线1110的电源线1120侧设置有沿着X方向延伸的半导体的鳍651。例如设置有2条鳍651。在鳍651的电源线1120侧,设置有沿着X方向延伸的半导体的鳍652。例如设置有2条鳍652。设置有局部布线631,其通过孔681连接于电源线1110,并沿着Y方向延伸,连接于鳍651。设置有局部布线632,其通过孔682连接于电源线1120,并沿着Y方向延伸,连接于鳍652。在局部布线631以及632的X方向正侧,设置有连接于鳍651以及652的局部布线634。在局部布线631以及632的X方向负侧,设置有连接于鳍651以及652的局部布线636。
在局部布线631与局部布线634之间,以及在局部布线632与局部布线634之间,设置有通过栅极绝缘膜(未图示)与鳍651以及652交叉的栅电极612。在局部布线631与局部布线636之间,以及在局部布线632与局部布线636之间,设置有通过栅极绝缘膜(未图示)与鳍651以及652交叉的栅电极622。栅电极612通过局部布线633以及孔641连接于布线611。栅电极622通过局部布线635以及孔643连接于布线692。布线692还连接于局部布线634。局部布线636通过孔644连接于布线621。输入信号IN输入到布线611,由布线621输出输出信号OUT(参照图4)。
布线692可以连接于开关晶体管55的栅极。取代布线692,也可以是布线611或布线621的任一方连接于开关晶体管55的栅极。
在缓冲器60的第2例中,例如图6所示,设置有相当于VDD布线的电源线1110、相当于VSS布线的电源线1120A以及1120B。电源线1110、1120A以及1120B沿着X方向延伸。电源线1110在Y方向上位于电源线1120A与电源线1120B之间。
在电源线1110的电源线1120A侧,设置有沿着X方向延伸的半导体的鳍651A。例如设置有2条鳍651A。在鳍651A的电源线1120A侧,设置有沿着X方向延伸的半导体的鳍652A。例如设置有2条鳍652A。在电源线1110的电源线1120B侧,设置有沿着X方向延伸的半导体的鳍651B。例如设置有2条鳍651B。在鳍651B的电源线1120B侧,设置有沿着X方向延伸的半导体的鳍652B。例如设置有2条鳍652B。
设置有局部布线631,其通过孔681连接于电源线1110,并沿着Y方向延伸,连接于鳍651A以及651B。设置有局部布线632A,其通过孔682A连接于电源线1120A,并沿着Y方向延伸,连接于鳍652A。在局部布线631以及632A的X方向正侧,设置有连接于鳍651A以及652A的局部布线634A。设置有局部布线632B,其通过孔682B连接于电源线1120B,并沿着Y方向延伸,连接于鳍652B。在局部布线631以及632B的X方向正侧,设置有连接于鳍651B以及652B的局部布线634B。
在局部布线631与局部布线634A之间,以及在局部布线632A与局部布线634A之间,设置有通过栅极绝缘膜(未图示)与鳍651A以及652A交叉的栅电极612A。在局部布线631与局部布线634B之间,以及在局部布线632B与局部布线634B之间,设置有通过栅极绝缘膜(未图示)与鳍651B以及652B交叉的栅电极612B。
栅电极612A通过局部布线633A以及孔641A连接于布线611。栅电极612B通过局部布线633B以及孔641B连接于布线623。局部布线634A通过孔642A连接于布线692。局部布线634B通过孔642B连接于布线621。布线611、621、692以及623沿着X方向延伸。在局部布线631、632A以及632B的X方向负侧,设置有沿着Y方向延伸的布线661。布线661通过孔671A连接于布线692,通过孔671B连接于布线623。输入信号IN被输入到布线611,由布线621输出输出信号OUT(图4参照)。
布线692、623以及661可以连接于开关晶体管55的栅极。布线611也可以连接于开关晶体管55的栅极。布线621也可以连接于开关晶体管55的栅极。
例如,作为缓冲器42、51以及52,可以使用与缓冲器60相同结构的缓冲器。另外,例如,作为逆变器53以及54,还可以使用逆变器61以及62。
在此,逆变器61以及62的结构为一个例子,例如,逆变器61以及62中包含的P沟道MOS晶体管以及N沟道MOS晶体管也可以是2对以上。
以下,作为标准单元56中包含的电路的一个例子,关于逆变器的结构进行说明。图7是表示逆变器的结构的电路图。图8是表示逆变器的平面结构的模式图。
如图7所示,逆变器70包含P沟道MOS晶体管710P以及N沟道MOS晶体管710N。
例如图8所示,设置有相当于VVDD布线的电源线2110以及相当于VSS布线的电源线2120。电源线2110以及2120沿着X方向延伸。在电源线2110的电源线2120侧,设置有沿着X方向延伸的半导体的鳍751。例如设置有2条鳍751。在鳍751的电源线2120侧,设置有沿着X方向延伸的半导体的鳍752。例如设置有2条鳍752。设置有局部布线731,其通过孔781连接于电源线2110,并沿着Y方向延伸,连接于鳍751。设置有局部布线732,其通过孔782连接于电源线2120,并沿着Y方向延伸,连接于鳍752。在局部布线731以及732的X方向正侧,设置有连接于鳍751以及752的局部布线734。电源线2110以及2120可以设置横跨3个以上的区域的电路。即,可以设置所谓的多高度(multi-height)的电路。
在局部布线731与局部布线734之间,以及在局部布线732与局部布线734之间,设置有通过栅极绝缘膜(未图示)与鳍751以及752交叉的栅电极712。栅电极712通过局部布线733以及孔741连接于布线711。局部布线734通过孔742连接于布线760。输入信号IN输入到布线711,布线760输出输出信号OUT(参照图7)。
在图5、图6以及图8中例示了采用鳍的晶体管(FinFET),此外还可以在缓冲器等的逻辑电路设置平面型的晶体管、互补场效应晶体管(Complementary Field EffectTransistor:CFET)、采用纳米线的晶体管等。
(第1实施方式)
在此,关于第1实施方式进行说明。第1实施方式中,包含图3所示的电路中的例如控制电路41、缓冲器60、开关晶体管55以及标准单元56。图9是表示第1实施方式的半导体装置的平面结构的模式图。图10以及图11是表示第1实施方式的半导体装置的剖面图。图10相当于沿着图9中的X11-X21线的剖面图,图11相当于沿着图9中的Y11-Y21线的剖面图。图12是图9～图11所示部分的等效电路图。
[第1电源域31A]
在第1电源域31A设置有控制电路41。控制电路41被提供VSS的接地电位与VDD的电源电位(参照图3)。
[第2电源域31B]
在第2电源域31B,沿着X方向延伸的电源线片2110A以及2110B、沿着X方向延伸的电源线2120在Y方向上排列配置。电源线片2110A与电源线片2110B,在沿着X方向延伸的同一个直线上,彼此空开间隔配置。在电源线片2110A与电源线片2110B之间,配置有沿着X方向延伸的电源线2150以及沿着X方向延伸的连接部5190。例如,电源线片2110A以及2110B相当于VVDD布线,电源线2120相当于VSS布线,电源线2150相当于VDD布线。以下,有时会将电源线片2110A以及2110B等相当于VVDD布线的电源线片统称为电源线2110。
如图9～图11所示,基板11上形成有沿着X方向延伸的多个槽,电源线2110、2120以及2150、连接部5190被形成在这些槽内。具有这种结构的电源线2110、2120以及2150也被称为BPR(Buried Power Rail)。在基板11的表面上还可以形成元件分离膜(未图示)。
在基板11形成有穿通至基板11的背面的孔2111A、2111B、2121、2151以及5191。孔2111A被形成在电源线片2110A的下方,孔2111B被形成在电源线片2110B的下方,孔2121被形成在电源线2120的下方,孔2151被形成在电源线2150的下方,孔5191被形成在连接部5190的下方。以下,有时会将孔2111A以及2111B等被设置在电源线2110的下方且连接于电源线2110的孔统称为孔2111。
在电源线2150与电源线2120之间,例如,连接有如图5所示的缓冲器60。虽未图示,在电源线2110与电源线2120之间连接有如图8所示的逆变器70等包含于标准单元56的电路。
[开关晶体管55]
如图9～图11所示,第2芯片20例如包含绝缘层25、形成在绝缘层25的表层部的电源线4130、4140以及4150。电源线4130、4140以及4150沿着Y方向延伸。例如,电源线4130、4150以及4140按照该顺序在X方向上配置有多个。
电源线4130、4140以及4150被设置在俯视下与第2电源域31B重叠的区域。电源线4130相当于VVDD布线,电源线4140相当于VSS布线,电源线4150相当于VDD布线。一部分电源线4130通过孔2111A连接于电源线片2110A,一部分电源线4130通过孔2111B连接于电源线片2110B。电源线2110以及4130在俯视下可以具有网格结构。电源线4140通过孔2121连接于电源线2120。电源线2120以及4140在俯视下可以具有网格结构。电源线4150通过孔2151连接于电源线2150。
第2芯片20包含形成在绝缘层25的表层部的控制信号线5170。控制信号线5170位于中间未夹设无电源线4140的电源线4130与电源线4150之间。控制信号线5170沿着Y方向延伸。控制信号线5170通过孔5191连接于连接部5190。
在绝缘层25形成有半导体层6110,该半导体层6110在俯视下与中间未夹设电源线4140且邻接的一对电源线4130以及4150重叠。俯视下位于电源线4130与电源线4150之间的栅极绝缘膜6120被形成在半导体层6110上,在栅极绝缘膜6120上形成有栅电极5120。在绝缘层25形成有用于电连接控制信号线5170与栅电极5120的孔5171。孔5171被形成在控制信号线5170的下方。并且,在图9的一部分开关晶体管55中,省略了孔5171以及控制信号线5170的图示。即,在多个开关晶体管55的每一个都配置有孔5171以及控制信号线5170。
半导体层6110具有在X方向上夹着栅电极5120的VVDD连接部6111(漏极)以及VDD连接部6112(源极)。在绝缘层25形成有用于电连接VVDD连接部6111与电源线4130的孔4131、用于电连接VDD连接部6112与电源线4150的孔4151。栅电极5120作为开关晶体管55的栅极发挥功能,VDD连接部6112作为开关晶体管55的源极发挥功能,VVDD连接部6111作为开关晶体管55的漏极发挥功能。开关晶体管55电连接于相当于VDD布线的电源线4150与相当于VVDD布线的电源线4130之间。
[缓冲器60]
如上所述,缓冲器60连接于电源线2150与电源线2120之间。来自控制电路41的输出信号被输入到缓冲器60,缓冲器60的输出信号被输入到开关晶体管55的栅极。即,由控制电路41通过缓冲器60控制开关晶体管55的开/关。配置在第2电源域31B内的标准单元56也连接于电源线2120。电源线2150通过基板11上形成的孔2151连接于电源线4150。电源线4150通过孔4151连接于作为开关晶体管55的源极发挥功能的VDD连接部6112。并且,开关晶体管55为关状态(off)时,提供给标准单元56的VVDD的电源电位被切断,相对于此,对缓冲器60则是无论开关晶体管55的开/关状态如何,均有VDD的电源电位的提供。
在第1实施方式中,缓冲器60的输出通过孔5111、连接部5190、孔5191、控制信号线5170以及孔5171,连接到作为开关晶体管55的栅极发挥功能的栅电极5120。此外,相当于VDD布线的电源线4150电连接于缓冲器60以及作为开关晶体管55的漏极发挥功能的VDD连接部6112。
另外,俯视下,电源线2150、孔2151以及缓冲器60被配置在第2电源域31B内。如上所述,根据第1实施方式,俯视下,在被提供VVDD的电源电位的第2电源域31B内,能够配置无论开关晶体管55的开/关状态如何均能以VDD电源电位进行动作的缓冲器60。并且,缓冲器60以及开关晶体管55在俯视下彼此接近配置,无需在第2电源域31B内拉线配备用于VDD的电源电位的电源线。因此,能够在缓冲器60与开关晶体管55之间采用较短的布线,能够缩小电路面积。如上所述,根据第1实施方式,能够高效率地向缓冲器60提供电源电位。
在此,连接部5190以及电源线2150也可以在相当于VVDD布线的电源线片2110A与电源线片2110B之间沿着X方向排列配置。
在图9～图11中,多个栅电极5120中仅有一个栅电极5120上连接有缓冲器60,此外也可以设置多个缓冲器60,在每个栅电极5120连接缓冲器60。另外,多个栅电极5120彼此间也可以通过位于例如半导体层6110下方的布线相互连接。
(第1实施方式的第1变形例)
以下,关于第1实施方式的第1变形例进行说明。第1变形例主要是追加包含缓冲器51的特征不同于第1实施方式。图13是表示第1实施方式的第1变形例的半导体装置的平面结构的模式图。图14是图13所示部分的等效电路图。在图13～图14中,主要示出与第1变形例的第1实施方式不同的部分,对于其他部分省略图示。
如图13以及图14所示,在缓冲器60的前段设置有缓冲器51。即,在控制电路41与缓冲器60之间,缓冲器51连接于控制信号线5110。在缓冲器51,由电源线2150提供VDD的电源电位,由电源线2120提供VSS的接地电位。其他结构与第1实施方式相同。
在开关晶体管55为关状态时,提供给标准单元56的VVDD的电源电位被切断,相对于此,缓冲器51则与缓冲器60同样,无论开关晶体管55的开/关状态如何,均有VDD的电源电位的提供。
其他结构与第1实施方式相同。
通过第1变形例也能获得与第1实施方式相同的效果。例如,俯视下,在被提供VVDD的电源电位的第2电源域31B内,能够配置无论开关晶体管55的开/关状态如何均以VDD的电源电位进行动作的缓冲器51以及60。并且,根据第1变形例,能够高效率地向缓冲器51以及60提供电源电位。
(第1实施方式的第2变形例)
以下,关闭第1实施方式的第2变形例进行说明。第2变形例主要是在图3所示的电路中的开关晶体管55以及缓冲器52具有特征性部分的方面不同于第1实施方式。图15是表示第1实施方式的第2变形例的半导体装置的平面结构的模式图。图16是图15所示部分的等效电路图。在图15～图16中,主要示出与第2变形例的第1实施方式不同的部分,对于其他部分省略图示。
如图15以及图16所示,设在第1电源域31A的逻辑电路43的输出信号被输入到设在第2电源域31B的缓冲器52。缓冲器52的输出信号通过信号线5122被输入到设在第3电源域31C的逻辑电路81。
缓冲器52连接于电源线2150与电源线2120之间。被配置在第2电源域31B内的标准单元56也连接于电源线2120。电源线2150通过基板11上形成的孔2151连接于电源线4150。电源线4150通过孔4151连接于作为开关晶体管55的源极发挥功能的VDD连接部6112。并且,开关晶体管55为关状态时提供给标准单元56的VVDD的电源电位被切断,相对于此,缓冲器52则与缓冲器60同样,无论开关晶体管55的开/关状态如何,均有VDD的电源电位的提供。
其他结构与第1实施方式相同。
根据第2变形例也能获得与第1实施方式相同的效果。例如,俯视下,在被提供VVDD的电源电位的第2电源域31B内,能够配置无论开关晶体管55的开/关状态如何均以VDD的电源电位进行动作的缓冲器52。并且,根据第2变形例,能够高效率地向缓冲器52提供电源电位。
缓冲器52は、在逻辑电路43至逻辑电路81的传递路经较长等情况下,有助于抑制从逻辑电路43传递至逻辑电路81的信号迟缓。另外,缓冲器52在开关晶体管55为关状态时也能动作,能够将由逻辑电路43输出的信号传递到逻辑电路81。
(第2实施方式)
以下,关于第2实施方式进行说明。第2实施方式主要是配置在第2电源域31B的开关晶体管55的数量不同于第1实施方式。图17以及图18是表示第2实施方式的半导体装置的平面结构的模式图。图19～图21是表示第2实施方式的半导体装置的剖面图。图17主要表示第2芯片20的平面结构,图18主要表示第1芯片10的平面结构。图19相当于沿着图17以及图18中的X12-X22线的剖面图,图20相当于沿着图17以及图18中的Y12-Y22线的剖面图,图21相当于沿着图17以及图18中的Y13-Y23线的剖面图。在图17～图21中,主要表示第2实施方式与第1实施方式不同部分,对于其他部分省略图示。
在第2实施方式中,多个半导体层6110被配置成格子状。另外,对应于多个半导体层6110,配置有多个电源线4130、4140以及4150、控制信号线5170、多个栅极绝缘膜6120(参照图11)、多个栅电极5120等。以这种方式,多个开关晶体管55被配置成格子状。
在绝缘层25设置有沿着X方向延伸电源线3140、电源线3150以及控制信号线3170。电源线3140、3150以及控制信号线3170被设置在半导体层6110的下方。电源线3140相当于VSS布线,电源线3150相当于VDD布线。电源线3150在俯视下全都设置在Y方向上相邻的多个半导体层6110间。在此,电源线3140以及电源线3150在俯视下可以与半导体层6110的一部分重叠。电源线3140与控制信号线3170,在俯视下被交替设置在Y方向上邻接的半导体层6110间的多个缝隙间。在绝缘层25形成有用于电连接电源线3140与电源线4140的孔4141、用于电连接电源线3150与电源线4150的孔4152、用于电连接控制信号线3170与控制信号线5170的孔5172。孔4141形成在电源线4140的下方,孔4152形成在电源线4150的下方,孔5172形成在控制信号线5170的下方。电源线3140以及4140在俯视下具有网格结构。电源线3150以及4150在俯视下具有网格结构。
沿着X方向排列的多个开关晶体管55的栅电极5120,共同连接于沿着X方向延伸的控制信号线3170。因此,例如可以针对沿着X方向排列的多个开关晶体管55的每一个设置缓冲器60。另外,Y方向上邻接的2个开关晶体管55的栅电极5120共同连接于沿着Y方向延伸的控制信号线5170。因此,例如可以对Y方向上邻接的2个开关晶体管55设置1个缓冲器60。如此,可以通过1个缓冲器60驱动多个开关晶体管55。
其他结构与第1实施方式相同。
另外,在图21中简略图示了缓冲器60中包含的P沟道型晶体管600P以及N沟道型晶体管600N。P沟道型晶体管600P以及N沟道型晶体管600N例如是FinFET。
通过第2实施方式能够获得与第1实施方式相同的效果。例如,能够高效率地向多个缓冲器60提供电源电位。
(第2实施方式的第1变形例)
以下,关于第2实施方式的第1变形例进行说明。第1变形例主要是包含相当于VSS布线并沿着Y方向延伸的电源线的特征不同于第2实施方式。图22是表示第2实施方式的第1变形例的半导体装置的平面结构的模式图。图22主要表示第2芯片20的平面结构。图22中主要表示第1变形例与第2实施方式不同的部分,对于其他部分省略图示。
如图22所示,俯视下,在X方向上邻接的半导体层6110之间设置有相当于VSS布线的电源线4240。电源线4240形成在绝缘层25的表层部。在第1变形例中,电源线3140、4140以及4240在俯视下具有网格结构。
其他结构与第2实施方式相同。
通过第1变形例也能获得与第2实施方式相同的效果。另外,能够进一步强化VSS的电源电位。
(第3实施方式)
以下,关于第3实施方式进行说明。第3实施方式主要是包含VDD电源电位的提供路经相异的缓冲器的特征不同于第1实施方式等。图23是表示第3实施方式的半导体装置的平面结构的模式图。图24是表示第3实施方式的半导体装置的剖面图。图25是表示第3实施方式的半导体装置中的连接关系的剖面图。图24相当于沿着图23中的X13-X23线的剖面图。在图23～图25中主要表示第3实施方式与第1实施方式不同的部分,对于其他部分省略图示。
在第3实施方式中,如图23～图25所示,除了缓冲器60之外还设置有缓冲器60B。缓冲器60B被连接在由缓冲器60进行驱动的开关晶体管55之外的开关晶体管55的栅电极5120。来自电源线2150的VDD的电源电位被提供给缓冲器60,相对于此,来自设在绝缘层15的电源线5310的VDD的电源电位被提供给缓冲器60B。图25中模式性地表示了沿着电源线5310的剖面。电源线5310例如在第1电源域31A内,通过设在绝缘层15的孔5311连接于电源线1110。在此,在图23的一部分开关晶体管55中,省略了孔5171以及控制信号线5170的图示。即,在多个开关晶体管55分别配置有孔5171以及控制信号线5170。另外,开关晶体管55可以分别被缓冲器60或缓冲器60B的任一个进行驱动。
其他结构与第1实施方式相同。
通过第3实施方式也能获得与第1实施方式相同的效果。另外,关于针对缓冲器60B的VDD电源电位提供,可以设置电源线2150。
(第3实施方式的第1变形例)
以下,关于第3实施方式的第1变形例进行说明。第1变形例主要是VDD电源电位的提供路经与缓冲器60不同的缓冲器的输出对象不同于第3实施方式。图26是表示第3实施方式的第1变形例的半导体装置的平面结构的模式图。图26中主要表示第1变形例与第3实施方式不同的部分,对于其他部分省略图示。
在第1变形例中,取代缓冲器60B,设置有缓冲器57。缓冲器57与缓冲器60B同样,由设在绝缘层15的电源线5310向其提供VDD的电源电位。由控制电路41,通过与控制信号线5110独立的控制信号线5319,将控制信号输入到缓冲器57,缓冲器57的输出被输入到与开关晶体管55不同的电路。并且,在图26的一部分开关晶体管55中,省略了孔5171以及控制信号线5170的图示。即,在多个开关晶体管55分别配置有孔5171以及控制信号线5170。
其他结构与第3实施方式相同。
通过第1变形例也能获得与第3实施方式相同的效果。另外,关于缓冲器57的输出对象,也可以不设置连接部5190。因此,无需将电源线2110分割成多个。
(第4实施方式)
以下,关于第4实施方式进行说明。第4实施方式主要是包含提供与VDD不同的电源电位的缓冲器的特征不同于第1实施方式等。图27是表示第4实施方式的半导体装置的平面结构的模式图。图28是图27所示部分的等效电路图。图27～图28中主要表示第4实施方式与第1实施方式不同的部分,对于其他部分省略图示。
第4实施方式的半导体装置具有第4电源域31D。在第4电源域31D设置有电源线1120、电源线1910、缓冲器82。电源线1120相当于VSS布线,电源线1910相当于与VDD布线不同的电源电位的VDDH布线。电源线1910与电源线1120同样沿着X方向延伸。缓冲器82被提供VSS的接地电位及VDDH的电源电位。
在第2芯片20的绝缘层25的表层部形成有电源线4950。电源线4950沿着Y方向延伸。电源线4950相当于VDDH布线。电源线4950通过基板11上形成的孔1911连接于电源线1910。
在第4实施方式中,除了缓冲器60之外还设置有缓冲器60C。缓冲器60C连接于与缓冲器60驱动的开关晶体管55不同的开关晶体管55的栅电极5120。缓冲器60被提供来自电源线2150的VDD的电源电位,相对于此,缓冲器60C被提供来自设在绝缘层15的电源线5320的VDDH的电源电位,其与VDD不同。电源线5320例如在第4电源域31D内,通过设在绝缘层15的孔5321连接于电源线1910。缓冲器82的输出信号通过控制信号线5410被输入到缓冲器60C。在缓冲器82的前段,可以通过缓冲器60C连接用于控制开关晶体管55的开/关的控制电路。并且,在图27的一部分开关晶体管55中,省略了孔5171以及控制信号线5170的图示。即,在多个开关晶体管55分别配置有孔5171以及控制信号线5170。开关晶体管55可以分别由缓冲器60或缓冲器60B的任一个进行驱动。
其他结构与第1实施方式相同。
通过第4实施方式也能获得与第1实施方式相同的效果。
在其他实施方式中也可以采用多种电源电位。
在此,关于开关晶体管的剖面结构的概要进行说明。图29以及图30是表示开关晶体管的剖面结构的例子的剖面图。
在图29所示的第1例中,绝缘层101中设置有基底绝缘膜102,在基底绝缘膜102上设置有半导体层103、栅极绝缘膜104以及栅电极105。在绝缘层101的表层部设置有控制信号线110、相当于VDD布线的电源线120、相当于VVDD布线的电源线130。半导体层103具有沟道103C、将沟道103C夹于中间的源极103S以及漏极103D。电源线120与源极103S通过孔121连接,电源线130与漏极103D通过孔131连接。在基底绝缘膜102的下方,设置有相当于VDD布线的电源线123以及相当于VVDD布线的电源线133。电源线120与电源线123通过孔122连接,电源线130与电源线133通过孔132连接。控制信号线110通过孔111连接于栅电极105。
在图30所示的第2例中,在基底绝缘膜102设有栅极绝缘膜204,在栅极绝缘膜204的上方设有半导体层103,在栅极绝缘膜204的下方设有栅电极205。其他结构与第1例相同。
基底绝缘膜的材料例如是氧化硅、氮化硅、碳化硅、氧氮化硅、氧碳化硅等。半导体层的材料例如是InGaZnO(IGZO)、ZnO、ZnSnO、InZnO等。栅极绝缘膜的材料例如是SiO2、SiOxNy、SiN、Al2O3等。栅电极的材料例如是钼、钛、铬、钽、镁、银、钨、铝、铜、钕、钌、钪等的金属。栅电极的材料可以是石墨烯等。
各实施方式以及各变形例中记载的开关晶体管55均为第1例,但作为各实施方式以及各变形例中的开关晶体管55的结构也可以采用第2例的结构。
(第5实施方式)
以下,关于第5实施方式进行说明。第5实施方式其开关晶体管的配置不同于第1实施方式等。图31是表示第5实施方式的半导体装置的模式图。
在第5实施方式中,在安装基板501上,通过控制信号线用凸块511、VDD布线用凸块512以及VVDD布线用凸块513,安装有半导体装置502。在安装基板501上,设有一端连接于凸块511的控制信号线521、一端连接于凸块512的VDD布线522、一端连接于凸块513的VVDD布线523。在安装基板501上,安装有与控制信号线521的另一端、VDD布线522的另一端、VVDD布线523的另一端相连接的开关晶体管550。
半导体装置502包含第1芯片10以及第2芯片20。第1芯片10包含例如控制电路41、标准单元56、缓冲器59。控制电路41被设置在第1电源域31A。标准单元56以及缓冲器59被设置在第2电源域31B。缓冲器59具有与缓冲器51、52、60等相同的结构,VSS的电源电位以及VDD的电源电位通过第2布线层22以及基板11(图31中省略图示)上设置的孔被提供给缓冲器59。
如上所述,开关晶体管并非一定包含在第2布线层。即,也可以是半导体装置不包含开关晶体管,开关晶体管被设置在半导体装置的外部。例如,开关晶体管可以设置在其他半导体装置内。
另外,对于1个开关晶体管,并非一定要设置1个用于驱动该开关晶体管的缓冲器(驱动缓冲器)。图32是表示开关晶体管与驱动缓冲器的对应关系的第1例的电路图。图33是表示开关晶体管与驱动缓冲器的对应关系的第2例的电路图。图34是表示开关晶体管与驱动缓冲器的对应关系的第3例的电路图。
在第1例中,如图32所示,相对于1个开关晶体管55,对应设置有1个驱动缓冲器60。
在第2例中,如图33所示,相对于多个开关晶体管55,对应设置有1个驱动缓冲器60。
在第3例中,对于多个开关晶体管55,对应设置有1个驱动缓冲器60,并设置有多个由上述结构构成的群。
以上,根据各实施方式对本发明行了说明,但本发明并不限定于上述实施方式中给出的要件。关于上述点,允许在不违背本发明主旨的范围内进行变更,可根据其应用形态适当地决定。
符号说明
10 第1芯片
20 第2芯片
31A、31B、31C、31D 电源域
51、52、57、59、60、60B、60C 缓冲器
55、550 开关晶体管
56 标准单元。

Claims (17)

1.一种半导体装置,其特征在于,包括:
第1芯片,具有基板、形成在所述基板的第1面上的第1布线层；以及
第2布线层,形成在所述基板的所述第1面的相反侧的第2面上,
所述第2布线层包括:
第1电源线,提供第1电源电位；以及
第2电源线,提供第2电源电位,
所述第1芯片包括:
第1接地线；
第3电源线,提供所述第1电源电位；
第4电源线,提供所述第2电源电位；
孔,形成在所述基板,连接所述第1电源线与所述第3电源线；
第1区域,配置有所述第1接地线以及所述第4电源线；以及
第1电路,连接于所述第1接地线与所述第3电源线之间,
在所述第1电源线与所述第2电源线之间连接有开关,
俯视下,所述第3电源线、所述孔以及所述第1电路被配置在所述第1区域内。
2.根据权利要求1所述的半导体装置,其特征在于,
所述第2布线层包含所述开关。
3.根据权利要求1或2所述的半导体装置,其特征在于,
所述第1电路连接于所述开关的控制端子。
4.根据权利要求3所述的半导体装置,其特征在于,
所述第4电源线包括:
第1电源线片,被设置在沿着第1方向延伸的第1直线上；以及
第2电源线片,以与所述第1电源线片分离的方式被设置在所述第1直线上,
所述第3电源线以与所述第1电源线片以及所述第2电源线片分离的方式被配置在所述第1电源线片与所述第2电源线片之间。
5.根据权利要求3所述的半导体装置,其特征在于,
所述第4电源线包括:
第1电源线片,被设置在沿着第1方向延伸的第1直线上；以及
第2电源线片,以与所述第1电源线片分离的方式被设置在所述第1直线上,
所述第1芯片具有连接部,所述连接部以与所述第1电源线片以及所述第2电源线片分离的方式被设置在所述第1电源线片与所述第2电源线片之间,并连接于所述第1电路与所述控制端子之间。
6.根据权利要求3所述的半导体装置,其特征在于,
所述第4电源线包括:
第1电源线片,被设置在沿着第1方向延伸的第1直线上；以及
第2电源线片,以与所述第1电源线片分离的方式被设置在所述第1直线上,
所述第3电源线以与所述第1电源线片以及所述第2电源线片分离的方式被配置在所述第1电源线片与所述第2电源线片之间,
所述第1芯片具有连接部,所述连接部以与所述第1电源线片以及所述第2电源线片分离的方式被设置在所述第1电源线片与所述第2电源线片之间,并连接于所述第1电路与所述控制端子之间。
7.根据权利要求1至6中的任一项所述的半导体装置,其特征在于,
所述第1芯片包括:
第3接地线；
第5电源线,连接于所述第1电源线；以及
第2区域,配置有所述第3接地线以及所述第5电源线。
8.根据权利要求7所述的半导体装置,其特征在于,
所述半导体装置包括连接于所述第3接地线与所述第5电源线之间,并连接于所述第1电路的第2电路。
9.根据权利要求1至8中的任一项所述的半导体装置,其特征在于,
所述第1芯片包括:
第6电源线,提供第3电源电位；以及
第3电路,连接于所述第1接地线与所述第6电源线之间,
俯视下,所述第3电路被配置在所述第1区域内。
10.根据权利要求9所述的半导体装置,其特征在于,
所述第3电源电位等同于所述第1电源电位。
11.根据权利要求9所述的半导体装置,其特征在于,
所述第3电源电位不同于所述第1电源电位。
12.根据权利要求1至11中的任一项所述的半导体装置,其特征在于,
所述开关包括:
半导体层,连接于所述第1电源线以及所述第2电源线；
栅电极；以及
栅极绝缘膜,被设置在所述半导体层与所述栅电极之间。
13.根据权利要求12所述的半导体装置,其特征在于,
所述栅极绝缘膜形成在所述半导体层的所述第1芯片侧的面上,
所述栅电极形成在所述栅极绝缘膜的所述第1芯片侧的面上。
14.根据权利要求12所述的半导体装置,其特征在于,
所述栅极绝缘膜形成在所述半导体层的所述第1芯片侧的面的相反侧的面上,
所述栅电极形成在所述栅极绝缘膜的所述第1芯片侧的面的相反侧的面上。
15.根据权利要求1所述的半导体装置,其特征在于,
所述半导体装置具有载置所述第1芯片以及所述第2布线层的安装基板,
所述开关被配置在所述安装基板上的与所述第1芯片以及所述第2布线层不同的位置。
16.根据权利要求3至6中的任一项所述的半导体装置,其特征在于,
所述半导体装置具有多个所述开关,
所述第1电路与多个所述开关的控制端子分别连接。
17.根据权利要求3至6中的任一项所述的半导体装置,其特征在于,
所述半导体装置具有多个所述开关以及多个所述第1电路,
多个所述第1电路分别与多个所述开关的控制端子连接。
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