JP2015043360A - 半導体集積回路装置 - Google Patents

Abstract

【課題】微細な集積回路においては、各種の理由から、コアロジック回路等を構成するコアトランジスタのゲート配向を変更することができず、Ｉ/Ｏセル等に於いても、セルを回転させることができず、一つの標準Ｉ/Ｏセルを適宜、回転して、半導体チップ領域の各辺に沿ったＩ/Ｏセル配置領に適合したレイアウトを簡単に利用することができない。【解決手段】本願発明は、ＭＩＳＦＥＴを有する半導体集積回路装置に於いて、チップの一つの辺に沿った一つのＩ/Ｏセルと、この隣接辺に沿った他のＩ/Ｏセルが、以下のような関係を有するものである。すなわち、前記他のＩ/Ｏセルの一つのサブセルは、前記一つのＩ/Ｏセルの一つのサブセル内の正方形要素セルを個別に上下反転又は左右反転させた関係にあり、前記他のＩ/Ｏセルの他のサブセルは、前記一つのＩ/Ｏセルの他のサブセルを９０度と等価な角度だけ回転させた関係にあるものである。【選択図】図２６

Description

本願は、半導体集積回路装置（または半導体装置）に関し、たとえば、回路レイアウト技術に適用することができるものである。

日本特開２０００−２２３６７８号公報（特許文献１）は、ゲートアレイおよびセルベースＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）のレイアウトに関するものである。そこには、マクロセル等を構成する基本セルの形状を正方形とするとともに、素子の組等のサブセルを正方形として、複数のサブセルを２個ずつ並べて、基本セルを構成することにより、マクロセルおよび基本セルを９０度単位で回転できるようにする技術が開示されている。

日本特開２０１１−９１０８４号公報（特許文献２）または、これに対応する米国特許公開２０１１−８９４７０号公報（特許文献３）は、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）等のスタンダードセル方式等によるＩ／Ｏセルのレイアウト等に関するものである。そこには、Ｉ／Ｏセルのトランジスタの向きとコアロジック領域のトランジスタの向きを揃えられるように、Ｉ／Ｏセルを矩形形状として、且つ、一列に並べられた複数の正方形の機能ブロック等のサブセルから構成する技術が開示されている。

日本特開２０１１−７６１５号公報（特許文献４）または、これに対応する米国特許公開２０１１−７８６４６号公報（特許文献５）は、ＬＳＩ等のスタンダードセル方式等によるマクロ領域等のレイアウト等に関するものである。そこには、マクロ領域を正方形の複数のセルを一列に並べて構成することにより、マクロ領域の向きが変更されても、複数のセルの向きおよびセル間の接続線をほぼそのまま利用できるようにする技術が開示されている。

特開２０００−２２３６７８号公報 特開２０１１−９１０８４号公報 米国特許公開２０１１−８９４７０号公報 特開２０１１−７６１５４号公報 米国特許公開２０１１−７８６４６号公報

たとえば、２８ｎｍテクノロジノード又は、これより微細なＭＩＳＦＥＴを主要な構成要素とする集積回路においては、各種の理由から、コアロジック（Ｃｏｒｅ Ｌｏｇｉｃ）回路等を構成するコアトランジスタ（Ｃｏｒｅ Ｔｒａｎｓｉｓｔｏｒ）のゲート配向（ゲートの向き）を変更することができない。この結果、コアトランジスタを有するＩ/Ｏセル等に於いても、セルを回転（正確には９０度と等価な角度で回転）させることができない。そうすると、一つの標準Ｉ/Ｏセルを適宜、回転して、半導体チップ領域の各辺に沿ったＩ/Ｏセル配置領に適合したレイアウトを簡単に利用することができず、各辺用のそれぞれの標準Ｉ/Ｏセルを予め、ライブラリに持っておく必要が生じる。そのためには、一つの辺用の標準Ｉ/Ｏセルを変形して、配線遅延解析等を繰り返して、別の辺用の標準Ｉ/Ｏセルを作り直すこととなり、設計負担の増大を招く恐れがある。

このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。

本願の一実施の形態の概要は、ＭＩＳＦＥＴを有する半導体集積回路装置に於いて、各Ｉ/Ｏセルが、二つのサブセルの結合と見ることができる場合であって、チップの一つの辺に沿った一つのＩ/Ｏセルと、この隣接辺に沿った他のＩ/Ｏセルとが、以下のような関係を有するものである。すなわち、前記他のＩ/Ｏセルの一つのサブセルは、前記一つのＩ/Ｏセルの一つのサブセル内の正方形要素セルを個別に上下反転又は左右反転させた関係にあり、前記他のＩ/Ｏセルの他のサブセルは、前記一つのＩ/Ｏセルの他のサブセルを９０度と等価な角度だけ回転させた関係にあるものである。

本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、前記本願の一実施の形態によれば、セル設計の負担の増大を回避することができる。

本願の一実施の形態の半導体集積回路装置におけるスタンダードセル方式のシステムチップのチップ上面模式レイアウト図である。 本願の前記一実施の形態の半導体集積回路装置における設計から製造に至る工程の流れを示す処理ブロックフロー図である。 図２のライブラリのＩ／Ｏセルの一例を示すセルライブラリ構成図である。 図３のセルライブラリの設計手順の一例を示す設計フロー図である。 本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセルのレイアウトおよび、その設計の詳細を説明するための図３および図４の各Ｉ／Ｏセルに使用される正方形要素セルの模式的回路レイアウト図である。 本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（単一要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための図３および図４の下辺配置用Ｉ/Ｏセルの模式的回路レイアウト図である。 本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（単一要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための図４の上辺配置用Ｉ/Ｏセルの生成手順を示すレイアウト生成プロセスステップ図である。 本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（単一要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための図３および図４の上辺配置用Ｉ/Ｏセルの模式的回路レイアウト図である。 本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（単一要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための図４の左辺配置用Ｉ/Ｏセルの生成手順を示すレイアウト生成プロセスステップ図である。 本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（単一要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための図３および図４の左辺配置用Ｉ/Ｏセルの模式的回路レイアウト図である。 本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（単一要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための図４の右辺配置用Ｉ/Ｏセルの生成手順を示すレイアウト生成プロセスステップ図である。 本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（単一要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための図３および図４の右辺配置用Ｉ/Ｏセルの模式的回路レイアウト図である。 本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（多要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための各Ｉ／Ｏセルに使用されるゲートの配向が固定されたトランジスタを有するサブセルの模式的回路レイアウト図である。 本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（多要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための図３および図４の下辺配置用Ｉ/Ｏセルの模式的回路レイアウト図である。 本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（多要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための図４の上辺配置用Ｉ/Ｏセルの生成手順を示すレイアウト生成プロセスステップ図である。 本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（多要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための図３および図４の上辺配置用Ｉ/Ｏセルの模式的回路レイアウト図である。 本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（多要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための図４の左辺配置用Ｉ/Ｏセルの生成手順を示すレイアウト生成プロセスステップ図である。 本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（多要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための図３および図４の左辺配置用Ｉ/Ｏセルの模式的回路レイアウト図である。 本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（多要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための図４の右辺配置用Ｉ/Ｏセルの生成手順を示すレイアウト生成プロセスステップ図である。 本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（多要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための図３および図４の右辺配置用Ｉ/Ｏセルの模式的回路レイアウト図である。 本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（単一要素セルの場合）の具体的レイアウト（図１０の左辺用セル）を説明するための要素セルＣＥの一部の信号通路の具体的詳細構成を示す回路図である。 図２１を具体的ＣＭＩＳＦＥＴ構成で示した回路図である。 図２１および図２２に対応する具体的平面レイアウトの一例を示す平面レイアウト図である。 図１０の非コアバッファＢＨ（ゲートの配向が固定されていないバッファ）の周辺を具体的ＣＭＩＳＦＥＴ構成で示した回路図である。 図２４に対応する具体的平面レイアウトの一例を示す平面レイアウト図である。 本願の前記一実施の形態の半導体集積回路装置のアウトラインを説明するための図１に対応するチップ上面全体等を表す模式レイアウト図である。

〔実施の形態の概要〕
先ず、本願において開示される代表的な実施の形態について概要を説明する。

１．以下を含む半導体集積回路装置：
（ａ）矩形形状であって、第１の主面を有する半導体基板；
（ｂ）前記第１の主面上の内部領域に設けられた内部回路領域；
（ｃ）前記第１の主面上に設けられたリング状のＩ／Ｏ回路領域；
（ｄ）前記Ｉ／Ｏ回路領域内の前記半導体基板の第１の辺に沿った部分に設けられた第１のＩ／Ｏセル；
（ｅ）前記Ｉ／Ｏ回路領域内の前記半導体基板の前記第１の辺に隣接する第２の辺に沿った部分に設けられた第２のＩ／Ｏセル、
ここで、前記第１のＩ／Ｏセルは、以下を含む：
（ｄ１）ゲートの配向が前記内部回路領域のゲートの配向と一致する第１のＭＩＳＦＥＴを有する第１のサブセル；
（ｄ２）第２のＭＩＳＦＥＴを有する第２のサブセル、
更に、ここで、前記第２のＩ／Ｏセルは、以下を含む：
（ｅ１）ゲートの配向が前記第１のＭＩＳＦＥＴのゲートの配向と一致する第３のＭＩＳＦＥＴを有する第３のサブセル；
（ｅ２）ゲートの配向が前記第１のＭＩＳＦＥＴのゲートの配向と直交する第４のＭＩＳＦＥＴを有する第４のサブセル、
ここで、前記第３のサブセルは、前記第１のサブセル内の一つ又はそれ以上の正方形要素セルの各々を上下反転または左右反転させた構造であり、前記第４のサブセルは、前記第２のサブセルを９０度と等価な角度だけ回転させた構造である。

２．前記項１に記載の半導体集積回路装置において、前記第１のＭＩＳＦＥＴおよび前記第３のＭＩＳＦＥＴの各々は、前記ゲートの配向を変更することができない。

３．前記項１または２に記載の半導体集積回路装置において、前記第２のサブセルおよび前記第４のサブセルの各々は、ゲートの配向を変更することができないＭＩＳＦＥＴを有さない。

４．前記項１から３のいずれか一つに記載の半導体集積回路装置において、前記内部回路領域は、ゲートの配向を変更することができないＭＩＳＦＥＴを有し、このＭＩＳＦＥＴのゲートの配向は、前記第１のＭＩＳＦＥＴのゲートの配向と一致する。

５．前記項１から４のいずれか一つに記載の半導体集積回路装置において、前記内部回路領域が有する多数のＭＩＳＦＥＴの主要な部分は、ゲートの配向を変更することができないものであり、これらのゲートの配向を変更することができないＭＩＳＦＥＴのゲートの配向は、前記第１のＭＩＳＦＥＴのゲートの配向と一致する。

６．以下を含む半導体集積回路装置：
（ａ）矩形形状であって、第１の主面を有する半導体基板；
（ｂ）前記第１の主面上の内部領域に設けられた内部回路領域；
（ｃ）前記第１の主面上に設けられたリング状のＩ／Ｏ回路領域；
（ｄ）前記Ｉ／Ｏ回路領域内の前記半導体基板の第１の辺に沿った部分に設けられた第１のＩ／Ｏセル；
（ｅ）前記Ｉ／Ｏ回路領域内の前記半導体基板の前記第１の辺に隣接する第２の辺に沿った部分に設けられた第２のＩ／Ｏセル、
ここで、前記第１のＩ／Ｏセルは、以下を含む：
（ｄ１）ゲートの配向が前記内部回路領域のゲートの配向と一致する第１のＭＩＳＦＥＴを有する第１のサブセル；
（ｄ２）第２のＭＩＳＦＥＴを有する第２のサブセル、
更に、ここで、前記第２のＩ／Ｏセルは、以下を含む：
（ｅ１）ゲートの配向が前記第１のＭＩＳＦＥＴのゲートの配向と一致する第３のＭＩＳＦＥＴを有する第３のサブセル；
（ｅ２）ゲートの配向が前記第１のＭＩＳＦＥＴのゲートの配向と直交する第４のＭＩＳＦＥＴを有する第４のサブセル、
ここで、前記第２のＩ／Ｏセルは、前記第１のサブセル内の一つ又はそれ以上の正方形要素セルの各々を回転させることなく、前記第１のＩ／Ｏセルを９０度と等価な角度だけ回転させるとともに、前記一つ又はそれ以上の各正方形要素セルを上下反転または左右反転させた構造である。

７．前記項６に記載の半導体集積回路装置において、前記第１のＭＩＳＦＥＴおよび前記第３のＭＩＳＦＥＴの各々は、前記ゲートの配向を変更することができない。

８．前記項６または７に記載の半導体集積回路装置において、前記第２のサブセルおよび前記第４のサブセルの各々は、ゲートの配向を変更することができないＭＩＳＦＥＴを有さない。

９．前記項６から８のいずれか一つに記載の半導体集積回路装置において、前記内部回路領域は、ゲートの配向を変更することができないＭＩＳＦＥＴを有し、このＭＩＳＦＥＴのゲートの配向は、前記第１のＭＩＳＦＥＴのゲートの配向と一致する。

１０．前記項６から９のいずれか一つに記載の半導体集積回路装置において、前記内部回路領域が有する多数のＭＩＳＦＥＴの主要な部分は、ゲートの配向を変更することができないものであり、これらのゲートの配向を変更することができないＭＩＳＦＥＴのゲートの配向は、前記第１のＭＩＳＦＥＴのゲートの配向と一致する。

〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。

更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したもの、および、半導体チップ等をパッケージングしたものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。

今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、二つの部分に分けて考えられている。すなわち、一つ目は、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程である。二つ目は、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程である。

なお、本願に於いては、便宜上、層間絶縁膜の層に着目して、同一の層間絶縁膜に属する配線とビアを同一の層名を付す。すなわち、第１層埋め込み配線と第２層埋め込み配線の間のビアは第２層ビアである。

２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。

同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃｏｎ Ｄｉｏｘｉｄｅ）だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、ＴＥＯＳベース酸化シリコン（ＴＥＯＳ−ｂａｓｅｄ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、ＣＶＤ酸化膜のほか、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ナノクラスタリングシリカ（ＮＳＣ：Ｎａｎｏ−Ｃｌｕｓｔｅｒｉｎｇ Ｓｉｌｉｃａ）等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、ＦＳＧ（Ｆｌｕｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳｉＯＣ（Ｓｉｌｉｃｏｎ Ｏｘｉｃａｒｂｉｄｅ）またはカーボンドープ酸化シリコン（Ｃａｒｂｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃｏｎ ｏｘｉｄｅ）またはＯＳＧ（Ｏｒｇａｎｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等のＬｏｗ−ｋ絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Ｌｏｗ−ｋ絶縁膜（ポーラス系絶縁膜、「ポーラスまたは多孔質」というときは、分子性多孔質を含む）も酸化シリコン膜または酸化シリコン系絶縁膜である。

また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統に属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。

なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多いが、エッチストップ膜とする場合は、ＳｉＣ，ＳｉＮ等に近い。

窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ Ｅｔｃｈ−Ｓｔｏｐ Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。

同様に、「ニッケルシリサイド」というときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。

３．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。

４．図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。従って、たとえば、「正方形」とは、ほぼ正方形を含み、「直交」とは、ほぼ直交する場合を含み、「一致」とは、ほぼ一致する場合を含む。このことは、「平行」、「直角」についても同じである。従って、たとえば、完全な平行からの１０度程度のずれは、平行に属する。

また、ある領域について、「全体」、「全般」、「全域」等というときは、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」等の場合を含む。従って、たとえば、ある領域の８０％以上は、「全体」、「全般」、「全域」ということができる。このことは、「全周」、「全長」等についても同じである。

更に、有るものの形状について、「矩形」というときは、「ほぼ矩形」を含む。従って、たとえば、矩形と異なる部分の面積が、全体の２０％程度未満であれば、矩形ということができる。この場合に於いて、このことは、「環状」等についても同じである。この場合に於いて、環状体が、分断されている場合は、その分断された要素部分を内挿または外挿した部分が環状体の一部である。

また、周期性についても、「周期的」は、ほぼ周期的を含み、個々の要素について、たとえば、周期のずれが２０％未満程度であれば、個々の要素は「周期的」ということができる。更に、この範囲から外れるものが、その周期性の対象となる全要素のたとえば２０％未満程度であれば、全体として「周期的」ということができる。

なお、本節の定義は、一般的なものであり、以下の個別の記載で異なる定義があるときは、ここの部分については、個別の記載を優先する。ただし、当該個別の記載部分に規定等されていない部分については、明確に否定されていない限り、本節の定義、規定等がなお有効である。

５．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。

６．本願に於いて、「Ｉ/Ｏセル」というときは、入力セル、出力セルまたは入力＆出力両用セルを示す。

また、「リング状のＩ/Ｏセル回路領域」といっても、リング状の領域に全てＩ/Ｏセルが敷き詰められていることを言うものではなく、少なくとも断続的にリング状に複数のＩ/Ｏセルが配置されており、全体として、リング状の領域を形成しておればよい。

更に、Ｉ/Ｏセル等について、「サブセル」等というときは、Ｉ/Ｏセル等が平面幾何学的に、複数の領域に分割可能であることを言うのであって、Ｉ/Ｏセル等が複数の領域に意識的に分割されていることまでを要求するものではない。

本願に於いて、セルまたはその下位概念にあたる領域等について、「９０度と等価な角度」というのは、正および負の両方向について、９０度、１８０度、２７０度を言う。更に、本願では、回転について、「９０度」というときは、特に断らない限り、または、文脈から明らかにそうでない場合を除き、９０度と等価な角度を含むものとする。なお、煩雑を避けるために、絶対値が３６０度以上は、３６０度未満として取り扱う（４５０度は、９０度）。本願に於いては、回転方向については、時計回りを正として説明している。

なお、「９０度」等といっても、正確に９０度を意味するものではなく、ほぼ９０度を含むものとする。ここでは、ゲートの方位が問題であるから、正又は負の方向に１０度以下程度のずれは、ほぼ９０度に含まれる。このことは、反転についてもほぼ同様である。

また、「ゲートの配向」は、チャネル上におけるゲート電極の延在する方法をさすものとする。なお、この場合、ある方向と、それを１８０度回転した方向は、等価である。

〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。

また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。

なお、二者択一の場合の呼称に関して、一方を「第１」等として、他方を「第２」等と呼ぶ場合に於いて、代表的な実施の形態に沿って、対応付けして例示する場合があるが、たとえば「第１」といっても、例示した当該選択肢に限定されるものではないことは言うまでもない。

１．本願の一実施の形態の半導体集積回路装置の概要説明（主に図１）
図１は本願の一実施の形態の半導体集積回路装置におけるスタンダードセル方式のシステムチップのチップ上面模式レイアウト図である。これに基づいて、本願の一実施の形態の半導体集積回路装置の概要を説明する。

以下、本願の各実施の形態の半導体集積回路装置におけるチップ上の回路レイアウト等の概要をスタンダードセル方式のシステムチップを例にとり、具体的に説明する。しかし、以下の実施形態は、スタンダードセル方式に限定されるものではなく、他の設計方式のシステムチップ、マイクロコンピュータ搭載チップ、専用ロジックチップ（アナログ回路を含んでもよい）、メモリチップ（埋め込みメモリを含む）等にも適用できることは言うまでもない。

先ず、チップ上の回路レイアウトの一例を説明する。図１に示すように、矩形（主に長方形または正方形）の半導体チップ１のデバイス面１ａまたは第１の主面（第２の主面の反対の面）の周辺部２のパッドリング領域９には、多数のボンディングパッド３が配置されている。その内側には、リング状（一般に矩形リング）のＩ/Ｏセル配置領域４が設けられている。このＩ/Ｏセル配置領域４の内側のチップ内部領域５には、たとえばＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、Ａ/Ｄ変換回路、乗算器等を集積したマクロセル領域６および、スタンダードセル方式の論理回路を配置する論理回路領域７等から構成された内部回路領域８が設けられている。この論理回路領域７は、通常、多数の単位セル列で、ほぼ埋め尽くされている。論理回路領域７（回路形式としては、ＣＭＯＳ構成を主とする）は、この例に於いては、多数のゲートの配向が固定されたトランジスタ（ゲートの配向を変更することができないＭＩＳＦＥＴ）から構成されている。この多数のＭＩＳＦＥＴ（低電圧ＭＩＳＦＥＴ）の主要なもののゲートの配向ＧＯは、同一の方向を向いており、以下に説明する下辺配置用Ｉ／ＯセルＣ１（第１のＩ／Ｏセル）内のサブセルＣＳ１（図６）の第１のＭＩＳＦＥＴ（低電圧ＭＩＳＦＥＴ）のゲートの配向と一致する。ここで、第１のＭＩＳＦＥＴは、ゲートの配向が固定されたトランジスタ（ゲートの配向を変更することができないＭＩＳＦＥＴ）である。

Ｉ/Ｏセル配置領域４の内、チップ１の下辺Ｓ１に当たる領域には、たとえば、下辺配置用Ｉ／ＯセルＣ１（第１のＩ／Ｏセル）が設けられている。また、Ｉ/Ｏセル配置領域４の内、チップ１の上辺Ｓ３に当たる領域には、たとえば、上辺配置用Ｉ／ＯセルＣ４が設けられている。更に、Ｉ/Ｏセル配置領域４の内、チップ１の左辺Ｓ２に当たる領域には、たとえば、左辺配置用Ｉ／ＯセルＣ２（第２のＩ／Ｏセル）が設けられている。また、Ｉ/Ｏセル配置領域４の内、チップ１の右辺Ｓ４に当たる領域には、たとえば、右辺配置用Ｉ／ＯセルＣ３が設けられている。

以下に説明する下辺配置用Ｉ／ＯセルＣ１内のサブセルＣＳ２（図６）は、ゲートの配向が固定されたトランジスタ（ゲートの配向を変えることができないＭＩＳＦＥＴ）を有さず、ゲートの配向が固定されていないＭＩＳＦＥＴである第２のＭＩＳＦＥＴ（高電圧ＭＩＳＦＥＴ）を有する。この例に於いては、第２のＭＩＳＦＥＴのゲートの配向は、第１のＭＩＳＦＥＴのゲートの配向と一致している（このことは必須ではなく、直交または斜交していてもよい）。

更に、以下に説明する左辺配置用Ｉ／ＯセルＣ２（図１０）内のサブセルＣＳ１（図１０）は、ゲートの配向が固定されたトランジスタ（ゲートの配向を変更することができないＭＩＳＦＥＴ）であって、低電圧ＭＩＳＦＥＴである第３のＭＩＳＦＥＴを有する。この第３のＭＩＳＦＥＴのゲートの配向は、第１のＭＩＳＦＥＴのゲートの配向と一致する。一方、左辺配置用Ｉ／ＯセルＣ２（図１０）内のサブセルＣＳ２（図１０）は、ゲートの配向が固定されたトランジスタ（ゲートの配向を変えることができないＭＩＳＦＥＴ）を有さず、ゲートの配向が固定されていないＭＩＳＦＥＴである第４のＭＩＳＦＥＴ（高電圧ＭＩＳＦＥＴ）を有する。この例に於いては、第４のＭＩＳＦＥＴのゲートの配向は、第１のＭＩＳＦＥＴのゲートの配向と直交している（このことは必須ではなく、一致または斜交していてもよい）。

同様に、以下に説明する右辺配置用Ｉ／ＯセルＣ３（図１２）内の一方のサブセルＣＳ１（図１２）は、ゲートの配向が固定されたトランジスタ（ゲートの配向を変更することができないＭＩＳＦＥＴ）である低電圧ＭＩＳＦＥＴを有する。このＭＩＳＦＥＴのゲートの配向は、第１のＭＩＳＦＥＴのゲートの配向と一致する。一方、右辺配置用Ｉ／ＯセルＣ３（図１２）内の他方のサブセルＣＳ２（図１２）は、ゲートの配向が固定されたトランジスタ（ゲートの配向を変えることができない低電圧ＭＩＳＦＥＴ）を有さず、ゲートの配向が固定されていないＭＩＳＦＥＴ（高電圧ＭＩＳＦＥＴ）を有する。この例に於いては、このＭＩＳＦＥＴのゲートの配向は、第１のＭＩＳＦＥＴのゲートの配向と直交している（このことは必須ではなく、一致または斜交していてもよい）。

また、同様に、以下に説明する上辺配置用Ｉ／ＯセルＣ４（図８）内の一方のサブセルＣＳ１（図８）は、ゲートの配向が固定されたトランジスタ（ゲートの配向を変更することができないＭＩＳＦＥＴ）である低電圧ＭＩＳＦＥＴを有する。このＭＩＳＦＥＴのゲートの配向は、第１のＭＩＳＦＥＴのゲートの配向と一致する。一方、上辺配置用Ｉ／ＯセルＣ４（図８）内の他方のサブセルＣＳ２（図８）は、ゲートの配向が固定されたトランジスタ（ゲートの配向を変えることができない低電圧ＭＩＳＦＥＴ）を有さず、ゲートの配向が固定されていないＭＩＳＦＥＴ（高電圧ＭＩＳＦＥＴ）を有する。この例に於いては、このＭＩＳＦＥＴのゲートの配向は、第１のＭＩＳＦＥＴのゲートの配向と一致している（このことは必須ではなく、直交または斜交していてもよい）。

２．本願の前記一実施の形態の半導体集積回路装置の設計および製造手順のアウトラインの説明（主に図２から図４）
ここでは、Ｉ／Ｏセルの一例として、比較的単純な出力セルについて具体的に説明するが、入力セル、入力＆出力両用セルでも良いことは言うまでもない。また、これらのＩ／Ｏセルは、静電保護回路、シュミットトリガ回路、レベルシフト回路、その他のアナログ回路、ロジック回路、スイッチ回路、ドライバ回路等を含んでも良い。

なお、Ｉ／Ｏセルのレイアウト手法については、以下では、予め必要なセルレイアウトを全てライブラリに準備しておく方法を例に取り具体的に説明するが、基本となる一種類をライブラリに登録しておき、実際にレイアウトする際に、必要な対称操作を行うようにしてもよいことは言うまでもない。すなわち、以下で図３で示すように、4つのセルレイアウトを全部予め用意しておく代わりに、たとえば、下辺配置用Ｉ／ＯセルＣ１（または上辺配置用Ｉ／ＯセルＣ４）および左辺配置用Ｉ／ＯセルＣ２（または右辺配置用Ｉ／Ｏセル）を予め用意しておく。そして、そのセル全体を必要に応じて配向を変更（１８０度回転、上下反転、左右反転又はこれらの組み合わせ等の対称操作）してレイアウトしてもよいことはいうまでもない。このようにすることにより、ライブラリの準備に掛かる労力を節約することができる。

また、以下では、一般に複数存在する等価な配置や等価な対称操作の内の一つを具体的に説明するが、以下で具体的に示した配置や対称操作のみでなく、これらと等価な配置や対称操作を採用しても良いことは言うまでもない。これは、下辺配置用Ｉ／Ｏセルや上辺配置用Ｉ／Ｏセルについて、左右反転したものは、基本的に等価なレイアウトであり、左辺配置用Ｉ／Ｏセルや右辺配置用Ｉ／Ｏセルについて、上下反転したものは、基本的に等価なレイアウトであるからである。たとえば、以下で説明するセル全体についての上下反転は、１８０度の回転（または、左右反転の付加）と置き換えても良いことは言うまでもない。

図２は本願の前記一実施の形態の半導体集積回路装置における設計から製造に至る工程の流れを示す処理ブロックフロー図である。図３は図２のライブラリのＩ／Ｏセルの一例を示すセルライブラリ構成図である。図４は図３のセルライブラリの設計手順の一例を示す設計フロー図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の設計および製造手順のアウトラインを説明する。

次に、図２に基づいて、このようなチップの設計から製造までの流れを簡潔に説明する。図２に示すように、論理設計１０１およびレイアウト設計１０２の過程においては、セルライブラリ１０５に含まれる各種の論理セル等（Ｉ／Ｏセルを含む）を組み合わせて、目的にあった論理回路等を構築する。このセルライブラリ１０５には、必要に応じて、論理セル等のレイアウトが登録されている。レイアウト設計１０２が完成すると、ＯＰＣ処理１０３等のマスクパターン生成のための各種の処理を実行して、マスクパターンデータを作成し、それに基づいて、バイナリマスク等（位相シフトマスクでもよい）の光学マスクを作製する（マスク工程１０４）。次に、この光学マスクを用いて、ウエハ１上のレジスト膜上に、マスクの像を投影等することにより、デバイスパターン等を転写する（ウエハのリソグラフィ工程１０６）。ここで、露光光としては、たとえば、４５ｎｍテクノロジノード以降においては、ＡｒＦエキシマレーザの１９３ｎｍや軟Ｘ線（極端紫外、たとえば１３．５ｎｍ、範囲としては１０ｎｍから１５ｎｍ）が好適である。

次に、図２のライブラリ１０５のＩ／Ｏセルに関する構成の一例を図３に示す。図３に示すように、ライブラリ１０５は、標準のＩ／Ｏセルとして、たとえば、下辺配置用Ｉ／ＯセルＣ１（第１のＩ／Ｏセル）、左辺配置用Ｉ／ＯセルＣ２（第２のＩ／Ｏセル）、右辺配置用Ｉ／ＯセルＣ３、上辺配置用Ｉ／ＯセルＣ４等を有する。

次に、前記各種のＩ／Ｏセルのレイアウト手順の一例を図４に示す。図４に示すように、まず、必要なＭＩＳＦＥＴ等の素子をレイアウトする素子レイアウト１０７を実行する。次に、信号の遅延等を解析し、配線をレイアウトする配線レイアウト１０８を実行し、たとえば、下辺配置用Ｉ／ＯセルＣ１（第１のＩ／Ｏセル）のレイアウトを完了し、図２のライブラリ１０５に登録する。

次に、配線レイアウトを変更することなく、たとえば、下辺配置用Ｉ／ＯセルＣ１の全体又は所定の部分に対して、各種の対称操作を実行する。これにより、上辺配置用Ｉ／ＯセルＣ４（上辺配置用Ｉ／Ｏセル生成プロセスＰ１）、左辺配置用Ｉ／ＯセルＣ２（左辺配置用Ｉ／Ｏセル生成プロセスＰ２）、右辺配置用Ｉ／ＯセルＣ３（右辺配置用Ｉ／Ｏセル生成プロセスＰ３）等を生成し、それらを図２のライブラリ１０５に登録する。なお、ここでは、下辺配置用Ｉ／ＯセルＣ１（生成元セル）から各種の異辺配置用Ｉ／Ｏセルを生成したが、生成元セルは、下辺配置用Ｉ／ＯセルＣ１（第１のＩ／Ｏセル）、左辺配置用Ｉ／ＯセルＣ２（第２のＩ／Ｏセル）、右辺配置用Ｉ／ＯセルＣ３、上辺配置用Ｉ／ＯセルＣ４のいずれであっても良い。また、生成元セルから生成されたセル（生成セル）を新たな生成元セルとしてもよい。

３．本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（単一要素セルの場合）のレイアウトおよび、その設計の詳細説明（主に図５から図１２）
このセクションでは、Ｉ／Ｏセルのゲートの配向が固定されたトランジスタを有するサブセルの構成として、要素セルを一つ含むものを例に取り具体的に説明するが、次セクションに示すように、要素セルを複数個（次セクションの例では４個）含んでも良いことは言うまでもない。

なお、要素セルの構成は、基本的に、以下のサブセクション（１）に於いてのみ説明するが、ここで説明することは、他のサブセクションおよび次セクションでも共通である。

なお、以下に説明する各Ｉ／Ｏセル生成プロセスのルート（生成元セルから生成セルに到達する方法）は、通常複数あり、以下に示すものはその一例であり、以下に示した方法に限定されるものではないことは言うまでもない。

図５は本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセルのレイアウトおよび、その設計の詳細を説明するための図３および図４の各Ｉ／Ｏセルに使用される正方形要素セルの模式的回路レイアウト図である。図６は本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（単一要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための図３および図４の下辺配置用Ｉ/Ｏセルの模式的回路レイアウト図である。図７は本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（単一要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための図４の上辺配置用Ｉ/Ｏセルの生成手順を示すレイアウト生成プロセスステップ図である。図８は本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（単一要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための図３および図４の上辺配置用Ｉ/Ｏセルの模式的回路レイアウト図である。図９は本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（単一要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための図４の左辺配置用Ｉ/Ｏセルの生成手順を示すレイアウト生成プロセスステップ図である。図１０は本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（単一要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための図３および図４の左辺配置用Ｉ/Ｏセルの模式的回路レイアウト図である。図１１は本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（単一要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための図４の右辺配置用Ｉ/Ｏセルの生成手順を示すレイアウト生成プロセスステップ図である。図１２は本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（単一要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための図３および図４の右辺配置用Ｉ/Ｏセルの模式的回路レイアウト図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（単一要素セルの場合）のレイアウトおよび、その設計の詳細を説明する。

（１）共通の要素セルおよび下辺配置用Ｉ／Ｏセル（単一要素セルの場合）の説明（主に図５および図６）：
図５に示すように、要素セルＣＥ（正方形要素セル）は、基本的に平面形状が、実質的に正方形であることが好適な条件である。これは、それが属するＩ／Ｏセルとの関係で、回転しても外部接続点の位置関係がずれないことが要求されるからである。

要素セルＣＥの上辺の右側コーナ部近傍には、低電圧動作のＭＩＳＦＥＴ（Ｎチャネル型およびＰＮチャネル型）等から構成された第１のコアバッファＢＣ１の第１の入力端子ＴＩ１３が設けられている。また、要素セルＣＥの右辺の上側コーナ部近傍には、低電圧動作のＭＩＳＦＥＴ（Ｎチャネル型およびＰＮチャネル型）等から構成された第１のコアバッファＢＣ１の第２の入力端子ＴＩ１４が設けられている。

要素セルＣＥの下辺の左側コーナ部近傍には、低電圧動作のＭＩＳＦＥＴ（Ｎチャネル型およびＰＮチャネル型）等から構成された第１のコアバッファＢＣ１の第１の出力端子ＴＯ１１が設けられている。また、要素セルＣＥの左辺の下側コーナ部近傍には、低電圧動作のＭＩＳＦＥＴ（Ｎチャネル型およびＰＮチャネル型）等から構成された第１のコアバッファＢＣ１の第２の出力端子ＴＯ１２が設けられている。

同様に、要素セルＣＥの上辺の右側コーナ部近傍には、低電圧動作のＭＩＳＦＥＴ（Ｎチャネル型およびＰＮチャネル型）等から構成された第２のコアバッファＢＣ２の第１の入力端子ＴＩ２３が設けられている。また、要素セルＣＥの右辺の上側コーナ部近傍には、低電圧動作のＭＩＳＦＥＴ（Ｎチャネル型およびＰＮチャネル型）等から構成された第２のコアバッファＢＣ２の第２の入力端子ＴＩ２４が設けられている。

要素セルＣＥの下辺の左側コーナ部近傍には、低電圧動作のＭＩＳＦＥＴ（Ｎチャネル型およびＰＮチャネル型）等から構成された第２のコアバッファＢＣ２の第１の出力端子ＴＯ２１が設けられている。また、要素セルＣＥの左辺の下側コーナ部近傍には、低電圧動作のＭＩＳＦＥＴ（Ｎチャネル型およびＰＮチャネル型）等から構成された第２のコアバッファＢＣ２の第２の出力端子ＴＯ２２が設けられている。

なお、矢印Ｇ０でゲートの配向を示し、イタリックの”Ｆ”の字（セル方位指標ＳＭ）で、要素セルＣＥの方位を示す（これは現実の図形ではなく、単に、ゲートの配向およびセルの配向を示すための単なる図面上の記号である）。

次に、この要素セルＣＥを有する下辺配置用Ｉ／ＯセルＣ１（第１のＩ／Ｏセル）を図６に示す。図６に示すように、この例に於いては、下辺配置用Ｉ／ＯセルＣ１は、ゲートの配向が固定されたトランジスタ（ＭＩＳＦＥＴ）を有するサブセルＣＳ１（第１のサブセル）とゲートの配向が固定されたトランジスタを有さないサブセルＣＳ２（第２のサブセル）から構成されている。そして、サブセルＣＳ１内には、この例では、一つの要素セルＣＥ（正方形要素セル）が設けられており、要素セルＣＥの第１の出力端子ＴＯ２１は、サブセル間配線１１を介して、サブセルＣＳ２内に設けられた非コアバッファＢＨの入力端子ＴＩＨに接続されている。サブセルＣＳ２に於いても、矢印Ｇ０でゲートの配向を示し、イタリックの”Ｆ”の字（セル方位指標ＳＭ）でサブセルＣＳ２の方位を示す。このことは、要素セルＣＥに於いても同じである。

（２）上辺配置用Ｉ／Ｏセル（単一要素セルの場合）の説明（主に図７および図８）：
次に、図４の上辺配置用Ｉ／Ｏセル生成プロセスＰ１を図７に示す。図７に示すように、まず、図２および図３のセルライブラリ１０５から下辺配置用Ｉ／ＯセルＣ１（第１のＩ／Ｏセル）のデータを呼び出す（下辺配置用Ｉ／Ｏセルデータ呼び出し工程１０５ｂ）。

次に、下辺配置用Ｉ／ＯセルＣ１の全体を上下反転させる（セル全体上下反転操作ＦＣ）。これにより、図８に示すような上辺配置用Ｉ／ＯセルＣ４が得られる。次に、これをライブラリ１０５（図２又は図３）に登録する（図７の上辺配置用Ｉ／Ｏセルデータ登録工程１０５ｔ）。

ここでは、図7に示すように、下辺配置用Ｉ／ＯセルＣ１を全体上下反転して、上辺配置用Ｉ／ＯセルＣ４のライブラリデータを生成したが、全体１８０度回転して、上辺配置用Ｉ／ＯセルＣ４のライブラリデータを生成してもよい。この場合、全体１８０度回転に更に全体左右反転を付加して、完全に同一レイアウトになるようにしてもよいが、全体左右反転の前後ではレイアウト的に等価であるので、全体左右反転の付加は、もちろん任意である。

また、先に説明したように、以上のことは、セルライブラリには、下辺配置用Ｉ／ＯセルＣ１のみを用意しておき、実際のレイアウト時に、対称操作を施す場合にもそのまま当てはまる。

以上のことは、単一要素セルについても多要素セルについても全く同一であるので、以下では原則として、繰り返しの説明はしないこととする。

（３）左辺配置用Ｉ／Ｏセル（単一要素セルの場合）の説明（主に図９および図１０）：
次に、図４の左辺配置用Ｉ／Ｏセル生成プロセスＰ２を図９に示す。図９に示すように、まず、図２および図３のセルライブラリ１０５から下辺配置用Ｉ／ＯセルＣ１（第１のＩ／Ｏセル）のデータを呼び出す（下辺配置用Ｉ／Ｏセルデータ呼び出し工程１０５ｂ）。

次に、下辺配置用Ｉ／ＯセルＣ１の全体を正の方向、すなわち、時計回りに９０度または、これと等価な角度だけ回転する（セル全体時計回り９０度回転操作ＲＣ＋）。

次に、先の回転に伴って、要素セルＣＥに作用した対称操作（すなわち、回転）を打ち消すために、要素セルＣＥのみを、負の方向、すなわち、反時計回りに９０度または、これと等価な角度だけ回転、すなわち、自転させる（正方形要素セル反時計回り９０度回転操作ＲＳ−）。

次に、先に自転によって、要素セルＣＥの外部接続端子ＴＩ１３、ＴＩ１４、ＴＩ２３、ＴＩ２４、ＴＯ１１、ＴＯ１２、ＴＯ２１、ＴＯ２２の位置がずれたことを打ち消すために、要素セルＣＥに対して、上下反転操作（正方形要素セル上下反転操作ＦＳ）を実行する。

これにより、図１０に示すような左辺配置用Ｉ／ＯセルＣ２が得られる。次に、これをライブラリ１０５（図２又は図３）に登録する（図９の左辺配置用Ｉ／Ｏセルデータ登録工程１０５ｌ）。

（４）右辺配置用Ｉ／Ｏセル（単一要素セルの場合）の説明（主に図１１および図１２）：
次に、図４の右辺配置用Ｉ／Ｏセル生成プロセスＰ３を図１１に示す。図１１に示すように、まず、図２および図３のセルライブラリ１０５から下辺配置用Ｉ／ＯセルＣ１（第１のＩ／Ｏセル）のデータを呼び出す（下辺配置用Ｉ／Ｏセルデータ呼び出し工程１０５ｂ）。

次に、下辺配置用Ｉ／ＯセルＣ１の全体を負の方向、すなわち、反時計回りに９０度または、これと等価な角度だけ回転する（セル全体反時計回り９０度回転操作ＲＣ−）。

次に、先の回転に伴って、要素セルＣＥに作用した対称操作（すなわち、回転）を打ち消すために、要素セルＣＥのみを、正の方向、すなわち、時計回りに９０度または、これと等価な角度だけ回転、すなわち、自転させる（正方形要素セル時計回り９０度回転操作ＲＳ＋）。

次に、先に自転によって、要素セルＣＥの外部接続端子ＴＩ１３、ＴＩ１４、ＴＩ２３、ＴＩ２４、ＴＯ１１、ＴＯ１２、ＴＯ２１、ＴＯ２２の位置がずれたことを打ち消すために、要素セルＣＥに対して、左右反転操作（正方形要素セル左右反転操作ＳＳ）を実行する。

これにより、図１２に示すような右辺配置用Ｉ／ＯセルＣ３が得られる。次に、これをライブラリ１０５（図２又は図３）に登録する（図１１の右辺配置用Ｉ／Ｏセルデータ登録工程１０５ｒ）。

なお、先と同様に、セルライブラリには、左辺配置用Ｉ／ＯセルＣ２のみを用意しておき、実際のレイアウトの際に、当該セル全体を１８０度回転して、右辺配置用Ｉ／ＯセルＣ３を生成しても良い。この際にも、付加的な全体上下反転は任意である。

４．本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（多要素セルの場合）のレイアウトおよび、その設計の詳細説明（主に図１３から図２０）
以下の例は、ゲートの配向が固定されたトランジスタを有するサブセル内の要素セルの個数が異なるのみで、その他の部分は、ほぼセクション３で説明したところと同じであるので、以下では、原則として、同一の部分の説明は繰り返さないこととする。

図１３は本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（多要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための各Ｉ／Ｏセルに使用されるゲートの配向が固定されたトランジスタを有するサブセルの模式的回路レイアウト図である。図１４は本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（多要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための図３および図４の下辺配置用Ｉ/Ｏセルの模式的回路レイアウト図である。図１５は本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（多要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための図４の上辺配置用Ｉ/Ｏセルの生成手順を示すレイアウト生成プロセスステップ図である。図１６は本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（多要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための図３および図４の上辺配置用Ｉ/Ｏセルの模式的回路レイアウト図である。図１７は本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（多要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための図４の左辺配置用Ｉ/Ｏセルの生成手順を示すレイアウト生成プロセスステップ図である。図１８は本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（多要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための図３および図４の左辺配置用Ｉ/Ｏセルの模式的回路レイアウト図である。図１９は本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（多要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための図４の右辺配置用Ｉ/Ｏセルの生成手順を示すレイアウト生成プロセスステップ図である。図２０は本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（多要素セルの場合）のレイアウトおよび、その設計の詳細を説明するための図３および図４の右辺配置用Ｉ/Ｏセルの模式的回路レイアウト図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（多要素セルの場合）のレイアウトおよび、その設計の詳細を説明する。

（１）下辺配置用Ｉ／Ｏセル（多要素セルの場合）の説明（主に図１３および図１４）：
図１３に示すように、この例では、ゲートの配向が固定されたトランジスタを有するサブセルＣＳ１（第１のサブセル）内に、複数の（この例では、例えば４個）要素セルＣＥ１，ＣＥ２，ＣＥ３，ＣＥ４（正方形要素セル）が設けられている。そのため、異なる要素セルＣＥ１，ＣＥ２，ＣＥ３，ＣＥ４間は、要素セル間配線１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆによって相互に接続されている。

各要素セルＣＥ１，ＣＥ２，ＣＥ３，ＣＥ４（正方形要素セル）は、基本的に平面形状が、実質的に正方形であることが好適な条件である。これは、それが属するＩ／Ｏセルとの関係で、回転しても外部接続点の位置関係がずれないことが要求されるからである。

各要素セルＣＥ１，ＣＥ２，ＣＥ３，ＣＥ４の上辺の右側コーナ部近傍には、低電圧動作のＭＩＳＦＥＴ（Ｎチャネル型およびＰＮチャネル型）等から構成された第１のコアバッファＢＣ１の第１の入力端子ＴＩ１３が設けられている。また、各要素セルＣＥ１，ＣＥ２，ＣＥ３，ＣＥ４の右辺の上側コーナ部近傍には、低電圧動作のＭＩＳＦＥＴ（Ｎチャネル型およびＰＮチャネル型）等から構成された第１のコアバッファＢＣ１の第２の入力端子ＴＩ１４が設けられている。

各要素セルＣＥ１，ＣＥ２，ＣＥ３，ＣＥ４の下辺の左側コーナ部近傍には、低電圧動作のＭＩＳＦＥＴ（Ｎチャネル型およびＰＮチャネル型）等から構成された第１のコアバッファＢＣ１の第１の出力端子ＴＯ１１が設けられている。また、各要素セルＣＥ１，ＣＥ２，ＣＥ３，ＣＥ４の左辺の下側コーナ部近傍には、低電圧動作のＭＩＳＦＥＴ（Ｎチャネル型およびＰＮチャネル型）等から構成された第１のコアバッファＢＣ１の第２の出力端子ＴＯ１２が設けられている。

同様に、各要素セルＣＥ１，ＣＥ２，ＣＥ３，ＣＥ４の上辺の右側コーナ部近傍には、低電圧動作のＭＩＳＦＥＴ（Ｎチャネル型およびＰＮチャネル型）等から構成された第２のコアバッファＢＣ２の第１の入力端子ＴＩ２３が設けられている。また、各要素セルＣＥ１，ＣＥ２，ＣＥ３，ＣＥ４の右辺の上側コーナ部近傍には、低電圧動作のＭＩＳＦＥＴ（Ｎチャネル型およびＰＮチャネル型）等から構成された第２のコアバッファＢＣ２の第２の入力端子ＴＩ２４が設けられている。

各要素セルＣＥ１，ＣＥ２，ＣＥ３，ＣＥ４の下辺の左側コーナ部近傍には、低電圧動作のＭＩＳＦＥＴ（Ｎチャネル型およびＰＮチャネル型）等から構成された第２のコアバッファＢＣ１の第１の出力端子ＴＯ２１が設けられている。また、各要素セルＣＥ１，ＣＥ２，ＣＥ３，ＣＥ４の左辺の下側コーナ部近傍には、低電圧動作のＭＩＳＦＥＴ（Ｎチャネル型およびＰＮチャネル型）等から構成された第２のコアバッファＢＣ１の第２の出力端子ＴＯ２２が設けられている。

なお、矢印Ｇ０でゲートの配向を示し、イタリックの”Ｆ”の字（セル方位指標ＳＭ）で、各要素セルＣＥ１，ＣＥ２，ＣＥ３，ＣＥ４の方位を示す（これは現実の図形ではなく、単に、ゲートの配向およびセルの配向を示すための単なる図面上の記号である）。

次に、この各要素セルＣＥ１，ＣＥ２，ＣＥ３，ＣＥ４を有する下辺配置用Ｉ／ＯセルＣ１（第１のＩ／Ｏセル）を図１４に示す。図１４に示すように、この例に於いては、下辺配置用Ｉ／ＯセルＣ１は、ゲートの配向が固定されたトランジスタ（ＭＩＳＦＥＴ）を有するサブセルＣＳ１（第１のサブセル）とゲートの配向が固定されたトランジスタを有さないサブセルＣＳ２（第２のサブセル）から構成されている。そして、サブセルＣＳ１内には、この例では、４個の要素セルＣＥ１，ＣＥ２，ＣＥ３，ＣＥ４（正方形要素セル）が設けられている。そして、この例では、たとえば、要素セルＣＥ４の第１の出力端子ＴＯ２１は、サブセル間配線１１を介して、サブセルＣＳ２内に設けられた非コアバッファＢＨの入力端子ＴＩＨに接続されている。サブセルＣＳ２に於いても、矢印Ｇ０でゲートの配向を示し、イタリックの”Ｆ”の字（セル方位指標ＳＭ）でサブセルＣＳ２の方位を示す。このことは、各要素セルＣＥ１，ＣＥ２，ＣＥ３，ＣＥ４に於いても同じである。

（２）上辺配置用Ｉ／Ｏセル（多要素セルの場合）の説明（主に図１５および図１６）：
次に、図４の上辺配置用Ｉ／Ｏセル生成プロセスＰ１を図１５に示す。図１５に示すように、まず、図２および図３のセルライブラリ１０５から下辺配置用Ｉ／ＯセルＣ１（第１のＩ／Ｏセル）のデータを呼び出す（下辺配置用Ｉ／Ｏセルデータ呼び出し工程１０５ｂ）。

次に、下辺配置用Ｉ／ＯセルＣ１の全体を上下反転させる（セル全体上下反転操作ＦＣ）。これにより、図１６に示すような上辺配置用Ｉ／ＯセルＣ４が得られる。次に、これをライブラリ１０５（図２又は図３）に登録する（図１５の上辺配置用Ｉ／Ｏセルデータ登録工程１０５ｔ）。

（３）左辺配置用Ｉ／Ｏセル（多要素セルの場合）の説明（主に図１７および図１８）：
次に、図４の左辺配置用Ｉ／Ｏセル生成プロセスＰ２を図１７に示す。図１７に示すように、まず、図２および図３のセルライブラリ１０５から下辺配置用Ｉ／ＯセルＣ１（第１のＩ／Ｏセル）のデータを呼び出す（下辺配置用Ｉ／Ｏセルデータ呼び出し工程１０５ｂ）。

次に、下辺配置用Ｉ／ＯセルＣ１の全体を正の方向、すなわち、時計回りに９０度または、これと等価な角度だけ回転する（セル全体時計回り９０度回転操作ＲＣ＋）。

次に、先の回転に伴って、各要素セルＣＥ１，ＣＥ２，ＣＥ３，ＣＥ４に作用した対称操作（すなわち、回転）を打ち消すために、各要素セルＣＥ１，ＣＥ２，ＣＥ３，ＣＥ４のみを、負の方向、すなわち、反時計回りに９０度または、これと等価な角度だけ回転、すなわち、自転させる（正方形要素セル反時計回り９０度回転操作ＲＳ−）。

次に、先に自転によって、各要素セルＣＥ１，ＣＥ２，ＣＥ３，ＣＥ４の外部接続端子ＴＩ１３、ＴＩ１４、ＴＩ２３、ＴＩ２４、ＴＯ１１、ＴＯ１２、ＴＯ２１、ＴＯ２２の位置がずれたことを打ち消すために、各要素セルＣＥ１，ＣＥ２，ＣＥ３，ＣＥ４に対して、上下反転操作（正方形要素セル上下反転操作ＦＳ）を実行する。

これにより、図１８に示すような左辺配置用Ｉ／ＯセルＣ２が得られる。次に、これをライブラリ１０５（図２又は図３）に登録する（図１７の左辺配置用Ｉ／Ｏセルデータ登録工程１０５ｌ）。

（４）右辺配置用Ｉ／Ｏセル（多要素セルの場合）の説明（主に図１９および図２０）：
次に、図４の右辺配置用Ｉ／Ｏセル生成プロセスＰ３を図１９に示す。図１９に示すように、まず、図２および図３のセルライブラリ１０５から下辺配置用Ｉ／ＯセルＣ１（第１のＩ／Ｏセル）のデータを呼び出す（下辺配置用Ｉ／Ｏセルデータ呼び出し工程１０５ｂ）。

次に、下辺配置用Ｉ／ＯセルＣ１の全体を負の方向、すなわち、反時計回りに９０度または、これと等価な角度だけ回転する（セル全体反時計回り９０度回転操作ＲＣ−）。

次に、先の回転に伴って、各要素セルＣＥ１，ＣＥ２，ＣＥ３，ＣＥ４に作用した対称操作（すなわち、回転）を打ち消すために、各要素セルＣＥ１，ＣＥ２，ＣＥ３，ＣＥ４のみを、正の方向、すなわち、時計回りに９０度または、これと等価な角度だけ回転、すなわち、自転させる（正方形要素セル時計回り９０度回転操作ＲＳ＋）。

次に、先に自転によって、各要素セルＣＥ１，ＣＥ２，ＣＥ３，ＣＥ４の外部接続端子ＴＩ１３、ＴＩ１４、ＴＩ２３、ＴＩ２４、ＴＯ１１、ＴＯ１２、ＴＯ２１、ＴＯ２２の位置がずれたことを打ち消すために、各要素セルＣＥ１，ＣＥ２，ＣＥ３，ＣＥ４に対して、左右反転操作（正方形要素セル左右反転操作ＳＳ）を実行する。

これにより、図２０に示すような右辺配置用Ｉ／ＯセルＣ３が得られる。次に、これをライブラリ１０５（図２又は図３）に登録する（図１１の右辺配置用Ｉ／Ｏセルデータ登録工程１０５ｒ）。

５．本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（単一要素セルの場合）の具体的レイアウト（左辺用セル）の説明（主に図２１から図２５）
このセクションでは、これまでのセクションで説明したＩ／ＯセルＣ１，Ｃ２，Ｃ３，Ｃ４の内、左辺配置用Ｉ／ＯセルＣ２（単一要素セルの場合）を例にとり、そのデバイス平面レイアウトの一例を具体的に説明するが、その他のセルおよび、その他のレイアウトにも適用できることは言うまでもない。

また、ゲート材料については、ポリシリコンを、配線としては、銅系埋め込み配線を例に取り具体的に説明するが、その他の埋め込み配線、アルミニウム系配線等の非埋め込み配線にも適用できることは言うまでもない。

図２１は本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（単一要素セルの場合）の具体的レイアウト（図１０の左辺用セル）を説明するための要素セルＣＥの一部の信号通路の具体的詳細構成を示す回路図である。図２２は図２１を具体的ＣＭＩＳＦＥＴ構成で示した回路図である。図２３は図２１および図２２に対応する具体的平面レイアウトの一例を示す平面レイアウト図である。図２４は図１０の非コアバッファＢＨ（ゲートの配向が固定されていないバッファ）の周辺を具体的ＣＭＩＳＦＥＴ構成で示した回路図である。図２５は図２４に対応する具体的平面レイアウトの一例を示す平面レイアウト図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置におけるＩ/Ｏセル（単一要素セルの場合）の具体的レイアウト（一例として左辺用セル）を説明する。

（１）左辺配置用Ｉ／ＯセルＣ２（単一要素セルの場合）のゲートの配向が固定されたトランジスタを有するサブセルＣＳ１（ＣＳ３）の具体的一例の説明（主に図２１から図２３）：
図１０の左辺配置用Ｉ／ＯセルＣ２（第２のＩ／Ｏセル）内のゲートの配向が固定されたトランジスタを有するサブセルＣＳ３（第３のサブセル）に設けられた第１のコアバッファＢＣ１（ゲートの配向が固定されたバッファ）は、たとえば、図２１に示すような構成を有している。すなわち、図２１に示すように、二つのインバータＢＣ１１，ＢＣ１２の直列接続から構成されている。そして、その具体的構成は、図２２に示すように、インバータＢＣ１１は、低耐圧Ｎチャネル型ＭＩＳＦＥＴ（ゲートの配向が固定されたトランジスタＱｎ１）および低耐圧Ｐチャネル型ＭＩＳＦＥＴ（ゲートの配向が固定されたトランジスタＱｐ１）から構成されている。一方、インバータＢＣ１２は、低耐圧Ｎチャネル型ＭＩＳＦＥＴ（ゲートの配向が固定されたトランジスタＱｎ２）および低耐圧Ｐチャネル型ＭＩＳＦＥＴ（ゲートの配向が固定されたトランジスタＱｐ２）から構成されている。低耐圧Ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ１、Ｑｎ２）の各ソース電極は、接地電位Ｖｓｓ（接地配線）に接続されており、低耐圧Ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）の各ソース電極は、低電圧電源電位Ｖｄｄｃ（低電圧電源配線）接続されている。

次に、サブセルＣＳ３の正方形要素セルＣＥの具体的平面レイアウトの一例を図２３に示す。図２３に示すように、半導体基板（たとえば、Ｐ型単結晶シリコン基板）のデバイス面（第１の主面）の中央部には、Ｐ型ウエル領域ＰＷが配置されており、その上下には、Ｎ型ウエル領域ＮＷが配置されている。

Ｎ型ウエル領域ＮＷの表面領域には、低耐圧Ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ１，Ｑｐ２）のＰ＋型ソースドレイン領域１４ｐが設けられており、Ｐ型ウエル領域ＰＷの表面領域には、低耐圧Ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ１，Ｑｎ２）のＮ＋型ソースドレイン領域１４ｎが設けられている。

低耐圧Ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ２）のＰ＋型ソース領域１４ｐは、コンタクト１８を介して、たとえば、第１層メタル配線１６（銅系埋め込み配線）によって、低電圧電源電位Ｖｄｄｃに接続されている。低耐圧Ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ２）のＰ＋型ドレイン領域１４ｐと低耐圧Ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ２）のＮ＋型ドレイン領域１４ｎは、第１層メタル配線１６（銅系埋め込み配線）によって、相互に接続されている。低耐圧Ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ２）のＮ＋型ソース領域１４ｎおよび低耐圧Ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ１）のＮ＋型ソース領域１４ｎは、それぞれ第１層メタル配線１６（銅系埋め込み配線）によって、接地電位Ｖｓｓに接続されている。低耐圧Ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ１）のＰ＋型ソース領域１４ｐは、同様にコンタクト１８を介して、第１層メタル配線１６（銅系埋め込み配線）によって、接地電位Ｖｓｓに接続されている。

低耐圧Ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ２）のＰ＋型ソースドレイン領域１４ｐと低耐圧Ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ２）のＮ＋型ソースドレイン領域１４ｎの表面上には、これらを横断するように、ゲート電極１５（ポリシリコンゲート電極膜）が設けられている。一方、低耐圧Ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ１）のＰ＋型ソースドレイン領域１４ｐと低耐圧Ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ１）のＮ＋型ソースドレイン領域１４ｎの表面上には、これらを横断するように、ゲート電極１５（ポリシリコンゲート電極膜）が設けられている。

低耐圧Ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ２）のＰ＋型ソースドレイン領域１４ｐと低耐圧Ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ２）のＮ＋型ソースドレイン領域１４ｎを横断するゲート電極１５は、コンタクト１８を介して、第１層メタル配線１６に接続され、更に、ビア１９を介して、第２層メタル配線１７（銅系埋め込み配線）に接続されている。この第２層メタル配線１７は、ビア１９を介して、第１層メタル配線１６に接続され、更に、第１層メタル配線１６を介して、低耐圧Ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ１）のＮ＋型ドレイン領域１４ｎおよび低耐圧Ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ１）のＰ＋型ドレイン領域１４ｐに接続されている。

低耐圧Ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ１）のＰ＋型ソースドレイン領域１４ｐと低耐圧Ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ１）のＮ＋型ソースドレイン領域１４ｎを横断するゲート電極１５は、コンタクト１８を介して、第１層メタル配線１６に接続されている。この第１層メタル配線１６は、ビア１９を介して、第２層メタル配線１７に接続され、第１の入力端子ＴＩ１３および第２の入力端子ＴＩ１４に、それぞれ電気的に接続されている。低耐圧Ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ２）のＰ＋型ドレイン領域１４ｐと低耐圧Ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ２）のＮ＋型ドレイン領域１４ｎを相互に接続する第１層メタル配線１６は、ビア１９を介して、第２層メタル配線１７に接続され、第１の出力端子ＴＯ１１および第２の出力端子ＴＯ１２に、それぞれ電気的に接続されている。

（２）左辺配置用Ｉ／ＯセルＣ２（単一要素セルの場合）のゲートの配向が固定されたトランジスタを有さないサブセルＣＳ２（ＣＳ４）の具体的一例の説明（主に図２４および図２５）：
次に、図１０の左辺配置用Ｉ／ＯセルＣ２（第２のＩ／Ｏセル）内のゲートの配向が固定されたトランジスタを有さないサブセルＣＳ４（第４のサブセル）の非コアバッファＢＨ（ゲートの配向が固定されていないバッファ）およびその周辺の具体的回路構成（たとえば構成の一部）の一例を図２４に示す。図２４に示すように、非コアバッファＢＨは、たとえば、高耐圧Ｐチャネル型ＭＩＳＦＥＴ（ゲートの配向が固定されていないトランジスタＱｐ３）および高耐圧Ｎチャネル型ＭＩＳＦＥＴ（ゲートの配向が固定されていないトランジスタＱｎ３）から構成された高耐圧インバータ（高電圧動作インバータ）を有している。高耐圧Ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ３）のソース電極は、高電圧電源電位Ｖｄｄｈ（高電圧電源配線）に電気的に接続されている。一方、高耐圧Ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ３）のソース電極は、接地電位Ｖｓｓに接続されている。そして、高耐圧Ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ３）および高耐圧Ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ３）のゲート電極は、非コアバッファの入力端子ＴＩＨに電気的に接続されている。

次に、図２４の非コアバッファＢＨ（図１０）とその周辺の具体的レイアウトの一例を図２５に示す。図２５に示すように、半導体基板のデバイス面（第１の主面）の表面領域の上半部には、Ｎ型ウエル領域ＮＷが設けられており、下半部には、Ｐ型ウエル領域ＰＷが設けられている。

Ｎ型ウエル領域ＮＷの表面領域には、高耐圧Ｐチャネル型ＭＩＳＦＥＴ（ゲートの配向が固定されていないトランジスタＱｐ３）のＰ＋型ソースドレイン領域１４ｐが設けられている。一方、Ｐ型ウエル領域ＰＷの表面領域には、高耐圧Ｎチャネル型ＭＩＳＦＥＴ（ゲートの配向が固定されていないトランジスタＱｎ３）のＮ＋型ソースドレイン領域１４ｎが設けられている。高耐圧Ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ３）のＰ＋型ソース領域１４ｐは、コンタクト１８を介して、第１層メタル配線１６（銅系埋め込み配線）によって、高電圧電源電位Ｖｄｄｈに電気的に接続されている。一方、高耐圧Ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ３）のＮ＋型ソース領域１４ｎは、コンタクト１８を介して、第１層メタル配線１６（銅系埋め込み配線）によって、接地電位Ｖｓｓに電気的に接続されている。

これらのＰ＋型ソースドレイン領域１４ｐおよびＮ＋型ソースドレイン領域１４ｎ上には、これらを横断するように、ゲート電極１５（ポリシリコンゲート電極膜）が設けられている。このゲート電極１５は、コンタクト１８を介して、第１層メタル配線１６（銅系埋め込み配線）に接続されており、この第１層メタル配線１６は、更に、ビア１９を介して、第２層メタル配線１７（銅系埋め込み配線）に接続され、最終的に、非コアバッファの入力端子ＴＩＨに電気的に接続されている。

高耐圧Ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ３）のＰ＋型ドレイン領域１４ｐおよび高耐圧Ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ３）のＮ＋型ドレイン領域１４ｎは、コンタクト１８および第１層メタル配線１６（銅系埋め込み配線）を介して相互に接続されており、この第１層メタル配線１６は、たとえば、ビア１９を介して、第２層メタル配線１７（銅系埋め込み配線）に接続されている。

６．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察（主に図２６）
図２６は本願の前記一実施の形態の半導体集積回路装置のアウトラインを説明するための図１に対応するチップ上面全体等を表す模式レイアウト図である。これに基づいて、前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察を行う。

（１）技術的な課題の説明：
デバイスの微細化に伴い、たとえば、２８ｎｍテクノロジノードあたり、および、それより微細なプロセスに於いては、内部ロジック回路やＩ／Ｏ回路に一部に用いる低電圧動作のＭＩＳＦＥＴ（低耐圧ＭＩＳＦＥＴ）、すなわち、低電圧ＭＩＳＦＥＴ（一般に「コアＭＩＳＦＥＴ」という）のゲート方向を固定する必要がある。一方、チップの外部との関係で、低電圧ＭＩＳＦＥＴと比べて、高い電圧で動作する高電圧ＭＩＳＦＥＴ（高電圧動作のＭＩＳＦＥＴ，すなわち、高耐圧ＭＩＳＦＥＴ）は、相対的に、微細ではないため、現状では、ゲート方向を固定する必要が比較的小さい。

ここで、たとえば、Ｉ／Ｏ回路を考えると、高電圧ＭＩＳＦＥＴおよび低電圧ＭＩＳＦＥＴを有するため、チップの一つの辺に沿って配置するために設計した標準Ｉ／Ｏ回路セル等のＩ／Ｏ回路を適宜、回転させて他の辺に沿った部分に使用することができない。そうすると、実質的に同一の標準Ｉ／Ｏセルであっても、各辺に対して専用セルを準備する必要があるが、その際、隘路となるのが、配線のやり直し処理（配線レイアウト、信号遅延データの解析、シミュレーション等）である。

（２）前記一実施の形態のアウトラインの説明（主に図２６）：
このような課題を解決するために、前記一実施の形態の半導体集積回路装置に於いては、図２６に示すように、まず、矩形形状の半導体基板１の第１の主面１ａの内部領域５に、内部回路領域８を設け、内部領域５の外部周辺部に、リング状のＩ／Ｏ回路領域４を設けるのである。そして、たとえば、下辺Ｓ１に沿ったＩ／Ｏ回路領域４と左辺Ｓ２に沿ったＩ／Ｏ回路領域４に、それぞれ第１のＩ／ＯセルＣ１および第２のＩ／ＯセルＣ２（両者は、実質的に同一機能のセル）を配置する場合に於いて、以下のようにする。すなわち、第１のＩ／ＯセルＣ１を第１のサブセルＣＳ１と第２のサブセルＣＳ２に、第２のＩ／ＯセルＣ２を第３のサブセルＣＳ３（第１のサブセルＣＳ１に対応）と第４のサブセルＣＳ４（第２のサブセルＣＳ１に対応）に分ける。このとき、第１のサブセルＣＳ１と第３のサブセルＣＳ３にのみ、ゲートの配向が固定されたトランジスタが配置されている。そして、第１のＩ／ＯセルＣ１および第２のＩ／ＯセルＣ２を比較すると、第３のサブセルＣＳ３は、第１のサブセルＣＳ１内の一つ又はそれ以上の正方形要素セルＣＥの各々を上下反転または左右反転させた構造であり、第４のサブセルＣＳ４は、第２のサブセルＣＳ２を９０度と等価な角度だけ回転させた構造である。

また、第１のＩ／ＯセルＣ１および第２のＩ／ＯセルＣ２の比較は、以下のようにも見ることができる。すなわち、第２のＩ／ＯセルＣＳ２は、第１のサブセルＣＳ１内の一つ又はそれ以上の正方形要素セルＣＥの各々を回転させることなく、第１のＩ／ＯセルＣＳ１を９０度と等価な角度だけ回転させるとともに、一つ又はそれ以上の各正方形要素セルＣＥを上下反転または左右反転させた構造である。

このようにすることによって、標準セルの設計負担を軽減することができる。すなわち、通常、一つの辺に沿ったＩ／Ｏ回路領域４に配置するための標準セルレイアウトが登録されている場合、これから、この一つの辺に対向する辺、すなわち、対向辺に配置するための標準セルレイアウトを設計することは、セル全体の上下反転または左右反転（９０度またはそれと等価な角度の回転を伴わない）で完了するので問題がない。これは、結果的に各正方形要素セルＣＥは、回転しないからである。

しかし、一つの辺に沿ったＩ／Ｏ回路領域４に配置するための標準セルレイアウトが登録されている場合、これから、この一つの辺に隣接する辺（左辺、右辺）に沿ったＩ／Ｏ回路領域４に配置するための標準セルレイアウトを得ようとして、単純にセル全体を９０度またはそれと等価な角度だけ回転させると、各正方形要素セルＣＥも回転してしまう。すなわち、各正方形要素セルＣＥが有するゲートの配向が固定されたトランジスタのゲートの配向が変わってしまう。そこで、前記の例では、各正方形要素セルＣＥは、全体の回転によって回転するが、回転を打ち消すように逆方向に同じだけ自転させるのである。

通常、このようにセル全体を９０度またはそれと等価な角度だけ回転させるとともに、全体回転を打ち消すように、その中の要素セルＣＥを先の回転を打ち消すように逆回転しても、配線との整合が取れず、再び配線のレイアウトをしなければならない。しかし、この例では、要素セルＣＥを正方形要素セルＣＥとし、端子の位置に９０度回転＋反転（上下又は左右）の対称性を持たせた結果、先の回転を打ち消すように逆回転しても、配線との整合が維持されるようになっている。

このようなレイアウトを有する半導体集積回路装置は、第１のＩ／ＯセルＣ１の第１のサブセルＣＳ１が、第１のＭＩＳＦＥＴ（ゲートの配向を変更できないＭＩＳＦＥＴ）を有し、第２のＩ／ＯセルＣ２の第３のサブセルＣＳ３が、第３のＭＩＳＦＥＴ（ゲートの配向を変更できないＭＩＳＦＥＴ）を有する場合に、特に有効である。ゲートの配向を変えることなく、配線再レイアウトをすることなく、セル全体として回転したレイアウトを簡単に生成できるからである。

また、このようなレイアウトを有する半導体集積回路装置は、第１のＩ／ＯセルＣ１の第２のサブセルＣＳ２が、ゲートの配向を変更できないＭＩＳＦＥＴを有さず、第２のＩ／ＯセルＣ２の第４のサブセルＣＳ４が、ゲートの配向を変更できないＭＩＳＦＥＴを有さない場合に、特に有効である。これは、Ｉ／ＯセルＣ１全体としての回転が容易だからである。

更に、このようなレイアウトを有する半導体集積回路装置は、内部回路領域８に、ゲートの配向が固定されたトランジスタ（ゲートの配向を変更できないＭＩＳＦＥＴ）を有し、このゲートの配向が、第１のＩ／ＯセルＣ１の第１のサブセルＣＳ１の第１のＭＩＳＦＥＴ（ゲートの配向を変更できないＭＩＳＦＥＴ）のゲートの配向と一致する場合に、特に有利である。これは、内部回路領域８に、ロジック回路等を形成する場合に必然的な構成となるからである。

また、このようなレイアウトを有する半導体集積回路装置は、内部回路領域８が有する多数のＭＩＳＦＥＴの主要な部分は、ゲートの配向を変更することができないものであり、これらのゲートの配向を変更することができないＭＩＳＦＥＴのゲートの配向は、第１のＭＩＳＦＥＴのゲートの配向と一致する場合に、特に有利である。これは、内部回路領域８に、ロジック回路等を形成するＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）において、必然的な構成となるからである。

７．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、前記実施の形態では、ポリシリコンゲートを例にとり、具体的に説明したが、本発明はそれに限定されるものではなく、メタルゲート、シリサイドゲート、ポリサイドゲート等にも適用できることは言うまでもない。

１ 半導体チップまたはウエハ上のチップ領域（半導体基板）
１ａ 半導体チップのデバイス面（第１の主面）
２ チップ周辺部
３ ボンディングパッド
４ Ｉ/Ｏセル配置領域
５ チップ内部領域
６ マクロセル領域
７ 論理回路領域
８ 内部回路領域
９ パッドリング領域
１１ サブセル間配線
１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ 要素セル間配線
１４ｎ Ｎ＋型ソースドレイン領域
１４ｐ Ｐ＋型ソースドレイン領域
１５ ゲート電極（ポリシリコンゲート電極膜）
１６ 第１層メタル配線（銅系埋め込み配線）
１７ 第２層メタル配線（銅系埋め込み配線）
１８ コンタクト
１９ ビア
１０１ 論理設計
１０２ レイアウト
１０３ ＯＰＣ処理
１０４ マスク
１０５ セルライブラリ
１０５ｂ 下辺配置用Ｉ／Ｏセルデータ呼び出し工程
１０５ｌ 左辺配置用Ｉ／Ｏセルデータ登録工程
１０５ｒ 右辺配置用Ｉ／Ｏセルデータ登録工程
１０５ｔ 上辺配置用Ｉ／Ｏセルデータ登録工程
１０６ ウエハリソグラフィ処理
１０７ Ｉ／Ｏセル用素子レイアウト
１０８ Ｉ／Ｏセル用相互接続レイアウト
ＢＣ１ 第１のコアバッファ（ゲートの配向が固定されたバッファ）
ＢＣ２ 第２のコアバッファ（ゲートの配向が固定されたバッファ）
ＢＨ 非コアバッファ（ゲートの配向が固定されていないバッファ）
Ｃ１ 下辺配置用Ｉ／Ｏセル（第１のＩ／Ｏセル）
Ｃ２ 左辺配置用Ｉ／Ｏセル（第２のＩ／Ｏセル）
Ｃ３ 右辺配置用Ｉ／Ｏセル
Ｃ４ 上辺配置用Ｉ／Ｏセル
ＣＥ、ＣＥ１，ＣＥ２，ＣＥ３，ＣＥ４ 要素セル（正方形要素セル）
ＣＳ１ ゲートの配向が固定されたトランジスタを有するサブセル（第１のサブセル）
ＣＳ２ ゲートの配向が固定されたトランジスタを有さないサブセル（第２のサブセル）
ＣＳ３ ゲートの配向が固定されたトランジスタを有するサブセル（第３のサブセル）
ＣＳ４ ゲートの配向が固定されたトランジスタを有さないサブセル（第４のサブセル）
ＦＣ セル全体上下反転操作
ＦＳ 正方形要素セル上下反転操作
ＧＯ ゲートの配向
ＮＷ Ｎ型ウエル領域
Ｐ１ 上辺配置用Ｉ／Ｏセル生成プロセス
Ｐ２ 左辺配置用Ｉ／Ｏセル生成プロセス
Ｐ３ 右辺配置用Ｉ／Ｏセル生成プロセス
ＰＷ Ｐ型ウエル領域
Ｑｎ１、Ｑｎ２ 低耐圧Ｎチャネル型ＭＩＳＦＥＴ（ゲートの配向が固定されたトランジスタ）
Ｑｎ３ 高耐圧Ｎチャネル型ＭＩＳＦＥＴ（ゲートの配向が固定されていないトランジスタ）
Ｑｐ１、Ｑｐ２ 低耐圧Ｐチャネル型ＭＩＳＦＥＴ（ゲートの配向が固定されたトランジスタ）
Ｑｐ３ 高耐圧Ｐチャネル型ＭＩＳＦＥＴ（ゲートの配向が固定されていないトランジスタ）
ＲＣ＋ セル全体時計回り９０度回転操作
ＲＣ− セル全体反時計回り９０度回転操作
ＲＳ＋ 正方形要素セル時計回り９０度回転操作
ＲＳ− 正方形要素セル反時計回り９０度回転操作
Ｓ１ 半導体チップの第１の辺
Ｓ２ 半導体チップの第２の辺
Ｓ３ 半導体チップの第３の辺
Ｓ４ 半導体チップの第４の辺
ＳＣ セル全体左右反転操作
ＳＭ 対象性の指標（セルの方位指標）
ＳＳ 正方形要素セル左右反転操作
ＴＩ１３ 要素セルの第１のコアバッファの第１の入力端子
ＴＩ１４ 要素セルの第１のコアバッファの第２の入力端子
ＴＩ２３ 要素セルの第２のコアバッファの第１の入力端子
ＴＩ２４ 要素セルの第２のコアバッファの第２の入力端子
ＴＩＨ 非コアバッファの入力端子
ＴＯ１１ 要素セルの第１のコアバッファの第１の出力端子
ＴＯ１２ 要素セルの第１のコアバッファの第２の出力端子
ＴＯ２１ 要素セルの第２のコアバッファの第１の出力端子
ＴＯ２２ 要素セルの第２のコアバッファの第２の出力端子
Ｖｄｄｃ 低電圧電源電位（低電圧電源配線）
Ｖｄｄｈ 高電圧電源電位（高電圧電源配線）
Ｖｓｓ 接地電位（接地配線）

Claims (10)

1. 以下を含む半導体集積回路装置：
   （ａ）矩形形状であって、第１の主面を有する半導体基板；
   （ｂ）前記第１の主面上の内部領域に設けられた内部回路領域；
   （ｃ）前記第１の主面上に設けられたリング状のＩ／Ｏ回路領域；
   （ｄ）前記Ｉ／Ｏ回路領域内の前記半導体基板の第１の辺に沿った部分に設けられた第１のＩ／Ｏセル；
   （ｅ）前記Ｉ／Ｏ回路領域内の前記半導体基板の前記第１の辺に隣接する第２の辺に沿った部分に設けられた第２のＩ／Ｏセル、
   ここで、前記第１のＩ／Ｏセルは、以下を含む：
   （ｄ１）ゲートの配向が前記内部回路領域のゲートの配向と一致する第１のＭＩＳＦＥＴを有する第１のサブセル；
   （ｄ２）第２のＭＩＳＦＥＴを有する第２のサブセル、
   更に、ここで、前記第２のＩ／Ｏセルは、以下を含む：
   （ｅ１）ゲートの配向が前記第１のＭＩＳＦＥＴのゲートの配向と一致する第３のＭＩＳＦＥＴを有する第３のサブセル；
   （ｅ２）ゲートの配向が前記第１のＭＩＳＦＥＴのゲートの配向と直交する第４のＭＩＳＦＥＴを有する第４のサブセル、
   ここで、前記第３のサブセルは、前記第１のサブセル内の一つ又はそれ以上の正方形要素セルの各々を上下反転または左右反転させた構造であり、前記第４のサブセルは、前記第２のサブセルを９０度と等価な角度だけ回転させた構造である。
2. 請求項１に記載の半導体集積回路装置において、前記第１のＭＩＳＦＥＴおよび前記第３のＭＩＳＦＥＴの各々は、前記ゲートの配向を変更することができない。
3. 請求項２に記載の半導体集積回路装置において、前記第２のサブセルおよび前記第４のサブセルの各々は、ゲートの配向を変更することができないＭＩＳＦＥＴを有さない。
4. 請求項３に記載の半導体集積回路装置において、前記内部回路領域は、ゲートの配向を変更することができないＭＩＳＦＥＴを有し、このＭＩＳＦＥＴのゲートの配向は、前記第１のＭＩＳＦＥＴのゲートの配向と一致する。
5. 請求項４に記載の半導体集積回路装置において、前記内部回路領域が有する多数のＭＩＳＦＥＴの主要な部分は、ゲートの配向を変更することができないものであり、これらのゲートの配向を変更することができないＭＩＳＦＥＴのゲートの配向は、前記第１のＭＩＳＦＥＴのゲートの配向と一致する。
6. 以下を含む半導体集積回路装置：
   （ａ）矩形形状であって、第１の主面を有する半導体基板；
   （ｂ）前記第１の主面上の内部領域に設けられた内部回路領域；
   （ｃ）前記第１の主面上に設けられたリング状のＩ／Ｏ回路領域；
   （ｄ）前記Ｉ／Ｏ回路領域内の前記半導体基板の第１の辺に沿った部分に設けられた第１のＩ／Ｏセル；
   （ｅ）前記Ｉ／Ｏ回路領域内の前記半導体基板の前記第１の辺に隣接する第２の辺に沿った部分に設けられた第２のＩ／Ｏセル、
   ここで、前記第１のＩ／Ｏセルは、以下を含む：
   （ｄ１）ゲートの配向が前記内部回路領域のゲートの配向と一致する第１のＭＩＳＦＥＴを有する第１のサブセル；
   （ｄ２）第２のＭＩＳＦＥＴを有する第２のサブセル、
   更に、ここで、前記第２のＩ／Ｏセルは、以下を含む：
   （ｅ１）ゲートの配向が前記第１のＭＩＳＦＥＴのゲートの配向と一致する第３のＭＩＳＦＥＴを有する第３のサブセル；
   （ｅ２）ゲートの配向が前記第１のＭＩＳＦＥＴのゲートの配向と直交する第４のＭＩＳＦＥＴを有する第４のサブセル、
   ここで、前記第２のＩ／Ｏセルは、前記第１のサブセル内の一つ又はそれ以上の正方形要素セルの各々を回転させることなく、前記第１のＩ／Ｏセルを９０度と等価な角度だけ回転させるとともに、前記一つ又はそれ以上の各正方形要素セルを上下反転または左右反転させた構造である。
7. 請求項６に記載の半導体集積回路装置において、前記第１のＭＩＳＦＥＴおよび前記第３のＭＩＳＦＥＴの各々は、前記ゲートの配向を変更することができない。
8. 請求項７に記載の半導体集積回路装置において、前記第２のサブセルおよび前記第４のサブセルの各々は、ゲートの配向を変更することができないＭＩＳＦＥＴを有さない。
9. 請求項８に記載の半導体集積回路装置において、前記内部回路領域は、ゲートの配向を変更することができないＭＩＳＦＥＴを有し、このＭＩＳＦＥＴのゲートの配向は、前記第１のＭＩＳＦＥＴのゲートの配向と一致する。
10. 請求項９に記載の半導体集積回路装置において、前記内部回路領域が有する多数のＭＩＳＦＥＴの主要な部分は、ゲートの配向を変更することができないものであり、これらのゲートの配向を変更することができないＭＩＳＦＥＴのゲートの配向は、前記第１のＭＩＳＦＥＴのゲートの配向と一致する。

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