CN113130486A - 电源开关电路与其集成电路结构以及集成电路结构形成方法 - Google Patents

电源开关电路与其集成电路结构以及集成电路结构形成方法 Download PDF

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洪宗佑
苏品岱
田倩绮
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Abstract

本发明实施例涉及电源开关电路与其集成电路结构以及集成电路结构形成方法。一种集成电路装置包含：集成电路模块；第一场效应晶体管，其耦合于所述集成电路模块与第一参考电压之间且由第一控制信号控制；及第二场效应晶体管，其耦合于所述集成电路模块与所述第一参考电压之间；其中所述第二场效应晶体管是所述第一场效应晶体管的互补场效应晶体管，且所述第一场效应晶体管及所述第二场效应晶体管经配置以根据所述第一控制信号产生所述集成电路模块的第二参考电压。

Description

电源开关电路与其集成电路结构以及集成电路结构形成方法
技术领域
本发明实施例涉及电源开关电路与其集成电路结构以及集成电路结构形成方法。
背景技术
电源开关耦合于供应电源与功能电路之间以选择性供应电力到功能电路。例如，当功能电路是在休眠模式下时，可打开电源开关以切断功能电路的电力以减少电路系统的电力消耗。电源开关可由控制器产生的信号控制，控制器可控制功能电路的操作模式。为提高电路系统的操作速度，电源开关应具有强唤醒力以在(例如)功能电路的操作模式从休眠模式改变为正常操作模式时使功能电路通电。然而，具有强唤醒力的电源开关要占用电路系统的大面积。因此，在先进IC(集成电路)装置的领域中高度期望无面积补偿的电源开关的新颖架构。
发明内容
本发明的实施例涉及一种集成电路装置，其包括：集成电路模块；第一场效应晶体管，其耦合于所述集成电路模块与第一参考电压之间且由第一控制信号控制；及第二场效应晶体管，其耦合于所述集成电路模块与所述第一参考电压之间；其中所述第二场效应晶体管是所述第一场效应晶体管的互补场效应晶体管，且所述第一场效应晶体管及所述第二场效应晶体管经配置以根据所述第一控制信号产生所述集成电路模块的第二参考电压。
本发明的实施例涉及一种集成电路(IC)结构，其包括：第一扩散纳米线，其放置于衬底上；第二扩散纳米线，其沿第一方向堆叠于所述第一扩散纳米线上；多个第一导电层，其经布置以包围所述第一扩散纳米线以形成第一栅极电极，其中所述多个第一导电层经布置以沿第二方向延伸；及多个第二导电层，其经布置以包围所述第二扩散纳米线以形成第二栅极电极，其中所述多个第二导电层经布置以沿所述第二方向延伸；其中所述第一扩散纳米线的第一部分经配置以电耦合到第一参考电压，所述第二扩散纳米线的第二部分经配置以电耦合到第二参考电压，且所述第一扩散纳米线的第三部分经配置以电耦合到所述第二扩散纳米线的第四部分，所述第一扩散纳米线的所述第一部分沿所述第一方向与所述第二扩散纳米线的所述第二部分对准，且所述第一扩散纳米线的所述第三部分沿所述第一方向与所述第二扩散纳米线的所述第四部分对准。
本发明的实施例涉及一种形成集成电路(IC)结构的方法，其包括：将第一扩散纳米线放置于衬底上；沿第一方向将第二扩散纳米线放置于所述第一扩散纳米线上；形成多个第一导电层以包围所述第一扩散纳米线以形成第一栅极电极，其中所述多个第一导电层经布置以沿第二方向延伸；及形成多个第二导电层以包围所述第二扩散纳米线以形成第二栅极电极，其中所述多个第二导电层经布置以沿所述第二方向延伸；其中所述第一扩散纳米线的第一部分经配置以电耦合到第一参考电压且所述第二扩散纳米线的第二部分经配置以电耦合到第二参考电压；所述第一扩散纳米线的第三部分经配置以电耦合到所述第二扩散纳米线的第四部分；且所述第一扩散纳米线的所述第一部分沿所述第一方向与所述第二扩散纳米线的所述第二部分对准，且所述第一扩散纳米线的所述第三部分沿所述第一方向与所述第二扩散纳米线的所述第四部分对准。
附图说明
从结合附图来解读的以下详细描述最佳理解本揭露的方面。应注意，根据行业标准做法，各种构件未按比例绘制。事实上，为使讨论清楚，可任意增大或减小各种构件的尺寸。
图1是说明根据一些实施例的电子设计自动化系统的图式。
图2说明设计及制造基于半导体的电路的方法的实例。
图3是说明根据一些实施例的IC装置的图式。
图4是说明根据一些实施例的电源开关电路的中间供应电压的时序图。
图5是说明根据一些实施例的IC装置的图式。
图6是说明根据一些实施例的IC装置的图式。
图7是说明根据一些实施例的CFET布局的一部分的剖面图。
图8是说明根据一些实施例的电源开关电路的布局的剖面图。
图9A是说明根据一些实施例的电源开关电路的布局结构的图式。
图9B是说明根据一些实施例的电源开关电路的布局结构的图式。
图10A是说明根据一些实施例的电源开关电路的布局结构的图式。
图10B是说明根据一些实施例的电源开关电路的布局结构的图式。
图11A是说明根据一些实施例的电源开关电路的布局结构的图式。
图11B是说明根据一些实施例的电源开关电路的布局结构的图式。
图12A是说明根据一些实施例的电源开关电路的布局结构的图式。
图12B是说明根据一些实施例的电源开关电路的布局结构的图式。
图13A是说明根据一些实施例的电源开关电路的布局结构的图式。
图13B是说明根据一些实施例的电源开关电路的布局结构的图式。
图14是说明根据一些实施例的形成IC结构的方法的流程图。
具体实施方式
以下揭露提供用于实施所提供目标的不同特征的许多不同实施例或实例。下文将描述组件及布置的特定实例以简化本揭露。当然，此类仅为实例且不意在限制。例如，在以下描述中，“使第一构件形成于第二构件上方或第二构件上”可包含其中形成直接接触的所述第一构件及所述第二构件的实施例，且还可包含其中可形成所述第一构件与所述第二构件之间的额外构件使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复元件符号及/或字母。此重复是为了简化及清楚且其本身不指示所讨论的各种实施例及/或配置之间的关系。
此外，为便于描述，例如“下面”、“下方”、“下”、“上方”、“上”及其类似者的空间相对术语可在本文中用于描述元件或构件与另一(些)元件或构件的关系，如图中所说明。空间相对术语除涵盖图中所描绘的定向之外，还希望涵盖装置在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或以其它定向)且还可因此解译本文所使用的空间相对描述词。
图1是说明根据一些实施例的电子设计自动化系统100的图式。如图1中所展示，系统100包含电子设计自动化(“EDA”)工具110，其具有包含芯片组合件路由器120的放置及路由工具。
EDA工具110是通过从计算机可读存储媒体130、140检索所存储的程序指令136且在通用处理器114上执行指令所形成的专用计算机。处理器114可为任何中央处理单元(“CPU”)、微处理器、微控制器或用于执行指令的计算装置或电路。非暂时性机器可读存储媒体130、140可为闪存、随机存取存储器(“RAM”)、只读存储器(“ROM”)或其它存储媒体。RAM的实例包含(但不限于)静态RAM(“SRAM”)及动态RAM(“DRAM”)。举几个可能实例，ROM包含(但不限于)可编程ROM(“PROM”)、电可编程ROM(“EPROM”)及电可擦除可编程ROM(“EEPROM”)。
系统100可包含显示器116及用户接口或输入设备112，例如(例如)鼠标、触摸屏、麦克风、轨迹球、键盘或用户可通过其输入设计及布局指令到系统100的其它装置。一或多个计算机可读存储媒体130、140可存储由用户输入的数据，例如电路设计及单元信息132(其可包含单元库132a)、设计规则134、一或多个程序文件136及一或多个图形数据系统(“GDS”)II文件142。
EDA工具110还可包含允许软件及数据传送于EDA工具110与外部装置之间的通信接口118。通信接口118的实例包含(但不限于)调制解调器、以太网络卡、无线网络卡、个人计算机记忆卡国际协会(“PCMCIA”)插槽及卡或其类似者。经由通信接口118所传送的软件及数据可呈信号的形式，其可为能够由通信接口118接收的电子、电磁、光学或其类似者。此类信号可经由通信路径(例如信道)提供到通信接口118，通信路径可使用导线、电缆、光纤、电话线、蜂窝式链路、视频(“RF”)链路及其它通信通道实施。通信接口118可为耦合到局域网(LAN)或广域网(WAN)的有线链路及/或无线链路。
路由器120能够接收多个单元的识别符以包含于电路布局中，电路布局包含彼此连接的多个单元内的选从单元库132a的单元对的列表132。设计规则134可用于各种处理技术。在一些实施例中，设计规则134配置路由器120将连接线及通路定位于制造网格上。其它实施例可允许路由器包含布局中的离网连接线及/或通路。
图2说明设计及制造基于半导体的电路的方法200的实例。在操作202中，开发或提取门级接线对照表。所属领域的一般技术人员应了解，门级接线对照表可由系统100的处理器114从电路示意图提取。
在操作204中，由系统100执行半导体电路的平面规划。在一些实施例中，平面规划包含将电路分成功能块(其是电路的部分)及识别此类功能块的布局。
在操作206中，由系统100执行半导体电路的电力规划。电力规划包含识别半导体电路的功能块的电力布局。例如用于路由半导体电路的各种导电层上的电力及接地的导电迹线。
在操作208中，系统100执行半导体电路的放置。根据一些实施例，电路放置包含确定电子组件、电路及逻辑元件的放置。例如，操作208中选择半导体电路的晶体管、电阻器、电感器、逻辑门及其它元件的放置。
在操作210中，系统100执行电网增强。
在操作212中，映射装置及半导体电路的路由。操作212中的路由由系统100的路由器120执行。
在操作214中，产生包含表示电路的物理布局的数据的数据档案(例如图形数据库系统(“GDS”)II文件)且将其存储于非暂时性机器可读存储器140中。所属领域的一般技术人员应了解，数据档案由掩膜制造设备(例如光学图案产生器)用于产生电路的一或多个掩膜。
在操作216中，基于存储于操作214中的数据档案产生半导体电路的一或多个掩膜。一旦实例化设计布局，则物理设计可发送到制造工具以产生可用于制造半导体电路的光刻掩膜。物理设计布局可通过LAN/WAN或从EDA到制造工具的其它合适形式的传输发送到制造工具。
根据一些实施例，在操作202中，设计具有新颖电源开关电路的集成电路(IC)模块。电源开关电路可为IC模块的头部开关及/或脚部开关。IC模块可为随机存取存储器(RAM)。例如，RAM可为动态随机存取存储器(DRAM)及静态随机存取存储器(SRAM)。电源开关电路连接到第一参考电压(例如核心供应电压)以根据IC模块的操作模式提供第二参考电压(例如中间供应电压)到IC模块。中间供应电压可低于或相同于核心供应电压。例如，当IC模块是RAM模块时，电源开关电路经布置以在IC模块的读取模式期间提供中间供应电压到IC模块，且电源开关电路经布置以在IC模块的写入模式期间停止提供中间供应电压到IC模块。应注意，当电源开关系IC模块的脚部开关时，电源开关电路连接到第一参考电压(例如核心接地电压)以根据IC模块的操作模式提供第二参考电压(例如中间接地电压)到IC模块。中间接地电压可高于或相同于核心接地电压。
根据一些实施例，IC模块及电源开关电路中的晶体管由互补场效应晶体管(CFET)实施。CFET装置可为环绕式栅极晶体管或装置的改型。CFET使n型装置及p型装置两者彼此上下堆叠。在CFET装置中，nFET导线及pFET导线彼此上下堆叠。CFET可为堆叠于pFET导线的顶部上的nFET或堆叠于两个或更多个pFET导线的顶部上的两个或更多个nFET。因此，在操作208中，电源开关电路及IC模块的布局可形成于具有多个交错n型纳米线及p型纳米线的布局架构上。应注意，纳米线可被视为半导体鳍片。
图3是说明根据一些实施例的IC装置300的图式。IC装置300包括电源开关电路302及IC模块304。电源开关电路302可为IC模块304的头部开关或脚部开关。电源开关电路302还可包括IC模块304的头部开关及脚部开关。当电源开关电路302是IC模块304的头部开关时，电源开关电路302连接到核心供应电压VDD以根据IC模块304的操作模式提供中间供应电压VDD_in到IC模块304。当电源开关电路302是IC模块304的脚部开关(图中未展示)时，电源开关电路302连接到核心接地电压VGND以根据IC模块304的操作模式提供中间接地电压VGND_in到IC模块304。为简洁起见，本发明实施例主要聚焦于IC模块304的头部开关。所属领域的技术人员可在阅读与IC模块304的头部开关有关的描述之后理解IC模块304的对应脚部开关。
根据一些实施例，IC装置300进一步包括耦合到电源开关电路302的反相器306。电源开关电路302包括p型场效应晶体管(pFET)M1及n型场效应晶体管(nFET)M2。pFET M1及nFET M2中的每一者可包括两个连接端子(例如漏极及源极)及一个控制端子(例如栅极)。pFET M1及nFET M2配置为互补场效应晶体管(CFET)结构。pFET M1可为nFET M2的互补FET。pFET M1的源极及nFET M2的漏极耦合到核心供应电压VDD。pFET M1的栅极耦合到启用信号Se及反相器306的输入端子。nFET M2的栅极耦合到反相器306的输出端子。pFET M1的漏极及nFET M2的源极经布置以输出中间供应电压VDD_in到IC模块304。
根据一些实施例，反相器306经布置以使启用信号Se的电压电平反相。由于pFETM1及nFET M2分别由具有互补电压电平的启用信号Se控制，因此可大体上同时接通及切断pFET M1及nFET M2。
图4是说明根据一些实施例的在电源开关电路302由启用信号Se启用时由电源开关电路302提供的中间供应电压VDD_in的时序图。曲线402表示中间供应电压VDD_in的变化，且曲线404表示由现有电源开关电路(图中未展示)提供的现有中间供应电压的变化。在时间t1，电源开关电路302由启用信号Se接通，例如，启用信号Se的电压电平在时间t1从高电压电平(例如VDD)转变为低电压电平(例如VGND)。中间供应电压VDD_in的电压电平(即，曲线402)在时间t1之后开始上升。在时间t2，中间供应电压VDD_in的电压电平开始曲线402达到高电压电平Vh，其在时间t2接近电压电平VDD。另一方面，针对现有电源开关电路，曲线404还在时间t1之后开始上升，且在时间t3达到高电压电平Vh。与现有技术相比，缩短中间供应电压VDD_in的唤醒时间或上升时间。因此，电源开关电路302以相对较强唤醒力提供中间供应电压VDD_in且不占用半导体晶片的额外面积，如将在稍后段落中描述。当电源开关电路302具有相对较强唤醒力时，可减少由过程变化(例如SF角或FS角)引起的电源开关电路302中的pFET M1及nFET M2的不同唤醒时间。过程角发生于制造中，使得电源开关电路302的操作速度可在制造之后调谐或调整。过程角可为用于将集成电路设计应用于半导体晶片的制造参数的变化。例如，过程角可为快-快(FF)、慢-慢(SS)、慢-快(SF)或快-慢(FS)角，其中第一字母(例如FS角中的“F”)是指N通道MOSFET(NMOS)角，且第二字母(例如FS角中的“S”)是指P通道(PMOS)角。
图3中的电源开关电路302的实施例将具有不同电压电平的启用信号(例如Se)施加于pFET M1及nFET M2的栅极。然而，此并非本发明实施例的限制。启用信号Se可经布置以控制pFET M1及nFET M2中的一者，如图5中所展示。图5是说明根据一些实施例的IC装置500的图式。IC装置500包括电源开关电路502及IC模块504。电源开关电路502是IC模块504的头部开关，且电源开关电路502连接到核心供应电压VDD以根据IC模块504的操作模式提供中间供应电压VDD_in到IC模块504。
根据一些实施例，电源开关电路502包括pFET M1'及nFET M2'。pFET M1'及nFETM2'配置为CFET。pFET M1'的源极及nFET M2'的漏极耦合到核心供应电压VDD。pFET M1'的栅极耦合到启用信号Se'。nFET M2'的栅极耦合到nFET M2'的漏极。pFET M1'的漏极及nFETM2'的源极经布置以输出中间供应电压VDD_in到IC模块504。
根据一些实施例，启用信号Se'经布置以控制pFET M1'的接通/切断。当启用信号Se'通过低电压电平(例如VGND)接通pFET M1'时，pFET M1'经布置以提供具有VDD的电压电平的中间供应电压VDD_in到IC模块504。当启用信号Se'通过高电压电平(例如VDD)切断pFET M1'时，nFET M2'经布置以提供具有VDD-VT的电压电平的中间供应电压VDD_in到IC模块504，其中参数VT是nFET M2'的阈值电压。换句话说，电源开关电路502经布置以根据IC模块504的操作模式(或启用信号Se'的电压电平)选择性提供具有VDD的电压电平的中间供应电压VDD_in或具有VDD-VT的电压电平的中间供应电压VDD_in到IC模块504。例如，当IC模块504是数据存储模块(例如RAM模块)时，电源开关电路502经布置以在IC模块504的正常操作中的读取模式期间提供具有VDD的电压电平的中间供应电压VDD_in到IC模块504，且电源开关电路502经布置以在IC模块504的休眠模式期间提供具有低于电压电平VDD的VDD-VT的电压电平的中间供应电压VDD_in到IC模块504。在休眠模式期间，IC模块504中的数据可由较低供应电压(即，VDD-VT)保持完整。因此，可减少IC装置500的总电力消耗。
图6是说明根据一些实施例的IC装置600的图式。IC装置600包括电源开关电路602及IC模块604。电源开关电路602是IC模块604的头部开关，且电源开关电路602连接到核心供应电压VDD以根据IC模块604的操作模式提供中间供应电压VDD_in到IC模块604。
根据一些实施例，电源开关电路602包括pFET M1”及nFET M2”。pFET M1”及nFETM2”配置为CFET。pFET M1”的源极耦合到核心供应电压VDD。pFET M1”的栅极耦合到启用信号Se”。nFET M2”的漏极耦合到pFET M1”的漏极。nFET M2”的栅极耦合到nFET M2”的漏极。nFET M2”的源极经布置以输出中间供应电压VDD_in到IC模块604。
根据一些实施例，nFET M2”配置为二极管连接晶体管。启用信号Se”经布置以控制pFET M1”的接通/切断。当启用信号Se”通过低电压电平(例如VGND)接通pFET M1”时，pFETM1”经布置以提供具有VDD-VT的电压电平的中间供应电压VDD_in到IC模块604，其中参数VT是nFET M2”的阈值电压。当启用信号Se'通过高电压电平(例如VDD)切断pFET M1”时，打开核心供应电压VDD与IC模块604之间的连接以使IC模块604断电。换句话说，电源开关电路602经布置以根据IC模块604的操作模式(或启用信号Se”的电压电平)选择性提供具有VDD-VT的电压电平的中间供应电压VDD_in到IC模块604。nFET M2”可被视为pFET M1”与IC模块604之间的保持二极管，且pFET M1”可为保持二极管的控制开关。由于电源开关电路602经布置以提供具有低于电压电平VDD的VDD-VT的电压电平的中间供应电压VDD_in到IC模块604，因此可减少IC装置600的总电力消耗。
图7是说明根据一些实施例的CFET布局700的一部分的剖面图。为简洁起见，CFET布局700仅展示p型扩散纳米线702、n型扩散纳米线704及多个导电层706_1到706_n。根据一些实施例，多个导电层706_1到706_n的材料可为多晶硅或金属或多晶硅及金属的组合。多晶硅是多晶体硅，其是硅的高纯度多晶体形式。金属可为铝(Al)。图7中省略半导体衬底、接点、金属层、通路结构及电力轨。根据一些实施例，p型扩散纳米线702垂直堆叠于n型扩散纳米线704上。因此，pFET可形成于nFET上。多个导电层706_1到706_n经布置以包围p型扩散纳米线702及n型扩散纳米线704以分别形成pFET及nFET的栅极。应注意，多个导电层706_1到706_n不直接与p型扩散纳米线702及n型扩散纳米线704接触。针对每一导电层，至少一栅极电介质或电介质层(图中未展示)安置于导电层(例如706_1)与扩散纳米线(例如702及704)之间。栅极电介质可为高介质常数(高k)电介质层。根据一些实施例，高k材料可为(例如)钽的氧化物(例如Ta2O5)、锆的氧化物(ZrO2)、铝的氧化物或硅的氧化物(例如SiO2)或Al3N4。栅极电介质可由化学汽相沉积(CVD)的过程形成或沉积。
根据一些实施例，n型扩散纳米线704可垂直堆叠于p型扩散纳米线702上。再者，多个连续n型扩散纳米线704可垂直堆叠于多个连续p型扩散纳米线702上，或多个连续p型扩散纳米线702可垂直堆叠于多个连续n型扩散纳米线704上。
根据一些实施例，可应用CFET布局700来形成上述电源开关电路(例如302、502或602)的布局800。图8是说明根据一些实施例的电源开关电路的布局800的剖面图。为简洁起见，电源开关电路是上述电源开关电路302。根据一些实施例，切割多晶硅层802安置于多个导电层706_1到706_n的一部分上，且切割多晶硅层802位于p型扩散纳米线702与n型扩散纳米线704之间的位置上。切割多晶硅层802经布置以在制造电源开关电路302之后将导电层的部分切割或分离为pFET M1的栅极电极(例如804_1到804_a)及nFET M2的栅极电极(例如806_1到806_b)。应注意，所制造的IC结构中不存在切割多晶硅层802的物理结构。布局800中所展示的切割多晶硅层802表示在制造步骤期间使用特定掩膜结构来切割覆盖导电层。在所制造的IC结构中，即，由切割多晶硅层覆盖的面积可为在移除导电层的部分时由电介质材料填充的空间。
另外，布局800进一步包括四个切割扩散层808_1到808_4。切割扩散层808_1及808_2分别安置于p型扩散纳米线702及n型扩散纳米线704的边缘上，且切割扩散层808_1及808_2分别与导电层706_1及706_n重叠。切割扩散层808_3及808_4分别与导电层806_1及806_b重叠。在制造期间，切割扩散层可表示扩散层的边缘。因此，切割扩散层808_3及808_4经布置以将n型扩散纳米线704切割为三个部分，即，810_1到810_3。应注意，所制造的IC结构中不存在切割扩散层808_1到808_4的物理结构。布局800中所展示的切割扩散层808_1到808_4表示在制造步骤期间使用特定掩膜结构来切割覆盖扩散纳米线(即，702及704)。在所制造的IC结构中，由切割扩散层覆盖的面积可为在移除扩散纳米线的部分时由电介质材料填充的空间。根据一些实施例，在制造之后，栅极氧化物及扩散边缘上结构连接多晶硅可形成于切割扩散层的面积中。
因此，电源开关电路302的pFET M1包括p型扩散纳米线702及导电层804_1到804_a。电源开关电路302的nFET M2包括n型扩散纳米线810_2及导电层806_2到806_(b-1)。由于nFET M2形成于pFET M1下的现有面积或虚设面积上，因此nFET M2不占用布局800的额外面积。因此，可通过使用无额外面积补偿的CFET结构来提高电源开关电路302的性能。更具体来说，在现有电源开关电路中，nFET M2可配置为虚设FET，其占用面积但不提高现有电源开关电路的性能。相反地，在本发明实施例中，虚设FET的面积区域重配置为可在无需额外面积补偿的情况下提高电源开关电路的性能的FET(例如M2)。
图9A是说明根据一些实施例的电源开关电路的IC结构900A的图式。IC结构900A可为其中p型扩散纳米线垂直堆叠于n型扩散纳米线上的CFET IC结构的一部分。电源开关电路可为上述电源开关电路302、502或602。在此实施例中，电源开关电路配置为IC模块的头部开关。IC结构900A包括p型扩散纳米线902、n型扩散纳米线904、多个第一导电层(例如906及908)及多个第二导电层(例如910及912)。p型扩散纳米线902及n型扩散纳米线904经布置以沿z轴堆叠，且p型扩散纳米线902垂直堆叠于n型扩散纳米线904上。导电层906及908沿y轴形成于与p型扩散纳米线902相同的层级上。导电层910及912沿y轴形成于与p型扩散纳米线902相同的层级上。导电层906及908经布置以门控p型扩散纳米线902。导电层910及912经布置以门控n型扩散纳米线904。
根据一些实施例，导电层906沿z轴与导电层910对准，且导电层908沿z轴与导电层912对准。再者，导电层906与导电层910物理分离，且导电层908与导电层912物理分离。
根据一些实施例，p型扩散纳米线902及导电层906及908经布置以形成环绕式栅极PFET(例如M1)。因此，导电层906及908电连接到电源开关电路的启用信号(例如Se)。纳米线部分9022及9024电连接到核心供应电压(例如VDD)且纳米线部分9026经布置以提供中间供应电压(例如VDD_in)到IC模块。
另外，n型扩散纳米线904及导电层910及912经布置以形成环绕式栅极NFET(例如M2)。因此，导电层910及912电连接到电源开关电路的启用信号的反相信号(例如启用信号Se的反相电压电平)。另外，纳米线部分9042及9044电连接到核心供应电压(例如VDD)且纳米线部分9046经布置以提供中间供应电压(例如VDD_in)到IC模块。
环绕式栅极(GAA)晶体管结构可由任何合适方法图案化。例如，可使用包含双重图案化或多重图案化过程的一或多个光刻过程图案化结构。一般来说，双重图案化或多重图案化过程组合光刻及从对准过程以允许产生具有(例如)小于原本可使用单个直接光刻过程获得的节距的节距的图案。例如，在实施例中，牺牲层形成于衬底上且使用光刻过程图案化。使用从对准过程使间隔物与图案化牺牲层并排形成。接着，移除牺牲层，且接着可使用剩余间隔物图案化GAA结构。
图9B是说明根据一些实施例的电源开关电路的IC结构900B的图式。IC结构900B可为其中n型扩散纳米线垂直堆叠于p型扩散纳米线上的CFET IC结构的一部分。电源开关电路可为上述电源开关电路302、502或602。在此实施例中，电源开关电路配置为IC模块的头部开关。IC结构900B包括n型扩散纳米线914、p型扩散纳米线916、多个第一导电层(例如918及920)及多个第二导电层(例如922及924)。与IC结构900A相比，IC结构900B的n型扩散纳米线914垂直堆叠于IC结构900B的p型扩散纳米线916上。换句话说，IC结构900B的PFET(其包括p型扩散纳米线916及导电层922及924)及NFET(其包括n型扩散纳米线914及导电层918及920)的位置不同于IC结构900A的PFET及NFET的位置。
根据一些实施例，导电层918及920电连接到电源开关电路的启用信号(例如Se)。纳米线部分9142及9144电连接到核心供应电压(例如VDD)且纳米线部分9146经布置以提供中间供应电压(例如VDD_in)到IC模块。另外，导电层922及924电连接到电源开关电路的启用信号的反相信号(例如启用信号Se的反相电压电平)。另外，纳米线部分9162及9164电连接到核心供应电压(例如VDD)且纳米线部分9166经布置以提供中间供应电压(例如VDD_in)到IC模块。
图10A是说明根据一些实施例的电源开关电路的IC结构1000A的图式。IC结构1000A可为其中p型扩散纳米线垂直堆叠于n型扩散纳米线上的CFET IC结构的一部分。与图9A的电源开关电路相比，图10A的电源开关电路配置为IC模块的脚部开关。除连接信号之外，IC结构1000A类似于IC结构900A。因此，为简洁起见，在此省略IC结构1000A的详细描述。
根据一些实施例，p型扩散纳米线1002及导电层1006及1008配置为PFET。n型扩散纳米线1004及导电层1010及1012配置为NFET。导电层1006及1008电连接到电源开关电路的启用信号(例如Se)。纳米线部分10022及10024电连接到核心接地电压(例如VGND)且纳米线部分10026经布置以提供中间接地电压(例如VGND_in)到IC模块。另外，导电层1010及1012电连接到电源开关电路的启用信号的反相信号(例如启用信号Se的反相电压电平)。另外，纳米线部分10042及10044电连接到核心接地电压(例如VGND)且纳米线部分10046经布置以提供中间接地电压(例如VGND_in)到IC模块。
图10B是说明根据一些实施例的电源开关电路的IC结构1000B的图式。IC结构1000B可为其中n型扩散纳米线垂直堆叠于p型扩散纳米线上的CFET IC结构的一部分。与图9B的电源开关电路相比，图10B的电源开关电路配置为IC模块的脚部开关。除连接信号之外，IC结构1000B类似于IC结构900B。因此，为简洁起见，在此省略IC结构1000B的详细描述。
根据一些实施例，n型扩散纳米线1014及导电层1018及1020配置为NFET。p型扩散纳米线1016及导电层1022及1024配置为PFET。导电层1018及1020电连接到电源开关电路的启用信号(例如Se)。纳米线部分10142及10144电连接到核心接地电压(例如VGND)且纳米线部分10146经布置以提供中间接地电压(例如VGND_in)到IC模块。另外，导电层1022及1024电连接到电源开关电路的启用信号的反相信号(例如启用信号Se的反相电压电平)。另外，纳米线部分10162及10164电连接到核心接地电压(例如VGND)且纳米线部分10166经布置以提供中间接地电压(例如VGND_in)到IC模块。
IC结构900A包括p型扩散纳米线902、n型扩散纳米线904、多个第一导电层(例如906及908)及多个第二导电层(例如910及912)。p型扩散纳米线902及n型扩散纳米线904经布置以沿z轴堆叠，且p型扩散纳米线902垂直堆叠于n型扩散纳米线904上。导电层906及908沿y轴形成于与p型扩散纳米线902相同的层级上。导电层910及912沿y轴形成于与p型扩散纳米线902相同的层级上。导电层906及908经布置以门控p型扩散纳米线902。导电层910及912经布置以门控n型扩散纳米线904。
图11A是说明根据一些实施例的电源开关电路的IC结构1100A的图式。IC结构1100A可为其中p型扩散纳米线垂直堆叠于n型扩散纳米线上的CFET IC结构的一部分。与图9A的电源开关电路相比，图11A的电源开关电路配置为IC模块的头部开关及脚部开关。除连接信号之外，IC结构1100A类似于IC结构900A。因此，为简洁起见，在此省略IC结构1100A的详细描述。
根据一些实施例，p型扩散纳米线1102及导电层1106及1108配置为IC模块的头部开关的PFET。n型扩散纳米线1104及导电层1110及1112配置为IC模块的脚部开关的NFET。导电层1106及1108电连接到电源开关电路的启用信号(例如Se)。纳米线部分11022及11024电连接到核心供应电压(例如VDD)且纳米线部分11026经布置以提供中间供应电压(例如VDD_in)到IC模块。另外，导电层1110及1112电连接到电源开关电路的启用信号的反相信号(例如启用信号Se的反相电压电平)。另外，纳米线部分11042及11044电连接到核心接地电压(例如VGND)且纳米线部分11046经布置以提供中间接地电压(例如VGND_in)到IC模块。
图11B是说明根据一些实施例的电源开关电路的IC结构1100B的图式。IC结构1100B可为其中n型扩散纳米线垂直堆叠于p型扩散纳米线上的CFET IC结构的一部分。与图9B的电源开关电路相比，图11B的电源开关电路配置为IC模块的脚部开关及头部开关。除连接信号之外，IC结构1100B类似于IC结构900B。因此，为简洁起见，在此省略IC结构1100B的详细描述。
根据一些实施例，n型扩散纳米线1114及导电层1118及1120配置为IC模块的脚部开关的NFET。p型扩散纳米线1116及导电层1122及1124配置为IC模块的头部开关的PFET。导电层1118及1120电连接到电源开关电路的启用信号(例如Se)。纳米线部分11142及11144电连接到核心接地电压(例如VGND)且纳米线部分11146经布置以提供中间接地电压(例如VGND_in)到IC模块。另外，导电层1122及1124电连接到电源开关电路的启用信号的反相信号(例如启用信号Se的反相电压电平)。另外，纳米线部分11162及11164电连接到核心供应电压(例如VDD)且纳米线部分11166经布置以提供中间供应电压(例如VDD_in)到IC模块。
根据一些实施例，p型扩散纳米线1102及n型扩散纳米线1104(及n型扩散纳米线1114及p型扩散纳米线1116)是安置于z轴上的两个连续环绕式栅极纳米线，其中p型扩散纳米线1102配置为IC模式的头部开关且n型扩散纳米线1104配置为IC模式的脚部开关。如图7及图8中所展示，p型扩散纳米线1102可为p型扩散纳米线702，且n型扩散纳米线1104可为n型扩散纳米线704。因此，本发明实施例的电源开关电路可由无额外面积补偿的CFET结构实施。
图12A是说明根据一些实施例的电源开关电路的IC结构1200A的图式。IC结构1200A可为其中p型扩散纳米线垂直堆叠于n型扩散纳米线上的CFET IC结构的一部分。与图9A的电源开关电路相比，导电层906及910配置为单个导电层1206，导电层908及912配置为单个导电层1208，且图12A的电源开关电路配置为IC模块的头部开关及脚部开关。因此，为简洁起见，在此省略IC结构1200A的详细描述。
根据一些实施例，p型扩散纳米线1202及导电层1206及1208配置为IC模块的头部开关的PFET。n型扩散纳米线1204及导电层1206及1208配置为IC模块的脚部开关的NFET。导电层1206及1208电连接到电源开关电路的启用信号(例如Se)。p型扩散纳米线1202及n型扩散纳米线1204分别由导电层1206及1208的上部分及导电层1206及1208的下部分门控。因此，在此实施例中，头部开关的PFET及脚部开关的NFET由相同启用信号控制。
纳米线部分12022及12024电连接到核心供应电压(例如VDD)且纳米线部分12026经布置以提供中间供应电压(例如VDD_in)到IC模块。纳米线部分12042及12044电连接到核心接地电压(例如VGND)且纳米线部分12046经布置以提供中间接地电压(例如VGND_in)到IC模块。
图12B是说明根据一些实施例的电源开关电路的IC结构1200B的图式。IC结构1200B可为其中n型扩散纳米线垂直堆叠于p型扩散纳米线上的CFET IC结构的一部分。与图9B的电源开关电路相比，导电层918及922配置为单个导电层1218，导电层920及924配置为单个导电层1220，且图12B的电源开关电路配置为IC模块的脚部开关及头部开关。因此，为简洁起见，在此省略IC结构1200B的详细描述。
根据一些实施例，n型扩散纳米线1214及导电层1218及1220配置为IC模块的脚部开关的NFET。p型扩散纳米线1216及导电层1218及1220配置为IC模块的头部开关的PFET。导电层1218及1220电连接到电源开关电路的启用信号(例如Se)。n型扩散纳米线1214及p型扩散纳米线1216分别由导电层1218及1220的上部分及导电层1218及1220的下部分门控。因此，在此实施例中，脚部开关的NFET及头部开关的PFET由相同启用信号控制。
纳米线部分12142及12144电连接到核心接地电压(例如VGND)且纳米线部分12146经布置以提供中间接地电压(例如VGND_in)到IC模块。纳米线部分12162及12164电连接到核心供应电压(例如VDD)且纳米线部分12166经布置以提供中间供应电压(例如VDD_in)到IC模块。
另外，图12A中的电源开关电路的导电层的数目(即，两个网1206及1208)及图12B中的电源开关电路的导电层的数目(即，两个网1218及1220)仅用于描述目的。图12A中的电源开关电路的导电层的数目及图12B中的电源开关电路的导电层的数目不限于为2。根据一些实施例，图12A中的电源开关电路的导电层的数目及图12B中的电源开关电路的导电层的数目大于10个网。当图12A中的电源开关电路的导电层的数目及图12B中的电源开关电路的导电层的数目大于10个网时，图12A中的电源开关电路及图12B中的电源开关电路的导电层可具有相对较宽导电路径来分别传导供应电流到IC模块。
根据一些实施例，p型扩散纳米线1202及n型扩散纳米线1204(及n型扩散纳米线1214及p型扩散纳米线1216)是安置于z轴上的两个连续环绕式栅极纳米线，其中p型扩散纳米线1202配置为IC模式的头部开关且n型扩散纳米线1204配置为IC模式的脚部开关。如图7及图8中所展示，p型扩散纳米线1202可为p型扩散纳米线702，且n型扩散纳米线1204可为n型扩散纳米线704。因此，本发明实施例的电源开关电路可由无额外面积补偿的CFET结构实施。
图13A是说明根据一些实施例的电源开关电路的IC结构1300A的图式。IC结构1300A可为其中p型扩散纳米线垂直堆叠于另一p型扩散纳米线上的CFET IC结构的一部分。与图12A的电源开关电路相比，图13A的p型扩散纳米线1302及p型扩散纳米线1304是沿z轴的两个连续纳米线，且图13A的电源开关电路配置为IC模块的头部开关。为简洁起见，在此省略IC结构1300A的详细描述。
根据一些实施例，p型扩散纳米线1302及1304及导电层1306及1308配置为IC模块的头部开关的两个PFET。导电层1306及1308电连接到电源开关电路的启用信号(例如Se)。p型扩散纳米线1302及1304由导电层1306及1308门控。因此，在此实施例中，头部开关的PFET由相同启用信号控制。
纳米线部分13022、13024、13042及13044电连接到核心供应电压(例如VDD)且纳米线部分13026及13046经布置以提供中间供应电压(例如VDD_in)到IC模块。
图13B是说明根据一些实施例的电源开关电路的IC结构1300B的图式。IC结构1300B可为其中n型扩散纳米线垂直堆叠于另一n型扩散纳米线上的CFET IC结构的一部分。与图12B的电源开关电路相比，图13B的n型扩散纳米线1314及n型扩散纳米线1316是沿z轴的两个连续纳米线，且图13B的电源开关电路配置为IC模块的脚部开关。为简洁起见，在此省略IC结构1300B的详细描述。
根据一些实施例，n型扩散纳米线1314及1316及导电层1318及1320配置为IC模块的脚部开关的两个NFET。导电层1318及1320电连接到电源开关电路的启用信号(例如Se或反相Se)。n型扩散纳米线1314及1316由导电层1318及1320门控。因此，在此实施例中，脚部开关的NFET由相同启用信号控制。
纳米线部分13142、13144、13162及13164电连接到核心接地电压(例如VGND)且纳米线部分13146及13166经布置以提供中间接地电压(例如VGND_in)到IC模块。
根据一些实施例，p型扩散纳米线1302及1304及n型扩散纳米线1314及1316可为沿z轴的四个连续纳米线，其中p型扩散纳米线1302及1304配置为IC模式的头部开关且n型扩散纳米线1314及1316配置为IC模块的脚部开关。因此，本发明实施例的电源开关电路可由无额外面积补偿的CFET结构实施。
根据一些实施例，图9A、图10A、图11A及图13A中的电源开关电路的导电层的数目及图9B、图10B、图11B及图13B中的电源开关电路的导电层的数目仅用于描述目的。为具有相对较宽导电路径来分别传导供应电流到IC模块，图9A、图10A、图11A及图13A中的电源开关电路的导电层的数目及图9B、图10B、图11B及图13B中的电源开关电路的导电层的数目可大于10个网。
图14是说明根据一些实施例的形成IC结构的方法1400的流程图。方法1400可在图2的操作216中执行。方法1400可由半导体制造器执行。方法1400中的一些操作可手动执行。根据一些实施例，方法1400可经布置以形成或制造上述IC结构900A、900B、1000A、1000B、1100A、1100B、1200A、1200B、1300A及1300B。为了描述，方法1400通过使用IC结构900A的实例来描述。
根据一些实施例，方法1400包括操作1402到1412。在操作1402中，将n型扩散纳米线904安置于半导体衬底上。在操作1404中，沿z轴将p型扩散纳米线902安置于n型扩散纳米线904上。
在操作1406中，形成多个导电层910及912以包围n型扩散纳米线904以形成nFET的栅极电极。根据一些实施例，多个导电层910及912经布置以沿y轴延伸。
在操作1408中，形成多个导电层906及908以包围p型扩散纳米线902以形成pFET的栅极电极。根据一些实施例，多个导电层906及908经布置以沿y轴延伸。
应注意，多个导电层906、908、910及912不直接与p型扩散纳米线902及n型扩散纳米线904接触。针对每一导电层，至少一栅极电介质或电介质层(图中未展示)安置于导电层(例如910)与扩散纳米线(例如904)之间。
在操作1410中，将纳米线部分9042及9044电连接到核心供应电压(例如VDD或VGND)且布置纳米线部分9046以提供中间供应电压(例如VDD_in)到IC模块。
在操作1412中，将纳米线部分9022及9024电连接到核心供应电压(例如VDD或VGND)且布置纳米线部分9026以提供中间供应电压(例如VDD_in)到IC模块。
根据一些实施例，针对IC结构900A(及900B、1000A、1000B、1300A及1300B)，将纳米线部分9042及9044分别电连接到纳米线部分9022及9024。针对IC结构1000A(及1100B、1200A及1200B)，使纳米线部分11042及11044分别与纳米线部分11022及11024物理分离。
根据一些实施例，纳米线部分9042、9044及9046沿z轴分别与纳米线部分9022、9024及9026对准。导电层906及908沿z轴分别与导电层910及912对准。
根据一些实施例，针对IC结构900A(及900B、1000A、1000B、1100A及1100B)，方法1400进一步包括使导电层906及908分别与导电层910及912物理分离的操作。另一方面，针对IC结构1200A(及1200B、1300A及1300B)，方法1400进一步包括将导电层1206及1208的上部分分别电耦合到导电层1206及1208的下部分的操作。
简单地说，所提出的实施例提供由CFET结构实施的电源开关电路。电源开关电路可减少由过程变化引起的电源开关电路的不同唤醒时间。再者，电源开关电路经布置以再用CFET结构中的虚设面积。因此，可在无额外面积补偿的情况下提高电源开关电路的性能。
在一些实施例中，本揭露提供一种集成电路装置。所述集成电路装置包括集成电路模块、第一场效应晶体管及第二场效应晶体管。所述第一场效应晶体管耦合于所述集成电路模块与第一参考电压之间且由第一控制信号控制。所述第二场效应晶体管耦合于所述集成电路模块与所述第一参考电压之间。所述第二场效应晶体管是所述第一场效应晶体管的互补场效应晶体管，且所述第一场效应晶体管及所述第二场效应晶体管经配置以根据所述第一控制信号产生所述集成电路模块的第二参考电压。
在一些实施例中，本揭露提供一种IC结构。所述IC结构包括第一扩散纳米线、第二扩散纳米线、多个第一导电层及多个第二导电层。所述第一扩散纳米线安置于衬底上。所述第二扩散纳米线沿第一方向堆叠于所述第一扩散纳米线上。所述多个第一导电层经布置以包围所述第一扩散纳米线以形成第一栅极电极，其中所述多个第一导电层经布置以沿第二方向延伸。所述多个第二导电层经布置以包围所述第二扩散纳米线以形成第二栅极电极，其中所述多个第二导电层经布置以沿所述第二方向延伸。所述第一扩散纳米线的第一部分电耦合到第一参考电压，所述第二扩散纳米线的第二部分电耦合到第二参考电压，且所述第一扩散纳米线的第三部分电耦合到所述第二扩散纳米线的第四部分，所述第一扩散纳米线的所述第一部分沿所述第一方向与所述第二扩散纳米线的所述第二部分对准，且所述第一扩散纳米线的所述第三部分沿所述第一方向与所述第二扩散纳米线的所述第四部分对准。
在一些实施例中，本揭露提供一种形成IC结构的方法。所述方法包括：将第一扩散纳米线安置于衬底上；沿第一方向将第二扩散纳米线安置于所述第一扩散纳米线上；形成多个第一导电层以包围所述第一扩散纳米线以形成第一栅极电极，其中所述多个第一导电层经布置以沿第二方向延伸；形成多个第二导电层以包围所述第二扩散纳米线以形成第二栅极电极，其中所述多个第二导电层经布置以沿所述第二方向延伸；其中所述第一扩散纳米线的第一部分经配置以电耦合到第一参考电压且所述第二扩散纳米线的第二部分经配置以电耦合到第二参考电压；所述第一扩散纳米线的第三部分经配置以电耦合到所述第二扩散纳米线的第四部分；其中所述第一扩散纳米线的所述第一部分沿所述第一方向与所述第二扩散纳米线的所述第二部分对准，且所述第一扩散纳米线的所述第三部分沿所述第一方向与所述第二扩散纳米线的所述第四部分对准。
上文已概述若干实施例的特征，使得所属领域的技术人员可较好理解本揭露的方面。所属领域的技术人员应了解，其可易于使用本揭露作为设计或修改用于实施相同目的及/或实现本文所引入的实施例的相同优点的其它过程及结构的基础。所属领域的技术人员还应认识到，此类等效构造不应背离本揭露的精神及范围，且其可在不背离本揭露的精神及范围的情况下对本文作出各种改变、替代及更改。
符号说明
100:电子设计自动化系统
110:电子设计自动化(EDA)工具
112:输入设备
114:通用处理器
116:显示器
118:通信接口
120:芯片组合件路由器
130:计算机可读存储媒体/非暂时性机器可读存储媒体
132:电路设计及单元信息/列表
132a:单元库
134:设计规则
136:程序指令/程序文件
140:计算机可读存储媒体/非暂时性机器可读存储媒体
142:图形数据系统(GDS)II文件
200:方法
202:操作
204:操作
206:操作
208:操作
210:操作
212:操作
214:操作
216:操作
300:集成电路(IC)装置
302:电源开关电路
304:IC模块
306:反相器
402:曲线
404:曲线
500:IC装置
502:电源开关电路
504:IC模块
600:IC装置
602:电源开关电路
604:IC模块
700:互补场效应晶体管(CFET)布局
702:p型扩散纳米线
704:n型扩散纳米线
706_1到706_n:导电层
800:布局
802:切割多晶硅层
804_1到804_a:导电层
806_1到806_b:导电层
808_1到808_4:切割扩散层
810_1到810_3:部分
900A:IC结构
900B:IC结构
902:p型扩散纳米线
904:n型扩散纳米线
906:导电层
908:导电层
910:导电层
912:导电层
914:n型扩散纳米线
916:p型扩散纳米线
918:导电层
920:导电层
922:导电层
924:导电层
1000A:IC结构
1000B:IC结构
1002:p型扩散纳米线
1004:n型扩散纳米线
1006:导电层
1008:导电层
1010:导电层
1012:导电层
1014:n型扩散纳米线
1016:p型扩散纳米线
1018:导电层
1020:导电层
1022:导电层
1024:导电层
1100A:IC结构
1100B:IC结构
1102:p型扩散纳米线
1104:n型扩散纳米线
1106:导电层
1108:导电层
1110:导电层
1112:导电层
1114:n型扩散纳米线
1116:p型扩散纳米线
1118:导电层
1120:导电层
1122:导电层
1124:导电层
1200A:IC结构
1200B:IC结构
1202:p型扩散纳米线
1204:n型扩散纳米线
1206:导电层/网
1208:导电层/网
1214:n型扩散纳米线
1216:p型扩散纳米线
1218:导电层/网
1220:导电层/网
1300A:IC结构
1300B:IC结构
1302:p型扩散纳米线
1304:p型扩散纳米线
1306:导电层
1308:导电层
1314:n型扩散纳米线
1316:n型扩散纳米线
1318:导电层
1320:导电层
1400:方法
1402:操作
1404:操作
1406:操作
1408:操作
1410:操作
1412:操作
9022:纳米线部分
9024:纳米线部分
9026:纳米线部分
9042:纳米线部分
9044:纳米线部分
9046:纳米线部分
9142:纳米线部分
9144:纳米线部分
9146:纳米线部分
9162:纳米线部分
9164:纳米线部分
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10022:纳米线部分
10024:纳米线部分
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10166:纳米线部分
11022:纳米线部分
11024:纳米线部分
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11042:纳米线部分
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11142:纳米线部分
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11162:纳米线部分
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12022:纳米线部分
12024:纳米线部分
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12042:纳米线部分
12044:纳米线部分
12046:纳米线部分
12142:纳米线部分
12144:纳米线部分
12146:纳米线部分
12162:纳米线部分
12164:纳米线部分
12166:纳米线部分
13022:纳米线部分
13024:纳米线部分
13026:纳米线部分
13042:纳米线部分
13044:纳米线部分
13046:纳米线部分
13142:纳米线部分
13144:纳米线部分
13146:纳米线部分
13162:纳米线部分
13164:纳米线部分
13166:纳米线部分
M1:p型场效应晶体管(pFET)
M1':pFET
M1”:pFET
M2:n型场效应晶体管(nFET)
M2':nFET
M2”:nFET
Se:启用信号
Se':启用信号
Se”:启用信号
VDD:核心供应电压
VDD_in:中间供应电压
VGND:核心接地电压
VGND_1:中间接地电压
Vh:高电压电平

Claims (1)

1.一种集成电路装置，其包括：
集成电路模块；
第一场效应晶体管，其耦合于所述集成电路模块与第一参考电压之间且由第一控制信号控制；及
第二场效应晶体管，其耦合于所述集成电路模块与所述第一参考电压之间；
其中所述第二场效应晶体管是所述第一场效应晶体管的互补场效应晶体管，且所述第一场效应晶体管及所述第二场效应晶体管经配置以根据所述第一控制信号产生所述集成电路模块的第二参考电压。
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