TWI812663B - 具有交叉耦合結構的積體電路 - Google Patents

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宋泰中
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Abstract

一種積體電路可包括第一主動區以及第二主動區，且所述第一主動區與所述第二主動區可沿第一水平方向在基板上彼此平行地延伸且具有彼此不同的導電類型。第一閘極線可在與所述第一水平方向相交的第二水平方向上延伸且可與所述第一主動區形成第一電晶體。所述第一電晶體可包括被施加第一輸入訊號的閘極。所述第一閘極線可包括第一局部閘極線，所述第一局部閘極線在垂直方向上與所述第一主動區交疊且具有位於所述第一主動區與所述第二主動區之間的區上的端部。

Description

具有交叉耦合結構的積體電路
本揭露是有關於積體電路，且更具體而言，是有關於具有交叉耦合結構的積體電路以及包括具有交叉耦合結構的積體電路的半導體裝置。
[相關申請案的交叉參考]
本申請案主張2017年12月22日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0178738號的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
在用於處理數位訊號的積體電路中，可在各種子電路(例如，多工器、正反器(flip-flop)等)中包括交叉耦合結構。交叉耦合結構可相對於標準胞元(standard cell)的效能及功耗發揮重要作用。隨著半導體製程已被微型化，不僅積體電路中所包括的電晶體的尺寸已減小，而且內連線亦可具有減小的尺寸。因此，在達成提供所需特性的交叉耦合結構方面可存在限制。
本揭露提供具有交叉耦合結構的積體電路，且更具體而言，提供經改良的交叉耦合結構、包括所述經改良的交叉耦合結構的積體電路以及包括具有所述經改良的交叉耦合結構的所述積體電路的半導體裝置。
根據本揭露的態樣，提供一種積體電路。所述積體電路可包括：第一主動區以及第二主動區，各自於基板上在第一水平方向彼此平行地延伸且具有彼此不同的導電類型；第一閘極線，在與所述第一水平方向相交的第二水平方向上延伸，所述第一閘極線與所述第一主動區形成第一電晶體，所述第一電晶體具有被施加第一輸入訊號的閘極；第二閘極線，在所述第二水平方向上延伸且與所述第二主動區形成第二電晶體，所述第二電晶體具有被施加所述第一輸入訊號的閘極；以及第三閘極線，於所述第一閘極線與所述第二閘極線之間在所述第二水平方向自所述第一主動區連續延伸至所述第二主動區，並分別與所述第一主動區及所述第二主動區形成第三電晶體及第四電晶體，所述第三電晶體及所述第四電晶體中的每一者具有被施加第二輸入訊號的閘極，其中所述第一閘極線包括第一局部閘極線，所述第一局部閘極線在垂直的方向上與所述第一主動區交疊且具有在所述第一主動區與所述第二主動區之間的區上的端部。
根據發明概念的另一態樣，提供一種積體電路，所述積體電路包括：第一主動區以及第二主動區，於基板上在第一水平 方向彼此平行地延伸且具有彼此不同的導電類型；第一閘極線，在與所述第一水平方向相交的第二水平方向上延伸且與所述第一主動區形成第一電晶體，所述第一電晶體具有被施加第一輸入訊號的閘極；第二閘極線，在所述第二水平方向上延伸且與所述第二主動區形成第二電晶體，所述第二電晶體具有被施加第二輸入訊號的閘極；以及第三閘極線，於所述第一閘極線與所述第二閘極線之間在所述第二水平方向延伸且包括第一局部閘極線及第二局部閘極線，其中所述第一局部閘極線與所述第一主動區形成第三電晶體，且所述第二局部閘極線與所述第二主動區形成第四電晶體，其中所述第三電晶體具有被施加所述第二輸入訊號的閘極，且所述第四電晶體具有被施加所述第一輸入訊號的閘極；第一源極/汲極接觸件，在所述第二水平方向上延伸且具有連接至所述第三電晶體及所述第一電晶體的汲極區的底表面；以及第二源極/汲極接觸件，在所述第二水平方向上延伸且具有連接至所述第四電晶體及所述第二電晶體的汲極區的底表面，其中所述第一源極/汲極接觸件與所述第二源極/汲極接觸件在所述第一主動區與所述第二主動區之間的區上彼此電性連接。
根據發明概念的另一態樣，提供一種積體電路，所述積體電路包括：第一主動區以及第二主動區，於基板上在第一水平方向彼此平行地延伸且具有彼此不同的導電類型；第一閘極線，在與所述第一水平方向相交的第二水平方向上延伸且包括第一局部閘極線及第二局部閘極線，其中所述第一局部閘極線與所述第 一主動區形成第一電晶體且所述第二局部閘極線與所述第二主動區形成第二電晶體，其中所述第一電晶體具有被施加第一輸入訊號的閘極，且所述第二電晶體具有被施加第二輸入訊號的閘極；以及第二閘極線，在所述第二水平方向上延伸且包括第三局部閘極線及第四局部閘極線，其中所述第三局部閘極線與所述第一主動區形成第三電晶體，且所述第四局部閘極線與所述第二主動區形成第四電晶體，其中所述第三電晶體具有被施加所述第二輸入訊號的閘極，且所述第四電晶體具有被施加所述第一輸入訊號的閘極，其中所述第一局部閘極線與所述第二局部閘極線在所述第二水平方向上彼此間隔開，且所述第三局部閘極線與所述第四局部閘極線在所述第二水平方向上彼此間隔開。
10、10’:鎖存器
11:第一三態緩衝器
12:第二三態緩衝器
13:反相器
20、40a、40b、40c、50a、50b、60、70、80a、80b、80c、90a、90b、100a、100b、110a、110b、110c:積體電路
21、31、41、M71_1:第一金屬圖案
22、32、42、M71_2:第二金屬圖案
23、33、43:第三金屬圖案
24:第四金屬圖案
25、35、45:第五金屬圖案
26、36、46:第六金屬圖案
27、37:第七金屬圖案
32_1、42_1:第二金屬圖案的第一部分
32_2、42_2:第二金屬圖案的第二部分
32_3、42_3:第二金屬圖案的第三部分
45_1:第五金屬圖案的第一部分
45_2:第五金屬圖案的第二部分
45_3:第五金屬圖案的第三部分
48:第八金屬圖案
130:系統晶片
131:系統匯流排
132:數據機
133:顯示控制器
134:記憶體
135:外部記憶體控制器
136:中央處理器
137:處理單元
138:電源管理積體電路
139:圖形處理單元
A:第一輸入訊號
B:第二輸入訊號
CA21、CA22、CA31、CA32、CA33、CA34:源極/汲極接觸 件
CA81、CA101:第一源極/汲極接觸件
CA82:第二源極/汲極接觸件
CB31、CB32、CB41:閘極接觸件
CB91:第一閘極接觸件
CB92:第二閘極接觸件
CB93:第三閘極接觸件
CC32:中間接觸件
CM21、CM22、CM41、CM42、CM43、CM44、CM101:上部接觸件
CM51、CM71、CM81:第一上部接觸件
CM52、CM82:第二上部接觸件
CT21、CT41、CT51、CT61、CT71、CT81、CT91、CT101:第一切割區
CT22、CT42、CT52、CT62、CT82、CT92:第二切割區
CT43、CT83、CT93:第三切割區
CT44:第四切割區
D11:RTL資料
D12:標準胞元庫
D13:網路連線表資料
D14:佈局資料
FIN:鰭
G21、G41、G51、G61、G71、G81、G91、G101:第一閘極線
G21_1、G41_1、G51_1、G61_1、G71_1、G83_1、G91_1、G101_1:第一局部閘極線
G21_2、G41_2、G44_2、G51_2、G61_2、G71_2、G81_2:第一虛設閘極線
G22、G42、G52、G62、G72、G82、G92、G102:第二閘極線
G22_1、G42_1、G45_1、G52_1、G62_1、G82_1:第二虛設閘極線
G22_2、G42_2、G52_2、G62_2、G83_2、G91_2、G101_2:第二局部閘極線
G23、G43、G53、G63、G73、G83、G93:第三閘極線
G31、G32、G33、G34、G35:閘極線
G44:第四閘極線
G44_1、G81_1、G92_1、G102_1:第三局部閘極線
G45:第五閘極線
G45_2、G82_2、G92_2、G102_2:第四局部閘極線
G46:第六閘極線
G47:第七閘極線
G93_1:第五局部閘極線
G93_2:第六局部閘極線
IN:鎖存輸入訊號
M31、M32、M33、M34、M35、M92_1、M92_2、M94_1、M94_2、M102_1、M102_2、M104_1、M104_2:金屬圖案
M71、M81、M91、M101:第一金屬線
M72、M82、M92、M102:第二金屬線
M73、M83、M93、M103:第三金屬線
M74、M84、M94、M104:第四金屬線
M75、M85、M105:第五金屬線
M201:金屬線
OUT:鎖存輸出訊號
R21、R41、R51、R61、R71、R81、R91、R101:第一主動區
R22、R42、R52、R62、R72、R82、R92、R102:第二主動區
R31、R32、R33、R34、R35:主動區
R43:第三主動區
R44:第四主動區
SUB:基板
S20、S40、S60、S80、S82、S84:操作
T11、T12、T13、T14、T21、T22、T23、T24、T31、T32:電晶體
TS31、TS32、TS33、TS34、TS35、TS36:下部接觸件
V31、V32、V33、V34、V35:通孔
V41:第一通孔
V42:第二通孔
V43:第三通孔
VDD:正供應電壓
VSS:負供應電壓
X2-X2’:線
XC:交叉耦合結構
Y:內部訊號
藉由結合所附圖式閱讀以下詳細描述，將更清楚地理解本文中所揭露的本揭露的態樣以及發明概念的示例性實施例，在所附圖式中：圖1A及圖1B為示出包括交叉耦合結構的電路的實例的電路圖。
圖2A及圖2B分別為積體電路的佈局的示意性平面圖及示意性剖視圖。
圖3A至圖3E為示出跳線器的各種實例的剖視圖。
圖4A至圖4C為積體電路的佈局的示意性平面圖。
圖5A及圖5B為積體電路的佈局的示意性平面圖。
圖6為積體電路的佈局的示意性平面圖。
圖7為積體電路的佈局的示意性平面圖。
圖8A至圖8C為積體電路的佈局的示意性平面圖。
圖9A及圖9B為積體電路的佈局的示意性平面圖。
圖10A及圖10B為積體電路的佈局的示意性平面圖。
圖11A至圖11C為積體電路的佈局的示意性平面圖。
圖12為製作包括標準胞元的積體電路的示例性方法的流程圖，其中所述標準胞元被配置成界定交叉耦合結構。
圖13為系統晶片(system on chip，SoC)的方塊圖。
圖1A及圖1B為根據發明概念的示例性實施例，示出包括交叉耦合結構的電路的實例的電路圖。具體而言，圖1A示出鎖存器(latch)10，且圖1B將圖1A所示的鎖存器10的實施例示出為鎖存器10’。
參照圖1A，鎖存器10可包括第一三態緩衝器(tri-state buffer)11、第二三態緩衝器12以及反相器(inverter)13。第一三態緩衝器11以及第二三態緩衝器12可為子電路，所述子電路中的每一者被配置成依據輸入和基於控制訊號來產生輸出，且所述子電路中的每一者可被稱為傳輸閘極。在圖1A及圖1B所示的實例中，第一三態緩衝器11及第二三態緩衝器12可藉由使輸入 反相而產生輸出。舉例而言，第一三態緩衝器11可藉由因應於具有低位準電壓的第一輸入訊號A以及具有高位準電壓的第二輸入訊號B，使鎖存輸入訊號IN反相而輸出內部訊號Y，同時因應於具有高位準電壓的第一輸入訊號A以及具有低位準電壓的第二輸入訊號B，將被配置成輸出內部訊號Y的端子保持於高阻抗狀態中而無論鎖存輸入訊號IN如何。類似地，第二三態緩衝器12可藉由因應於具有低位準電壓的第二輸入訊號B以及具有高位準電壓的第一輸入訊號A，使鎖存輸出訊號OUT反相而輸出內部訊號Y，同時因應於具有高位準電壓的第二輸入訊號B以及具有低位準電壓的第一輸入訊號A，將被配置成輸出內部訊號Y的端子保持於高阻抗狀態中而無論鎖存輸出訊號OUT如何。反相器13可藉由使內部訊號Y反相而輸出鎖存輸出訊號OUT。
在一些實施例中，第一輸入訊號A可為時脈訊號，第二輸入訊號B可為反相時脈訊號，且可將至少二個鎖存器串列連接以形成正反器(例如，主-從正反器)。正反器為積體電路中的可被配置成處理數位訊號的子電路。所述積體電路可包括對應於正反器的多個標準胞元，且標準胞元的特性可影響積體電路的特性。
參照圖1B，可將圖1A所示的鎖存器10實施為圖1B所示的鎖存器10’，其中鎖存器10’包括多個電晶體。舉例而言，在鎖存器10’中，所述多個電晶體可為圖1B所示的四個電晶體T11、T12、T13及T14，所述四個電晶體T11至T14串列連接於正供應電壓VDD與負供應電壓VSS之間。四個電晶體T11至T14可統 一對應於圖1A所示的第一三態緩衝器11。鎖存器10’中亦可存在圖1B所示的四個電晶體T21、T22、T23及T24，且四個電晶體T21至T24可串列連接於正供應電壓VDD與負供應電壓VSS之間。四個電晶體T21至T24可統一對應於圖1A所示的第二三態緩衝器12。圖1B所示的兩個電晶體T31及T32可各自具有被施加內部訊號Y的閘極。電晶體T31及T32可串列連接，且可統一對應於圖1A所示的反相器13。在一些實施例中，圖1B所示的電晶體T11、T12、T13、T14、T21、T22、T23、T24、T31及T32可包括金屬氧化物半導體(metal-oxide-semiconductor，MOS)場效電晶體。
可藉由半導體製程來達成包括圖1B所示的鎖存器10’的積體電路，且對應於鎖存器10’的積體電路的佈局可包括交叉耦合結構。在積體電路的佈局中，交叉耦合結構可指其中藉由二個相鄰的閘極線或之間具有至少一個閘極線的閘極線而非藉由積體閘極線(integrated gate line)來形成具有連接至同一節點的閘極的電晶體。舉例而言，在圖1B所示的鎖存器10’中，電晶體T12(其可為PMOS電晶體)以及電晶體T23(其可為NMOS電晶體)可各自具有被施加第一輸入訊號A的閘極。電晶體T22(其可為PMOS電晶體)以及電晶體T13(其可為NMOS電晶體)可各自具有被施加第二輸入訊號B的閘極。電晶體T12、T23、T22以及T13可在包括鎖存器10’的積體電路的佈局中形成交叉耦合結構XC。如在本文中所述，基於交叉耦合結構佈置及互連的電晶體可 被稱為交叉耦合電晶體，且交叉耦合結構可發生於例如佈局(例如，鎖存器、正反器及多工器)等各種邏輯電路中。
藉由移除寄生電容(parasitic capacitance)，本文中所提供的根據本揭露的發明概念的交叉耦合結構以及發明概念的示例性實施例不僅可提供改善的速度，而且可提供減小的功耗。此外，可因用於交叉耦合結構的路由(routing)的簡化圖案而減少路由擁擠(routing congestion)，使得積體電路的設計自由度可增加。因此，可改善積體電路以及包括所述積體電路的半導體裝置的效能。以下，為便於闡釋，將主要基於圖1B所示的交叉耦合結構XC來描述發明概念的示例性實施例，其中交叉耦合結構XC包括電晶體T12、T13、T22及T23，電晶體T12、T13、T22及T23具有被施加第一輸入訊號A或第二輸入訊號B的閘極。然而應理解，本揭露、發明概念及其示例性實施例並非僅限於圖1B所示的交叉耦合結構XC。
圖2A及圖2B分別為示意性地示出根據發明概念的示例性實施例的積體電路20的佈局的平面圖及剖視圖。具體而言，圖2A為包括圖1B所示交叉耦合結構XC的積體電路20的佈局的平面圖，且圖2B為圖2A所示的積體電路20的示例性橫截面的剖視圖，所述橫截面沿線X2-X2’截取。在本文中，包括第一方向及第二方向的平面可被稱為水平表面，且第三方向可垂直於所述第一方向及所述第二方向(且因此垂直於所述平面或水平表面)；相較於其他組件，相對佈置於所述第三方向上的組件可被稱為在所述 其他組件上方；且相較於其他組件，相對佈置於與所述第三方向相反的方向上的組件可被稱為在所述其他組件下方。此外，在組件的表面中，在第三方向上的表面可被稱為組件的頂表面，在與所述第三方向相反的方向上的表面可被稱為組件的底表面，且在第一方向或第二方向上的表面可被稱為組件的側表面。此外，應注意以下事實：在示出積體電路的佈局的本揭露的圖式中，為便於說明，可示出通孔而無論通孔上方的圖案如何。以下，將參照圖1B描述圖2A及圖2B。
參照圖2A，積體電路20可包括第一主動區R21以及第二主動區R22，第一主動區R21與第二主動區R22各自在第一方向(或第一水平方向)上彼此平行地延伸。積體電路20可包括第一閘極線G21、第二閘極線G22以及第三閘極線G23，第一閘極線G21、第二閘極線G22以及第三閘極線G23各自在第二方向(或第二水平方向)上彼此平行地延伸。在一些實施例中，第一主動區R21及第二主動區R22可包括：半導體，例如矽(Si)或鍺(Ge)；化合物半導體，例如矽-鍺(SiGe)、碳化矽(SiC)、砷化鎵(GaAs)、砷化銦(InAs)或磷化銦(InP)；或導電區，例如阱(well)或摻雜有雜質的結構。第一閘極線G21、第二閘極線G22以及第三閘極線G23可包括功函數含金屬層(work-function metal-containing layer)以及間隙填充金屬層(gap-fill metal layer)。舉例而言，功函數含金屬層可包含鈦(Ti)、鎢(W)、釕(Ru)、鈮(Nb)、鉬(Mo)、鉿(Hf)、鎳(Ni)、鈷(Co)、鉑(Pt)、鐿(Yb)、鋱(Tb)、 鏑(Dy)、鉺(Er)及鈀(Pd)中的至少一種金屬，且間隙填充金屬層可包括W層或鋁(Al)層。在一些實施例中，第一閘極線G21至第三閘極線G23可包括TiAlC/TiN/W堆疊、TiN/TaN/TiAlC/TiN/W堆疊或TiN/TaN/TiN/TiAlC/TiN/W堆疊。
第一閘極線G21、第二閘極線G22以及第三閘極線G23可在第一閘極線G21、第二閘極線G22以及第三閘極線G23在第三方向(即，與第一方向及第二方向垂直的方向(或垂直方向))上與第一主動區R21及第二主動區R22交疊的位置處形成電晶體。舉例而言，第一閘極線G21可與第一主動區R21形成圖1B所示的PMOS電晶體T12，第二閘極線G22可與第二主動區R22形成圖1B所示的NMOS電晶體T23，且第三閘極線G23可分別與第一主動區R21及第二主動區R22形成圖1B所示的PMOS電晶體T22及NMOS電晶體T13。在一些實施例中，由第一閘極線G21、第二閘極線G22以及第三閘極線G23形成的電晶體可為鰭狀場效電晶體(fin field-effect transistor，FinFET)。
第一閘極線G21可與第一主動區R21形成電晶體T12，而第一閘極線G21的一部分(所述部分包括與第二主動區R22垂直交疊的區)可被稱為虛設部分。類似地，第二閘極線G22可與第二主動區R22形成電晶體T23，而第二閘極線G22的一部分(所述部分包括與第一主動區R21交疊的區)可被稱為虛設部分。如以下將描述，閘極線的虛設部分可增大閘極線的寄生電容，從而使積體電路的運作速度以及功耗劣化。
在一些實施例中，可將閘極線劃分成虛設部分以及用於形成電晶體的部分，其中所述虛設部分與所述用於形成電晶體的部分可彼此絕緣。舉例而言，如在圖2A中所示，第一閘極線G21可包括藉由第一切割區(切割區亦可被稱為閘極切口)CT21彼此分隔開的第一局部閘極線G21_1以及第一虛設閘極線G21_2，而第二閘極線G22可包括藉由第二切割區CT22彼此分隔開的第二虛設閘極線G22_1以及第二局部閘極線G22_2。因此，第一局部閘極線G21_1及第二局部閘極線G22_2中的每一者可具有位於第一主動區R21與第二主動區R22之間的區上的端部，且施加至第一局部閘極線G21_1及第二局部閘極線G22_2的第一輸入訊號A可不受由第一閘極線G21及第二閘極線G22的虛設部分導致的電容的影響。
在一些實施例中，積體電路20中的交叉耦合結構可包括跳線器(或跳線結構、跳線內連線)。舉例而言，如在圖2A中所示，積體電路20可包括第一跳線器，所述第一跳線器電性連接在第二主動區R22上分別形成於第一閘極線G21的兩側處的源極/汲極區。如以下將參照圖2B所述，圖2A所示實例中的第一跳線器可包括源極/汲極接觸件CA21及CA22以及上部接觸件CM21，源極/汲極接觸件CA21及CA22分別具有連接至形成於第一閘極線G21的兩側處的源極/汲極區的底表面，且上部接觸件CM21在第一方向上延伸且具有連接至源極/汲極接觸件CA21及CA22的底表面。類似地，積體電路20可包括第二跳線器，所述第二跳線 器電性連接在第一主動區R21上分別形成於第二閘極線G22的兩側處的源極/汲極區。第二跳線器可包括在第一方向上延伸的上部接觸件CM22。第一跳線器及第二跳線器可藉由電性連接形成於閘極線的虛設部分的兩側處的源極/汲極區而使非必要的電晶體失去能力，且可藉由將對應於源極/汲極區的節點的位置移動至對應於交叉耦合結構的佈局部分的邊緣而增大路由自由度(routing freedom)。在一些實施例中，不同於圖2A所示的圖示，包括交叉耦合結構的佈局可僅包括一個跳線器。
參照圖2B，第二主動區R22可佈置於基板SUB上，第一閘極線G21可佈置於第二主動區R22上，且鰭FIN可佈置於第二主動區R22上。如以上參照圖2A所述，第一跳線器可包括源極/汲極接觸件CA21及CA22以及上部接觸件CM21，以電性連接在第二主動區R22上形成於第一閘極線G21的兩側處的源極/汲極區。因此，如在圖2B中所示，第一閘極線G21可具有經由第二主動區R22的寄生電容、相對於源極/汲極接觸件CA21及CA22的寄生電容以及相對於上部接觸件CM21的寄生電容。所述寄生電容可增大由施加至第一閘極線G21的訊號(亦即，第一輸入訊號A)導致的電流消耗，且亦可使第一輸入訊號A的響應特性(例如，上升時間、下降時間等)降低。如以上參照圖2A所述，由於包括導致寄生電容的虛設部分的第一虛設閘極線G21_2可自用於形成電晶體的被施加第一輸入訊號A的閘極的第一局部閘極線G21_1分離，因此圖2B中所示的寄生電容可不影響第一輸入訊號 A。在以下圖式中，為便於例示，未示出主動區上的鰭。然而應理解，本揭露的發明概念以及發明概念的示例性實施例不僅可應用於包括平坦型電晶體的積體電路，而且可應用於包括鰭狀場效電晶體的積體電路。
圖3A至圖3E為根據示例性實施例的跳線器的剖視圖。具體而言，圖3A至圖3E為示出跳線器的橫截面的剖視圖，所述橫截面是在第三方向上截取的。跳線器被配置成電性連接在主動區R31至R35上形成於閘極線G31至G35的虛設部分的兩側處的源極/汲極區。主動區R31及閘極線G31示出於圖3A中，主動區R32及閘極線G32示出於圖3B中，主動區R33及閘極線G33示出於圖3C中，主動區R34及閘極線G34示出於圖3D中，且主動區R35及閘極線G35示出於圖3E中。如在圖3A至圖3E中所示，跳線器可被配置成電性連接在主動區R31至R35上形成於閘極線G31至G35的兩側處的源極/汲極區，其中主動區R31至R35佈置於基板SUB上。
參照圖3A，在一些實施例中，跳線器可包括下部接觸件TS31及TS32以及源極/汲極接觸件CA31。下部接觸件TS31及TS32中的每一者可具有連接至主動區R31的底表面以及大於閘極線G31的高度的高度(在第三方向上的長度)。源極/汲極接觸件CA31可與閘極線G31相交並在第一方向上延伸，可具有連接至下部接觸件TS31及TS32的底表面以及連接至接觸金屬圖案M31的通孔V31的頂表面，且可自閘極線G31間隔開以自閘極線G31絕 緣。
參照圖3B，在一些實施例中，跳線器可包括連接至主動區R32並在第一方向上延伸的源極/汲極接觸件CA32。舉例而言，如在圖3B中所示，源極/汲極接觸件CA32可具有連接至主動區R32的底表面以及連接至接觸金屬圖案M32的通孔V32的頂表面，且可與閘極線G32相交並在第一方向上延伸。在一些實施例中，在形成閘極線G32之後，可於閘極線G32的頂表面及側表面上沉積絕緣材料，且然後可形成源極/汲極接觸件CA32。類似於圖3A所示的源極/汲極接觸件CA31，圖3B所示的源極/汲極接觸件CA32可自閘極線G32間隔開以自閘極線G32絕緣。
參照圖3C，在一些實施例中，跳線器可包括下部接觸件TS33及TS34以及閘極接觸件CB31。下部接觸件TS33及TS34中的每一者可具有連接至主動區R33的底表面以及與閘極線G33的高度相同的高度(在第三方向上的長度)。閘極接觸件CB31可與閘極線G33相交並在第一方向上延伸，且可具有連接至下部接觸件TS33及TS34的底表面以及連接至接觸金屬圖案M33的通孔V33的頂表面。此外，閘極接觸件CB31可具有連接至閘極線G33的底表面以電性連接至閘極線G33。
參照圖3D，在一些實施例中，跳線器可包括源極/汲極接觸件CA33及CA34以及閘極接觸件CB32。舉例而言，如在圖3D中所示，源極/汲極接觸件CA33及CA34中的每一者可具有連接至主動區R34的底表面以及包括連接至閘極接觸件CB32的至少 一部分的側表面。閘極接觸件CB32可具有連接至接觸金屬圖案M34的通孔V34的頂表面，且可具有連接至閘極線G34的底表面以電性連接至閘極線G34。如以下將參照圖9A及圖9B所述，電性連接至閘極線的跳線器(例如，圖3C或圖3D所示的跳線器)可被實施為使用閘極線作為內連線的一部分。可為被配置成電性連接對應於同一節點的至少兩個圖案的結構的內連線可指包括積體電路中的至少一個導電圖案的結構，例如接觸件、通孔、配線層上的圖案等。
參照圖3E，在一些實施例中，跳線器可包括下部接觸件TS35及TS36以及中間接觸件CC32。下部接觸件TS35及TS36中的每一者可具有連接至主動區R35的底表面以及較閘極線G35的高度大的高度。中間接觸件CC32可與閘極線G35相交，可在第一方向上延伸，可具有連接至下部接觸件TS35及TS36的底表面，且可自閘極線G35間隔開以自閘極線G35絕緣。相較於圖3A所示的實例，中間接觸件CC32可在第三方向上自接觸金屬圖案M35的通孔V35間隔開。亦即，中間接觸件CC32的頂表面可不延伸至通孔V35。在圖3E中，示出通孔V35以描述中間接觸件CC32的頂表面自其中形成有通孔V35的表面間隔開。以上參照圖2A、圖2B及圖3A至圖3E所述的跳線器的結構僅為實例。應理解，具有與在圖2A、圖2B及圖3A至圖3E中所示的跳線器不同的結構的跳線器可實施於根據本揭露的發明概念的交叉耦合結構中。以下，將主要基於圖2B及圖3D的跳線器描述示例性實施例。 然而，本揭露示例性實施例並非僅限於此。
圖4A至圖4C分別為根據示例性實施例的積體電路40a、40b及40c的佈局的示意性平面圖。具體而言，相較於圖2A所示的積體電路20，圖4A所示的積體電路40a指示用於切割閘極線的切割區的可用位置的實例，圖4B所示的積體電路40b指示通孔的可用位置的實例，且圖4C所示的積體電路40c指示包括四個閘極線的積體電路的實例。如以上參照圖2A所述，可分別藉由第一切割區CT41及第二切割區CT42切割圖4A及圖4B的第一閘極線G41以及第二閘極線G42，且可分別藉由第三切割區CT43及第四切割區CT44切割圖4C的第四閘極線G44以及第五閘極線G45。以下，參照圖4A至圖4C描述發明概念的態樣。對在本文中其他地方描述的一些態樣可不再予以贅述。
參照圖4A，積體電路40a可包括第一主動區R41以及第二主動區R42，第一主動區R41與第二主動區R42各自在第一方向上彼此平行地延伸。積體電路40a可包括第一閘極線G41、第二閘極線G42以及第三閘極線G43，第一閘極線G41、第二閘極線G42以及第三閘極線G43各自在第二方向上彼此平行地延伸。第一閘極線G41可包括藉由第一切割區CT41彼此分隔開的第一局部閘極線G41_1以及第一虛設閘極線G41_2，其中第一輸入訊號A可被施加至第一局部閘極線G41_1。第二閘極線G42可包括藉由第二切割區CT42彼此分隔開的第二虛設閘極線G42_1以及第二局部閘極線G42_2，其中第一輸入訊號A可被施加至第二局 部閘極線G42_2。第三閘極線G43可與第一主動區R41及第二主動區R42中的每一者形成電晶體，且第二輸入訊號B可被施加至第三閘極線G43。此外，積體電路40a可包括第一跳線器以及第二跳線器，所述第一跳線器包括在第一方向上與第一虛設閘極線G41_2交叉的上部接觸件CM41，且所述第二跳線器包括在所述第一方向上與第二虛設閘極線G42_1交叉的上部接觸件CM42。
第一切割區CT41及第二切割區CT42可被佈置成使得被施加第一輸入訊號A的第一局部閘極線G41_1及第二局部閘極線G42_2可具有位於第一主動區R41與第二主動區R42之間的區上的端部。在一些實施例中，第一切割區CT41可切割第一閘極線G41，以使得第一局部閘極線G41_1可具有位於第一主動區R41與第二主動區R42之間的區上的端部且第一虛設閘極線G41_2可具有位於第二主動區R42的邊緣處的端部。換言之，第一虛設閘極線G41_2及第二主動區R42的面朝第一主動區R41的側表面可對齊。在一些實施例中，第二切割區CT42可切割第二閘極線G42，以使得第二局部閘極線G42_2可具有位於第一主動區R41與第二主動區R42之間的區上的端部且第二虛設閘極線G42_1可具有位於第一主動區R41上的端部。換言之，第二虛設閘極線G42_1及第一主動區R41的面朝第二主動區R42的側表面可不對齊。
參照圖4B，可在第一方向上佈置連接至閘極線的閘極接觸件及通孔。舉例而言，如在圖4B中所示，在積體電路40b中，可在第一方向上佈置電性連接至第一局部閘極線G41_1的第一通 孔V41、電性連接至第二局部閘極線G42_2的第二通孔V42以及電性連接至第三閘極線G43的第三通孔V43。換言之，當在平面圖中觀察時，第一通孔V41、第二通孔V42以及第三通孔V43可距第一主動區R41及/或第二主動區R42相等的距離。
參照圖4C，積體電路40c可包括第三主動區R43以及第四主動區R44，第三主動區R43與第四主動區R44各自在第一方向上彼此平行地延伸。積體電路40c可包括第四閘極線G44、第五閘極線G45、第六閘極線G46以及第七閘極線G47，第四閘極線G44、第五閘極線G45、第六閘極線G46以及第七閘極線G47各自在第二方向上彼此平行地延伸。第四閘極線G44可包括藉由第三切割區CT43彼此分隔開的第三局部閘極線G44_1以及第一虛設閘極線G44_2，其中第一輸入訊號A可被施加至第三局部閘極線G44_1。第五閘極線G45可包括藉由第四切割區CT44彼此分隔開的第二虛設閘極線G45_1以及第四局部閘極線G45_2，其中第一輸入訊號A可被施加至第四局部閘極線G45_2。第六閘極線G46及第七閘極線G47可在第四閘極線G44與第五閘極線G45之間在第二方向上延伸且可與第三主動區R43及第四主動區R44中的每一者形成電晶體，且第二輸入訊號B可被施加至第六閘極線G46及第七閘極線G47。第六閘極線G46與第七閘極線G47可經由閘極接觸件CB41彼此電性連接。此外，積體電路40c可包括第一跳線器以及第二跳線器，所述第一跳線器包括在第一方向上與第一虛設閘極線G44_2交叉的上部接觸件CM43，且所述第二 跳線器包括在所述第一方向上與第二虛設閘極線G45_1交叉的上部接觸件CM44。
相較於圖4A及圖4B所示的積體電路40a及40b，圖4C所示的積體電路40c可包括被施加第二輸入訊號B的兩個平行的閘極線，即第六閘極線G46及第七閘極線G47。因此，可在第四閘極線G44與第五閘極線G45之間獲得用於路由的空間。此外，被施加第二輸入訊號B的電晶體可具有增大的閘極長度。舉例而言，相較於在圖4A所示的積體電路40a中由第一主動區R41及第三閘極線G43形成的電晶體，在圖4C所示的積體電路40c中由第三主動區R43及第六閘極線G46及第七閘極線G47中的每一者形成的電晶體可提供近似兩倍的閘極長度。
圖5A及圖5B分別為根據示例性實施例的積體電路50a及50b的佈局的示意性平面圖。具體而言，相較於圖4A所示的積體電路40a，在圖5A及圖5B所示的積體電路50a及50b的情形中，可自圖5A及圖5B的積體電路50a及50b的第一閘極線G51及第二閘極線G52移除虛設部分。類似於參照圖4A所述的積體電路40a，可分別藉由第一切割區CT51及第二切割區CT52切割圖5A及圖5B所示的第一閘極線G51及第二閘極線G52。以下，參照圖5A及圖5B描述發明概念的一些態樣，且對在本文中其他地方描述的一些態樣可不再予以贅述。
參照圖5A，積體電路50a可包括第一主動區R51以及第二主動區R52，第一主動區R51與第二主動區R52各自在第一方 向上彼此平行地延伸。積體電路50a可包括第一閘極線G51、第二閘極線G52以及第三閘極線G53，第一閘極線G51、第二閘極線G52以及第三閘極線G53各自在第二方向上彼此平行地延伸。第一閘極線G51可包括藉由第一切割區CT51彼此分隔開的第一局部閘極線G51_1以及第一虛設閘極線G51_2，其中第一輸入訊號A可被施加至第一局部閘極線G51_1。第二閘極線G52可包括藉由第二切割區CT52彼此分隔開的第二虛設閘極線G52_1以及第二局部閘極線G52_2，其中第一輸入訊號A可被施加至第二局部閘極線G52_2。第三閘極線G53可與第一主動區R51及第二主動區R52中的每一者形成電晶體，且第二輸入訊號B可被施加至第三閘極線G53。
在一些實施例中，可自第一閘極線G51移除第一閘極線G51的一部分，所述部分包括在垂直方向上與第二主動區R52交疊的一部分。類似地，可自第二閘極線G52移除第二閘極線G52的一部分，所述部分包括在垂直方向上與第一主動區R51交疊的一部分。換言之，在移除第一閘極線G51的所述部分之後，第一閘極線G51可不與第二主動區R52交疊，且/或在移除第二閘極線G52的所述部分之後，第二閘極線G52可不與第一主動區R51交疊。因此，可消除由第一閘極線G51的虛設部分及第二閘極線G52的虛設部分導致的寄生電容。
參照圖5B且類似於圖5A所示的積體電路50a，積體電路50b可包括一些部分被移除的第一閘極線G51以及第二閘極線 G52。積體電路50b可更包括在垂直方向上與第一閘極線G51及第二閘極線G52的被移除的部分交疊的跳線器。舉例而言，積體電路50b可包括第一跳線器以及第二跳線器，所述第一跳線器在第一方向上與第一切割區CT51相交且包括第一上部接觸件CM51，所述第二跳線器在第一方向上與第二切割區CT52相交且包括第二上部接觸件CM52。由於自第一閘極線G51及第二閘極線G52移除了第一閘極線G51及第二閘極線G52的虛設部分，因此由第一跳線器及第二跳線器導致的寄生電容可不影響第一輸入訊號A，如以上參照圖2B所述。
圖6為根據示例性實施例的積體電路60的佈局的示意性平面圖。具體而言，相較於圖5A及圖5B所示的積體電路50a及50b，在圖6所示的積體電路60中，可分別藉由第一切割區CT61及第二切割區CT62切割第一閘極線G61及第二閘極線G62，其中第一切割區CT61及第二切割區CT62被填充以絕緣材料。
參照圖6，積體電路60可包括第一主動區R61以及第二主動區R62，第一主動區R61與第二主動區R62各自在第一方向上彼此平行地延伸，且積體電路60可包括第一閘極線G61、第二閘極線G62以及第三閘極線G63，第一閘極線G61、第二閘極線G62以及第三閘極線G63各自在第二方向上彼此平行地延伸。第一閘極線G61可包括藉由第一切割區CT61彼此分隔開的第一局部閘極線G61_1以及第一虛設閘極線G61_2，其中第一輸入訊號A可被施加至第一局部閘極線G61_1。第二閘極線G62可包括藉 由第二切割區CT62彼此分隔開的第二虛設閘極線G62_1以及第二局部閘極線G62_2，其中第一輸入訊號A可被施加至第二局部閘極線G62_2。第三閘極線G63可與第一主動區R61及第二主動區R62中的每一者形成電晶體，且第二輸入訊號B可被施加至第三閘極線G63。
在一些實施例中，第一切割區CT61及第二切割區CT62可被填充以絕緣材料。舉例而言，作為擴散間斷(diffusion break)的第一切割區CT61不僅可移除第一閘極線G61，而且可移除第二主動區R62的至少一部分，且被移除的區可被填充以絕緣材料。因此，可藉由所述擴散間斷移除第一閘極線G61的虛設部分，且可藉由所述擴散間斷移除第二閘極線G62的虛設部分。儘管圖中未示出，但在一些實施例中，圖6所示的積體電路60可更包括與圖5B所示的積體電路50b的跳線器類似且在第一方向上與所述擴散間斷相交的跳線器。
圖7為根據示例性實施例的積體電路70的佈局的示意性平面圖。具體而言，相較於圖2A所示的積體電路20，在圖7所示的佈局中，可不藉由切割區切割第二閘極線G72。
參照圖7，積體電路70可包括第一主動區R71以及第二主動區R72，第一主動區R71與第二主動區R72各自在第一方向上彼此平行地延伸，且積體電路70可包括第一閘極線G71、第二閘極線G72以及第三閘極線G73，第一閘極線G71、第二閘極線G72以及第三閘極線G73各自在第二方向上彼此平行地延伸。此 外，積體電路70可包括在第一閘極線G71至第三閘極線G73上沿第一方向彼此平行地延伸的第一金屬線M71至第五金屬線M75。如在圖7中所示，第一金屬線M71可包括在第一方向上彼此間隔開的第一金屬圖案M71_1以及第二金屬圖案M71_2。在本文中，金屬線及金屬圖案可指形成於經由接觸件及通孔連接至閘極線及/或源極/汲極區的配線層上的某些圖案，且可包含與金屬不同的導電材料。
第一閘極線G71可包括藉由第一切割區CT71彼此分隔開的第一局部閘極線G71_1及第一虛設閘極線G71_2，其中第一輸入訊號A可被施加至第一局部閘極線G71_1。此外，積體電路70可包括第一跳線器，所述第一跳線器包括在第一方向上與第一虛設閘極線G71_2相交的第一上部接觸件CM71。基於第一切割區CT71，施加至第一局部閘極線G71_1的第一輸入訊號A可不受因第一上部接觸件CM71產生的寄生電容的影響。
第二閘極線G72可在第二方向上自第一主動區R71連續延伸至第二主動區R72，如在圖7中所示。此外，被配置成連接在第一主動區R71上形成於第二閘極線G72的兩側處的源極/汲極區的第二跳線器可包括在第一方向上與第二閘極線G72相交的第二金屬圖案M71_2。如以上參照圖2B所述，在第一方向上延伸的接觸件(例如，上部閘極接觸件或源極/汲極接觸件)可因相對於閘極線較小的距離而導致相對高的寄生電容，而位於接觸件及通孔上方的金屬圖案可因相對於閘極線較大的距離而導致相對低的 寄生電容。因此，在一些實施例中，與包括第二金屬圖案M71_2的第二跳線器相交的第二閘極線G72可不藉由切割區進行切割，且可在第一主動區R71與第二主動區R72之間在第二方向上連續地延伸。
圖8A至圖8C分別為根據示例性實施例的積體電路80a、80b及80c的佈局的示意性平面圖。具體而言，圖8A至圖8C示出在具有減小的尺寸的積體電路80a、80b及80c的佈局中可獲得的交叉耦合結構。相較於以上參照圖2A等所述的佈局，在圖8A至圖8C所示的積體電路80a、80b及80c中，佈置於第一閘極線G81及第二閘極線G82中間的第三閘極線G83可包括第一局部閘極線G83_1及第二局部閘極線G83_2，可分別向第一局部閘極線G83_1及第二局部閘極線G83_2施加不同的訊號(即，第一輸入訊號A及第二輸入訊號B)。以下，參照圖8A至圖8C描述發明概念的一些態樣，且對在本文中其他地方描述的一些態樣將不再予以贅述。
參照圖8A，積體電路80a可包括在第一方向上彼此平行地延伸的第一主動區R81以及第二主動區R82，且可包括第一閘極線G81、第二閘極線G82以及第三閘極線G83，第一閘極線G81、第二閘極線G82以及第三閘極線G83在第二方向上彼此平行地延伸。此外，積體電路80a可包括在第一方向上彼此平行地延伸的第二金屬線M82、第三金屬線M83以及第四金屬線M84。隨著半導體製程已被微型化，第一主動區R81與第二主動區R82 之間的距離可減小使得在第一主動區R81與第二主動區R82之間的區上在第一方向上彼此平行地延伸或可在第一方向上彼此平行地延伸的金屬線的數目可減少。舉例而言，圖8A所示的積體電路80a可在第一主動區R81與第二主動區R82之間包括三個平行的金屬線，亦即第二金屬線M82、第三金屬線M83及第四金屬線M84。由於金屬線的數目的減小可能無法輕易地進行路由，且因此可需要用於解決路由擁擠的交叉耦合結構。包括減小數目的金屬線的結構可被稱為低軌道結構(low track construct)，且包括減小數目的金屬線的標準胞元可被稱為低軌道標準胞元(low track standard cell)。儘管圖8A中未示出，但積體電路80a可更包括與第二金屬線M82相鄰的第一金屬線以及與第四金屬線M84相鄰的第五金屬線。
第一閘極線G81及第二閘極線G82可在第一主動區R81與第二主動區R82之間的區上沿第二方向連續地延伸，而第三閘極線G83可包括藉由第一切割區CT81彼此分隔開的第一局部閘極線G83_1及第二局部閘極線G83_2。如在圖8A中所示，可將第一輸入訊號A施加至第一閘極線G81及第二局部閘極線G83_2，而可將第二輸入訊號B施加至第二閘極線G82以及第一局部閘極線G83_1。此外，積體電路80a可包括第一跳線器以及第二跳線器，所述第一跳線器包括在第一方向上與第一閘極線G81相交的第一上部接觸件CM81，且所述第二跳線器包括在所述第一方向上與第二閘極線G82相交的第二上部接觸件CM82。
在一些實施例中，為對內部訊號Y進行路由，可使用在第二方向上延伸的閘極接觸件。舉例而言，如在圖8A中所示，積體電路80a可包括具有連接至源極/汲極區的底表面且在第二方向上延伸的第一源極/汲極接觸件CA81，其中所述源極/汲極區由多個電晶體共享，所述多個電晶體由第一閘極線G81及第一局部閘極線G83_1中的每一者與第一主動區R81形成。此外，積體電路80a可包括具有連接至源極/汲極區的底表面且在第二方向上延伸的第二源極/汲極接觸件CA82，其中所述源極/汲極區由多個電晶體共享，所述多個電晶體由第二閘極線G82及第二局部閘極線G83_2中的每一者與第二主動區R82形成。第一源極/汲極接觸件CA81及第二源極/汲極接觸件CA82可在第一方向上延伸使得第一源極/汲極接觸件CA81與第二源極/汲極接觸件CA82彼此交疊。第一源極/汲極接觸件CA81與第二源極/汲極接觸件CA82可藉由在第一方向上延伸的第三金屬線M83而彼此電性連接。此外，被施加第一輸入訊號A的第一閘極線G81以及第二局部閘極線G83_2可藉由第四金屬線M84而彼此電性連接，且被施加第二輸入訊號B的第二閘極線G82以及第一局部閘極線G83_1可藉由第二金屬線M82而彼此電性連接。
參照圖8B，積體電路80b可包括包含金屬圖案的跳線器。舉例而言，如在圖8B中所示，積體電路80b可包括第一跳線器以及第二跳線器，所述第一跳線器包括在第一方向上與第一閘極線G81相交的第五金屬線M85，且所述第二跳線器包括在所述 第一方向上與第二閘極線G82相交的第一金屬線M81。如以上參照圖7所述，由於與閘極線相交的金屬線(或金屬圖案)與閘極線之間存在的距離，由包括金屬線的跳線器導致的寄生電容可相對小於由包括源極/汲極接觸件或上部閘極接觸件的跳線器導致的寄生電容。
參照圖8C，積體電路80c可包括第一閘極線G81以及第二閘極線G82，可自第一閘極線G81以及第二閘極線G82移除虛設部分。舉例而言，如在圖8C中所示，可藉由第二切割區CT82自第一閘極線G81移除第一閘極線G81的一部分，所述部分包括在垂直方向上與第二主動區R82交疊的一部分，其中第一閘極線G81可被劃分成被施加第一輸入訊號A的第三局部閘極線G81_1及第一虛設閘極線G81_2。此外，可藉由第三切割區CT83自第二閘極線G82移除第二閘極線G82的一部分，所述部分包括在垂直方向上與第一主動區R81交疊的一部分，其中第二閘極線G82可被劃分成被施加第二輸入訊號B的第四局部閘極線G82_2及第二虛設閘極線G82_1。
圖9A及圖9B分別為根據示例性實施例的積體電路90a及90b的佈局的示意性平面圖。具體而言，圖9A及圖9B示出在具有減小的尺寸的佈局中可獲得的交叉耦合結構。相較於圖8A至圖8C所示的積體電路80a、80b及80c，第三閘極線G93可佈置於第一閘極線G91與第二閘極線G92之間。圖9A及圖9B所示的積體電路90a及90b中的第三閘極線G93可用於對內部訊號Y進 行路由。以下，參照圖9A及圖9B描述發明概念的一些態樣，且對在本文中其他地方描述的一些態樣可不再予以贅述。
參照圖9A，積體電路90a可包括第一主動區R91以及第二主動區R92，第一主動區R91與第二主動區R92各自在第一方向上彼此平行地延伸，且積體電路90a可包括第一閘極線G91、第二閘極線G92以及第三閘極線G93，第一閘極線G91、第二閘極線G92以及第三閘極線G93在第二方向上彼此平行地延伸。此外，積體電路90a可包括在第一方向上彼此平行地延伸的第一金屬線M91、第二金屬線M92以及第四金屬線M94。如在圖9A中所示，第二金屬線M92可包括分別被施加第一輸入訊號A及第二輸入訊號B的金屬圖案M92_1及M92_2，且第四金屬線M94可包括分別被施加第二輸入訊號B及第一輸入訊號A的金屬圖案M94_1及M94_2。儘管圖9A中未示出，但積體電路90a可更包括位於第二金屬線M92與第四金屬線M94之間的第三金屬線以及與第四金屬線M94相鄰的第五金屬線。
第一閘極線G91可包括藉由第一切割區CT91彼此分隔開的第一局部閘極線G91_1及第二局部閘極線G91_2，其中第一輸入訊號A及第二輸入訊號B可分別被施加至第一局部閘極線G91_1以及第二局部閘極線G91_2。此外，第二閘極線G92可包括藉由第二切割區CT92彼此分隔開的第三局部閘極線G92_1及第四局部閘極線G92_2，其中第二輸入訊號B及第一輸入訊號A可分別被施加至第三局部閘極線G92_1以及第四局部閘極線 G92_2。第三閘極線G93可在第二方向上連續地自第一主動區R91延伸至第二主動區R92。
積體電路90a可包括第一跳線器，所述第一跳線器電性連接在第一主動區R91上形成於第三閘極線G93的兩側處的源極/汲極區，其中第一跳線器可包括第一閘極接觸件CB91，第一閘極接觸件CB91與第三閘極線G93相交以在第一方向上延伸且具有連接至第三閘極線G93的底表面。此外，積體電路90a可包括第二跳線器，所述第二跳線器電性連接在第二主動區R92上形成於第三閘極線G93的兩側處的源極/汲極區，其中第二跳線器可包括第二閘極接觸件CB92，第二閘極接觸件CB92與第三閘極線G93相交以在第一方向上延伸且具有連接至第三閘極線G93的底表面。因此，形成於第一主動區R91上對應於內部訊號Y的節點與形成於第二主動區R92上對應於內部訊號Y的節點可經由第三閘極線G93彼此電性連接而無需使用金屬線，使得可降低交叉耦合結構的路由擁擠。如在圖9A中所示，可經由第一金屬線M91另外對內部訊號Y進行路由。
參照圖9B，可藉由一個切割區(亦即，第三切割區CT93)切割第一閘極線G91及第二閘極線G92。當由於半導體製程而不能輕易形成在第一方向上具有相對短的長度的切割區(例如，圖9A中所示的第一切割區CT91及第二切割區CT92)時，可形成與第一閘極線G91及第二閘極線G92交疊的第三切割區CT93，如在圖9B中所示。
可藉由第三切割區CT93切割第一閘極線G91及第二閘極線G92中的每一者，且亦可藉由第三切割區CT93將第一閘極線G91與第二閘極線G92之間的第三閘極線G93分隔成第五局部閘極線G93_1及第六局部閘極線G93_2。如在圖9B中所示，積體電路90b可包括具有連接至第五局部閘極線G93_1及第六局部閘極線G93_2的底表面且在第二方向上延伸的第三閘極接觸件CB93，且因此第五局部閘極線G93_1與第六局部閘極線G93_2可藉由第三閘極接觸件CB93彼此電性連接。如在圖9B中所示，可藉由第三金屬線M93另外對內部訊號Y進行路由。
圖10A及圖10B分別為根據示例性實施例的積體電路100a及100b的佈局的示意性平面圖。具體而言，圖10A及圖10B示出包括兩個相鄰的閘極線(亦即，用於第一輸入訊號A及第二輸入訊號B的第一閘極線G101及第二閘極線G102)的積體電路100a及100b的佈局。以下，參照圖10A及圖10B描述發明概念的一些態樣，且對在本文中其他地方描述的一些態樣可不再予以贅述。
參照圖10A，積體電路100a可包括在第一方向上彼此平行地延伸的第一主動區R101以及第二主動區R102，且可包括在第二方向上彼此平行地延伸的第一閘極線G101及第二閘極線G102。此外，積體電路100a可包括在第一方向上彼此平行地延伸的第二金屬線M102、第三金屬線M103以及第四金屬線M104，其中第二金屬線M102可包括分別被施加第一輸入訊號A及第二 輸入訊號B的金屬圖案M102_1及M102_2，且第四金屬線M104可包括分別被施加第二輸入訊號B及第一輸入訊號A的金屬圖案M104_1及M104_2。儘管圖中未示出，但積體電路100a可更包括與第二金屬線M102相鄰的第一金屬線以及與第四金屬線M104相鄰的第五金屬線。
類似於參照圖9B所述的實施例，可藉由第一切割區CT101切割第一閘極線G101及第二閘極線G102。因此，第一閘極線G101可包括可被施加第一輸入訊號A的第一局部閘極線G101_1以及可被施加第二輸入訊號B的第二局部閘極線G101_2，且第二閘極線G102可包括可被施加第二輸入訊號B的第三局部閘極線G102_1以及可被施加第一輸入訊號A的第四局部閘極線G102_2。
在一些實施例中，為了對內部訊號Y進行路由，可使用在第二方向上延伸的源極/汲極接觸件。舉例而言，如在圖10A中所示，積體電路100a可包括具有連接至第一源極/汲極區以及第二源極/汲極區的底表面的第一源極/汲極接觸件CA101，其中所述第一源極/汲極區由多個電晶體共享，所述多個電晶體由第一局部閘極線G101_1及第三局部閘極線G102_1中的每一者與第一主動區R101形成，且所述第二源極/汲極區由多個電晶體共享，所述多個電晶體由第二局部閘極線G101_2及第四局部閘極線G102_2中的每一者與第二主動區R102形成。如在圖10A中所示，第一源極/汲極接觸件CA101可在第二方向上自第一主動區R101連續延伸 至第二主動區R102。因此，形成於第一主動區R101上對應於內部訊號Y的節點與形成於第二主動區R102上對應於內部訊號Y的節點可藉由第一源極/汲極接觸件CA101彼此電性連接而無需使用金屬線，使得可降低交叉耦合結構的路由擁擠。此外，基於利用兩個閘極線達成的交叉耦合結構，積體電路100a的佈局可具有減小的面積。如在圖10A中所示，可藉由第三金屬線M103另外對內部訊號Y進行路由。
參照圖10B，可使用接觸件電性連接不同閘極線的局部閘極線，其中在交叉耦合結構中將同一輸入訊號施加至不同閘極線的局部閘極線。如在圖10B中所示，在積體電路100b中，被施加第一輸入訊號A的第一局部閘極線G101_1以及第四局部閘極線G102_2可在第一切割區CT101上藉由上部接觸件CM101彼此電性連接。在一些實施例中，如在圖10B中所示，上部接觸件CM101可具有在與第一方向及第二方向不平行的方向上延伸的一部分。在一些實施例中，不同於圖10B所示的實例，上部接觸件CM101可包括與第一方向及第二方向平行地延伸的部分。上部接觸件CM101可經由閘極接觸件電性連接至第一局部閘極線G101_1及第四局部閘極線G102_2中的至少一者。在一些實施例中，圖10B所示的上部接觸件CM101可由中間接觸件(圖3E所示的CC32)替代，所述中間接觸件具有在垂直方向上自通孔間隔開的頂表面。如在圖10B中所示，可藉由第一金屬層M1的第一金屬線M101(例如，金屬1)、第二金屬層M2的金屬線M201(例 如，金屬2)以及第一金屬層M1的第五金屬線M105對內部訊號Y進行路由。
圖11A至圖11C分別為根據示例性實施例的積體電路110a、110b及110c的佈局的示意性平面圖。具體而言，圖11A至圖11C示出各自包括圖1B所示的鎖存器10’的積體電路的實例。積體電路110a、110b及110c各自包括交叉耦合結構以及用於對所述交叉耦合結構的訊號進行路由的金屬圖案，其中為便於說明，僅示出了最下部配線層(例如，層M1)中所包括的金屬圖案。類似於參照圖2A所述的實施例，在積體電路110a、110b及110c中可藉由切割區分隔開用於第一輸入訊號A的閘極線中的每一者。以下，將參照圖1B描述圖11A至圖11C的實施例，且對在本文中其他地方描述的一些態樣可不再予以贅述。
參照圖11A，積體電路110a可包括用於鎖存輸入訊號IN的第一金屬圖案21、用於第一輸入訊號A的第二金屬圖案22及第四金屬圖案24、用於第二輸入訊號B的第三金屬圖案23、用於鎖存輸出訊號OUT的第五金屬圖案25及第七金屬圖案27以及用於內部訊號Y的第六金屬圖案26。對於供第一金屬圖案21至第五金屬圖案25連接至上部配線層的圖案的通孔的佈置方式而言，第一金屬圖案21至第五金屬圖案25可具有其中第一金屬圖案21至第五金屬圖案25在第二方向上延伸的形狀，如在圖11A中所示。
相較於將在以下進行描述的圖11B及圖11C所示的積體電路110b及110c，當用於鎖存輸入訊號IN、第一輸入訊號A及 第二輸入訊號B以及鎖存輸出訊號OUT的第一金屬圖案21至第五金屬圖案25如圖11A中所示佈置時，積體電路110a可針對第一金屬圖案21至第五金屬圖案25包括包含於上部配線層中的更大數目的金屬圖案及通孔。然而，如以下將參照圖11B及圖11C所述，可基於相對於交叉耦合結構提供的金屬圖案的形狀而減少金屬圖案及通孔的數目以使得可減少功耗及路由擁擠。
參照圖11B，積體電路110b可包括用於鎖存輸入訊號IN的第一金屬圖案31、用於第一輸入訊號A的第二金屬圖案32、用於第二輸入訊號B的第三金屬圖案33、用於鎖存輸出訊號OUT的第五金屬圖案35及第七金屬圖案37以及用於內部訊號Y的第六金屬圖案36。相較於圖11A所示的積體電路110a，圖11B所示的積體電路110b可包括針對第一輸入訊號A為「C」形或「U」形的第二金屬圖案32。舉例而言，如在圖11B中所示，第二金屬圖案32可包括各自在第二方向上延伸的第一部分32_1及第二部分32_2以及連接至第一部分32_1及第二部分32_2的端部且在第一方向上延伸的第三部分32_3。
相較於圖11A所示的第三金屬圖案23，基於第二金屬圖案32的第三部分32_3，用於第二輸入訊號B的第三金屬圖案33可在第二方向上具有較小的長度。舉例而言，圖11B所示的第三金屬圖案33可被稱為島圖案(island pattern)，且在一些實施例中，第三金屬圖案33可在第二方向上具有小於根據設計規則的長度的長度。如在圖11B中所示，在交叉耦合結構中可使用第二金屬圖 案32電性連接被施加第一輸入訊號A的兩個閘極線，且因此可省略上部配線層的額外圖案。
參照圖11C，積體電路110c可包括用於鎖存輸入訊號IN的第一金屬圖案41、用於第一輸入訊號A的第二金屬圖案42、用於第二輸入訊號B的第三金屬圖案43、用於鎖存輸出訊號OUT的第五金屬圖案45以及用於內部訊號Y的第六金屬圖案46及第八金屬圖案48。相較於圖11B所示的積體電路110b，圖11C所示的積體電路110c不僅可包括用於第一輸入訊號A的第二金屬圖案42，而且可包括針對鎖存輸出訊號OUT為「C」形或「U」形的第五金屬圖案45。舉例而言，如在圖11C中所示，第二金屬圖案42可包括各自在第二方向上延伸的第一部分42_1及第二部分42_2以及連接至第一部分42_1及第二部分42_2的端部且在第一方向上延伸的第三部分42_3。類似地，第五金屬圖案45可包括各自在第二方向上延伸的第一部分45_1及第二部分45_2以及連接至第一部分45_1及第二部分45_2的端部且在第一方向上延伸的第三部分45_3。如在圖11C中所示，在交叉耦合結構中不僅使用第二金屬圖案42，而且使用具有「C」形或「U」形的第五金屬圖案45，且因此可省略上部配線層的額外圖案。
圖12為根據示例性實施例製作包括標準胞元的積體電路的方法的流程圖，其中所述標準胞元被配置成界定交叉耦合結構。標準胞元為積體電路中所包括的佈局的單元，且積體電路可包括多個各種標準胞元。標準胞元可具有遵照預定規則的結構。 舉例而言，如在圖2A中所示，標準胞元可包括在第一方向上彼此平行地延伸的第一主動區R21及第二主動區R22，且可在第二方向上具有預定長度。圖12所示的標準胞元庫D12可界定包括以上參照圖式所述的根據發明概念的示例性實施例的交叉耦合結構的佈局的標準胞元。
在操作S20中，可執行邏輯合成操作以自暫存器轉移階層(register transfer level，RTL)資料D11產生網路連線表資料D13。舉例而言，參照標準胞元庫D12，半導體設計工具(例如，邏輯合成工具)可對以硬體描述語言(hardware description language，HDL)(例如，極高速積體電路(very high speed integrated circuit，VHSIC)HDL(VHDL)或Verilog)寫入的RTL資料D11執行邏輯合成操作，以產生包括位元流或網路連線表的網路連線表資料D13。基於具有減小的寄生電容的交叉耦合結構以及簡單的內部路由結構，標準胞元庫D12可包括關於標準胞元的經改善的效能的資訊。此外，參照此資訊，可在邏輯合成操作中在積體電路中包括所述標準胞元。
在操作S40中，可執行放置及路由(place and routing，P&R)操作以自網路連線表資料D13產生佈局資料D14。舉例而言，半導體設計工具(例如，P&R工具)可參照標準胞元庫D12放置來自網路連線表資料D13的多個標準胞元，且可對所佈置的多個標準胞元的輸入引腳及輸出引腳進行路由。如上所述，包括交叉耦合結構的標準胞元的佈局可包括減少數目的導電圖案(例 如，通孔及金屬圖案)，且因此可基於減少的路由擁擠達成具有改善效能的放置及路由。佈局資料D14可具有例如GDSII等格式，且可包括標準胞元及內連線的幾何資訊。
在操作S60中，可執行製造遮罩的操作。舉例而言，可對佈局資料D14應用光學鄰近校正(optical proximity correction，OPC)以在遮罩上界定圖案從而在多個層上形成圖案，且可製造用於形成所述多個層中的每一者的圖案的至少一個遮罩(或光罩)。
在操作S80中，可執行製作積體電路的操作。舉例而言，可通過使用在操作S60中製造的至少一個遮罩來圖案化所述多個層而製作積體電路。如在圖12中所示，操作S80可包括操作S82及S84。
在操作S82，可執行前段製程(front-end-of-line，FEOL)操作。所述FEOL操作可指在製作積體電路的製程中在基板上形成單獨的裝置(例如，電晶體、電容器、電阻器等)的操作。舉例而言，FEOL操作可包括平坦化並清潔晶圓、形成溝渠、形成阱、形成閘極線、形成源極/汲極區等。
在操作S84中，可執行後段製程(back-end-of-line，BEOL)操作。所述BEOL操作可指在製作積體電路的製程中互連單獨的裝置(例如，電晶體、電容器、電阻器等)的操作。舉例而言，BEOL操作可包括矽化閘極區、源極區及汲極區、添加介電材料、執行平坦化、形成孔洞、添加金屬層、形成通孔、形成鈍化層等。 此後可將積體電路封裝於半導體中且可將所述積體電路用作各種應用的部件。
圖13為根據示例性實施例的系統晶片(SoC)130的方塊圖。系統晶片130可為半導體裝置且可包括根據發明概念的示例性實施例的交叉耦合結構或包括交叉耦合結構的積體電路。系統晶片130可為在其中達成各種互斥功能塊的晶片(例如，智慧財產(intellectual property，IP))，且根據示例性實施例的交叉耦合結構可包括於系統晶片130的功能塊的每一者中，藉此改善系統晶片130的效能並減小功耗。
參照圖13，系統晶片130可包括數據機132、顯示控制器133、記憶體134、外部記憶體控制器135、中央處理器(CPU)136、處理單元(transaction unit)137、電源管理積體電路(PMIC)138以及圖形處理單元(GPU)139，其中所述功能塊(亦即，數據機132、顯示控制器133、記憶體134、外部記憶體控制器135、中央處理器136、處理單元137、電源管理積體電路138以及圖形處理單元139)中的每一者可經由系統匯流排131彼此通訊。
被配置成通常控制系統晶片130的操作的中央處理器136可控制其他功能塊(亦即，數據機132、顯示控制器133、記憶體134、外部記憶體控制器135、處理單元137、電源管理積體電路138以及圖形處理單元139)的操作。數據機132可對自系統晶片130外部接收的訊號進行解調變，或對在系統晶片130內產生的訊號進行調變並將經調變的訊號傳輸至外部。外部記憶體控 制器135可控制將資料傳輸至連接至系統晶片130的外部記憶體裝置以及自連接至系統晶片130的外部記憶體裝置接收資料此操作。舉例而言，儲存於外部記憶體裝置中的程式及/或資料可在外部記憶體控制器135的控制下被提供至中央處理器136或圖形處理單元139。圖形處理單元139可執行與處理圖形相關的程式指令。圖形處理單元139可經由外部記憶體控制器135接收圖形資料並可經由外部記憶體控制器135將由圖形處理單元139處理的圖形資料傳輸至系統晶片130的外部。處理單元137可監控每一功能塊的資料交易，且電源管理積體電路138可在處理單元137的控制下控制供應至每一功能塊的電力。顯示控制器133可控制系統晶片130外部的外部顯示器(或顯示裝置)並將在系統晶片130內產生的資料傳輸至顯示器(或顯示裝置)。
記憶體134可包括非揮發性記憶體(例如，電可擦可程式化唯讀記憶體(electrically erasable programmable read-only memory，EEPROM)、快閃記憶體、相變隨機存取記憶體(phase change random access memory，PRAM)、電阻隨機存取記憶體(resistance random access memory，RRAM)、奈米浮閘記憶體(nano-floating gate memory，NFGM)、聚合物隨機存取記憶體(polymer random access memory，PoRAM)、磁性隨機存取記憶體(magnetic random access memory，MRAM)、鐵電式隨機存取記憶體(ferroelectric random access memory，FRAM)等)以及揮發性記憶體(例如，動態隨機存取記憶體(dynamic random access memory，DRAM)、靜態隨機存取記憶體(static random access memory，SRAM)、行動動態隨機存取記憶體、雙資料速率同步DRAM(double data rate synchronous DRAM，DDR SDRAM)、低功率雙資料速率(lowe power DDR，LPDDR)SDRAM、圖形雙資料速率(graphic DDR，GDDR)SDRAM、蘭巴斯DRAM(rambus DRAM，RDRAM)等)。
儘管已參照發明概念的實施例特別示出並描述了發明概念，但應理解，在不背離以下申請專利範圍的精神及範圍的條件下可作出各種形式及細節上的變化。
20‧‧‧積體電路
A‧‧‧第一輸入訊號
B‧‧‧第二輸入訊號
CA21、CA22‧‧‧源極/汲極接觸件
CM21、CM22‧‧‧上部接觸件
CT21‧‧‧第一切割區
CT22‧‧‧第二切割區
G21‧‧‧第一閘極線
G21_1‧‧‧第一局部閘極線
G21_2‧‧‧第一虛設閘極線
G22‧‧‧第二閘極線
G22_1‧‧‧第二虛設閘極線
G22_2‧‧‧第二局部閘極線
G23‧‧‧第三閘極線
R21‧‧‧第一主動區
R22‧‧‧第二主動區
SUB‧‧‧基板
X2-X2’‧‧‧線
Y‧‧‧內部訊號

Claims (12)

  1. 一種積體電路，包括：第一主動區以及第二主動區，各自於基板上在第一水平方向延伸，其中所述第一主動區以及所述第二主動區平行延伸且具有彼此不同的導電類型；第一閘極線，在與所述第一水平方向相交的第二水平方向上延伸，其中所述第一閘極線與所述第一主動區形成第一電晶體，且其中所述第一電晶體包括被配置成接收第一輸入訊號的閘極；第二閘極線，在所述第二水平方向上延伸，其中所述第二閘極線與所述第二主動區形成第二電晶體，且其中所述第二電晶體包括被配置成接收所述第一輸入訊號的閘極；以及第三閘極線，於所述第一閘極線與所述第二閘極線之間在所述第二水平方向自所述第一主動區連續延伸至所述第二主動區，並分別與所述第一主動區及所述第二主動區形成第三電晶體及第四電晶體，其中所述第三電晶體及所述第四電晶體中的每一者包括被配置成接收第二輸入訊號的閘極，其中所述第一閘極線包括第一局部閘極線，所述第一局部閘極線在與所述第一水平方向及所述第二水平方向垂直的第三方向上與所述第一主動區交疊，且其中所述第一局部閘極線包括在所述第一主動區與所述第二主動區之間的區上的端部，其中所述第二主動區的一部分不在所述第三方向上與所述第一閘極線交疊。
  2. 如申請專利範圍第1項所述的積體電路，其中不與所述第一閘極線交疊的所述第二主動區在所述第三方向上由絕緣體交疊。
  3. 如申請專利範圍第1項所述的積體電路，更包括：第一跳線器，電性互連位於所述第二主動區上的區。
  4. 如申請專利範圍第1項所述的積體電路，其中所述第二閘極線包括第二局部閘極線，所述第二局部閘極線在所述第三方向上與所述第二主動區交疊且具有位於所述第一主動區與所述第二主動區之間的區上的端部。
  5. 如申請專利範圍第4項所述的積體電路，其中所述第二閘極線更包括第二虛設閘極線，所述第二虛設閘極線包括在所述第三方向上與所述第一主動區交疊的至少一部分且自所述第二局部閘極線間隔開，所述積體電路更包括：第二跳線器，電性互連在所述第一主動區上佈置於所述第二虛設閘極線的兩側處的源極/汲極區。
  6. 如申請專利範圍第4項所述的積體電路，其中自所述第二閘極線移除所述第二閘極線的區，所述區包括在所述第三方向上與所述第一主動區交疊的區。
  7. 如申請專利範圍第6項所述的積體電路，更包括：第二跳線器，電性互連於所述第一主動區上在所述第二閘極線的經移除的所述區的兩側處的區。
  8. 如申請專利範圍第1項所述的積體電路，其中所述第二閘極線在所述第二水平方向上自所述第一主動區連續延伸至所述第二主動區，所述積體電路更包括：第二跳線器，電性互連在所述第一主動區上佈置於所述第二閘極線的兩側處的源極/汲極區，其中所述第二跳線器包括自所述第二閘極線間隔開且在所述第一水平方向上延伸的金屬圖案。
  9. 如申請專利範圍第1項所述的積體電路，更包括：內連線，電性連接所述第二電晶體及所述第一電晶體的所述閘極，其中所述內連線包括第一金屬圖案，所述第一金屬圖案包括分別於所述第一閘極線及所述第二閘極線上在所述第二水平方向延伸的第二部分和第一部分以及連接至所述第一部分及所述第二部分的端部並在所述第一水平方向上延伸的第三部分。
  10. 如申請專利範圍第9項所述的積體電路，更包括：第二金屬圖案，電性連接至所述第三閘極線，並在所述第一金屬圖案的所述第一部分與所述第二部分之間在所述第二水平方向上延伸。
  11. 如申請專利範圍第10項所述的積體電路，其中所述第二金屬圖案在所述第二水平方向上具有長度，所述長度小於基於設計規則的長度。
  12. 如申請專利範圍第1項所述的積體電路，更包括：第四閘極線，於所述第三閘極線與所述第二閘極線之間在所述第二水平方向自所述第一主動區連續延伸至所述第二主動區，並分別與所述第一主動區及所述第二主動區形成第五電晶體及第六電晶體，其中所述第五電晶體及所述第六電晶體中的每一者包括被配置成接收所述第二輸入訊號的閘極；以及接觸件，電性互連所述第三閘極線及所述第四閘極線。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11309306B2 (en) * 2018-09-28 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Stack-gate circuit
DE102020100755B4 (de) * 2019-01-29 2024-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-bauelement, verfahren zum erzeugen eines layout-diagramms und system dafür
CN110690215A (zh) * 2019-11-13 2020-01-14 上海华力微电子有限公司 基于FinFET小面积标准单元的版图结构
US11810920B2 (en) * 2019-11-29 2023-11-07 Samsung Electronics Co., Ltd. Integrated circuits including integrated standard cell structure
US11735592B2 (en) * 2019-12-20 2023-08-22 Samsung Electronics Co., Ltd. Integrated circuit including integrated standard cell structure
US11296681B2 (en) 2019-12-23 2022-04-05 Intel Corporation High performance fast Mux-D scan flip-flop
US11791819B2 (en) * 2019-12-26 2023-10-17 Intel Corporation Low power flip-flop with reduced parasitic capacitance
US11114153B2 (en) * 2019-12-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM devices with reduced coupling capacitance
US10937515B1 (en) * 2020-02-19 2021-03-02 Micron Technology, Inc. Fuse latch circuits and related apparatuses, systems, and methods
KR20220010674A (ko) 2020-07-17 2022-01-26 삼성전자주식회사 반도체 소자
KR20220037011A (ko) 2020-09-16 2022-03-24 삼성전자주식회사 반도체 장치
US11538814B2 (en) * 2021-01-29 2022-12-27 Samsung Electronics Co., Ltd. Static random access memory of 3D stacked devices
US11784125B2 (en) 2021-07-14 2023-10-10 International Business Machines Corporation Wrap around cross-couple contact structure with enhanced gate contact size
US12100660B2 (en) * 2021-10-04 2024-09-24 Advanced Micro Devices, Inc. Low congestion standard cells

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160005851A1 (en) * 2014-07-01 2016-01-07 Hyun-Seung Song Semiconductor device and method of manufacturing the same
US20160093603A1 (en) * 2014-09-29 2016-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. System and method of processing cutting layout and example switching circuit
TW201618279A (zh) * 2014-09-18 2016-05-16 三星電子股份有限公司 半導體裝置以及上述的製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7169667B2 (en) 2003-07-30 2007-01-30 Promos Technologies Inc. Nonvolatile memory cell with multiple floating gates formed after the select gate
US8045402B2 (en) 2009-06-29 2011-10-25 Arm Limited Assisting write operations to data storage cells
WO2012070821A2 (ko) 2010-11-22 2012-05-31 한양대학교 산학협력단 플립플롭 회로의 레이아웃 라이브러리
CN103718639A (zh) 2011-04-01 2014-04-09 英特尔公司 使用短程扩展载波的机会性载波聚合
US8455354B2 (en) 2011-04-06 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Layouts of POLY cut openings overlapping active regions
US8741763B2 (en) 2012-05-07 2014-06-03 Globalfoundries Inc. Layout designs with via routing structures
US8679911B2 (en) 2012-05-07 2014-03-25 Globalfoundries Inc. Cross-coupling-based design using diffusion contact structures
KR102059527B1 (ko) * 2013-05-10 2019-12-26 삼성전자주식회사 점퍼 패턴 및 블로킹 패턴을 가진 반도체 소자
US9431383B2 (en) * 2014-07-22 2016-08-30 Samsung Electronics Co., Ltd. Integrated circuit, semiconductor device based on integrated circuit, and standard cell library
US9704862B2 (en) * 2014-09-18 2017-07-11 Samsung Electronics Co., Ltd. Semiconductor devices and methods for manufacturing the same
US9753086B2 (en) 2014-10-02 2017-09-05 Samsung Electronics Co., Ltd. Scan flip-flop and scan test circuit including the same
KR102368072B1 (ko) * 2014-10-02 2022-02-28 삼성전자주식회사 스캔 플립플롭 및 상기 스캔 플립플롭을 포함하는 스캔 테스트 회로
KR102254031B1 (ko) 2014-10-10 2021-05-20 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9547741B2 (en) * 2014-10-20 2017-01-17 Globalfoundries Inc. Methods, apparatus, and system for using filler cells in design of integrated circuit devices
KR102164721B1 (ko) * 2014-11-19 2020-10-13 삼성전자 주식회사 반도체 장치
US9337099B1 (en) * 2015-01-30 2016-05-10 Globalfoundries Inc. Special constructs for continuous non-uniform active region FinFET standard cells
US9607988B2 (en) * 2015-01-30 2017-03-28 Qualcomm Incorporated Off-center gate cut
US9853112B2 (en) * 2015-07-17 2017-12-26 Qualcomm Incorporated Device and method to connect gate regions separated using a gate cut
US9431300B1 (en) 2015-08-27 2016-08-30 Globalfoundries Inc. MOL architecture enabling ultra-regular cross couple
US10523188B2 (en) * 2016-02-23 2019-12-31 Samsung Electronics Co., Ltd. Semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160005851A1 (en) * 2014-07-01 2016-01-07 Hyun-Seung Song Semiconductor device and method of manufacturing the same
TW201618279A (zh) * 2014-09-18 2016-05-16 三星電子股份有限公司 半導體裝置以及上述的製造方法
US20160093603A1 (en) * 2014-09-29 2016-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. System and method of processing cutting layout and example switching circuit

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