KR20230034781A - 파워 게이팅 회로를 포함하는 집적 회로 - Google Patents
파워 게이팅 회로를 포함하는 집적 회로 Download PDFInfo
- Publication number
- KR20230034781A KR20230034781A KR1020210117938A KR20210117938A KR20230034781A KR 20230034781 A KR20230034781 A KR 20230034781A KR 1020210117938 A KR1020210117938 A KR 1020210117938A KR 20210117938 A KR20210117938 A KR 20210117938A KR 20230034781 A KR20230034781 A KR 20230034781A
- Authority
- KR
- South Korea
- Prior art keywords
- power
- power gating
- logic
- transistor
- node
- Prior art date
Links
- 238000000926 separation method Methods 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 16
- 238000003860 storage Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 12
- 239000002184 metal Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 101100489713 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND1 gene Proteins 0.000 description 3
- 229910010041 TiAlC Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000003786 synthesis reaction Methods 0.000 description 3
- 101100489717 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND2 gene Proteins 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052692 Dysprosium Inorganic materials 0.000 description 1
- 229910052691 Erbium Inorganic materials 0.000 description 1
- 102100035964 Gastrokine-2 Human genes 0.000 description 1
- 101001075215 Homo sapiens Gastrokine-2 Proteins 0.000 description 1
- 229910052771 Terbium Inorganic materials 0.000 description 1
- 229910052769 Ytterbium Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Computing Systems (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 개시의 예시적 실시예에 따른 집적 회로는, 제1 방향으로 연장된 복수의 로직 게이트 라인들로 형성된 복수의 로직 트랜지스터들을 포함하는 로직 회로, 및 제1 방향과 수직인 제2 방향으로 연장된 제1 파워 게이트 라인으로 형성된 복수의 파워 게이팅 트랜지스터들을 포함하고, 로직 회로와 연결된 파워 게이팅 회로를 포함하고, 복수의 파워 게이팅 트랜지스터들에 포함된 복수의 소스들은 서로 연결되고, 복수의 파워 게이팅 트랜지스터들에 포함된 복수의 드레인들은 서로 연결된 것을 특징으로 할 수 있다.
Description
본 개시의 기술적 사상은 집적 회로에 관한 것으로서, 자세하게는 파워 게이팅 회로를 포함하는 집적 회로에 관한 것이다.
전자 제품의 소형화, 다기능화 및 고성능화가 요구됨에 따라 고용량의 집적 회로가 요구되며, 고용량의 집적 회로를 제공하기 위하여, 증가된 집적도가 요구되고 있다. 작은 크기의 전계 효과 트랜지스터들을 사용하는 경우, 집적 회로의 면적을 감소시킬 수 있으나, 트랜지스터의 게이트 길이(gate length)가 짧아짐에 따라 누설 전류가 증가하는 문제가 발생할 수 있다.
본 개시의 기술적 사상이 해결하려는 기술적 과제는, 누설 전류의 양을 감소시키고, 작은 면적을 갖는, 파워 게이팅 회로를 포함하는 집적 회로를 제공하는 데에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 개시의 예시적 실시예에 따른 파워 게이팅 회로를 포함하는 집적 회로는, 제1 방향으로 연장된 복수의 로직 게이트 라인들로 형성된 복수의 로직 트랜지스터들을 포함하는 로직 회로, 및 상기 제1 방향과 수직인 제2 방향으로 연장된 제1 파워 게이트 라인으로 형성된 복수의 파워 게이팅 트랜지스터들을 포함하고, 상기 로직 회로와 연결된 파워 게이팅 회로를 포함하고, 상기 복수의 파워 게이팅 트랜지스터들에 포함된 복수의 소스들은 서로 연결되고, 상기 복수의 파워 게이팅 트랜지스터들에 포함된 복수의 드레인들은 서로 연결된 것을 특징으로 할 수 있다.
본 개시의 예시적 실시예에 따른 파워 게이팅 회로를 포함하는 집적 회로는, 전원 전압이 인가되는 전원 노드 및 제1 노드에 사이에 연결된 제1 로직 트랜지스터, 상기 전원 노드 및 제2 노드 사이에 연결된 제2 로직 트랜지스터, 상기 전원 노드 및 제3 노드 사이에 연결된 제3 로직 트랜지스터, 상기 제1 노드 및 제1 가상 접지 노드 사이에 연결된 제4 로직 트랜지스터, 상기 제2 노드 및 제2 가상 접지 노드 사이에 연결된 제5 로직 트랜지스터, 상기 제3 노드 및 제3 가상 접지 노드 사이에 연결된 제6 로직 트랜지스터, 상기 제1 가상 접지 노드 및 접지 전압이 인가되는 접지 노드 사이에 연결된 제1 파워 게이팅 트랜지스터, 상기 제2 가상 접지 노드 및 상기 접지 노드 사이에 연결된 제2 파워 게이팅 트랜지스터, 및 상기 제3 가상 접지 노드 및 상기 접지 노드 사이에 연결된 제3 파워 게이팅 트랜지스터를 포함하고, 상기 복수의 로직 트랜지스터들은, 제1 방향으로 연장된 로직 게이트 라인들을 포함하고, 상기 복수의 파워 게이팅 트랜지스터 중 적어도 하나는, 상기 제1 방향과 수직인 제2 방향으로 연장된 제1 파워 게이트 라인을 포함하는 것을 특징으로 할 수 있다.
본 개시의 예시적 실시예에 따른 파워 게이팅 회로를 포함하는 집적 회로는, 로직 회로, 및 상기 로직 회로가 동작 상태인 경우, 턴-온(turn-on)됨으로써 단락되도록 구성되고, 상기 로직 회로가 대기 상태인 경우, 턴-오프(turn-off)됨으로써 전류를 차단하도록 구성된 파워 게이팅 회로를 포함하고, 상기 로직 회로에 포함된 복수의 로직 게이트 라인들은 제1 방향으로 연장되고, 상기 파워 게이팅 회로에 포함된 적어도 하나의 파워 게이트 라인은 상기 제1 방향과 수직인 제2 방향으로 연장된 것을 특징으로 할 수 있다.
본 개시의 예시적 실시예에 따른 집적 회로는, 파워 게이팅 회로를 포함함으로써, 회로가 턴-오프(turn-off)되었을 때 발생할 수 있는 누설 전류의 양을 줄일 수 있다.
또한, 본 개시의 예시적 실시예에 따른 집적 회로는, 파워 게이팅 회로의 파워 게이트 라인의 연장 방향에 따라 작은 면적으로 구현될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 집적 회로는, 트랜지스터들을 순차적으로 턴-온(turn-on)함으로써 안정적으로 동작될 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 집적 회로를 설명하기 위한 블록도이다.
도 2a 및 도 2b는 본 개시의 예시적 실시예에 따른 집적 회로를 설명하기 위한 도면이다.
도 3a 및 도 3b는 본 개시의 예시적 실시예에 따른 집적 회로를 설명하기 위한 도면이다.
도 4a 및 도 4b는 본 개시의 예시적 실시예에 따른 집적 회로를 설명하기 위한 도면이다.
도 5a 및 도 5b는 본 개시의 예시적 실시예에 따른 집적 회로를 설명하기 위한 도면이다.
도 6a 및 도 6b는 본 개시의 예시적 실시예에 따른 집적 회로를 설명하기 위한 도면이다.
도 7은 본 개시의 예시적 실시예에 따른 집적 회로의 동작 방법을 설명하기 위한 순서도이다.
도 8은 본 개시의 예시적 실시예에 따른 집적 회로를 제조하는 방법을 나타내는 순서도이다.
도 9는 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)을 나타내는 블록도이다.
도 10은 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 2a 및 도 2b는 본 개시의 예시적 실시예에 따른 집적 회로를 설명하기 위한 도면이다.
도 3a 및 도 3b는 본 개시의 예시적 실시예에 따른 집적 회로를 설명하기 위한 도면이다.
도 4a 및 도 4b는 본 개시의 예시적 실시예에 따른 집적 회로를 설명하기 위한 도면이다.
도 5a 및 도 5b는 본 개시의 예시적 실시예에 따른 집적 회로를 설명하기 위한 도면이다.
도 6a 및 도 6b는 본 개시의 예시적 실시예에 따른 집적 회로를 설명하기 위한 도면이다.
도 7은 본 개시의 예시적 실시예에 따른 집적 회로의 동작 방법을 설명하기 위한 순서도이다.
도 8은 본 개시의 예시적 실시예에 따른 집적 회로를 제조하는 방법을 나타내는 순서도이다.
도 9는 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)을 나타내는 블록도이다.
도 10은 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예들에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 집적 회로를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 개시의 예시적 실시예에 따른 집적 회로(100)는 로직 회로(110), 및 파워 게이팅 회로(120)를 포함할 수 있다.
집적 회로(100)는 복수의 표준 셀들을 포함할 수 있다. 표준 셀(standard cell)은 집적 회로에 포함되는 레이아웃의 단위로서, 미리 정의된 기능을 수행하도록 설계될 수 있고, 셀(cell)로서 지칭될 수도 있다. 집적 회로(100)는 다수의 다양한 표준 셀들을 포함할 수 있고, 표준 셀들은 복수의 행들(rows)에 따라 정렬되어 배치될 수 있다.
로직 회로(110)는 집적 회로(100)의 목표 동작을 수행하기 위한 논리 동작을 수행하도록 구성된 트랜지스터들이 포함된 회로일 수 있다. 이 때, 로직 회로(110)에 포함된 트랜지스터들을 각각 로직 트랜지스터라고 지칭할 수 있다. 또한, 로직 회로(110)에 포함된 활성 영역 및 게이트 라인은 로직 트랜지스터를 형성할 수 있으며, 이 때의 게이트 라인을 로직 게이트 라인이라고 지칭할 수 있다.
파워 게이팅 회로(120)는 누설 전류의 양을 감소시키기 위한 트랜지스터들이 포함된 회로일 수 있다. 이 때, 파워 게이팅 회로(120)에 포함된 트랜지스터들을 각각 파워 게이팅 트랜지스터라고 지칭할 수 있다. 또한, 파워 게이팅 회로(120)에 포함된 활성 영역 및 게이트 라인은 파워 게이팅 트랜지스터를 형성할 수 있으며, 이 때의 게이트 라인을 파워 게이트 라인이라고 지칭할 수 있다.
예시적인 실시 예에서, 게이트 라인은 일함수 금속 함유 레이어 및 갭필 금속막을 포함할 수 있다. 예를 들면, 일함수 금속 함유 레이어는, Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er 및 Pd 중 적어도 하나의 금속을 포함할 수 있고, 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 예시적인 실시 예에서, 게이트 라인들은 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다.
파워 게이팅 회로(120)는 로직 회로(110)가 동작 상태인 경우 턴-온(turn-on)됨으로써 단락되도록 구성될 수 있다. 이에 따라, 파워 게이팅 회로(120)는 로직 회로(110)가 동작 상태인 경우, 로직 회로(110)에 전원 전압 또는 접지 전압이 인가되도록 할 수 있다.
또한, 파워 게이팅 회로(120)는 로직 회로(110)가 대기 상태인 경우, 턴-오프(turn-off)됨으로써 전류를 차단하도록 구성될 수 있다. 이에 따라, 파워 게이팅 회로(120)는 로직 회로(110)가 턴-오프된 경우, 누설 전류가 발생하지 않도록 할 수 있다.
전자 제품의 소형화, 다기능화 및 고성능화가 요구됨에 따라 고용량의 집적 회로가 요구되고, 또한, 트랜지스터의 동작 속도를 향상이 요구될 수 있다. 또한, 트랜지스터에 포함된 게이트 길이(gate length)가 짧을수록 트랜지스터의 동작 속도는 향상될 수 있다. 다만, 게이트 길이가 짧아지는 경우, 숏 채널 효과(short channel effect) 등의 이유로 누설 전류의 크기가 커질 수 있다. 회로가 동작하지 않을 때 흐르는 전류인 스탠바이(stand-by) 전류는 누설 전류에 비례하여 결정되며, 스탠바이 전류의 크기가 커질수록 회로가 동작하지 않을 때 흐르는 전류의 크기가 커지므로, 회로의 전력 소모량이 커질 수 있다.
집적 회로(100)는 로직 회로(110)와 파워 게이팅 회로(120)를 포함함으로써, 목표한 동작을 수행할 수 있으며, 집적 회로(100)를 작은 크기로 구현하더라도, 누설되는 전류의 양은 적을 수 있다. 이에 따라, 집적 회로(100)는 적은 전력으로도 동작할 수 있다.
또한, 집적 회로(100)는 후술할 바와 같이, 작은 사이즈의 파워 게이팅 회로(120)를 포함할 수 있으며, 이에 따라, 작은 크기의 회로로 구현되기에 유리할 수 있다.
도 2a 및 도 2b는 본 개시의 예시적 실시예에 따른 집적 회로를 설명하기 위한 도면이다.
도 2a를 참조하면, 본 개시의 예시적 실시예에 따른 집적 회로(200)는 제1 방향(예를 들어, Y축 방향)으로 연장된 복수의 로직 게이트 라인들을 포함할 수 있다. 또한, 집적 회로(200)는 복수의 로직 게이트 라인들로 형성된 복수의 로직 트랜지스터들(211 내지 216)을 포함하는 로직 회로(210)를 포함할 수 있다.
집적 회로(200)는 복수의 파워 게이트 라인들을 포함할 수 있다. 또한, 집적 회로(200)는 복수의 파워 게이트 라인들 중 제1 방향과 수직인 제2 방향(예를 들어, X축 방향)으로 연장된 제1 파워 게이트 라인(230)을 포함할 수 있다. 또한, 집적 회로(200)는 제1 파워 게이트 라인(230)으로 형성된 복수의 파워 게이팅 트랜지스터들(221 내지 223)을 포함하고, 로직 회로(210)와 연결된 파워 게이팅 회로(220)를 포함할 수 있다.
도 2a는 집적 회로(200)가 제1 로직 트랜지스터(211), 제2 로직 트랜지스터(212), 및 제3 로직 트랜지스터(213)는 P형 트랜지스터로, 제4 로직 트랜지스터(214), 제5 로직 트랜지스터(215), 제6 로직 트랜지스터(216), 제1 파워 게이팅 트랜지스터(221), 제2 파워 게이팅 트랜지스터(222), 및 제3 파워 게이팅 트랜지스터(223)는 N형 트랜지스터로 구현된 경우를 나타낸 도면이다. 다만, 집적 회로(200)의 구성은 이에 제한되지 않으며, 복수의 파워 게이팅 트랜지스터들이 P형 트랜지스터 구현될 수도 있다.
상술한 트랜지스터들은 표준 셀의 활성 영역(active region) 및 게이트 라인으로 형성될 수 있으며, 복수의 메탈 라인들(M), 및 비아들(via)(201)에 의해 구현될 수 있다. 예를 들어, P형 활성 영역(active region1) 및 게이트 라인들은 제1 로직 트랜지스터(211) 내지 제3 로직 트랜지스터(213)를 형성할 수 있다. 또한, N형 활성 영역(active region2) 및 게이트 라인들은, 제4 로직 트랜지스터(214) 내지 제6 로직 트랜지스터(216) 및 제1 파워 게이팅 트랜지스터(221) 내지 제3 파워 게이팅 트랜지스터(223)을 형성할 수 있다. 또한, 집적 회로(200)에 포함된 트랜지스터들은 패턴(M)들에 의해 연결될 수 있다.
파워 게이팅 회로(220)는 로직 회로(210)에 포함된 게이트 라인들과 상이한 제2 방향으로 연장되는 제1 파워 게이트 라인(PG)(230)을 포함함으로써, 제1 방향으로 연장된 파워 게이트 라인을 포함할 때 보다, 셀 하이트(cell height)를 감소시킬 수 있다. 구체적으로, 셀 하이트는 표준 셀의 Y축 방향의 길이를 나타낼 수 있다. 따라서, 파워 게이팅 회로(220)가 Y축 방향으로 연장되는 게이트 라인을 포함하는 것이 아닌, X축 방향으로 연장되는 게이트 라인을 포함함으로써, 표준 셀의 Y축 방향으로의 길이를 줄일 수 있다. 그러므로, 표준 셀 하이트는 상대적으로 작을 수 있으며, 집적 회로(200)는 작은 크기로 구현될 수 있다.
복수의 파워 게이팅 트랜지스터들(221 내지 223)에 포함된 복수의 소스들은 서로 연결되고, 복수의 파워 게이팅 트랜지스터들(221 내지 223)에 포함된 복수의 드레인들은 서로 연결될 수 있다.
또한, 복수의 파워 게이팅 트랜지스터들(221 내지 223)의 복수의 소스들 및 복수의 드레인들에는, 전원 전압 및 접지 전압 중 어느 하나의 전압이 인가될 수 있다. 다시 말해, 복수의 파워 게이팅 트랜지스터들(221 내지 223)의 복수의 소스들 및 복수의 드레인들은 전원 노드 또는 접지 노드와 연결될 수 있다. 예를 들어, 파워 게이팅 트랜지스터가 N형 트랜지스터로 구현된 경우, 복수의 파워 게이팅 트랜지스터들의 복수의 소스들과 복수의 드레인들에는 접지 전압이 인가되도록 구성될 수 있다. 또한, 파워 게이팅 트랜지스터가 P형 트랜지스터로 구현된 경우, 복수의 파워 게이팅 트랜지스터들의 복수의 소스들과 복수의 드레인들에는 전원 전압이 인가되도록 구성될 수 있다.
제1 파워 게이트(230)의 게이트 길이(250)는 복수의 로직 트랜지스터들(211 내지 216)을 형성하는 로직 게이트 라인들의 게이트 길이와 상이할 수 있다. 집적 회로(200)에 요구되는 성능에 따라, 제1 파워 게이트(230)는 상이한 게이트 길이를 갖도록 구현될 수 있다.
도 2a 및 도 2b를 참조하면, 집적 회로(200)는 전원 전압이 인가되는 전원 노드(Vdd) 및 제1 노드(Node1)에 사이에 연결된 제1 로직 트랜지스터(211), 전원 노드(Vdd) 및 제2 노드 사이(Node2)에 연결된 제2 로직 트랜지스터(212), 전원 노드(Vdd) 및 제3 노드(Node3) 사이에 연결된 제3 로직 트랜지스터(213), 제1 노드(Node1) 및 제1 가상 접지 노드(V.GND1) 사이에 연결된 제4 로직 트랜지스터(214), 제2 노드(Node2) 및 제2 가상 접지 노드(V.GND2) 사이에 연결된 제5 로직 트랜지스터(215), 제3 노드(Node3) 및 제3 가상 접지 노드(V.GND3) 사이에 연결된 제6 로직 트랜지스터(216), 제1 가상 접지 노드(V.GND1) 및 접지 전압이 인가되는 접지 노드(GND) 사이에 연결된 제1 파워 게이팅 트랜지스터(221), 제2 가상 접지 노드(V.GND2) 및 접지 노드(GND) 사이에 연결된 제2 파워 게이팅 트랜지스터(222), 및 제3 가상 접지 노드(V.GND3) 및 접지 노드(GND) 사이에 연결된 제3 파워 게이팅 트랜지스터(223)를 포함할 수 있다. 이는, 파워 게이팅 회로(220)가 푸터(footer)일 때를 가정한 예시적 실시예이다. 도 2a 및 도 2b에는 도시되어 있지 않으나, 파워 게이팅 회로(220)는 헤더(header)로 구현될 수 있으며, 파워 게이팅 트랜지스터는 PMOS로 구현될 수 있다. 예를 들어, 파워 게이팅 회로가 헤더로 구현된 경우, 집적 회로(200)는 전원 전압이 인가되는 전원 노드 및 제1 가상 전원 노드 사이에 연결된 제1 파워 게이팅 트랜지스터, 전원 노드 및 제2 가상 전원 노드 사이에 연결된 제2 파워 게이팅 트랜지스터, 전원 노드 및 제3 가상 전원 노드 사이에 연결된 제3 파워 게이팅 트랜지스터, 제1 가상 전원 노드 및 제1 노드 사이에 연결된 제1 로직 트랜지스터, 제2 가상 전원 노드 및 제2 노드 사이에 연결된 제2 로직 트랜지스터, 제3 가상 전원 노드 및 제3 노드 사이에 연결된 제3 로직 트랜지스터, 제1 노드 및 접지 전압이 인가되는 접지 노드 사이에 연결된 제4 로직 트랜지스터, 제2 노드 및 접지 노드 사이에 연결된 제5 로직 트랜지스터 및 제3 노드 및 접지 노드 사이에 연결된 제6 로직 트랜지스터를 포함할 수 있다. 이 때, 제1 파워 게이팅 트랜지스터 내지 제3 파워 게이팅 트랜지스터 및 제1 로직 트랜지스터 내지 제3 로직 트랜지스터는 PMOS로 구현될 수 있으며, 제4 로직 트랜지스터 내지 제6 로직 트랜지스터는 NMOS로 구현될 수 있고, 다만, 이에 제한되는 것은 아니다. 또한, 복수의 로직 트랜지스터들은, 제1 방향으로 연장된 로직 게이트 라인으로 형성되고, 복수의 파워 게이팅 트랜지스터 중 적어도 하나는, 제1 방향과 수직인 제2 방향으로 연장된 제1 파워 게이트 라인으로 형성될 수 있다.
제1 파워 게이팅 트랜지스터(221), 제2 파워 게이팅 트랜지스터(222), 및 제3 파워 게이팅 트랜지스터(223)는 제1 파워 게이트 라인(230)를 공유할 수 있다. 또한, 복수의 파워 게이팅 트랜지스터들(221 내지 223)의 동작을 위해 게이트 전압이 인가되는 경우, 제1 파워 게이트 라인(230)의 일부에 게이트 전압이 인가될 수 있다. 예를 들어, 제1 파워 게이트 라인(230)의 전체에 게이트 전압이 모두 인가 되는 것이 아닌, 제1 파워 게이트 라인(230)의 일부 중 제1 파워 게이팅 트랜지스터(221)와 대응되는 부분에 게이트 전압이 인가될 수 있다. 제1 파워 게이트 라인의 일부에 전압이 인가된 경우, 시간이 지남에 따라 제1 파워 게이트 라인 중 전압이 인가되는 부분이 넓어질 수 있다. 따라서, 제1 파워 게이트 라인(230)의 일부 중 제2 파워 게이팅 트랜지스터(222)와 대응되는 부분에 게이트 전압이 인가될 수 있으며, 제2 파워 게이팅 트랜지스터(222)가 턴-온될 수 있다. 다시 말해, 제1 파워 게이트 라인(230) 중 일부에 게이트 전압이 인가됨으로써, 복수의 파워 게이팅 트랜지스터들(221 내지 223)이 순차적으로 턴-온될 수 있다. 이러한 경우, 회로의 전류가 피크(pick) 전류까지 순차적으로 도달할 수 있으며, 게이트 라인 전체에 게이트 전압이 인가되는 경우보다, 안정적으로 회로가 동작될 수 있다.
도 3a 및 도 3b는 본 개시의 예시적 실시예에 따른 집적 회로를 설명하기 위한 도면이다.
도 3a 및 도 3b를 참조하면, 본 개시의 예시적 실시예에 따른 집적 회로(300)는 파워 게이팅 회로(320)을 포함할 수 있다. 또한, 파워 게이팅 회로(320)는 제1 내지 제3 파워 게이팅 트랜지스터(321 내지 323) 및 적어도 하나의 분리 트랜지스터(331, 332)를 포함할 수 있다.
분리 트랜지스터는 파워 게이팅 트랜지스터들 및 제1 파워 게이트 라인(330)과 연결될 수 있다. 예를 들어, 분리 트랜지스터(331)는 제1 가상 접지 노드 및 제2 가상 접지 노드 사이에 연결되고, 제1 파워 게이트 라인(330)에 연결될 수 있다. 또한, 분리 트랜지스터(332)는 제2 가상 접지 노드 및 제3 가상 접지 노드 사이에 연결되고, 제1 파워 게이트 라인(330)에 연결될 수 있다. 또한, 분리 트랜지스터(331)는 파워 게이트 라인(330)과 연결되고, 제1 파워 게이팅 트랜지스터(321) 및 제2 파워 게이팅 트랜지스터(322) 사이에 연결될 수 있다. 또한, 분리 트랜지스터(332)는 파워 게이트 라인(330)과 연결되고, 제2 파워 게이팅 트랜지스터(322) 및 제3 파워 게이팅 트랜지스터(323) 사이에 연결될 수 있다.
분리 트랜지스터 (331, 332)는 파워 게이팅 트랜지스터들이 순차적으로 턴-온되도록 할 수 있다. 구체적으로, 분리 트랜지스터(331, 332)는 턴-온됨으로써, 분리 트랜지스터(331, 332)와 연결된 파워 게이팅 트랜지스터들이 동일 노드에서 동작하도록 할 수 있다. 또한, 트랜지스터(331, 332)는 턴-오프됨으로써, 파워 게이팅 트랜지스터들의 소스들 또는 드레인들이 분리되도록 할 수 있다. 파워 게이트 라인 중 분리 트랜지스터의 게이트에 대응되는 부분에 게이트 전압이 인가되는 경우, 분리 트랜지스터는 턴-온됨으로써 파워 게이팅 트랜지스터들이 순차적으로 턴-온되도록 할 수 있다.
이에 따라, 큰 전압이 게이트 라인으로 한번에 인가되는 것을 방지할 수 있으며, 집적 회로는 안정적으로 동작할 수 있다.
도 4a 및 도 4b는 본 개시의 예시적 실시예에 따른 집적 회로를 설명하기 위한 도면이다.
도 4a 및 도 4b를 참조하면, 본 개시의 예시적 실시예에 따른 집적 회로(300a, 300b)는, 파워 게이트 시그널 라인(410, 420)을 포함할 수 있다. 파워 게이트 시그널 라인(410, 420)은 파워 게이트 라인(330)에 신호를 전달하도록 구성된 패턴일 수 있다. 또한, 파워 게이트 시그널 라인(410, 420)은 파워 게이트 라인(330)에 게이트 전압을 인가하도록 구성될 수 있다. 또한, 파워 게이트 시그널 라인(410, 420)은 로직 회로와 연결될 수 있으며, 로직 회로의 동작 상태에 기초하여 파워 게이팅 회로로 파워 게이팅 인에이블(enable) 신호를 전달하도록 구성될 수 있다.
구체적으로, 파워 게이트 시그널 라인(410, 420)은 파워 게이트 라인(330)으로 파워 게이팅 인에이블 신호를 전달할 수 있다. 또한, 파워 게이트 라인(330)에는 파워 게이팅 인에이블 신호에 기초하여 게이트 전압이 인가될 수 있다. 예를 들어, 파워 게이팅 트랜지스터(321)가 NMOS 트랜지스터라고 가정할 때, 로직 회로가 활성화 상태인 경우, 파워 게이트 시그널 라인(410, 420)에 의해 파워 게이팅 회로로 로직 하이(logic high)의 파워 게이팅 인에이블 신호가 전달될 수 있다. 파워 게이트 시그널 라인(410,420)에 의해 파워 게이트 라인(330)으로 로직 하이의 파워 게이팅 인에이블 신호가 전달된 경우, 파워 게이트 라인(330)에 게이트 전압이 인가됨으로써 파워 게이팅 트랜지스터(321)가 턴-온(turn-on)될 수 있다. 파워 게이팅 트랜지스터(321)가 턴-온된 경우, 제1 가상 접지 노드(V.GND1)는 접지 노드(GND)와 연결될 수 있다.
또한, 파워 게이팅 트랜지스터(321)가 NMOS 트랜지스터라고 가정할 때, 로직 회로가 비활성화 상태인 경우, 파워 게이트 시그널 라인(410, 420)에 의해 파워 게이팅 회로로 로직 로우(logic low)의 파워 게이팅 인에이블 신호가 전달될 수 있다. 파워 게이트 시그널 라인(410,420)에 의해 파워 게이트 라인(330)으로 로직 로우의 파워 게이팅 인에이블 신호가 전달된 경우, 파워 게이팅 트랜지스터(321)가 턴-오프(turn-off)될 수 있다.
또한, 도면에 도시되어 있지 않으나, 파워 게이팅 트랜지스터가 PMOS 트랜지스터라고 가정할 때, 로직 회로가 활성화 상태인 경우, 파워 게이트 시그널 라인에 의해 파워 게이팅 회로로 로직 로우의 파워 게이팅 인에이블 신호가 전달될 수 있다. 파워 게이트 시그널 라인에 의해 파워 게이트 라인으로 로직 로우의 파워 게이팅 인에이블 신호가 전달된 경우, 파워 게이팅 트랜지스터가 턴-온될 수 있다. 파워 게이팅 트랜지스터가 턴-온된 경우, 가상 전원 노드는 전원 노드와 연결될 수 있다. 이에 따라, 로직 회로에 전원 전압이 인가될 수 있다.
또한, 파워 게이팅 트랜지스터가 PMOS 트랜지스터라고 가정할 때, 로직 회로가 비활성화 상태인 경우, 파워 게이트 시그널 라인에 의해 파워 게이팅 회로로 로직 하이의 파워 게이팅 인에이블 신호가 전달될 수 있다. 파워 게이트 시그널 라인에 의해 파워 게이트 라인으로 로직 하이의 파워 게이팅 인에이블 신호가 전달된 경우, 파워 게이팅 트랜지스터가 턴-오프될 수 있다.
도 4a를 참조하면, 집적 회로(300a)는 파워 게이트 시그널 라인(410)을 포함할 수 있으며, 파워 게이트 시그널 라인(410)은 파워 게이트 라인(330)과 얼라인(align)될 수 있다. 구체적으로 파워 게이트 시그널 라인(410)은 파워 게이트 라인(330)과, 메탈 레이어들이 적층되는 방향으로 얼라인될 수 있으며, 비아(via)로 연결될 수 있다. 다시 말해, 파워 게이트 시그널 라인(410)은 파워 게이트 라인(330)과, 제1 방향(예를 들어, X축 방향) 및 제2 방향(예를 들어, Y축 방향)과 수직인 제3 방향(예를 들어, Z축 방향)으로 얼라인될 수 있다. 이 경우, 예를 들어, 복수의 파워 게이팅 트랜지스터들(321, 322, 323)들에 전체적으로 게이트 전압이 인가됨으로써, 복수의 파워 게이팅 트랜지스터들(321, 322, 323)들이 턴-온될 수 있다.
도 4b를 참조하면, 집적 회로(300b)는 파워 게이트 시그널 라인(420)을 포함할 수 있으며, 파워 게이트 시그널 라인(420)은 파워 게이트 라인(330)의 일부분과 얼라인(align)될 수 있다. 구체적으로 파워 게이트 시그널 라인(420)은 파워 게이트 라인(330)의 일부분과, 메탈 레이어들이 적층되는 방향으로 얼라인될 수 있으며, 비아(via)로 연결될 수 있다. 다시 말해, 파워 게이트 시그널 라인(420)은 파워 게이트 라인(330)의 일부분과, 제1 방향(예를 들어, X축 방향) 및 제2 방향(예를 들어, Y축 방향)과 수직인 제3 방향(예를 들어, Z축 방향)으로 얼라인될 수 있다. 이 경우, 예를 들어, 파워 게이팅 트랜지스터(321)에서부터 파워게이팅 트랜지스터(323)로 순차적으로 게이트 전압이 인가됨으로써, 복수의 파워 게이팅 트랜지스터들(321, 322, 323)들이 순차적으로 턴-온될 수 있다.
도 5a 및 도 5b는 본 개시의 예시적 실시예에 따른 집적 회로를 설명하기 위한 도면이다.
도 5a 및 도 5b를 참조하면, 본 개시의 예시적 실시예에 따른 집적 회로(500)는 파워 게이팅 회로(520)를 포함할 수 있다. 또한, 파워 게이팅 회로(520)는 제1 내지 제3 파워 게이팅 트랜지스터(521 내지 523) 및 분리 트랜지스터(531)를 포함할 수 있다.
분리 트랜지스터(531)는 파워 게이팅 트랜지스터들 중 일부와 연결될 수 있다. 구체적으로, 분리 트랜지스터(531)는 파워 게이트 라인(530)과 연결되고, 제1 파워 게이팅 트랜지스터(521) 및 제2 파워 게이팅 트랜지스터(522)사이에 연결될 수 있다. 또한, 파워 게이팅 트랜지스터(522) 및 파워 게이팅 트랜지스터(523)의 소스 및 드레인은 서로 연결될 수 있다.
집적 회로(500)는 분리 트랜지스터(531)를 포함함으로써, 파워 게이트 라인에 순차적으로 전압을 인가할 수 있다. 이에 따라, 큰 전압이 게이트 라인으로 한번에 인가되는 것을 방지할 수 있으며, 집적 회로는 안정적으로 동작할 수 있다.
도 6a 및 도 6b는 본 개시의 예시적 실시예에 따른 집적 회로를 설명하기 위한 도면이다.
도 6a 및 도 6b를 참조하면, 본 개시의 예시적 실시예에 따른 집적 회로(600)는 파워 게이팅 회로(620)를 포함할 수 있다. 또한, 파워 게이팅 회로(620)는 제1 방향(Y축 방향)으로 연장된 제2 파워 게이트 라인(640)으로 형성된 제1 파워 게이팅 트랜지스터(641)을 포함할 수 있다.
다시 말해, 파워 게이팅 회로(620)는 제2 방향(X축 방향)으로 연장되는 파워 게이트 라인뿐만 아니라, 필요에 따라 제1 방향으로 연장되는 제2 파워 게이트 라인(641)을 포함할 수 있다.
또한, 도 6a 및 도 6b에는 파워 게이팅 회로(630)에 분리 트랜지스터(631)가 포함된 것으로 도시되어 있으나, 필요에 따라 파워 게이팅 회로들의 소스들 또는 드레인들 사이에 절연체가 형성될 수도 있으며, 파워 게이팅 회로들의 소스 및 드레인들이 서로 연결되도록 구성될 수도 있다.
도 7은 본 개시의 예시적 실시예에 따른 집적 회로의 동작 방법을 설명하기 위한 순서도이다.
본 개시의 예시적 실시예에 따른 집적 회로의 동작 방법은, S710 단계에서, 로직 회로의 동작 여부에 기초하여, 논리 레벨이 상이한 파워 게이트 라인의 제어 신호를 생성할 수 있다. 예를 들어, 로직 회로가 동작 상태인 경우, 하이 레벨을 갖는 파워 게이트 라인의 제어 신호를 생성할 수 있다. 또한, 로직 회로가 대기 상태인 경우, 로우 레벨을 갖는 파워 게이트 라인의 제어 신호를 생성할 수 있다. 다만, 제어 신호의 레벨은 상술한 바에 제한되지 않는다.
또한, 본 개시의 예시적 실시예에 따른 집적 회로의 동작 방법은, S720 단계에서, 로직 회로의 동작 상태에 대응하는 제어 신호의 논리 레벨인지 여부 판단할 수 있다.
또한, 본 개시의 예시적 실시예에 따른 집적 회로의 동작 방법은, S730 단계에서, 제어 신호의 논리 레벨이 로직 회로의 동작 상태에 대응하는 논리 레벨인 경우, 파워 게이팅 회로가 턴-온됨으로써, 로직 회로에 전압이 인가되도록 할 수 있다. 이 때, 전압은 전원 전압 또는 접지 전압일 수 있다.
또한, 본 개시의 예시적 실시예에 따른 집적 회로의 동작 방법은, S740 단계에서, 제어 신호의 논리 레벨이 로직 회로의 동작 상태에 대응하는 논리 레벨이 아닌 경우, 파워 게이팅 회로가 턴-오프됨으로써, 로직 회로로의 전압이 차단되도록 할 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 집적 회로를 제조하는 방법을 나타내는 순서도이다.
표준 셀 라이브러리(D50)는 복수의 표준 셀들에 관한 정보, 예컨대 기능 정보, 특성 정보, 레이아웃 정보 등을 포함할 수 있고, 제1 그룹 정보(D51) 및 제2 그룹 정보(D52)를 포함할 수 있다. 제1 그룹 정보(D51)는 노멀 셀에 배치되는 표준 셀들에 관한 정보를 포함할 수 있고, 제2 그룹 정보(D52)는 파워 게이팅 셀에 배치되는 셀들에 관한 정보를 포함할 수 있다.
도 8을 참조하면, 단계 S100에서, RTL 데이터(D10)로부터 네트리스트 데이터(D20)를 생성하는 논리 합성 동작이 수행될 수 있다. 예를 들면, 반도체 설계툴(예컨대, 논리 합성 툴)은 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 작성된 RTL 데이터(D10)로부터 표준 셀 라이브러리(D50)를 참조하여 논리 합성을 수행함으로써, 비트스트림(bitstream) 또는 네트리스트를 포함하는 네트리스트 데이터(D20)를 생성할 수 있다.
단계 S200에서, 네트리스트 데이터(D20)로부터 레이아웃 데이터(D30)를 생성하는 배치 및 라우팅(Place & Routing; P&R) 동작이 수행될 수 있다. 도 8에 도시된 바와 같이, 배치 및 라우팅 단계(S200)는 복수의 단계들(S210, S220, S230)을 포함할 수 있다.
단계 S210에서, 표준 셀들을 배치하는 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예컨대, P&R 툴)은 네트리스트 데이터(D20)로부터 표준 셀 라이브러리(D50)를 참조하여 복수의 표준 셀들을 배치할 수 있다. 반도체 설계 툴은 미리 정해진 길이로 교차하는 그리드 상에서 표준 셀들을 배치할 수 있다. 우선 파워 게이팅 셀들을 일정한 간격으로 분산 배치할 수 있고, 이후 노멀 셀에 포함되는 표준 셀들을 배치할 수 있다.
단계 S220에서, 상호연결들을 생성하는 동작이 수행될 수 있다. 상호연결은 표준 셀의 출력 핀 및 입력 핀을 전기적으로 연결할 수 있고, 예컨대 적어도 하나의 비아 및 적어도 하나의 도전 패턴을 포함할 수 있다. 상호연결들을 생성함으로써 표준 셀들은 파워 게이팅 셀에 라우팅될 수 있다.
단계 S230에서, 레이아웃 데이터(D30)를 생성하는 동작이 수행될 수 있다. 레이아웃 데이터(D30)는, 예컨대 GDSII와 같은 포맷을 가질 수 있고, 표준 셀들 및 상호연결들의 기하학적 정보를 포함할 수 있다.
단계 S300에서, 마스크를 제작(manufacturing)하는 동작이 수행될 수 있다. 예를 들면, 레이아웃 데이터(D30)에 따라 복수의 층들에 형성된 패턴들이 정의될 수 있고, 복수의 층들 각각의 패턴들을 형성하기 위한 적어도 하나의 마스크(또는, 포토마스크)가 제작될 수 있다.
단계 S400에서, 집적 회로를 제조(fabricating)하는 동작이 수행될 수 있다. 예를 들면, 단계 S300에서 제작된 적어도 하나의 마스크를 사용하여 복수의 층들이 패터닝됨으로써 집적 회로가 제조될 수 있다. 도 8에 도시된 바와 같이, 단계 S400은 단계들(S410, S420)을 포함할 수 있으나, 이에 제한되지 않는다.
단계 S410에서, FEOL(front-end-of-line) 공정이 수행될 수 있다. FEOL은 집적 회로 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 기판에 형성하는 과정을 지칭할 수 있다. 예를 들면, FEOL은 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트렌치(trench)를 형성하는 단계, 웰(well)을 형성하는 단계, 게이트 라인(gate) 라인을 형성하는 단계, 소스 및 드레인을 형성하는 단계 등을 포함할 수 있다.
단계 S420에서, BEOL(back-end-of-line) 공정이 수행될 수 있다. BEOL은 집적 회로 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 상호연결하는 과정을 지칭할 수 있다. 예를 들면, BEOL은 게이트 라인, 소스 및 드레인 영역을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 금속층을 부가하는 단계, 비아를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있으나, 이에 제한되지 않는다. 그 다음에, 집적 회로는 반도체 패키지에 패키징될 수 있고, 다양한 어플리케이션의 부품으로서 사용될 수 있다.
도 9은 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)(900)을 나타내는 블록도이다.
SoC(900)는 반도체 장치로서, 본 개시의 예시적 실시예에 따른 집적 회로를 포함할 수 있다. SoC(900)는 다양한 기능을 수행하는 IP(intellectual property)와 같은 복잡한 기능 블록들을 하나의 칩에 구현한 것으로서, 본 개시의 예시적 실시예에 따른 표준 셀 및 파워 레일은 SoC(900)의 각 기능 블록들에 포함될 수 있고, 이에 따라 집적도가 향상되고 라우팅 자유도가 향상되는 SoC(900)가 달성될 수 있다.
도 9을 참조하면, SoC(900)는 모뎀(912), 디스플레이 컨트롤러(913), 메모리(914), 외부 메모리 컨트롤러(915), CPU(central processing unit)(916), 트랜잭션 유닛(917), PMIC(918) 및 GPU(graphic processing unit)(919)을 포함할 수 있고, SoC(900)의 각 기능 블록들은 시스템 버스(911)를 통해서 서로 통신할 수 있다.
SoC(900)의 동작을 전반적으로 제어할 수 있는 CPU(916)는 다른 기능 블록들(912~919)의 동작을 제어할 수 있다. 모뎀(912)은 SoC(900) 외부로부터 수신되는 신호를 복조(demodulation)하거나, SoC(900) 내부에서 생성된 신호를 변조(modulation)하여 외부로 송신할 수 있다. 외부 메모리 컨트롤러(915)는 SoC(900)에 연결된 외부 메모리 장치로부터 데이터를 송수신하는 동작을 제어할 수 있다. 예를 들면, 외부 메모리 장치에 저장된 프로그램 및/또는 데이터는 외부 메모리 컨트롤러(915)의 제어 하에서 CPU(916) 또는 GPU(919)에 제공될 수 있다. GPU(919)는 그래픽 처리와 관련된 프로그램 명령(instruction)들을 실행할 수 있다. GPU(919)는 외부 메모리 컨트롤러(915)를 통해서 그래픽 데이터를 수신할 수도 있고, GPU(919)에 의해서 처리된 그래픽 데이터를 외부 메모리 컨트롤러(915)를 통해서 SoC(900) 외부로 전송할 수도 있다. 트랜잭션 유닛(917)은 각 기능 블록들의 데이터 트랜잭션을 모니터링할 수 있고, PMIC(918)는 트랜잭션 유닛(917)의 제어에 따라 각 기능 블록으로 공급되는 전력을 제어할 수 있다. 디스플레이 컨트롤러(913)는 SoC(900) 외부의 디스플레이(또는 디스플레이 장치)를 제어함으로써 SoC(900) 내부에서 생성된 데이터를 디스플레이에 전송할 수 있다.
메모리(914)는, 비휘발성 메모리로서 EEPROM (non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 포함할 수도 있고, 휘발성 메모리로서 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR (Low Power DDR) SDRAM, GDDR (Graphic DDR) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등을 포함할 수도 있다.
도 10는 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템(1000)을 나타내는 블록도이다.
본 개시의 예시적 실시예에 따라 집적 회로를 제조하는 방법(예를 들어, 도 2a의 집적 회로를 제조하기 위한 방법)에 포함되는 단계들 중 적어도 일부는 컴퓨팅 시스템(1000)에서 수행될 수 있다.
컴퓨팅 시스템(1000)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템일 수도 있고, 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다. 도 10에 도시된 바와 같이, 컴퓨팅 시스템(1000)은 프로세서(1011), 입출력 장치들(1012), 네트워크 인터페이스(1013), RAM(random access memory)(1014), ROM(read only memory)(1015) 및 저장 장치(1016)를 포함할 수 있다. 프로세서(1011), 입출력 장치들(1012), 네트워크 인터페이스(1013), RAM(1014), ROM(1015) 및 저장 장치(1016)는 버스(1017)에 연결될 수 있고, 버스(1017)를 통해서 서로 통신할 수 있다.
프로세서(1011)는 프로세싱 유닛으로 지칭될 수 있고, 예컨대 마이크로프로세서(micro-processor), AP(application processor), DSP(digital signal processor), GPU(graphic processing unit)과 같이 임의의 명령어 세트(예컨대, IA-32(Intel Architecture-32), 64 비트 확장 IA-32, x86-64, PowerPC, Sparc, MIPS, ARM, IA-64 등)를 실행할 수 있는 적어도 하나의 코어를 포함할 수 있다. 예를 들면, 프로세서(1011)는 버스(1017)를 통해서 메모리, 즉 RAM(1014) 또는 ROM(1015)에 액세스할 수 있고, RAM(1014) 또는 ROM(1015)에 저장된 명령어들을 실행할 수 있다.
RAM(1014)은 본 개시의 예시적 실시예에 따른 집적 회로를 제조하기 위한 프로그램(1020) 또는 그것의 적어도 일부를 저장할 수 있고, 프로그램(1020)은 프로세서(1011)로 하여금 집적 회로를 제조하는 방법에 포함되는 단계들 중 적어도 일부를 수행하도록 할 수 있다. 즉, 프로그램(1020)은 프로세서(1011)에 의해서 실행 가능한 복수의 명령어들을 포함할 수 있고, 프로그램(1020)에 포함된 복수의 명령어들은 프로세서(1011)로 하여금, 예컨대 도 8의 단계 S100의 논리 합성 동작 및/또는 단계 S200의 P&R(place and routing) 동작을 수행하도록 할 수 있다.
저장 장치(1016)는 컴퓨팅 시스템(1000)에 공급되는 전력이 차단되더라도 저장된 데이터를 소실하지 아니할 수 있다. 예를 들면, 저장 장치(1016)는 비휘발성 메모리 장치를 포함할 수도 있고, 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 또한, 저장 장치(1016)는 컴퓨팅 시스템(1000)으로부터 탈착 가능할 수도 있다. 저장 장치(1016)는 본 개시의 예시적 실시예에 따른 프로그램(1020)을 저장할 수도 있으며, 프로그램(1020)이 프로세서(1011)에 의해서 실행되기 이전에 저장 장치(1016)로부터 프로그램(1020) 또는 그것의 적어도 일부가 RAM(334)으로 로딩될 수 있다. 다르게는, 저장 장치(1016)는 프로그램 언어로 작성된 파일을 저장할 수 있고, 파일로부터 컴파일러 등에 의해서 생성된 프로그램 또는 그것의 적어도 일부가 RAM(1014)으로 로딩될 수 있다. 또한, 도 10에 도시된 바와 같이, 저장 장치(1016)는 데이터베이스(1030)를 저장할 수 있고, 데이터베이스(1030)는 집적 회로를 설계하는데 필요한 정보를 포함할 수 있다.
저장 장치(1016)는 프로세서(1011)에 의해서 처리될 데이터 또는 프로세서(1011)에 의해서 처리된 데이터를 저장할 수도 있다. 즉, 프로세서(1011)는 프로그램에 따라, 저장 장치(1016)에 저장된 데이터를 처리함으로써 데이터를 생성할 수 있고, 생성된 데이터를 저장 장치(1016)에 저장할 수도 있다. 예를 들면, 저장 장치(1016)는 RTL 데이터(D10), 네트리스트 데이터(D20) 및/또는 레이아웃 데이터(D30)를 저장할 수도 있다.
입출력 장치들(1012)은 키보드, 포인팅 장치 등과 같은 입력 장치를 포함할 수 있고, 디스플레이 장치, 프린터 등과 같은 출력 장치를 포함할 수 있다. 예를 들면, 사용자는 입출력 장치들(1012)을 통해서, 프로세서(1011)에 의해 프로그램의 실행을 트리거할 수도 있고, 도 8의 RTL 데이터(D10) 및/또는 네트리스트 데이터(D20)를 입력할 수도 있으며, 도 8의 레이아웃 데이터(D30)를 확인할 수도 있다.
네트워크 인터페이스(1013)는 컴퓨팅 시스템(1000) 외부의 네트워크에 대한 액세스를 제공할 수 있다. 예를 들면, 네트워크는 다수의 컴퓨팅 시스템들 및 통신 링크들을 포함할 수 있고, 통신 링크들은 유선 링크들, 광학 링크들, 무선 링크들 또는 임의의 다른 형태의 링크들을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
Claims (10)
- 제1 방향으로 연장된 복수의 로직 게이트 라인들로 형성된 복수의 로직 트랜지스터들을 포함하는 로직 회로; 및
상기 제1 방향과 수직인 제2 방향으로 연장된 제1 파워 게이트 라인으로 형성된 복수의 파워 게이팅 트랜지스터들을 포함하고, 상기 로직 회로와 연결된 파워 게이팅 회로;를 포함하고,
상기 복수의 파워 게이팅 트랜지스터들에 포함된 복수의 소스들은 서로 연결되고,
상기 복수의 파워 게이팅 트랜지스터들에 포함된 복수의 드레인들은 서로 연결된 것을 특징으로 하는 집적 회로. - 제1항에 있어서,
상기 제1 파워 게이트 라인에 게이트 전압을 인가하도록 구성된 파워 게이트 시그널 라인을 더 포함하고,
상기 파워 게이트 시그널 라인은,
상기 파워 게이트 라인의 일부분과, 제1 방향 및 제2 방향과 수직인 제3 방향으로 얼라인(align)된 것을 특징으로 하는 집적 회로. - 제1항에 있어서,
상기 복수의 파워 게이팅 트랜지스터들에 포함된 상기 복수의 소스들 및 상기 복수의 드레인들에는,
전원 전압 및 접지 전압 중 어느 하나의 전압이 인가되는 것을 특징으로 하는 집적 회로. - 제1항에 있어서,
상기 제1 파워 게이트 라인의 게이트 길이(gate length)는 상기 로직 게이트 라인의 게이트 길이와 상이한 것을 특징으로 하는 집적 회로. - 제1항에 있어서,
상기 파워 게이팅 회로는,
상기 복수의 파워 게이팅 트랜지스터 중 하나인 제1 파워 게이팅 트랜지스터;
상기 복수의 파워 게이팅 트랜지스터 중 하나인 제2 파워 게이팅 트랜지스터; 및
상기 제1 파워 게이트 라인과 연결되고, 상기 제1 파워 게이팅 트랜지스터 및 상기 제2 파워 게이팅 트랜지스터 사이에 연결된 분리 트랜지스터를 더 포함하는 것을 특징으로 하는 집적 회로. - 제1항에 있어서,
상기 파워 게이팅 회로는,
상기 제1 방향으로 연장된 제2 파워 게이트 라인으로 형성된 제3 파워 게이팅 트랜지스터를 더 포함하는 것을 특징으로 하는 집적 회로. - 제1항에 있어서,
상기 제1 파워 게이트 라인 중 일부에 게이트 전압이 인가됨으로써, 상기 복수의 파워 게이팅 트랜지스터들이 순차적으로 턴-온(turn-on)되는 것을 특징으로 하는 집적 회로. - 전원 전압이 인가되는 전원 노드 및 제1 노드에 사이에 연결된 제1 로직 트랜지스터;
상기 전원 노드 및 제2 노드 사이에 연결된 제2 로직 트랜지스터;
상기 전원 노드 및 제3 노드 사이에 연결된 제3 로직 트랜지스터;
상기 제1 노드 및 제1 가상 접지 노드 사이에 연결된 제4 로직 트랜지스터;
상기 제2 노드 및 제2 가상 접지 노드 사이에 연결된 제5 로직 트랜지스터;
상기 제3 노드 및 제3 가상 접지 노드 사이에 연결된 제6 로직 트랜지스터;
상기 제1 가상 접지 노드 및 접지 전압이 인가되는 접지 노드 사이에 연결된 제1 파워 게이팅 트랜지스터;
상기 제2 가상 접지 노드 및 상기 접지 노드 사이에 연결된 제2 파워 게이팅 트랜지스터; 및
상기 제3 가상 접지 노드 및 상기 접지 노드 사이에 연결된 제3 파워 게이팅 트랜지스터;를 포함하고,
상기 복수의 로직 트랜지스터들은,
제1 방향으로 연장된 로직 게이트 라인들로 형성되고,
상기 복수의 파워 게이팅 트랜지스터들 중 적어도 하나는,
상기 제1 방향과 수직인 제2 방향으로 연장된 제1 파워 게이트 라인으로 형성된 것을 특징으로 하는 집적 회로. - 제8항에 있어서,
상기 제1 파워 게이팅 트랜지스터, 상기 제2 파워 게이팅 트랜지스터, 및 상기 제3 파워 게이팅 트랜지스터는,
상기 제1 파워 게이트 라인을 공유하는 것을 특징으로 하는 집적 회로. - 제8항에 있어서,
상기 제1 가상 접지 노드 및 상기 제2 가상 접지 노드 사이에 연결되고, 상기 제1 파워 게이트 라인에 연결된 분리 트랜지스터를 더 포함하는 것을 특징으로 하는 집적 회로.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210117938A KR20230034781A (ko) | 2021-09-03 | 2021-09-03 | 파워 게이팅 회로를 포함하는 집적 회로 |
| US17/886,194 US20230073878A1 (en) | 2021-09-03 | 2022-08-11 | Integrated circuit including power gating circuit |
| CN202211049572.XA CN115763470A (zh) | 2021-09-03 | 2022-08-30 | 包括电源门控电路的集成电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210117938A KR20230034781A (ko) | 2021-09-03 | 2021-09-03 | 파워 게이팅 회로를 포함하는 집적 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230034781A true KR20230034781A (ko) | 2023-03-10 |
Family
ID=85349407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210117938A KR20230034781A (ko) | 2021-09-03 | 2021-09-03 | 파워 게이팅 회로를 포함하는 집적 회로 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20230073878A1 (ko) |
| KR (1) | KR20230034781A (ko) |
| CN (1) | CN115763470A (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11848269B2 (en) * | 2021-10-04 | 2023-12-19 | Advanced Micro Devices, Inc. | Techniques to create power connections from floating nets in standard cells |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004153444A (ja) * | 2002-10-29 | 2004-05-27 | Renesas Technology Corp | チョッパ型コンパレータ |
| JP4261507B2 (ja) * | 2005-03-31 | 2009-04-30 | 富士通マイクロエレクトロニクス株式会社 | クロックネットワークの消費電力低減回路 |
| US7911855B2 (en) * | 2006-02-24 | 2011-03-22 | Renesas Technology Corp. | Semiconductor device with voltage interconnections |
| US7723867B2 (en) * | 2007-05-31 | 2010-05-25 | Arm Limited | Power gating of circuits |
| JP2015032651A (ja) * | 2013-08-01 | 2015-02-16 | マイクロン テクノロジー， インク． | 半導体装置 |
| KR20160004936A (ko) * | 2014-07-04 | 2016-01-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 및 전자 기기 |
| KR102241647B1 (ko) * | 2014-12-24 | 2021-04-20 | 삼성전자주식회사 | 순간 전압 강하를 감소시키는 반도체 장치 |
| KR20190061292A (ko) * | 2017-11-27 | 2019-06-05 | 에스케이하이닉스 주식회사 | 파워 게이팅 제어 시스템 및 그 제어 방법 |
-
2021
- 2021-09-03 KR KR1020210117938A patent/KR20230034781A/ko active Search and Examination
-
2022
- 2022-08-11 US US17/886,194 patent/US20230073878A1/en active Pending
- 2022-08-30 CN CN202211049572.XA patent/CN115763470A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20230073878A1 (en) | 2023-03-09 |
| CN115763470A (zh) | 2023-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102465964B1 (ko) | 다중 높이 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법 | |
| TWI812663B (zh) | 具有交叉耦合結構的積體電路 | |
| KR102599048B1 (ko) | 표준 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법 | |
| US11101267B2 (en) | Integrated circuit including multiple-height cell and method of manufacturing the integrated circuit | |
| US10990740B2 (en) | Integrated circuits including standard cells and methods of manufacturing the integrated circuits | |
| US11755809B2 (en) | Integrated circuit including asymmetric power line and method of designing the same | |
| US10977407B2 (en) | Superpower gating cell and integrated circuit including the same | |
| CN108695314B (zh) | 集成电路及其制造方法以及集成电路的导电层 | |
| KR20230034781A (ko) | 파워 게이팅 회로를 포함하는 집적 회로 | |
| KR102475281B1 (ko) | 표준 셀 및 이를 포함하는 집적 회로 | |
| US20220262785A1 (en) | Integrated circuit including signal line and power line and method of designing the same | |
| US20220253283A1 (en) | Adder cell and integrated circuit including the same | |
| KR20230040755A (ko) | 다중 높이 표준 셀 및 이를 포함하는 집적 회로 | |
| EP4407682A1 (en) | Integrated circuit including standard cells and method of designing the same | |
| US20240349497A1 (en) | Integrated circuit including read only memory (rom) cell | |
| US20240250028A1 (en) | Integrated circuit including backside wiring and method of designing the same | |
| KR102360212B1 (ko) | 표준 셀을 포함하는 집적 회로 | |
| TW202433711A (zh) | 積體電路 | |
| TW202422400A (zh) | 積體電路及其設計方法 | |
| KR20240153875A (ko) | 롬(rom) 셀을 포함하는 집적 회로 | |
| CN118829213A (zh) | 包括只读存储单元的集成电路 | |
| CN118352353A (zh) | 集成电路 | |
| CN118471948A (zh) | 集成电路 | |
| CN118352338A (zh) | 包括背侧布线的集成电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination |