KR102360212B1 - 표준 셀을 포함하는 집적 회로 - Google Patents

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Abstract

본 개시의 예시적 실시예에 따른 복수의 표준 셀들을 포함하는 집적 회로로서, 복수의 표준 셀들 중 적어도 하나의 표준 셀은, 적어도 하나의 표준 셀에 전력을 공급하고, 제1 방향으로 연장되는 파워 레일, 적어도 하나의 표준 셀의 기능을 결정하는 적어도 하나의 트랜지스터들을 포함하는 셀 영역, 제1 방향으로 셀 영역 양측에 각각 인접한 제1 더미 영역 및 제2 더미 영역, 및 셀 영역, 제1 더미 영역 및 제2 더미 영역을 가로 질러 상기 제1 방향으로 연장되는 액티브 영역을 포함하고, 액티브 영역 중 제1 더미 영역 또는 제2 더미 영역에 포함된 영역은 파워 레일과 전기적으로 연결될 수 있다.

Description

표준 셀을 포함하는 집적 회로 {INTEGRATED CIRCUIT INCLUDING STANDARD CELL}
본 개시의 기술적 사상은 집적 회로에 관한 것으로서, 자세하게는 더미 영역을 포함하는 표준 셀이 포함된 집적 회로에 관한 것이다.
집적 회로는 표준 셀들을 기반으로 설계될 수 있다. 구체적으로, 집적 회로를 정의하는 데이터에 따라 표준 셀들을 배치하고, 배치된 표준 셀들을 라우팅함으로써 집적 회로의 레이아웃을 생성할 수 있다. 반도체 제조 공정이 미세화됨에 따라, 표준 셀 내의 패턴들의 사이즈가 감소할 수 있고, 표준 셀의 사이즈도 감소할 수 있다. 이에 따라, 표준 셀은 그 주변 구조(즉, 레이아웃)로부터 받는 영향이 커질 수 있고, 그러한 주변 레이아웃에 의한 영향은 로컬 레이아웃 효과(local layout effect; LLE) 또는 레이아웃 의존 효과(layout dependent effect; LDE)로 지칭될 수 있다.
본 개시의 기술적 사상은 더미 영역을 포함하는 표준 셀들을 포함하는 집적 회로를 설계하는 방법에 관한 것으로서, 로컬 레이아웃 효과를 고려하여, 더미 영역을 포함하는 표준 셀이 배치되는 집적 회로를 제공한다.
본 개시의 기술적 사상의 일측면에 따른, 복수의 표준 셀들을 포함하는 집적 회로로서, 복수의 표준 셀들 중 적어도 하나의 표준 셀은, 적어도 하나의 표준 셀에 전력을 공급하고, 제1 방향으로 연장되는 파워 레일, 적어도 하나의 표준 셀의 기능을 결정하는 적어도 하나의 트랜지스터들을 포함하는 셀 영역, 제1 방향으로 셀 영역 양측에 각각 인접한 제1 더미 영역 및 제2 더미 영역, 및 셀 영역, 제1 더미 영역 및 제2 더미 영역을 가로 질러 제1 방향으로 연장되는 액티브 영역을 포함하고, 액티브 영역 중 제1 더미 영역 또는 제2 더미 영역에 포함된 영역은 파워 레일과 전기적으로 연결될 수 있다.
본 개시의 기술적 사상의 일측면에 따른, 복수의 표준 셀들을 포함하는 집적 회로로서, 복수의 표준 셀들 중 적어도 하나의 표준 셀은, 적어도 하나의 표준 셀의 기능을 결정하는 적어도 하나의 트랜지스터를 포함하는 셀 영역, 제1 방향으로 셀 영역의 양측에 각각 인접한 제1 더미 영역 및 제2 더미 영역, 및 셀 영역, 제1 더미 영역 및 제2 더미 영역을 가로질러 제1 방향으로 연장되는 액티브 영역을 포함하고, 액티브 영역은 제1 방향과 수직인 제2 방향으로 이격되어 제1 방향으로 상호 평행하게 연장되는 제1 액티브 영역 및 제2 액티브 영역을 포함하고, 제1 더미 영역에 형성된 제1 액티브 영역 및 제2 액티브 영역 중 적어도 하나는 바이어싱되고, 제2 더미 영역에 형성된 제1 액티브 영역 및 제2 액티브 영역 중 적어도 하나는 바이어싱 될 수 있다.
본 개시의 기술적 사상의 일측면에 따른, 복수의 표준 셀들을 포함하는 집적 회로로서, 복수의 표준 셀들 중 적어도 하나의 표준 셀은, 적어도 하나의 표준 셀에 전력을 공급하기 위하여 기판 상에서 제1 방향으로 각각 연장되고, 제1 방향에 수직한 제2 방향으로 서로 이격되어 배치된 제1 파워 레일 및 제2 파워 레일, 적어도 하나의 표준 셀의 기능을 결정하는 적어도 하나의 트랜지스터들이 형성되는 셀 영역, 제1 방향으로 셀 영역의 양측에 인접한 더미 영역, 및 셀 영역, 더미 영역을 가로질러 제1 방향으로 연장되는 액티브 영역을 포함하고, 액티브 영역은 제1 방향과 수직인 제2 방향으로 이격되어 제1 방향으로 상호 평행하게 연장되는 제1 액티브 영역 및 제2 액티브 영역을 포함하고, 더미 영역에 형성된 제1 액티브 영역은 제1 파워 레일과 전기적으로 연결되고, 더미 영역에 형성된 제2 액티브 영역은 제2 파워 레일과 전기적으로 연결될 수 있다.
본 개시의 예시적 실시예에 따른 집적 회로에 포함된 표준 셀은 표준 셀의기능을 결정하는 트랜지스터가 형성되는 셀 영역의 주변에 배치되는 더미 영역을 포함한다. 따라서, 표준 셀의 경계에 형성되는 액티브 영역의 절단 영역에 의해서 발생하는 로컬 레이아웃 효과를 감소시키고, 집적 회로의 성능이 향상되어, 집적 회로가 최적으로 설계될 수 있다.
도 1a는 본 개시의 예시적 실시예에 따른 집적 회로에 포함된 표준 셀의 레이아웃을 나타낸다.
도 1b는 도 1a의 L-L' 에 따른 단면을 나타낸 도면이다.
도 2는 본 개시의 예시적 실시예에 따른 집적 회로에 포함된 표준 셀의 회로도이다.
도 3a는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 나타낸다.
도 3b는 도 3a의 M-M' 에 따른 단면을 나타낸 도면이다.
도 4는 본 개시의 예시적 실시예에 따른 집적 회로에 포함된 표준 셀의 회로도이다.
도 5a는 본 개시의 예시적 실시예에 따른 집적 회로에 포함된 표준 셀의 더미 영역에 대한 회로도이다.
도 5b는 더미 영역에 형성되는 트랜지스터에 입력되는 전압을 설명하기 위한 표이다.
도 6a는 본 개시의 예시적 실시예에 따른 집적 회로에 포함된 표준 셀의 레이아웃을 나타낸다.
도 6b는 도 6a의 M-M' 에 따른 단면을 나타낸 도면이다.
도 7은 본 개시의 예시적 실시예에 따른 집적 회로에 포함된 표준 셀의 회로도이다.
도 8은 본 개시의 예시적 실시예에 따른 집적 회로에 포함된 표준 셀의 회로도이다.
도 9a는 본 개시의 예시적 실시예에 따른 집적 회로에 포함된 표준 셀의 더미 영역에 대한 회로도이다.
도 9b는 더미 영역에 형성되는 트랜지스터에 입력되는 전압을 설명하기 위한 표이다.
도 10은 본 개시의 예시적 실시예에 따라 복수의 표준 셀들을 포함하는 집적 회로를 제조하는 방법을 나타내는 순서도이다.
도 11은 본 개시의 예시적 실시예에 따른 시스템-온-칩을 나타내는 블록도이다.
도 12는 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 1a는 본 개시의 예시적 실시예에 따른 집적 회로에 포함된 표준 셀의 레이아웃을 나타낸다. 도 1b는 도 1a의 L-L' 에 따른 단면을 나타낸 도면이다.
도 1a를 참조하면, 표준 셀(100)은 셀 영역(CA), 표준 셀(100)의 경계면에 형성되는 제1 바운더리 영역(DBA1) 및 제2 바운더리 영역(DBA2), 및 제1 방향(X)으로 셀 영역(CA) 양측에 각각 인접하게 배치되는 제1 더미 영역(DA1) 및 제2 더미 영역(DA2)을 포함할 수 있다. 또한, 표준 셀(100)은 제1 액티브 영역(112) 및 제2 액티브 영역(114)을 포함할 수 있다.
셀 영역(CA)은 표준 셀(100)의 기능을 결정하는 적어도 하나의 트랜지스터들을 포함할 수 있다. 예를 들어, 셀 영역(CA)에 NOR 논리 게이트 또는 NAND 논리 게이트가 형성되는 경우에, 셀 영역(CA)은 2개의 N형 트랜지스터 및 2개의 P형 트랜지스터를 포함할 수 있다. 셀 영역(CA)에 포함된 트랜지스터의 수, 트랜지스터의 종류, 및 트랜지스터들 간의 연결 관계에 따라 표준 셀(100)의 특성이 달라질 수 있다.
제1 바운더리 영역(DBA1) 및 제2 바운더리 영역(DBA2)은 표준 셀(100)의 경계면에 형성되어, 표준 셀(100)과 인접한 다른 표준 셀을 구분하는 기준이 될 수 있다. 제1 바운더리 영역(DBA1) 및 제2 바운더리 영역(DBA2)에는 더블 디퓨전 브레이크(double diffusion break)가 형성될 수 있으며, 제1 바운더리 영역(DBA1) 및 제2 바운더리 영역(DBA2)에 의해 제1 액티브 영역(112) 및 제2 액티브 영역(114)이 절단될 수 있다. 제1 바운더리 영역(DBA1) 및 제2 바운더리 영역(DBA2)에 대해서는 도 3a 및 도 3b에 대한 설명에서 후술하겠다.
제1 더미 영역(DA1)은 제1 바운더리 영역(DBA1)과 셀 영역(CA) 사이에 배치될 수 있고, 제2 더미 영역(DA2)은 제2 바운더리 영역(DBA)과 셀 영역(CA) 사이에 배치될 수 있다. 제1 더미 영역(DA1) 및 제2 더미 영역(DA2)이 배치됨에 따라, 제1 바운더리 영역(DBA1) 및 제2 바운더리 영역(DBA)으로부터 셀 영역(CA)까지의 거리가 길어질 수 있다. 따라서, 셀 영역(CA)에 발생하는 로컬 레이아웃 효과가 제1 바운더리 영역(DBA1) 및 제2 바운더리 영역(DBA)에 기인하여 달라질 수 있고, 표준 셀(100)의 성능이 개선될 수 있다. 또한, 표준 셀(100)에 제1 더미 영역(DA1) 및 제2 더미 영역(DA2)에 의해 확보된 공간에 기인하여, 셀 영역(CA)에 포함된 트랜지스터들간의 상호 연결들을 생성하는 단계가 용이하게 수행될 수 있다.
제1 액티브 영역(112) 및 제2 액티브 영역(114)은 제1 방향(X)으로 연장되고, 제1 방향(X)방향에 수직인 제2 방향(Y)을 따라 서로 평행하게 배치될 수 있다. 제1 액티브 영역(112) 및 제2 액티브 영역(114)은 서로 다른 도전형을 가질 수 있다. 예를 들어, 제1 액티브 영역(112)에는 P형 트랜지스터가 형성될 수 있고, 제2 액티브 영역(114)에는 N형 트랜지스터가 형성될 수 있다.
표준 셀(100)은 표준 셀(100)에 전력을 공급하고 제1 방향(X)으로 연장되는 제1 파워 레일(PR1) 및 제2 파워 레일(PR2)을 포함할 수 있다. 제1 파워 레일(PR1)은 전원 전압(VDD) 레일일 수 있고, 제2 파워 레일(PR2)은 전지 전압(VSS) 레일일 수 있다. 제1 파워 레일(PR1)은 제1 파워 레일(PR1)로부터 제2 방향(Y)으로 연장되는 제1 메탈 라인(102)과 전기적으로 연결될 수 있다.
표준 셀(100)은 복수의 게이트 라인들(gate lines)(G1-G6), 복수의 메탈 라인들(metal lines)(M1), 제1 콘택(C1) 및 제2 콘택(C2)을 포함할 수 있다. 복수의 메탈 라인들(M1)은 제1 액티브 영역(112) 및 제2 액티브 영역(114)과 서로 다른 레이어에 배치될 수 있고, 복수의 메탈 라인들(M1)은 또한, 복수의 게이트 라인들(G1-G6)과도 서로 다른 레이어에 배치될 수 있다.
제1 콘택(C1)은 제1 액티브 영역(112) 또는 제2 액티브 영역(114)과 복수의 메탈 라인들(M1)을 전기적으로 연결할 수 있고, 제2 콘택(C2)은 복수의 게이트 라인들(G1-G6)과 복수의 메탈 라인들(M1)을 전기적으로 연결할 수 있다. 제1 콘택(C1) 및 제2 콘택(C2) 각각은 비아(V0)를 통해서 복수의 메탈 라인들(M1)과 전기적으로 연결될 수 있다.
도 1a 및 도 1b를 참조하면, 표준 셀은 복수의 레이어들을 포함할수 있고, 제1 메탈 라인(102) 및 복수의 메탈 라인들(M1)이 형성되는 메탈 레이어를 포함할 수 있다. 제2 더미 영역(DA2)에 포함된 게이트 라인(G5)은 제1 메탈 라인(102)을 통해 제1 파워 레일(PR1)과 전기적으로 연결될 수 있다. 도 1b에서는 제1 파워 레일(PR1)이 제1 메탈 라인(102)과 동일한 레이어에 포함된 메탈 라인만 포함하는 것으로 도시되었으나, 이에 한정되는 것은 아니며, 제1 파워 레일(PR1)은 서로 다른 레이어들에 포함된 복수의 메탈 라인들을 포함할 수도 있다.
게이트 라인(G5)은 제1 액티브 영역(112)을 통하지 않고, 제1 메탈 라인(102), 제2 콘택(C2) 및 비아(V0)를 통해 제1 파워 레일(PR1)로부터 전력을 공급받을 수 있다.
제1 액티브 영역(112)은 복수의 핀들을 포함할 수 있다. 도 1b에서는 3개의 핀들을 포함하는 것으로 도시되었으나, 이에 한정되는 것은 아니다.
도 2는 본 개시의 예시적 실시예에 따른 집적 회로에 포함된 표준 셀의 회로도이다. 도 2는 도 1a에 도시된 표준 셀(100)에 대응되는 회로도를 나타낸다.
도 1a 및 도 2를 참조하면, 표준 셀(100)은 제1 입력 신호(A)가 입력되는 제1 입력 핀(I1), 제2 입력 신호(B)가 입력되는 제2 입력 핀(I2) 및 출력 신호(S)가 출력되는 출력 핀(O)을 포함할 수 있다. 셀 영역(CA)은 제1 입력 신호(A) 및 제2 입력 신호(B)가 게이트에 입력되는 복수의 트랜지스터들(MP1, MP2, MN1, MN2)을 포함할 수 있다. P형 트랜지스터들(MP1, MP2)은 서로 직렬로 연결될 수 있고, 셀 영역(CA)에 포함되는 복수의 트랜지스터들(MP1, MP2, MN1, MN2)은 NOR 논리 게이트를 구성할 수 있다. 복수의 트랜지스터들(MP1, MP2, MN1, MN2)은 출력 신호(S)를 출력할 수 있다.
제1 더미 영역(DA1) 및 제2 더미 영역(DA2)은 셀 영역(CA)에 인접하게 배치되고, 셀 영역(CA)에 포함된 복수의 트랜지스터들(MP1, MP2, MN1, MN2)에 인가되는 전압에 따라, 제1 더미 영역(DA1) 및 제2 더미 영역(DA2)에 인가되는 전압이 달라질 수 있다. 제1 더미 영역(DA1) 및 제2 더미 영역(DA2)에는 복수의 더미 트랜지스터들(DMP1, DMP2, DMN1, DMN2)이 형성될 수 있다.
일 실시예에서, 제1 더미 영역(DA1)에 포함된 게이트 라인(G2)은 전기적으로 플로팅될 수 있다. 제1 더미 영역(DA1)에 형성된 제1 액티브 영역(112)은 제1 파워 레일(PR1)에 전기적으로 연결되어, 제1 레벨의 전압(예를 들어, 전원 전압(VDD))이 인가될 수 있다. 제1 더미 영역(DA1)에 형성된 제2 액티브 영역(114)은 제2 파워 레일(PR2)에 전기적으로 연결되어, 제1 레벨보다 낮은 제2 레벨의 전압(예를 들어, 접지 전압(VSS))이 인가될 수 있다. 다만 이에 한정되는 것은 아니며, 제1 더미 영역(DA1)에 포함된 게이트 라인(G2)에는 제1 레벨(VDD) 또는 제2 레벨(VSS)의 전압이 인가될 수도 있다. 제1 더미 영역(DA1)에 인가되는 전압에 대한 설명은 이 후, 도 5a 및 도 5b의 설명에서 후술하겠다.
일 실시예에서, 제2 더미 영역(DA2)에 포함된 게이트 라인(G5)은 제1 파워 레일(PR1)에 전기적으로 연결되어, 제1 레벨(VDD)의 전압이 인가될 수 있다. 제2 더미 영역(DA2)에 형성된 제1 액티브 영역(112)은 전기적으로 플로팅될 수 있고, 제2 더미 영역(DA2)에 형성된 제2 액티브 영역(114)은 제2 파워 레일(PR2)에 전기적으로 연결되어, 제2 레벨(VSS)의 전압이 인가될 수 있다.
도 3a는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 나타낸다. 도 3b는 도 3a의 M-M' 에 따른 단면을 나타낸 도면이다. 도 3a 및 도 3b는 도 1a에 도시된 제1 및 제2 바운더리 영역(DBA1, DBA2)을 설명하기 위한 도면이다.
도 3a 및 도 3b를 참조하면, 도 1a의 제1 및 제2 바운더리 영역(DBA1, DBA2)은 더블 디퓨전 브레이크(DDB) 또는 싱글 디퓨전 브레이크(SDB)일 수 있다. 더블 디퓨전 브레이크(DDB) 또는 싱글 디퓨전 브레이크(SDB)에 형성된 게이트 라인(DG)은 더미 게이트 라인일 수 있다. 디퓨전 브레이크 및 더미 게이트 라인을 이용하여 표준 셀들 사이를 절연시킬 수 있다.
일 실시예에서, 표준 셀들 사이를 전기적으로 절연시키기 위하여, 표준 셀들 사이에 절단 레이어(cutting layer)가 배치될 수 있다. 즉, 복수의 표준 셀들을 포함하는 집적 회로의 레이아웃은 표준 셀들 사이에 절단 레이어를 포함할 수 있다. 여기서, 절단 레이어는 표준 셀들 사이의 액티브 영역(ACT)을 절단하기 위하여, 절연 물질을 포함할 수 있다. 이러한 절단 레이어를 포함하는 레이아웃에 따라 제조된 집적 회로에서, 인접하게 배치되는 표준 셀들에 포함된 액티브 영역(ACT)들이 서로 분리될 수 있고, 이에 따라, 인접하게 배치되는 표준 셀들이 전기적으로 절연될 수 있다. 절단 레이어는 더블 디퓨전 브레이크(DDB) 또는 싱글 디퓨전 브레이크(SDB)일 수 있다.
더블 디퓨전 브레이크(DDB)는 도 3a에 도시된 바와 같이, 인접하게 배치되는 두 개의 더미 라인(예를 들어, 더미 게이트(DG)) 사이에 절단 레이어가 배치되는 경우를 지칭할 수 있다. 일 실시예에서, 더블 디퓨전 브레이크(DDB)를 포함하는 레이아웃에 따라 제조된 집적 회로는 절연 물질을 포함하는 소자 분리막이 형성될 수 있고, 예를 들어, 상기 소자 분리막은 산화물을 포함할 수 있다.
싱글 디퓨전 브레이크(SDB)는 하나의 더미 라인(예를 들어, 더미 게이트(DG))에 정렬된 절단 레이어가 배치되는 경우를 지칭할 수 있다. 일 실시예에서, 싱글 디퓨전 브레이크(SDB)를 포함하는 레이아웃에 따라 제조된 집적 회로는, 절연 물질을 포함하는 소자 분리막이 형성될 수 있고, 예를 들어, 상기 소자 분리막은 질화물을 포함할 수 있다.
전술된 바와 같이, 더블 디퓨전 브레이크(DDB)에 의해 형성된 소자 분리막과 싱글 디퓨전 브레이크(SDB)에 의해 형성된 소자 분리막은 서로 포함하는 물질이 상이할 수 있고, 이에 따라, 표준 셀에 포함된 트랜지스터에 미치는 영향이 서로 다를 수 있다. 예를 들어, 더블 디퓨전 브레이크(DDB)는 표준 셀에 포함된 P형 트랜지스터의 성능을 저하시킬 수 있고, 한편, 싱글 디퓨전 브레이크(SDB)는 표준 셀에 포함된 N형 트랜지스터의 성능을 저하시킬 수 있다.
다시 도 1a를 참조하면, 표준 셀(100)과 같이 셀 영역(CA)에 포함된 복수의 P형 트랜지스터들이 직렬로 연결되고, 제1 바운더리 영역(DBA1) 및 제2 바운더리 영역(DBA2)이 더블 디퓨전 브레이크(DDB)인 경우에는, 셀 영역(CA)과 1 바운더리 영역(DBA1) 사이, 및 셀 영역(CA)과 제2 바운더리 영역(DBA2)에 제1 더미 영역(DA1) 및 제2 더미 영역(DA2)이 각각 배치될 수 있다. 이로 인해, 더블 디퓨전 브레이크(DDB)로 인한 표준 셀의 성능 열화가 방지될 수 있다.
다른 일 실시예에서, 셀 영역(CA)에 포함된 복수의 N형 트랜지스터들이 직렬로 연결되고, 제1 바운더리 영역(DBA1) 및 제2 바운더리 영역(DBA2)이 싱글 디퓨전 브레이크(SDB)인 경우에도 제1 더미 영역 및 제2 더미 영역이 배치되어, 싱글 디퓨전 브레이크(SDB)로 인한 표준 셀의 성능 열화가 방지될 수 있다.
도 4는 본 개시의 예시적 실시예에 따른 집적 회로에 포함된 표준 셀의 회로도이다. 도 4에서 도 2에서와 동일한 참조 부호는 동일 부재를 의미하며, 여기서는 설명의 간략화를 위하여, 도 2와 중복되는 구성의 상세한 설명은 생략한다.
도 4를 참조하면, 표준 셀(100a)은 셀 영역(CA_a), 제1 더미 영역(DA1) 및 제3 더미 영역(DA3)을 포함할 수 있다. 셀 영역(CA_a)은 제1 입력 신호(A) 및 제2 입력 신호(B)가 게이트에 입력되는 복수의 트랜지스터들(MP1, MP2, MN1, MN2)을 포함할 수 있다. N형 트랜지스터들(MN1, MN2)은 서로 직렬로 연결될 수 있고 셀 영역(CA_a)에 포함되는 복수의 트랜지스터들(MP1, MP2, MN1, MN2)은 NAND 논리 게이트를 구성할 수 있다. 복수의 트랜지스터들(MP1, MP2, MN1, MN2)은 제1 입력 신호(A) 및 제2 입력 신호(B)에 기초하여, 출력 신호(S)를 출력할 수 있다.
일 실시예에서, 제3 더미 영역(DA3)에는 복수의 더미 트랜지스터들(DMP2, DMN2)이 형성될 수 있다. 복수의 더미 트랜지스터들(DMP2, DMN2)의 게이트는 제2 파워 레일(PR2)에 전기적으로 연결되어, 제2 레벨(VSS)의 전압이 인가될 수 있다. 제3 더미 영역(DA3)은 제2 파워 레일(PR2)로부터 제2 파워 레일(PR2)이 연장되는 방향의 수직인 방향으로 연장되는 메탈 라인을 포함하고, 상기 메탈 라인을 통해, 복수의 더미 트랜지스터들(DMP2, DMN2)의 게이트가 제2 파워 레일(PR2)과 전기적으로 연결될 수 있다.
제3 더미 영역(DA3)에 형성된 제1 액티브 영역(예를 들어, 더미 트랜지스터(DMP2)가 형성되는 영역)은 제1 파워 레일(PR1)에 전기적으로 연결되어, 제1 레벨(VDD)의 전압이 인가될 수 있다.
제3 더미 영역(DA3)에 형성된 제2 액티브 영역(예를 들어, 더미 트랜지스터(DMN2)가 형성되는 영역)은 전기적으로 플로팅될 수 있다. 더미 트랜지스터(DMN2)의 게이트에 제2 레벨(VSS)의 전압이 인가되므로, 상기 제2 액티브 영역이 전기적으로 플로팅되는 것이 가능할 수 있다. 다만, 이에 한정되는 것은 아니며, 제3 더미 영역(DA3)에 인가되는 전압에 대한 설명은 이 후, 도 5a 및 도 5b의 설명에서 후술하겠다.
도 5a는 본 개시의 예시적 실시예에 따른 집적 회로에 포함된 표준 셀의 더미 영역에 대한 회로도이다. 도 5b는 더미 영역에 형성되는 트랜지스터에 입력되는 전압을 설명하기 위한 표이다.
도 5a 및 도 5b를 참조하면, 본 개시의 예시적 실시예에 따른 집적 회로에 포함된 표준 셀은 제1 내지 제3 더미 영역(DA1, DA2, DA3) 중 적어도 하나를 포함할 수 있다. 예를 들면, 셀 영역에서 더미 영역과 인접한 액티브 영역에 인가되는 전압에 따라, 더미 영역에 제1 내지 제3 더미 영역(DA1, DA2, DA3) 중 하나가 표준 셀에 포함될 수 있다. 제1 내지 제3 더미 영역(DA1, DA2, DA3)에 포함된 게이트 라인은, 제1 파워 레일(PR1) 또는 제2 파워 레일(PR2)로부터 연장되는 메탈 라인(예를 들어, 도 1a의 제1 메탈 라인(102))을 통해 제1 파워 레일(PR1) 또는 제2 파워 레일(PR2)과 전기적으로 연결되어 전압이 인가될 수 있다.
제1 더미 영역(DA1)은, 셀 영역에서 더미 영역과 인접하는 영역 중 P형 트랜지스터가 형성되는 액티브 영역(예를 들어, 도 1a의 제1 액티브 영역(112))에 제1 레벨(VDD)의 전압이 인가되고, N형 트랜지스터가 형성되는 액티브 영역(예를 들어, 도 1a의 제2 액티브 영역(114))에 제2 레벨(VSS)의 전압이 인가될 때, 배치될 수 있다. 이 때, 제1 더미 영역(DA1) 중 P형 트랜지스터가 형성되는 액티브 영역에는 제1 레벨(VDD)의 전압이 인가되고, 제1 더미 영역(DA1) 중 N형 트랜지스터가 형성되는 액티브 영역에는 제2 레벨(VSS)의 전압이 인가될 수 있다. 제1 더미 영역(DA1)에 포함된 게이트 라인에는 제1 레벨(VDD) 또는 제2 레벨(VSS)의 전압이 인가될 수 있고, 또는, 도 5a에 도시된 바와 같이, 제1 더미 영역(DA1)에 포함된 게이트 라인은 플로팅될 수도 있다. 제1 더미 영역(DA1)에 포함된 게이트 라인에 전압을 인가하지 않더라도, 트랜지스터의 소스 영역 및 드레인 영역에 동일한 전압이 인가되므로, 셀 영역의 출력 신호에 영향을 미치지 않기 때문이다.
제2 더미 영역(DA2)은, 셀 영역에서 더미 영역과 인접하는 영역 중 P형 트랜지스터가 형성되는 액티브 영역에서 출력 신호(Signal)가 출력되고, N형 트랜지스터가 형성되는 액티브 영역에 제2 레벨(VSS)의 전압이 인가될 때, 배치될 수 있다. 이 때, 제2 더미 영역(DA2)에 포함된 게이트 라인에는 제1 레벨(VDD)의 전압이 인가될 수 있다. 제2 더미 영역(DA2)에 포함된 게이트 라인과 액티브 영역에 의해 형성되는 트랜지스터로 인하여, 셀 영역의 출력 신호(Signal)가 영향을 받는 것을 방지하기 위함이다.
제2 더미 영역(DA2) 중 P형 트랜지스터가 형성되는 액티브 영역에는 제1 레벨(VDD)의 전압이 인가되거나, 셀 영역의 출력 핀과 연결될 수 있다. 또는, 도 5에 도시된 바와 같이, 제2 더미 영역(DA2) 중 P형 트랜지스터가 형성되는 액티브 영역은 플로팅될 수도 있다. 제2 더미 영역(DA2) 중 N형 트랜지스터가 형성되는 액티브 영역에는 제2 레벨(VSS)의 전압이 인가될 수 있다.
제3 더미 영역(DA3)은, 셀 영역에서 더미 영역과 인접하는 영역 중 P형 트랜지스터가 형성되는 액티브 영역에 제1 레벨(VDD)의 전압이 인가되고, N형 트랜지스터가 형성되는 액티브 영역에서 출력 신호(Signal)가 출력될 때, 배치될 수 있다. 이 때, 제3 더미 영역(DA3)에 포함된 게이트 라인에는 제2 레벨(VSS)의 전압이 인가될 수 있다. 제3 더미 영역(DA3)에 포함된 게이트 라인과 액티브 영역에 의해 형성되는 트랜지스터로 인하여, 셀 영역의 출력 신호(Signal)가 영향을 받는 것을 방지하기 위함이다.
제3 더미 영역(DA3) 중 P형 트랜지스터가 형성되는 액티브 영역에는 제1 레벨(VDD)의 전압이 인가될 수 있다. 제3 더미 영역(DA3) 중 N형 트랜지스터가 형성되는 액티브 영역에는, 제2 레벨(VSS)의 전압이 인가되거나, 셀 영역의 출력 핀과 연결될 수 있다. 또는, 도 5a에 도시된 바와 같이, 제3 더미 영역(DA3) 중 N형 트랜지스터가 형성되는 액티브 영역은 플로팅될 수도 있다.
도 6a는 본 개시의 예시적 실시예에 따른 집적 회로에 포함된 표준 셀의 레이아웃을 나타낸다. 도 6b는 도 6a의 M-M' 에 따른 단면을 나타낸 도면이다. 도 6a에서 도 1a에서와 동일한 참조 부호는 동일 부재를 의미하며, 여기서는 설명의 간략화를 위하여, 도 1a와 중복되는 구성의 상세한 설명은 생략한다.
도 6a를 참조하면, 표준 셀(100b)은 셀 영역(CA_b), 표준 셀(100b)의 경계면에 형성되는 제1 바운더리 영역(DBA1) 및 제2 바운더리 영역(DBA2), 및 셀 영역(CA_b) 양측에 각각 인접하게 배치되는 제1 더미 영역(DA1_b) 및 제2 더미 영역(DA2_b)을 포함할 수 있다. 또한, 표준 셀(100b)은 제1 액티브 영역(112) 및 제2 액티브 영역(114)을 포함할 수 있다.
제1 더미 영역(DA1_b)은 제1 바운더리 영역(DBA1)과 셀 영역(CA_b) 사이에 배치될 수 있고, 제2 더미 영역(DA2_b)은 제2 바운더리 영역(DBA)과 셀 영역(CA_b) 사이에 배치될 수 있다. 제1 더미 영역(DA1_b) 및 제2 더미 영역(DA2_b)이 배치됨에 따라, 제1 바운더리 영역(DBA1) 및 제2 바운더리 영역(DBA)으로부터 셀 영역(CA_b)까지의 거리가 길어질 수 있다. 따라서, 제1 바운더리 영역(DBA1) 및 제2 바운더리 영역(DBA)에 의한 셀 영역(CA_b)에 발생하는 로컬 레이아웃 효과가 달라질 수 있고, 표준 셀(100b)의 성능이 개선될 수 있다. 또한, 표준 셀(100b)에 제1 더미 영역(DA1_b) 및 제2 더미 영역(DA2_b)이 형성됨에 따라 공간이 확보되어, 셀 영역(CA_b)에 포함된 트랜지스터들간의 상호 연결들을 생성하는 단계가 용이하게 수행될 수 있다.
도 6a 및 도 6b를 참조하면, 표준 셀(100b)은 복수의 레이어들을 포함할 수 있다. 제2 더미 영역(DA2_b)에 포함된 게이트 라인(G5)은 제1 액티브 영역(112)에 접하는 제1 콘택(C1)을 통해 제1 파워 레일(PR1)과 전기적으로 연결될 수 있다. 도 1a 및 도 1b와 비교하면, 제2 더미 영역(DA2_b)에 포함된 게이트 라인(G5)은 제1 액티브 영역(112)과 전기적으로 연결되므로, 게이트 라인(G5) 및 제1 액티브 영역(112)이 동일한 전위를 가질 수 있다. 반면, 도 1a 및 도 1b의 게이트 라인(G5) 및 제1 액티브 영역(112)은 서로 전기적으로 분리되어 있으므로, 서로 동일한 전위를 가질 수도 있고, 가지지 않을 수도 있다.
도 6b에서는, 제1 파워 레일(PR1)이 메탈 라인(M1)과 동일한 레이어에 형성된 메탈 라인만을 포함하는 것으로 도시되었으나, 이에 한정되는 것은 아니며, 제1 파워 레일(PR1)은 메탈 라인(M1)과 상이한 레이어에 형성된 메탈 라인을 포함할 수도 있고, 서로 다른 레이어들에 포함된 복수의 메탈 라인들을 포함할 수도 있다.
도 7은 본 개시의 예시적 실시예에 따른 집적 회로에 포함된 표준 셀의 회로도이다. 도 7는 도 6a에 도시된 표준 셀(100b)에 대응되는 회로도를 나타낸다. 도 7에서 도 2에서와 동일한 참조 부호는 동일 부재를 의미하며, 여기서는 설명의 간략화를 위하여, 도 2와 중복되는 구성의 상세한 설명은 생략한다.
도 6a 및 도 7를 참조하면, 제1 더미 영역(DA1_b) 및 제2 더미 영역(DA2_b)은 셀 영역(CA_b)에 인접하게 배치되고, 셀 영역(CA_b)에 포함된 복수의 트랜지스터들(MP1, MP2, MN1, MN2)에 인가되는 전압에 따라, 제1 더미 영역(DA1_b) 및 제2 더미 영역(DA2_b)에 인가되는 전압이 달라질 수 있다. 제1 더미 영역(DA1_b) 및 제2 더미 영역(DA2_b)에는 복수의 더미 트랜지스터들(DMP1, DMP2, DMN1, DMN2)이 형성될 수 있다.
일 실시예에서, 제1 더미 영역(DA1_b)에 형성된 제1 액티브 영역(112)은 제1 파워 레일(PR1)에 전기적으로 연결되어, 제1 레벨(VDD)의 전압이 인가될 수 있다. 제1 더미 영역(DA1_b)에 형성된 제2 액티브 영역(114)은 제2 파워 레일(PR2)에 전기적으로 연결되어, 제2 레벨(VSS)의 전압이 인가될 수 있다. 더미 트랜지스터들(DMP1, DMN1) 각각의 소스 영역 및 드레인 영역에 서로 동일한 전압이 인가되므로, 제1 더미 영역(DA1_b)에 포함된 게이트 라인(G2)은 전기적으로 플로팅될 수 있다. 다만 이에 한정되는 것은 아니며, 제1 더미 영역(DA1_b)에 포함된 게이트 라인(G2)에는 제1 레벨(VDD) 또는 제2 레벨(VSS)의 전압이 인가될 수도 있다. 제1 더미 영역(DA1_b)에 인가되는 전압에 대한 설명은 이 후, 도 9a 및 도 9b의 설명에서 후술하겠다.
일 실시예에서, 제2 더미 영역(DA2_b)에 포함된 게이트 라인(G5)은 제1 파워 레일(PR1)에 전기적으로 연결되어, 제1 레벨(VDD)의 전압이 인가될 수 있다. 이 때, 게이트 라인(G5)은 제2 더미 영역(DA2_b)에 형성된 제1 액티브 영역(112)과 전기적으로 연결되므로, 제1 액티브 영역(112)에도 제1 레벨(VDD)의 전압이 인가될 수 있다. 제2 더미 영역(DA2_b)에 형성된 제2 액티브 영역(114)은 제2 파워 레일(PR2)에 전기적으로 연결되어, 제2 레벨(VSS)의 전압이 인가될 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 집적 회로에 포함된 표준 셀의 회로도이다. 도 8에서 도 7에서와 동일한 참조 부호는 동일 부재를 의미하며, 여기서는 설명의 간략화를 위하여, 도 7과 중복되는 구성의 상세한 설명은 생략한다.
도 8을 참조하면, 표준 셀(100c)은 셀 영역(CA_c), 제1 더미 영역(DA1_b) 및 제3 더미 영역(DA3_c)을 포함할 수 있다. 셀 영역(CA_c)은 제1 입력 신호(A) 및 제2 입력 신호(B)가 게이트에 입력되는 복수의 트랜지스터들(MP1, MP2, MN1, MN2)을 포함할 수 있다. N형 트랜지스터들(MN1, MN2)은 서로 직렬로 연결될 수 있고 셀 영역(CA_c)에 포함되는 복수의 트랜지스터들(MP1, MP2, MN1, MN2)은 NAND 논리 게이트를 구성할 수 있다. 복수의 트랜지스터들(MP1, MP2, MN1, MN2)은 제1 입력 신호(A) 및 제2 입력 신호(B)를 기초로 하여, 출력 신호(S)를 출력할 수 있다.
일 실시예에서, 제3 더미 영역(DA3_c)에는 복수의 더미 트랜지스터들(DMP2, DMN2)이 형성될 수 있다. 복수의 더미 트랜지스터들(DMP2, DMN2)의 게이트는 제3 더미 영역(DA3_c)에 형성된 제2 액티브 영역(예를 들어, 트랜지스터(DMN2)가 형성되는 영역)과 서로 전기적으로 연결되어, 동일한 전위를 가질 수 있다. 복수의 더미 트랜지스터들(DMP2, DMN2)의 게이트는 제2 액티브 영역에 접하는 콘택을 통해 제2 파워 레일(PR2)과 전기적으로 연결될 수 있고, 제2 레벨(VSS)의 전압이 인가될 수 있다.
제3 더미 영역(DA3_c)에 형성된 제1 액티브 영역(예를 들어, 트랜지스터(DMP2)가 형성되는 영역)은 제1 파워 레일(PR1)에 전기적으로 연결되어, 제1 레벨(VDD)의 전압이 인가될 수 있다.
도 9a는 본 개시의 예시적 실시예에 따른 집적 회로에 포함된 표준 셀의 더미 영역에 대한 회로도이다. 도 9b는 더미 영역에 형성되는 트랜지스터에 입력되는 전압을 설명하기 위한 표이다.
도 9a 및 도 9b를 참조하면, 본 개시의 예시적 실시예에 따른 집적 회로는 제1 내지 제3 더미 영역(DA1_b, DA2_b, DA3_c) 중 적어도 하나를 포함할 수 있다. 셀 영역에서, 더미 영역과 인접한 액티브 영역에 인가되는 전압에 따라, 더미 영역에 제1 내지 제3 더미 영역(DA1_b, DA2_b, DA3_c) 중 하나가 배치될 수 있다.
제1 내지 제3 더미 영역(DA1_b, DA2_b, DA3_c)에 포함된 게이트 라인은, 액티브 영역과 전기적으로 연결될 수 있다. 예를 들어, 제1 내지 제3 더미 영역(DA1_b, DA2_b, DA3_c)에 포함된 게이트 라인에 전압이 인가될 때, 액티브 영역과 접하는 콘택을 통해 제1 파워 레일(PR1) 또는 제2 파워 레일(PR2)과 전기적으로 연결될 수 있다.
제1 더미 영역(DA1_b)은, 셀 영역에서 더미 영역과 인접하는 영역 중 P형 트랜지스터가 형성되는 액티브 영역(예를 들어, 도 6a의 제1 액티브 영역(112))에 제1 레벨(VDD)의 전압이 인가되고, N형 트랜지스터가 형성되는 액티브 영역(예를 들어, 도 6a의 제2 액티브 영역(114))에 제2 레벨(VSS)의 전압이 인가될 때, 배치될 수 있다. 이 때, 제1 더미 영역(DA1_b) 중 P형 트랜지스터가 형성되는 액티브 영역에는 제1 레벨(VDD)의 전압이 인가되고, 제1 더미 영역(DA1_b) 중 N형 트랜지스터가 형성되는 액티브 영역에는 제2 레벨(VSS)의 전압이 인가될 수 있다. 제1 더미 영역(DA1_b)에 포함된 게이트 라인에는 제1 레벨(VDD) 또는 제2 레벨(VSS)의 전압이 인가될 수 있고, 또는, 도 9a에 도시된 바와 같이, 제1 더미 영역(DA1_b)에 포함된 게이트 라인은 플로팅될 수도 있다. 제1 더미 영역(DA1_b)에 포함된 게이트 라인에 전압을 인가하지 않더라도, 셀 영역의 출력 신호에 영향을 미치지 않기 때문이다.
제2 더미 영역(DA2_b)은, 셀 영역에서 더미 영역과 인접하는 영역 중 P형 트랜지스터가 형성되는 액티브 영역에서 출력 신호(Signal)가 출력되고, N형 트랜지스터가 형성되는 액티브 영역에 제2 레벨(VSS)의 전압이 인가될 때, 배치될 수 있다. 이 때, 제2 더미 영역(DA2_b)에 포함된 게이트 라인에는 제1 레벨(VDD)의 전압이 인가될 수 있다. 제2 더미 영역(DA2_b)에 포함된 게이트 라인과 액티브 영역에 의해 형성되는 트랜지스터로 인하여, 셀 영역의 출력 신호(Signal)가 영향을 받는 것을 방지하기 위함이다. 제2 더미 영역(DA2_b) 중 P형 트랜지스터가 형성되는 액티브 영역에는 제1 레벨(VDD)의 전압이 인가될 수 있고, 제2 더미 영역(DA2_b) 중 N형 트랜지스터가 형성되는 액티브 영역에는 제2 레벨(VSS)의 전압이 인가될 수 있다.
제3 더미 영역(DA3_c)은, 셀 영역에서 더미 영역과 인접하는 영역 중 P형 트랜지스터가 형성되는 액티브 영역에 제1 레벨(VDD)의 전압이 인가되고, N형 트랜지스터가 형성되는 액티브 영역에서 출력 신호(Signal)가 출력될 때, 배치될 수 있다. 이 때, 제3 더미 영역(DA3_c)에 포함된 게이트 라인에는 제2 레벨(VSS)의 전압이 인가될 수 있다. 제3 더미 영역(DA3_c)에 포함된 게이트 라인과 액티브 영역에 의해 형성되는 트랜지스터로 인하여, 셀 영역의 출력 신호(Signal)가 영향을 받는 것을 방지하기 위함이다. 제3 더미 영역(DA3_c) 중 P형 트랜지스터가 형성되는 액티브 영역에는 제1 레벨(VDD)의 전압이 인가될 수 있고, 제3 더미 영역(DA3_c) 중 N형 트랜지스터가 형성되는 액티브 영역에는, 제2 레벨(VSS)의 전압이 인가될 수 있다.
도 10은 본 개시의 예시적 실시예에 따라 복수의 표준 셀들을 포함하는 집적 회로를 제조하는 방법을 나타내는 순서도이다.
표준 셀 라이브러리(D50)는 복수의 표준 셀들에 관한 정보, 예컨대 기능 정보, 특성 정보, 레이아웃 정보 등을 포함할 수 있고, 도 10에 도시된 바와 같이, 일반 표준 셀에 대한 정보(D51) 및 강화된 표준 셀에 대한 정보(D53)를 포함할 수 있다. 강화된 표준 셀은 도 1a, 도 2, 도 4, 도 6a, 도 7 및 도 8에 도시된 더미 영역을 포함하는 표준 셀(100, 100a, 100b, 100c)일 수 있다. 전술한 바와 같이 강화된 표준 셀은 더미 영역을 포함함으로써, 바운더리 영역으로부터 셀 영역까지의 거리가 길어져, 바운더리 영역으로 인한 로컬 레이아웃 효과를 감소시킬 수 있다.
단계 S100에서, RTL 데이터(D10)로부터 네트리스트 데이터(D20)를 생성하는 논리 합성 동작이 수행될 수 있다. 예를 들면, 반도체 설계툴(예컨대, 논리 합성 툴)은 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 작성된 RTL 데이터(D10)로부터 표준 셀 라이브러리(D50)를 참조하여 논리 합성을 수행함으로써, 비트스트림(bitstream) 또는 네트리스트를 포함하는 네트리스트 데이터(D20)를 생성할 수 있다.
단계 S200에서, 네트리스트 데이터(D20)로부터 레이아웃 데이터(D30)를 생성하는 배치 및 라우팅(Place & Routing; P&R) 동작이 수행될 수 있다. 배치 및 라우팅 단계(S200)는 복수의 단계들(S210, S220, S230)을 포함할 수 있다.
단계 S210에서, 일반 표준 셀 및 강화된 표준 셀을 선택적으로 배치하는동작이 수행될 수 있다. 성능이 개선된 표준 셀이 필요한 경우에, 상기 강화된 표준 셀이 배치될 수 있다. 예를 들면, 타이밍 크리티컬 패스에는 강화된 표준 셀이 배치될 수 있다. 반도체 설계 툴(예컨대, P&R 툴)은 네트리스트 데이터(D20)로부터 표준 셀 라이브러리(D50)를 참조하여 강화된 표준 셀이 포함된 복수의 표준 셀들을 배치할 수 있다.
단계 S220에서, 상호연결들을 생성하는 동작이 수행될 수 있다. 상호연결은 표준 셀의 출력 핀 및 입력 핀을 전기적으로 연결할 수 있고, 예컨대 적어도 하나의 비아 및 적어도 하나의 도전 패턴을 포함할 수 있다. 상호연결들을 생성함으로써 표준 셀들은 라우팅될 수 있다.
단계 S230에서, 레이아웃 데이터(D30)를 생성하는 동작이 수행될 수 있다. 레이아웃 데이터(D30)는, 예컨대 GDSII와 같은 포맷을 가질 수 있고, 표준 셀들 및 상호연결들의 기하학적 정보를 포함할 수 있다.
단계 S300에서, 마스크를 제작(manufacturing)하는 동작이 수행될 수 있다. 예를 들면, 레이아웃 데이터(D30)에 따라 복수의 층들에 형성된 패턴들이 정의될 수 있고, 복수의 층들 각각의 패턴들을 형성하기 위한 적어도 하나의 마스크(또는, 포토마스크)가 제작될 수 있다.
단계 S400에서, 집적 회로를 제조(fabricating)하는 동작이 수행될 수 있다. 예를 들면, 단계 S300에서 제작된 적어도 하나의 마스크를 사용하여 복수의 층들이 패터닝됨으로써 집적 회로가 제조될 수 있다. 단계 S400은 단계들(S410, S420)을 포함할 수 있다.
단계 S410에서, FEOL(front-end-of-line) 공정이 수행될 수 있다. FEOL은 집적 회로 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 기판에 형성하는 과정을 지칭할 수 있다. 예를 들면, FEOL은 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치(trench)를 형성하는 단계, 웰(well)을 형성하는 단계, 게이트(gate) 라인을 형성하는 단계, 소스 및 드레인을 형성하는 단계 등을 포함할 수 있다.
단계 S420에서, BEOL(back-end-of-line) 공정이 수행될 수 있다. BEOL은 집적 회로 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 상호연결하는 과정을 지칭할 수 있다. 예를 들면, BEOL은 게이트, 소스 및 드레인 영역을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 금속층을 부가하는 단계, 비아를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있다. 그 다음에, 집적 회로는 반도체 패키지에 패키징될 수 있고, 다양한 어플리케이션의 부품으로서 사용될 수 있다.
BEOL 공정(S420)에 의해서, 본 개시의 예시적 실시예에 따른 도전 패턴이 형성될 수 있고, 도전 패턴에 전기적으로 연결되는 비아가 형성될 수 있다. 예를 들면, 레이아웃 데이터(D30)는 표준 셀 라이브러리(D50)에 의해서 정의된 표준 셀의 출력 핀에 관한 기하학적 정보를 포함할 수 있고, 레이아웃 데이터(D30)에 따라 제작된 마스크를 사용하는 BEOL 공정에 의해서 출력 핀이 형성될 수 있다. 또한, 레이아웃 데이터(D30)는 표준 셀 라이브러리(D50)에 포함된 가상층 정보(D51)에 따라 표준 셀의 출력 핀 중 제한된 영역에 배치된 비아에 관한 기하학적 정보를 포함할 수 있고, 레이아웃 데이터(D30)에 따라 제작된 마스크를 사용하는 BEOL 공정에 의해서 비아가 형성될 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)(1000)을 나타내는 블록도이다. SoC(1000)는 반도체 장치로서, 본 개시의 예시적 실시예에 따른 집적 회로를 포함할 수 있다. 따라서, SoC(1000)는 도 1a, 도 2, 도 4, 도 6a, 도 7 및 도 8에 도시된 더미 영역을 포함하는 표준 셀(100, 100a, 100b, 100c)을 포함할 수 있다.
SoC(1000)는 다양한 기능을 수행하는 IP(intellectual property)와 같은 복잡한 기능 블록들을 하나의 칩에 구현한 것으로서, 본 개시의 예시적 실시예에 따른 표준 셀은 SoC(1000)의 각 기능 블록들에 포함될 수 있고, 이에 따라 일렉트로마이그레이션을 방지 및/또는 완화하는 동시에 감소된 면적 및 기능의 높은 신뢰도를 가지는 SoC(1000)가 달성될 수 있다.
도 11을 참조하면, SoC(1000)는 모뎀(1200), 디스플레이 컨트롤러(1300), 메모리(1400), 외부 메모리 컨트롤러(1500), CPU(central processing unit)(1600), 트랜잭션 유닛(1700), PMIC(1800) 및 GPU(graphic processing unit)(1900)을 포함할 수 있고, SoC(1000)의 각 기능 블록들은 시스템 버스(1100)를 통해서 서로 통신할 수 있다.
SoC(1000)의 동작을 전반적으로 제어할 수 있는 CPU(1600)는 다른 기능 블록들(1200, 1300, 1400, 1500, 1700, 1800, 1900)의 동작을 제어할 수 있다. 모뎀(1200)은 SoC(1000) 외부로부터 수신되는 신호를 복조(demodulation)하거나, SoC(1000) 내부에서 생성된 신호를 변조(modulation)하여 외부로 송신할 수 있다. 외부 메모리 컨트롤러(1500)는 SoC(1000)에 연결된 외부 메모리 장치로부터 데이터를 송수신하는 동작을 제어할 수 있다. 예를 들면, 외부 메모리 장치에 저장된 프로그램 및/또는 데이터는 외부 메모리 컨트롤러(1500)의 제어 하에서 CPU(1600) 또는 GPU(1900)에 제공될 수 있다. GPU(1900)는 그래픽 처리와 관련된 프로그램 명령(instruction)들을 실행할 수 있다. GPU(1900)는 외부 메모리 컨트롤러(1500)를 통해서 그래픽 데이터를 수신할 수도 있고, GPU(1900)에 의해서 처리된 그래픽 데이터를 외부 메모리 컨트롤러(1500)를 통해서 SoC(1000) 외부로 전송할 수도 있다. 트랜잭션 유닛(1700)은 각 기능 블록들의 데이터 트랜잭션을 모니터링할 수 있고, PMIC(1800)는 트랜잭션 유닛(1700)의 제어에 따라 각 기능 블록으로 공급되는 전력을 제어할 수 있다. 디스플레이 컨트롤러(1300)는 SoC(1000) 외부의 디스플레이(또는 디스플레이 장치)를 제어함으로써 SoC(1000) 내부에서 생성된 데이터를 디스플레이에 전송할 수 있다.
메모리(1400)는, 비휘발성 메모리로서 EEPROM (non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 포함할 수도 있고, 휘발성 메모리로서 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR (Low Power DDR) SDRAM, GDDR (Graphic DDR) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등을 포함할 수도 있다.
도 12는 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템(10)을 나타내는 블록도이다. 본 개시의 예시적 실시예에 따라 집적 회로를 제조하는 방법(예를 들면, 도 10에 도시된 방법)에 포함되는 단계들 중 적어도 일부는 컴퓨팅 시스템(10)에서 수행될 수 있다.
컴퓨팅 시스템(10)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템일 수도 있고, 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다. 도 12에 도시된 바와 같이, 컴퓨팅 시스템(10)은 프로세서(11), 입출력 장치들(12), 네트워크 인터페이스(13), RAM(random access memory)(14), ROM(read only memory)(15) 및 저장 장치(16)를 포함할 수 있다. 프로세서(11), 입출력 장치들(12), 네트워크 인터페이스(13), RAM(14), ROM(15) 및 저장 장치(16)는 버스(17)에 연결될 수 있고, 버스(17)를 통해서 서로 통신할 수 있다.
프로세서(11)는 프로세싱 유닛으로 지칭될 수 있고, 예컨대 마이크로프로세서(micro-processor), AP(application processor), DSP(digital signal processor), GPU(graphic processing unit)과 같이 임의의 명령어 세트(예컨대, IA-32(Intel Architecture-32), 64 비트 확장 IA-32, x86-64, PowerPC, Sparc, MIPS, ARM, IA-64 등)를 실행할 수 있는 적어도 하나의 코어를 포함할 수 있다. 예를 들면, 프로세서(11)는 버스(17)를 통해서 메모리, 즉 RAM(14) 또는 ROM(15)에 액세스할 수 있고, RAM(14) 또는 ROM(15)에 저장된 명령어들을 실행할 수 있다. 도 1에 도시된 바와 같이, RAM(14)은 본 개시의 예시적 실시예에 따른 프로그램(2000) 또는 그것의 적어도 일부를 저장할 수 있고, 프로그램(2000)은 프로세서(11)로 하여금 집적 회로를 제조하는 방법에 포함되는 단계들 중 적어도 일부를 수행하도록 할 수 있다. 즉, 프로그램(2000)은 프로세서(11)에 의해서 실행 가능한 복수의 명령어들을 포함할 수 있고, 프로그램(2000)에 포함된 복수의 명령어들은 프로세서(11)로 하여금, 예를 들어 도 10의 단계 S100의 논리 합성 동작 및/또는 단계 S200의 P&R(place and routing) 동작을 수행하도록 할 수 있다.
저장 장치(16)는 컴퓨팅 시스템(10)에 공급되는 전력이 차단되더라도 저장된 데이터를 소실하지 아니할 수 있다. 예를 들면, 저장 장치(16)는 비휘발성 메모리 장치를 포함할 수도 있고, 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 또한, 저장 장치(16)는 컴퓨팅 시스템(10)으로부터 탈착 가능할 수도 있다. 저장 장치(16)는 본 개시의 예시적 실시예에 따른 프로그램(2000)을 저장할 수도 있으며, 프로그램(2000)이 프로세서(11)에 의해서 실행되기 이전에 저장 장치(16)로부터 프로그램(2000) 또는 그것의 적어도 일부가 RAM(14)으로 로딩될 수 있다. 다르게는, 저장 장치(16)는 프로그램 언어로 작성된 파일을 저장할 수 있고, 파일로부터 컴파일러 등에 의해서 생성된 프로그램(2000) 또는 그것의 적어도 일부가 RAM(14)으로 로딩될 수 있다. 또한, 도 12에 도시된 바와 같이, 저장 장치(16)는 데이터베이스(251)를 저장할 수 있고, 데이터베이스(251)는 집적 회로를 설계하는데 필요한 정보, 예를 들어, 도 10의 표준 셀 라이브러리(D50)를 포함할 수 있다.
저장 장치(16)는 프로세서(11)에 의해서 처리될 데이터 또는 프로세서(11)에 의해서 처리된 데이터를 저장할 수도 있다. 즉, 프로세서(11)는 프로그램(2000)에 따라, 저장 장치(16)에 저장된 데이터를 처리함으로써 데이터를 생성할 수 있고, 생성된 데이터를 저장 장치(16)에 저장할 수도 있다. 예를 들면, 저장 장치(16)는 RTL 데이터(D10), 네트리스트 데이터(D200) 및/또는 레이아웃 데이터(D30)를 저장할 수도 있다.
입출력 장치들(12)은 키보드, 포인팅 장치 등과 같은 입력 장치를 포함할 수 있고, 디스플레이 장치, 프린터 등과 같은 출력 장치를 포함할 수 있다. 예를 들면, 사용자는 입출력 장치들(12)을 통해서, 프로세서(11)에 의해 프로그램(2000)의 실행을 트리거할 수도 있고, 도 10의 RTL 데이터(D10) 및/또는 네트리스트 데이터(D200)를 입력할 수도 있으며, 도 10의 레이아웃 데이터(D30)를 확인할 수도 있다.
네트워크 인터페이스(13)는 컴퓨팅 시스템(10) 외부의 네트워크에 대한 액세스를 제공할 수 있다. 예를 들면, 네트워크는 다수의 컴퓨팅 시스템들 및 통신 링크들을 포함할 수 있고, 통신 링크들은 유선 링크들, 광학 링크들, 무선 링크들 또는 임의의 다른 형태의 링크들을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 복수의 표준 셀들을 포함하는 집적 회로로서,
    상기 복수의 표준 셀들 중 적어도 하나의 표준 셀은,
    상기 적어도 하나의 표준 셀에 전력을 공급하고, 제1 방향으로 연장되는 파워 레일;
    상기 적어도 하나의 표준 셀의 기능을 결정하는 적어도 하나의 트랜지스터들을 포함하는 셀 영역;
    상기 제1 방향으로 상기 셀 영역의 양측에 각각 인접한 제1 더미 영역 및 제2 더미 영역; 및
    상기 셀 영역, 상기 제1 더미 영역 및 상기 제2 더미 영역을 가로 질러 상기 제1 방향으로 연장되는 액티브 영역을 포함하고,
    상기 액티브 영역 중 상기 제1 더미 영역 또는 제2 더미 영역에 포함된 영역은 상기 파워 레일과 전기적으로 연결되고,
    상기 제2 더미 영역은 상기 파워 레일과 전기적으로 연결되는 게이트 라인을 포함하는 것을 특징으로 하는 집적 회로.
  2. 제1 항에 있어서,
    상기 파워 레일은 서로 다른 레벨의 전압들이 각각 인가되는 제1 파워 레일 및 제2 파워 레일을 포함하고,
    상기 액티브 영역은 상기 제1 방향과 수직인 제2 방향으로 이격되어 상기 제1 방향으로 상호 평행하게 연장되는 제1 액티브 영역 및 제2 액티브 영역을 포함하고,
    상기 제1 더미 영역의 상기 제1 액티브 영역은 상기 제1 파워 레일과 전기적으로 연결되고,
    상기 제1 더미 영역의 상기 제2 액티브 영역은 상기 제2 파워 레일과 전기적으로 연결되는 것을 특징으로 하는 집적 회로.
  3. 제1 항에 있어서,
    상기 제2 더미 영역은,
    메탈 레이어에 형성되고, 상기 파워 레일로부터 상기 제1 방향과 수직인 제2 방향으로 연장되는 메탈 라인을 포함하고,
    상기 제2 더미 영역에 포함된 상기 게이트 라인은, 상기 메탈 라인을 통해 상기 파워 레일과 전기적으로 연결되는 것을 특징으로 하는 집적 회로.
  4. 제1 항에 있어서,
    상기 제2 더미 영역에 포함된 게이트 라인은, 상기 제2 더미 영역의 액티브 영역에 접하는 콘택을 통해 상기 파워 레일과 전기적으로 연결되는 것을 특징으로 하는 집적 회로.
  5. 제1 항에 있어서,
    상기 적어도 하나의 표준 셀은,
    상기 셀 영역과 반대 방향으로 상기 제1 더미 영역 및 제2 더미 영역에 각각 인접한 제1 바운더리 영역 및 제2 바운더리 영역을 더 포함하고,
    상기 액티브 영역은, 상기 제1 및 제2 바운더리 영역에서 절단되는 것을 특징으로 하는 집적 회로.
  6. 제5 항에 있어서,
    상기 제1 바운더리 영역 또는 제2 바운더리 영역은 싱글 디퓨전 브레이크(single diffusion break)를 포함하고,
    상기 셀 영역은, 직렬로 연결되는 복수의 N-FET들을 포함하는 것을 특징으로 하는 집적 회로.
  7. 복수의 표준 셀들을 포함하는 집적 회로로서,
    상기 복수의 표준 셀들 중 적어도 하나의 표준 셀은,
    상기 적어도 하나의 표준 셀의 기능을 결정하는 적어도 하나의 트랜지스터를 포함하는 셀 영역;
    제1 방향으로 상기 셀 영역의 양측에 각각 인접한 제1 더미 영역 및 제2 더미 영역; 및
    상기 셀 영역, 상기 제1 더미 영역 및 상기 제2 더미 영역을 가로질러 상기 제1 방향으로 연장되는 액티브 영역을 포함하고,
    상기 액티브 영역은 상기 제1 방향과 수직인 제2 방향으로 이격되어 상기 제1 방향으로 상호 평행하게 연장되는 제1 액티브 영역 및 제2 액티브 영역을 포함하고,
    상기 제1 더미 영역에 형성된 상기 제1 액티브 영역 및 상기 제2 액티브 영역 중 적어도 하나는 바이어싱되고,
    상기 제2 더미 영역에 형성된 상기 제1 액티브 영역 및 상기 제2 액티브 영역 중 적어도 하나는 바이어싱 되고,
    상기 제2 더미 영역은 제1 레벨의 전압 또는 상기 제1 레벨보다 낮은 제2 레벨이 인가되는 게이트 라인을 포함하는 것을 특징으로 하는 집적 회로.
  8. 삭제
  9. 제7 항에 있어서,
    상기 제2 더미 영역에 형성된 상기 제1 액티브 영역은 상기 적어도 하나의 표준 셀의 출력 핀과 전기적으로 연결되고, 상기 제2 더미 영역에 형성된 상기 제2 액티브 영역은 상기 제2 레벨의 전압이 인가되는 것을 특징으로 하는 집적 회로.
  10. 제7 항에 있어서,
    상기 제2 더미 영역에 형성된 상기 제1 액티브 영역은 상기 제1 레벨의 전압이 인가되고, 상기 제2 더미 영역에 형성된 상기 제2 액티브 영역은 상기 적어도 하나의 표준 셀의 출력 핀과 전기적으로 연결되는 것을 특징으로 하는 집적 회로.
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