CN115763470A - 包括电源门控电路的集成电路 - Google Patents

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CN115763470A CN202211049572.XA CN202211049572A CN115763470A CN 115763470 A CN115763470 A CN 115763470A CN 202211049572 A CN202211049572 A CN 202211049572A CN 115763470 A CN115763470 A CN 115763470A
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Abstract

一种集成电路，该集成电路包括：逻辑电路，其包括多个逻辑晶体管，逻辑电路包括在第一方向上延伸的多条逻辑栅极线；以及电源门控电路，其包括多个电源门控晶体管，电源门控电路包括在垂直于第一方向的第二方向上延伸的第一电源栅极线，并且电源门控电路连接至逻辑电路，其中，分别被包括在多个电源门控晶体管中的多个源极区彼此连接，或者分别被包括在多个电源门控晶体管中的多个漏极区彼此连接。

Description

包括电源门控电路的集成电路
相关申请的交叉引用
本申请基于并要求于2021年9月3日在韩国知识产权局提交的韩国专利申请No.10-2021-0117938的优先权，该申请的公开内容以引用方式全文并入本文中。
技术领域
本公开涉及一种集成电路，并且更具体地说，涉及一种包括电源门控电路的集成电路。
背景技术
为了满足小型化、多功能化和高性能电子产品的需求，需要大容量集成电路，并且需要提高的集成密度以提供大容量集成电路。通过使用具有小尺寸的场效应晶体管，集成电路的面积可以减小，但是泄漏电流的量可能随着晶体管的栅极长度减小而增加。
发明内容
一个或多个示例实施例提供了一种包括具有小面积并且减少泄漏电流的量的电源门控电路的集成电路。
本公开的各方面不限于前述内容，并且从下面的描述中，其它未提及的方面对于本领域技术人员而言将变得显而易见。
根据示例实施例的一方面，一种集成电路包括：逻辑电路，其包括多个逻辑晶体管，逻辑电路包括在第一方向上延伸的多条逻辑栅极线；以及电源门控电路，其包括多个电源门控晶体管，电源门控电路包括在垂直于第一方向的第二方向上延伸的第一电源栅极线，并且电源门控电路连接至逻辑电路，其中，分别被包括在多个电源门控晶体管中的多个源极区彼此连接，或者分别被包括在多个电源门控晶体管中的多个漏极区彼此连接。
根据示例实施例的一方面，一种集成电路包括多个逻辑晶体管、多个电源门控晶体管和逻辑栅极线。多个逻辑晶体管包括：第一逻辑晶体管，其连接在电源节点与第一节点之间，其中电源节点被配置为具有施加至其的电源电压；第二逻辑晶体管，其连接在电源节点与第二节点之间；第三逻辑晶体管，其连接在电源节点与第三节点之间；第四逻辑晶体管，其连接在第一节点与第一虚拟地节点之间；第五逻辑晶体管，其连接在第二节点与第二虚拟地节点之间；以及第六逻辑晶体管，其连接在第三节点与第三虚拟地节点之间。多个电源门控晶体管包括：第一电源门控晶体管，其连接在第一虚拟地节点与地节点之间，其中地电压施加至地节点；第二电源门控晶体管，其连接在第二虚拟地节点与地节点之间；以及第三电源门控晶体管，其连接在第三虚拟地节点与地节点之间。逻辑栅极线在第一方向上延伸，其中，多个电源门控晶体管中的至少一个连接至在垂直于第一方向的第二方向上延伸的第一电源栅极线。
根据示例实施例的一方面，一种集成电路包括：逻辑电路；以及电源门控电路，其被配置为：当逻辑电路处于操作状态时被导通并变得短路，以及当逻辑电路处于待机状态时被截止，以阻挡电流，其中，逻辑电路包括在第一方向上延伸的多条逻辑栅极线，并且电源门控电路包括在垂直于第一方向的第二方向上延伸的至少一条电源栅极线。
附图说明
将从下面结合附图的详细描述中更清楚地理解示例实施例，在附图中：
图1是根据示例实施例的集成电路的框图；
图2A和图2B是根据示例实施例的集成电路的示图；
图3A和图3B是根据示例实施例的集成电路的示图；
图4A和图4B是根据示例实施例的集成电路的示图；
图5A和图5B是根据示例实施例的集成电路的示图；
图6A和图6B是根据示例实施例的集成电路的示图；
图7是根据示例实施例的集成电路的操作方法的流程图；
图8是根据示例实施例的制造集成电路的方法的流程图；
图9是根据示例实施例的片上系统(SoC)的框图；以及
图10是根据示例实施例的包括存储程序的存储器的计算系统的框图。
图11是根据示例实施例的逻辑电路和基于P型晶体管的电源门控电路的示意性代表。
具体实施方式
下文中，将参照附图详细地描述示例实施例。
图1是根据示例实施例的集成电路100的框图。
参照图1，根据示例实施例的集成电路100可包括逻辑电路110和电源门控电路120。
集成电路100可包括多个标准单元。标准单元是集成电路中包括的布局的单位，可被设计为执行预定功能，并且可被称作单元。集成电路100可包括多个各种标准单元，并且标准单元可对准并且按照多个行布置。
逻辑电路110可为包括这样的晶体管的电路：该晶体管被配置为执行用于执行集成电路100的预期的操作的逻辑操作。这里，逻辑电路110中包括的晶体管中的每一个可被称作逻辑晶体管。另外，逻辑电路110中包括的有源区和栅极线可形成逻辑晶体管，并且该结构中的栅极线可被称作逻辑栅极线。
电源门控电路120可为包括用于减少泄漏电流的量的晶体管的电路。这里，电源门控电路120中包括的晶体管中的每一个可被称作电源门控晶体管。另外，电源门控电路120中包括的有源区和栅极线可形成电源门控晶体管，并且该结构中的栅极线可被称作电源栅极线。
在示例实施例中，栅极线可包括含功函数金属层和间隙填充金属层。例如，含功函数金属层可包括Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd中的至少一种，并且间隙填充金属层可由W层或Al层形成。在示例实施例中，栅极线可包括TiAlC/TiN/W的堆叠结构、TiN/TaN/TiAlC/TiN/W的堆叠结构或者TiN/TaN/TiN/TiAlC/TiN/W的堆叠结构。
电源门控电路120可被配置为当逻辑电路110处于操作状态时被导通并变得短路。因此，当逻辑电路110操作时，电源门控电路120可允许将电源电压或地电压施加至逻辑电路110。
另外，电源门控电路120可被配置为当逻辑电路110处于待机状态时截止，从而阻挡电流。因此，当逻辑电路110截止时，电源门控电路120可防止泄漏电流发生。
为了满足对小型化、多功能化、高性能电子产品的需求，可能需要大容量集成电路，此外，可能需要改进晶体管的操作速度。另外，随着晶体管的栅极长度减小，可改进晶体管的操作速度。然而，当栅极长度缩短时，泄漏电流的幅值可能由于短沟道效应等而增大。作为当电路未操作时流动的电流的待机电流与泄漏电流成比例地确定，并且随着待机电流的幅值增大，当电路未操作时流动的电流的幅值增大，因此，电路的功耗也可能增加。
由于集成电路100包括逻辑电路110和电源门控电路120，因此集成电路100可执行预期的操作，因此，即使当集成电路100被实施为具有小的尺寸时，泄漏电流的量也可较低。因此，集成电路100可以以低功耗操作。
另外，如稍后将描述的，集成电路100可包括具有小尺寸的电源门控电路120，因此，集成电路100可有利地实施为具有小尺寸的电路。
图2A和图2B是根据示例实施例的集成电路200的示图。
参照图2A，根据示例实施例的集成电路200可包括在第一方向(例如，Y轴方向)上延伸的多条逻辑栅极线。另外，集成电路200可包括逻辑电路210，逻辑电路210包括具有所述多条逻辑栅极线的多个逻辑晶体管211至216(下文中，还称作第一逻辑晶体管211至第六逻辑晶体管216)。
集成电路200可包括多条电源栅极线。另外，集成电路200可包括所述多条电源栅极线之中的在垂直于第一方向的第二方向(例如，X轴方向)上延伸的第一电源栅极线230。另外，集成电路200可包括具有第一电源栅极线230的多个电源门控晶体管221至223(下文中，还称作第一电源门控晶体管221至第三电源门控晶体管223)，并且可包括连接至逻辑电路210的电源门控电路220。
在图2A所示的集成电路200中，第一逻辑晶体管211、第二逻辑晶体管212和第三逻辑晶体管213是P型晶体管，第四逻辑晶体管214、第五逻辑晶体管215、第六逻辑晶体管216、第一电源门控晶体管221、第二电源门控晶体管222和第三电源门控晶体管223是N型晶体管。然而，集成电路200的配置不限于此，并且多个电源门控晶体管可实施为P型晶体管。
上述晶体管可包括标准单元的有源区和栅极线，并且可通过多条金属线M和多个穿通件201来实施。例如，P型有源区Active region1和栅极线可构成第一逻辑晶体管211至第三逻辑晶体管213。另外，N型有源区Active region2和栅极线可构成第四逻辑晶体管214至第六逻辑晶体管216以及第一电源门控晶体管221至第三电源门控晶体管223。另外，集成电路200中包括的晶体管可通过图案彼此连接。
电源门控电路220可包括在与逻辑电路210中包括的栅极线的方向不同的第二方向上延伸的第一电源栅极线(PG)230，因此，与包括在第一方向上延伸的电源栅极线的情况相比，单元高度可降低。详细地说，单元高度可指标准单元在Y轴方向上的长度。因此，由于电源门控电路220包括在X轴方向上延伸的栅极线而不是在Y轴方向上延伸的栅极线，因此标准单元在Y轴方向上的长度可减小。因此，标准单元高度可相对低，并且集成电路200可按照小的尺寸实施。
多个电源门控晶体管221至223中包括的多个源极可彼此连接，并且多个电源门控晶体管221至223中包括的多个漏极可彼此连接。
另外，电源电压和地电压之一可施加至多个电源门控晶体管221至223的所述多个源极中的每一个和所述多个漏极中的每一个。换句话说，多个电源门控晶体管221至223的所述多个源极和所述多个漏极可连接至电源节点或地节点。例如，在电源门控晶体管为N型晶体管的情况下，可将地电压施加至所述多个电源门控晶体管的所述多个漏极中的每一个。另外，在电源门控晶体管为P型晶体管的情况下，可将电源电压施加至所述多个电源门控晶体管的所述多个源极中的每一个。作为示例，对于图2B的N型的电源门控晶体管221至223，漏极(还称作漏极区)连接至地。作为另一示例，在示例实施例中，对于P型的电源门控晶体管(与图11一致)，源极(还称作源极区)连接至电源。
第一电源栅极线230的栅极长度250可与构成多个逻辑晶体管211至216的逻辑栅极线的栅极长度不同。第一电源栅极线230可被实施为取决于集成电路200的所需性能而具有不同的栅极长度。
参照图2A和图2B，集成电路200可包括：第一逻辑晶体管211，其连接在向其施加电源电压的电源节点Vdd与第一节点Node1之间；第二逻辑晶体管212，其连接在电源节点Vdd与第二节点Node2之间；第三逻辑晶体管213，其连接在电源节点Vdd与第三节点Node3之间；第四逻辑晶体管214，其连接在第一节点Node1与第一虚拟地节点V.GND1之间；第五逻辑晶体管215，其连接在第二节点Node2与第二虚拟地节点V.GND2之间；第六逻辑晶体管216，其连接在第三节点Node3与第三虚拟地节点V.GND3之间；第一电源门控晶体管221，其连接在第一虚拟地节点V.GND1与向其施加地电压的地节点GND之间；第二电源门控晶体管222，其连接在第二虚拟地节点V.GND2与地节点GND之间；以及第三电源门控晶体管223，其连接在第三虚拟地节点V.GND3与地节点GND之间。这仅是假设电源门控电路220为脚部(footer)的示例实施例。电源门控电路220可被实施为头部(header)，并且电源门控晶体管可被实施为P沟道金属氧化物半导体(PMOS)晶体管。例如，在电源门控电路被实施为头部的情况下，集成电路200可包括：第一电源门控晶体管，其连接在向其施加电源电压的电源节点与第一虚拟电源节点之间；第二电源门控晶体管，其连接在电源节点与第二虚拟电源节点之间；第三电源门控晶体管，其连接在电源节点与第三虚拟电源节点之间；第一逻辑晶体管，其连接在第一虚拟电源节点与第一节点之间；第二逻辑晶体管，其连接在第二虚拟电源节点与第二节点之间；第三逻辑晶体管，其连接在第三虚拟电源节点与第三节点之间；第四逻辑晶体管，其连接在第一节点与向其施加地电压的地节点之间；第五逻辑晶体管，其连接在第二节点与地节点之间；以及第六逻辑晶体管，其连接在第三节点与地节点之间。在这种情况下，第一电源门控晶体管至第三电源门控晶体管以及第一逻辑晶体管至第三逻辑晶体管可被实施为PMOS晶体管，并且第四逻辑晶体管至第六逻辑晶体管可被实施为N沟道金属氧化物半导体(NMOS)晶体管，但是本发明构思不限于此。另外，所述多个逻辑晶体管可包括在第一方向上延伸的逻辑栅极线，所述多个电源门控晶体管中的至少一个可包括在垂直于第一方向的第二方向上延伸的第一电源栅极线。
第一电源门控晶体管221、第二电源门控晶体管222和第三电源门控晶体管223可共享第一电源栅极线230。另外，当施加栅极电压以操作多个电源门控晶体管221至223时，可将栅极电压施加至第一电源栅极线230的一部分。例如，可将栅极电压施加至第一电源栅极线230的对应于第一电源门控晶体管221的部分，而不是整个第一电源栅极线230。当电压施加至第一电源栅极线的一部分时，第一电源栅极线的向其施加电压的这部分可随着时间的流逝而变宽。因此，栅极电压可施加至第一电源栅极线230的对应于第二电源门控晶体管222的部分，因此第二电源门控晶体管222可导通。换句话说，多个电源门控晶体管221至223可响应于栅极电压施加至第一电源栅极线230的相应的部分而按次序导通。在这种情况下，电路的电流可按次序到达峰电流，并且与栅极电压施加至整个栅极线的情况相比，电路可稳定地操作。
图3A和图3B是根据本发明构思的示例实施例的集成电路300的示图。
参照图3A和图3B，根据示例实施例的集成电路300可包括电源门控电路320。另外，电源门控电路320可包括第一电源门控晶体管321至第三电源门控晶体管323以及一个或多个隔离晶体管331和332。
隔离晶体管331和332可连接至电源门控晶体管和第一电源栅极线330。例如，隔离晶体管331可连接在第一虚拟地节点V.GND1与第二虚拟地节点V.GND2之间，并且可连接至第一电源栅极线330。另外，隔离晶体管332可连接在第二虚拟地节点V.GND2与第三虚拟地节点V.GND3之间，并且可连接至第一电源栅极线330。另外，隔离晶体管331可连接在第一电源门控晶体管321与第二电源门控晶体管322之间。另外，隔离晶体管332可连接在第二电源门控晶体管322与第三电源门控晶体管323之间。
隔离晶体管331和332可使电源门控晶体管321至323按次序导通。详细地说，隔离晶体管331和332可导通，以使连接至隔离晶体管331和332的电源门控晶体管321至323使用同一节点操作。另外，隔离晶体管331和332可截止，以将电源门控晶体管321至323的源极或漏极分离。当栅极电压被施加至第一电源栅极线的对应于隔离晶体管的栅极的部分时，隔离晶体管可导通，以使电源门控晶体管按次序导通。
因此，可以防止高电压一次施加至栅极线，并且集成电路可稳定地操作。
图4A和图4B是根据示例实施例的集成电路300a和300b的示图。
参照图4A和图4B，根据示例实施例的集成电路300a和300b可分别包括电源栅极信号线410和420。电源栅极信号线410和420可为被配置为将信号传输至第一电源栅极线330的图案。另外，电源栅极信号线410和420可被配置为将栅极电压施加至第一电源栅极线330。另外，电源栅极信号线410和420可连接至逻辑电路，并且可被配置为基于逻辑电路的操作状态将电源门控使能信号传输至电源门控电路。
详细地说，电源栅极信号线410和420可将电源门控使能信号传输至第一电源栅极线330。另外，可基于电源门控使能信号将栅极电压施加至第一电源栅极线330。例如，假设第一电源门控晶体管321是NMOS晶体管，当逻辑电路处于活动状态时，可通过电源栅极信号线410和420将逻辑高电平的电源门控使能信号传输至电源门控电路320。当通过电源栅极信号线410和420将逻辑高电平的电源门控使能信号传输至第一电源栅极线330时，可将栅极电压施加至第一电源栅极线330，因此第一电源门控晶体管321可导通。当第一电源门控晶体管321导通时，第一虚拟地节点V.GND1可连接至地节点GND。
另外，假设第一电源门控晶体管321是NMOS晶体管，当逻辑电路处于非活动状态时，可通过电源栅极信号线410和420将逻辑低电平的电源门控使能信号传输至电源门控电路320。当通过电源栅极信号线410和420将逻辑低电平的电源门控使能信号传输至第一电源栅极线330时，第一电源门控晶体管321可截止。
假设电源门控晶体管是PMOS晶体管，当逻辑电路处于活动状态时，可通过电源栅极信号线将逻辑低电平的电源门控使能信号传输至电源门控电路。当通过电源栅极信号线将逻辑低电平的电源门控使能信号传输至第一电源栅极线时，电源门控晶体管可导通。当电源门控晶体管导通时，虚拟电源节点可连接至电源节点。因此，电源电压可施加至逻辑电路。
另外，假设电源门控晶体管是PMOS晶体管，当逻辑电路处于非活动状态时，可通过电源栅极信号线将逻辑高电平的电源门控使能信号传输至电源门控电路。当通过电源栅极信号线将逻辑高电平的电源门控使能信号传输至第一电源栅极线时，电源门控晶体管可截止。
参照图4A，集成电路300a可包括电源栅极信号线410，电源栅极信号线410可与第一电源栅极线330对准。详细地说，电源栅极信号线410可在其中堆叠有金属层的方向上与第一电源栅极线330对准，并且可通过穿通件连接至第一电源栅极线330。换句话说，电源栅极信号线410可在垂直于第一方向(例如，X轴方向)和第二方向(例如，Y轴方向)的第三方向(例如，Z轴方向)上与第一电源栅极线330对准。在这种情况下，例如，栅极电压可完全施加至多个电源门控晶体管321、322和323，因此多个电源门控晶体管321、322和323可导通。
参照图4B，集成电路300b可包括电源栅极信号线420，电源栅极信号线420可与第一电源栅极线330的一部分对准。详细地说，电源栅极信号线420可在其中堆叠有金属层的方向上与第一电源栅极线330的该部分对准，并且可通过穿通件连接至第一电源栅极线330的该部分。换句话说，电源栅极信号线420可在垂直于第一方向(例如，X轴方向)和第二方向(例如，Y轴方向)的第三方向(例如，Z轴方向)上与第一电源栅极线330的该部分对准。在这种情况下，例如，栅极电压可从第一电源门控晶体管321按次序施加至第三电源门控晶体管323，因此，第一电源门控晶体管321至第三电源门控晶体管323可按次序导通。
图5A和图5B是根据示例实施例的集成电路500的示图。
参照图5A和图5B，根据示例实施例的集成电路500可包括电源门控电路520。另外，电源门控电路520可包括第一电源门控晶体管521至第三电源门控晶体管523以及隔离晶体管531。
隔离晶体管531可连接至电源门控晶体管中的一些。详细地说，隔离晶体管531可连接至电源栅极线530，并且可连接在第一电源门控晶体管521和第二电源门控晶体管522之间。另外，第二电源门控晶体管522和第三电源门控晶体管523的源极和漏极可分别彼此连接。
集成电路500可包括隔离晶体管531，以将电压按次序施加至电源栅极线530。因此，可防止将高电压一次施加至栅极线，并且集成电路可稳定地操作。
图6A和图6B是根据示例实施例的集成电路600的示图。
参照图6A和图6B，根据示例实施例的集成电路600可包括电源门控电路620。另外，电源门控电路620可包括第一电源门控晶体管641，并且可包括在第一方向(例如，Y轴方向)上延伸并且连接至第一电源门控晶体管641的第二电源栅极线640。第一电源栅极线630可由第二电源门控晶体管和第三电源门控晶体管共享。
换句话说，电源门控电路620不仅可包括在第二方向(X轴方向)上延伸的第一电源栅极线630，而且如果需要，还可包括在第一方向上延伸的第二电源栅极线640。
另外，虽然图6A和图6B示出了电源门控电路620包括隔离晶体管631，但是可在电源门控电路的源极或漏极之间形成绝缘体。可替换地，如果需要，电源门控电路的源极和漏极可彼此连接。
图7是根据示例实施例的集成电路的操作方法的流程图。
在操作S710中，可基于逻辑电路是否正在操作来生成具有不同的逻辑电平的电源栅极线的控制信号。例如，当逻辑电路处于操作状态时，可生成具有高电平的电源栅极线的控制信号。另外，当逻辑电路处于待机状态时，可生成具有低电平的电源栅极线的控制信号。然而，控制信号的电平不限于此。
在操作S720中，可确定控制信号的逻辑电平是否是对应于逻辑电路的操作状态的逻辑电平。
在操作S730中，当控制信号的逻辑电平是对应于逻辑电路的操作状态的逻辑电平时(S720-是)，电源门控电路可导通，以允许将电压施加至逻辑电路。在这种情况下，该电压可为电源电压或地电压。
在操作S740中，当控制信号的逻辑电平不是对应于逻辑电路的操作状态的逻辑电平时(S720-否)，电源门控电路可截止，以阻挡该电压施加至逻辑电路。
图8是根据示例实施例的制造集成电路的方法的流程图。
标准单元库D50可包括关于多个标准单元的信息(例如，功能信息、特性信息、布局信息等)，并且可包括第一组信息D51和第二组信息D52。第一组信息D51可包括关于布置在普通单元中的标准单元的信息，第二组信息D52可包括关于布置在电源门控单元中的单元的信息。
参照图8，在操作S100中，可执行逻辑综合操作，以从寄存器传输级(RTL)数据D10生成网表数据D20。例如，半导体设计工具(例如，逻辑综合工具)可通过参照标准单元库D50执行逻辑综合从按照诸如超高速集成电路(VHSIC)硬件描述语言(VHDL)和Veri log的硬件描述语言(HDL)写的RTL数据D10来生成包括比特流或网表的网表数据D20。
在操作S200中，可执行布局布线(P&R)操作，以从网表数据D20生成布局数据D30。如图8所示，布局布线操作S200可包括多个操作S210、S220和S230。
在操作S210中，可执行放置标准单元的操作。例如，半导体设计工具(例如，P&R工具)可相对于标准单元库D50放置来自网表数据D20的多个标准单元。半导体设计工具可将标准单元放置在包括以预设长度彼此交叉的线的网格上。首先，电源门控单元可以以规则的间隔分布和放置，然后可放置包括在普通单元中的标准单元。
在操作S220中，可执行生成互连件的操作。互连件可将标准单元的输出引脚和输入引脚彼此电连接，并且可包括例如至少一个穿通件和至少一个导电图案。互连件的生成可使标准单元路由至电源门控单元。
在操作S230中，可执行生成布局数据D30的操作。布局数据D30可具有诸如GDSI I的格式，并且可包括标准单元和互连件的几何信息。
在操作S300中，可执行制造掩模的操作。例如，可根据布局数据D30限定形成在多个层中的图案，并且可制造用于形成所述多个层的相应的图案的至少一个掩模(或者光掩模)。
在操作S400中，可执行制造集成电路的操作。例如，可通过利用在操作S300中制造的至少一个掩模使所述多个层图案化来制造集成电路。如图8所示，操作S400可包括操作S410和S420，但不限于此。
在操作S410中，可执行前端制程(FEOL)工艺。FEOL工艺可指在集成电路的制造期间在衬底上形成例如晶体管、电容器、电阻器等的单独装置的工艺。例如，FEOL工艺可包括平面化和清洁晶圆、形成沟槽、形成阱、形成栅极线、形成源极和漏极等。
在操作S420中，可执行后端制程(BEOL)工艺。BEOL工艺可指在集成电路的制造期间将例如晶体管、电容器、电阻器等的单独装置互连的工艺。例如，BEOL工艺可包括：将栅极线、源极区和漏极区硅化；添加电介质；平面化；形成孔；添加金属层；形成穿通件；形成钝化层等，但不限于此。然后，集成电路可封装到半导体封装件中，并且可用作各种应用的组件。
图9是根据示例实施例的片上系统(SoC)900的框图。
SoC 900是半导体装置，并且可包括根据示例实施例的集成电路。SoC 900通过将诸如执行各种功能的知识产权(IP)的复杂功能块集成至单个芯片中来实施，并且根据示例实施例的标准单元和电源线可包括在SoC 900的各个功能块中，因此，SoC 900可具有改进的集成度和布线自由度。
参照图9，SoC 900可包括调制解调器912、显示控制器913、存储器914、外部存储器控制器915、中央处理单元(CPU)916、事务单元917、电源管理集成电路(PMIC)918和图形处理单元(GPU)919，并且SoC 900的功能块可通过系统总线911彼此通信。
可控制SoC 900的整体操作的CPU 916可控制其它功能块(即，调制解调器912、显示控制器913、存储器914、外部存储器控制器915、事务单元917、PMIC 918和GPU 919)的操作。调制解调器912可以解调从SoC 900的外部接收到的信号，或者可以调制在SoC 900中生成的信号，并且将经调制的信号发送至外部。外部存储器控制器915可以控制将数据发送至连接至SoC 900的外部存储器装置和从连接至SoC 900的外部存储器装置接收数据的操作。例如，可在外部存储器控制器915的控制下将存储在外部存储器装置中的程序和/或数据提供至CPU 916或GPU 919。GPU 919可执行与图形处理关联的程序指令。GPU 919可通过外部存储器控制器915接收图形数据，并且可将通过GPU 919处理的图形数据通过外部存储器控制器915发送至SoC 900的外部。事务单元917可监视每个功能块的数据事务，并且PMIC 918可以在事务单元917的控制下控制供应至每个功能块的功率。显示控制器913可以控制SoC900外部的显示器(或显示装置)，以将在SoC 900中生成的数据发送至显示器。
存储器914可包括非易失性存储器(诸如电可擦除可编程只读存储器(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、电阻RAM(RRAM)、纳米浮栅存储器(NFGM)、聚合物RAM(PoRAM)、磁性RAM(MRAM)或铁电RAM(FRAM))，或者可包括易失性存储器(诸如动态RAM(DRAM)、静态RAM(SRAM)、移动DRAM、双数据速率(DDR)同步DRAM(SDRAM)、低功率DDR(LPDDR)SDRAM、图形DDR(GDDR)SDRAM或Rambus DRAM(RDRAM))。
图10是根据示例实施例的包括存储程序的存储器的计算系统1000的框图。
可通过计算系统1000执行根据示例实施例的制造集成电路的方法(例如，制造上面参照图2A描述的集成电路的方法)中包括的操作中的至少一些。
计算系统1000可为诸如台式计算机、工作站、服务器等的固定计算系统，或者可为诸如膝上型计算机等的便携式计算系统。如图10所示，计算系统1000可包括处理器1011、输入/输出(I/O)装置1012、网络接口1013、RAM 1014、ROM 1015和存储装置1016。处理器1011、输入/输出装置1012、网络接口1013、RAM 1014、ROM 1015和存储装置1016可连接至总线1017，并且可通过总线1017彼此通信。
处理器1011可被称作处理单元，并且可包括能够执行任意指令集的至少一个核(例如，英特尔架构-32(IA-32)、64位扩展IA-32、x86-64、PowerPC、Sparc、MIPS、ARM、IA-64等)(例如，微处理器、应用处理器(AP)、数字信号处理器(DSP)、GPU等)。例如，处理器1011可通过总线1017访问存储器(即，RAM 1014或者ROM1015)，并且执行存储在RAM 1014或ROM1015中的指令。
RAM 1014可存储用于制造根据示例实施例的集成电路的程序1020或者程序1020的至少一部分，并且程序1020可使处理器1011执行制造集成电路的方法中包括的操作中的至少一些。也就是说，程序1020可包括可通过处理器1011执行的多个指令，并且程序1020中包括的所述多个指令可使处理器1011执行例如图8的操作S100的逻辑综合操作和/或操作S200的布局布线(P&R)操作。
即使当供应至计算系统1000的电源断开时，存储装置1016也可不丢失其中存储的数据。例如，存储装置1016可包括非易失性存储器装置，或者可包括诸如磁带、光盘或磁盘的存储介质。另外，存储装置1016可从计算系统1000可移除。根据示例实施例，存储装置1016还可存储程序1020，并且程序1020或其至少一部分可在通过处理器1011执行程序1020之前从存储装置1016加载至RAM 1014。可替换地，存储装置1016可存储按照编程语言写的文件，并且通过编译器等从文件或程序的至少一部分生成的程序可加载至RAM 1014。另外，如图10所示，存储装置1016可存储数据库(DB)1030，并且数据库1030可包括设计集成电路所需的信息。
存储装置1016还可存储将由处理器1011处理的数据或者由处理器1011处理的数据。也就是说，处理器1011可通过根据程序处理存储在存储装置1016中的数据来生成数据，并且还可将生成的数据存储在存储装置1016中。例如，存储装置1016可存储RTL数据D10、网表数据D20和/或布局数据D30。
输入/输出装置1012可包括诸如键盘、定点装置等的输入装置，并且可包括诸如显示装置、打印机等的输出装置。例如，用户可经输入/输出装置1012通过处理器1011触发程序的执行，输入图8的RTL数据D10和/或网表数据D20，并且检查图8的布局数据D30。
网络接口1013可提供对计算系统1000外部的网络的访问。例如，网络可包括多个计算系统和通信链路，并且通信链路可包括有线链路、光学链路、无线链路或任何其它类型的链路。
图11是基于P型晶体管的逻辑电路和电源门控电路的示例示意性代表。在图11中，逻辑电路110连接至向其施加地电压的地节点，电源门控电路120连接至逻辑电路和向其施加电源电压的电源节点。在该示例中，电源门控电路120基于P型晶体管。
虽然已具体示出和描述了示例实施例，但将理解，在不脱离所附权利要求的精神和范围的情况下，可在本文中做出形式和细节上的各种改变。

Claims (20)

1.一种集成电路，包括：
逻辑电路，其包括多个逻辑晶体管，所述逻辑电路包括在第一方向上延伸的多条逻辑栅极线；以及
电源门控电路，其包括多个电源门控晶体管，所述电源门控电路包括在垂直于所述第一方向的第二方向上延伸的第一电源栅极线，并且所述电源门控电路连接至所述逻辑电路，
其中，分别被包括在所述多个电源门控晶体管中的多个源极区彼此连接，或者分别被包括在所述多个电源门控晶体管中的多个漏极区彼此连接。
2.根据权利要求1所述的集成电路，还包括：电源栅极信号线，其被配置为将栅极电压施加至所述第一电源栅极线，其中所述电源栅极信号线在垂直于所述第一方向并且垂直于所述第二方向的第三方向上与所述第一电源栅极线的一部分对准。
3.根据权利要求1所述的集成电路，其中，将地电压施加至所述多个漏极区中的每一个，或者将电源电压施加至所述多个源极区中的每一个。
4.根据权利要求1所述的集成电路，其中，所述第一电源栅极线的第一栅极长度与所述多条逻辑栅极线中的逻辑栅极线的第二栅极长度不同。
5.根据权利要求1所述的集成电路，其中，所述电源门控电路还包括：
所述多个电源门控晶体管中的第一电源门控晶体管；
所述多个电源门控晶体管中的第二电源门控晶体管；以及
隔离晶体管，其连接至所述第一电源栅极线并且连接在所述第一电源门控晶体管与所述第二电源门控晶体管之间。
6.根据权利要求1所述的集成电路，其中，所述电源门控电路还包括：
第三电源门控晶体管；以及
第二电源栅极线，其在所述第一方向上延伸。
7.根据权利要求1所述的集成电路，其中，所述多个电源门控晶体管被配置为响应于栅极电压施加至所述第一电源栅极线的一部分而按次序导通。
8.一种集成电路，包括：
多个逻辑晶体管，其包括：
第一逻辑晶体管，其连接在电源节点与第一节点之间，其中所述电源节点被配置为具有施加至其的电源电压；
第二逻辑晶体管，其连接在所述电源节点与第二节点之间；
第三逻辑晶体管，其连接在所述电源节点与第三节点之间；
第四逻辑晶体管，其连接在所述第一节点与第一虚拟地节点之间；
第五逻辑晶体管，其连接在所述第二节点与第二虚拟地节点之间；以及
第六逻辑晶体管，其连接在所述第三节点与第三虚拟地节点之间；
多个电源门控晶体管，其包括：
第一电源门控晶体管，其连接在所述第一虚拟地节点与地节点之间，其中地电压施加至所述地节点；
第二电源门控晶体管，其连接在所述第二虚拟地节点与所述地节点之间；以及
第三电源门控晶体管，其连接在所述第三虚拟地节点与所述地节点之间；以及
逻辑栅极线，其在第一方向上延伸，
其中，所述多个电源门控晶体管中的至少一个连接至在垂直于所述第一方向的第二方向上延伸的第一电源栅极线。
9.根据权利要求8所述的集成电路，其中，所述第一电源栅极线由所述第一电源门控晶体管、所述第二电源门控晶体管和所述第三电源门控晶体管共享。
10.根据权利要求8所述的集成电路，还包括：隔离晶体管，其连接在所述第一虚拟地节点与所述第二虚拟地节点之间，并且连接至所述第一电源栅极线。
11.根据权利要求8所述的集成电路，其中，所述集成电路包括连接至所述第一电源门控晶体管并且在所述第一方向上延伸的第二电源栅极线，并且所述第一电源栅极线由所述第二电源门控晶体管和所述第三电源门控晶体管共享。
12.根据权利要求8所述的集成电路，其中，分别被包括在所述第一电源门控晶体管、所述第二电源门控晶体管和所述第三电源门控晶体管中的多个源极区彼此连接，并且
所述多个电源门控晶体管的所述多个源极区连接至所述地节点。
13.根据权利要求8所述的集成电路，其中，所述第一电源栅极线的第一栅极长度与所述逻辑栅极线的第二栅极长度不同。
14.根据权利要求8所述的集成电路，其中，所述多个电源门控晶体管被配置为响应于栅极电压被施加至所述第一电源栅极线的一部分而按次序导通。
15.根据权利要求8所述的集成电路，其中，所述第一逻辑晶体管、所述第二逻辑晶体管和所述第三逻辑晶体管是P型晶体管，并且
所述第四逻辑晶体管、所述第五逻辑晶体管、所述第六逻辑晶体管、所述第一电源门控晶体管、所述第二电源门控晶体管和所述第三电源门控晶体管是N型晶体管。
16.一种集成电路，包括：
逻辑电路；以及
电源门控电路，其被配置为：
当所述逻辑电路处于操作状态时被导通并变得短路，以及
当所述逻辑电路处于待机状态时被截止，以阻挡电流，其中，所述逻辑电路包括在第一方向上延伸的多条逻辑栅极线，并且
所述电源门控电路包括在垂直于所述第一方向的第二方向上延伸的至少一条电源栅极线。
17.根据权利要求16所述的集成电路，其中，所述电源门控电路包括共享第一电源栅极线的多个电源门控晶体管，并且
当所述电源门控电路导通时，栅极电压施加至所述第一电源栅极线的一部分，使得加宽的栅极电压按次序施加至所述多个电源门控晶体管中的每一个。
18.根据权利要求17所述的集成电路，其中，所述第一电源栅极线的第一栅极长度与所述多条逻辑栅极线中的逻辑栅极线的第二栅极长度不同。
19.根据权利要求16所述的集成电路，其中，所述逻辑电路连接至向其施加地电压的地节点，并且
所述电源门控电路连接至所述逻辑电路和向其施加电源电压的电源节点。
20.根据权利要求16所述的集成电路，其中，所述逻辑电路连接至向其施加电源电压的电源节点，并且
所述电源门控电路连接至所述逻辑电路和向其施加地电压的地节点。
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