CN115053290B - 包括具有共享预加载线和激活线的存储器位单元的装置 - Google Patents

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Abstract

包括具有共享预加载线和激活线的存储器位单元的装置。每个存储器中计算(CIM)NAND或NOR 8T‑SRAM位单元包括(6T)SPRAM电路配置，耦合到六晶体管(6T)SPRAM电路配置的第一晶体管、耦合到第一晶体管的第二晶体管、耦合到第二晶体管的第三晶体管、以及耦合到第二晶体管与第三晶体管的电容器。存储器电路包括耦合到第三晶体管的读取字线、耦合到第三晶体管的读取位线以及耦合到第二晶体管的激活线。存储器位单元可以被配置为作为NAND存储器位单元操作。存储器位单元可以被配置为作为NOR存储器位单元操作。

Description

包括具有共享预加载线和激活线的存储器位单元的装置
优先权要求
本专利申请要求于2020年2月6日提交的题为“INTEGRATED DEVICE COMPRISINGMEMORY BITCELLS COMPRISING SHARED PRELOAD LINE AND SHARED ACTIVATION LINE”的美国非临时申请号16/784,149，该专利申请已被转让给本申请的受让人，并在此明确表达通过引用并入本文。
技术领域
各种特征涉及集成装置，但是更具体地涉及包括存储器位单元的集成装置，该存储器位单元包括共享预加载线和共享激活线。
背景技术
集成装置包括被配置为执行逻辑功能的逻辑电路。集成装置可以包括以某种布局或配置组织的数千或数百万个逻辑电路。这些逻辑电路在集成装置中的布局非常复杂，并且对于被用来制造集成装置的制造工艺来说可能不是理想的或最佳的。不断需要提供具有改进布局的逻辑电路，这可以产生针对集成装置制造工艺进行优化的更好执行的集成装置性能和布局。
发明内容
各种特征涉及集成装置，但是更具体地涉及包括存储器位单元的集成装置，该存储器位单元包括共享预加载线和共享激活线。
一个示例提供了一种包括存储器位单元的存储器电路。存储器位单元包括六晶体管电路配置、耦合到六晶体管电路配置的第一晶体管、耦合到第一晶体管的第二晶体管、耦合到第二晶体管的第三晶体管、以及耦合到第二晶体管与第三晶体管的电容器。存储器电路包括耦合到第三晶体管的读取字线、耦合到第三晶体管的读取位线以及耦合到第二晶体管的激活线。存储器位单元可以被配置为作为NAND存储器位单元操作。存储器位单元可以被配置为作为NOR存储器位单元操作。
另一个示例提供一种存储器电路，其包括第一存储器位单元、第二存储器位单元、第三存储器位单元和第四存储器位单元。第一存储器位单元、第二存储器位单元、第三存储器位单元和第四存储器位单元各自包括：六晶体管电路配置，耦合到六晶体管电路配置的第一晶体管；耦合到第一晶体管的第二晶体管，耦合到第二晶体管的第三晶体管，以及耦合到第二晶体管与第三晶体管的电容器。存储器电路包括耦合到第一存储器位单元的第三晶体管和第三存储器位单元的第三晶体管的第一读取字线。存储器电路包括耦合到第一存储器位单元的第三晶体管和第三存储器位单元的第三晶体管的第一读取位线。存储器电路包括耦合到第一存储器位单元的第二晶体管和第二存储器位单元的第二晶体管的第一激活线。存储器电路包括耦合到第二存储器位单元的第三晶体管和第四存储器位单元的第三晶体管的第二读取字线。存储器电路包括耦合到第二存储器位单元的第三晶体管和第四存储器位单元的第三晶体管的第二读取位线。存储器电路包括耦合到第三存储器位单元的第二晶体管和第四存储器位单元的第二晶体管的第二激活线。
另一个示例提供了一种集成装置，其包括衬底和位于衬底上方的存储器位单元。存储器位单元包括六晶体管电路配置、耦合到六晶体管电路配置的第一晶体管、耦合到第一晶体管的第二晶体管、耦合到第二晶体管的第三晶体管、耦合到第二晶体管与第三晶体管的电容器。集成装置包括位于衬底上方的读取字线，其中读取字线耦合到第三晶体管。集成装置包括位于衬底上方的读取位线，其中读取位线被耦合到第三晶体管。集成装置包括位于衬底上方的激活线，其中激活线被耦合到第二晶体管。
另一个示例提供了一种集成装置，其包括衬底和位于衬底上方的存储器位单元。存储器位单元包括：用于晶体管电路操作的部件；用于晶体管操作的第一部件，其被耦合到用于晶体管电路操作的部件；用于晶体管操作的第二部件，其被耦合到用于晶体管操作的第一部件；用于晶体管操作的第三部件，其被耦合到用于晶体管操作的第二部件；以及用于电容的部件，其被耦合到用于晶体管操作的第二部件和用于晶体管操作的第三部件。集成装置包括位于衬底上方的读取字线，其中读取字线被耦合到用于晶体管操作的第三部件。集成装置包括位于衬底上方的读取位线，其中读取位线被耦合到用于晶体管操作的第三部件。集成装置包括位于衬底上方的激活线，其中激活线被耦合到用于晶体管操作的第二部件。
附图说明
当结合附图进行以下阐述的详细描述时，各种特征、性质和优点将变得显而易见，其中相同的附图标记自始至终对应地进行指示。
图1图示了存储器中计算(CIM)NAND位单元的电路图。
图2图示了通过操作的CIM位单元的不同线路和组件的电压图。
图3(其包括图3A-图3C)图示了在CIM NAND位单元的操作期间跨不同线路和组件的电压序列。
图4图示了存储器中计算(CIM)NAND位单元的2×2阵列的电路图。
图5图示了存储器中计算(CIM)NOR位单元的电路图。
图6(其包括图6A-图6C)图示了CIM NOR位单元的不同元件可以如何操作的序列。
图7图示了存储器中计算(CIM)NOR位单元的2×2阵列的电路图。
图8图示了具有二进制预加载电压和二进制激活电压的NAND位单元的表。
图9图示了具有二进制预加载电压和二进制激活电压的NOR位单元的表。
图10图示了具有多位预加载电压和二进制激活电压的NAND位单元的表。
图11图示了具有多位预加载电压和二进制激活电压的NOR位单元的表。
图12图示了具有多位预加载电压和多位激活电压的NAND位单元的表。
图13图示了具有多位预加载电压和多位激活电压的NOR位单元的表。
图14图示了包括2×2位单元阵列的集成装置的布局。
图15图示了包括M1层和2×2位单元阵列的集成装置的布局。
图16图示了包括M1层和M2层的集成装置的布局。
图17图示了包括M1层、M2层和M3层的集成装置的布局。
图18图示了包括存储器位单元的集成装置的轮廓图。
图19(包括图19A-图19B)图示了用于制造包括用于位单元的晶体管的集成装置的示例性序列。
图20图示了用于制造包括用于位单元的晶体管的集成装置的方法的示例性流程图。
图21图示了可以集成本文所述的存储器电路、管芯、集成装置、集成无源装置(IPD)、装置封装、封装、集成电路和/或PCB的各种电子装置。
具体实施方式
在以下描述中，给出了具体细节以提供对本公开的各个方面的透彻理解。然而，本领域普通技术人员将理解，可以在没有这些具体细节的情况下实践这些方面。例如，可以在框图中示出电路以避免在不必要的细节中模糊各个方面。在其他实例中，可能未详细示出众所周知的电路、结构和技术，以免混淆本公开的方面。
本公开描述了一种集成装置，其包括衬底和位于衬底上方的存储器位单元。存储器位单元包括六晶体管电路配置、耦合到六晶体管电路配置的第一晶体管、耦合到第一晶体管的第二晶体管、耦合到第二晶体管的第三晶体管、以及耦合到第二晶体管和第三晶体管的电容器。集成装置包括位于衬底上方的读取字线，其中读取字线被耦合到第三晶体管。集成装置包括位于衬底上方的读取位线，其中读取位线被耦合到第三晶体管。集成装置包括位于衬底上方的激活线，其中激活线被耦合到第二晶体管。存储器位单元可以被配置为作为NAND存储器位单元操作。存储器位单元可以被配置为作为NOR存储器位单元操作。二进制值或多位值可用于向存储器位单元提供预加载值和/或激活值。集成装置可以包括若干个存储器位单元，并且一些存储器位单元可以共享读取位线、读取字线和/或激活线，这有助于减小所有存储器位单元的整体尺寸和集成的装置。
具有预加载电压和激活电压的示例性存储器位单元
图1图示了被配置为执行逻辑操作的存储器位单元100的电路图。存储器位单元100被配置作为NAND门以执行NAND操作。存储器位单元100可以是存储器中计算(CIM)位单元(例如，CIM NAND位单元)。存储器位单元100包括预充电能力。存储器位单元100可以包括九个晶体管(9T)和一个电容器(1C)存储器位单元。存储器位单元100可以在集成装置中被实现。存储器位单元100可以是来自集成装置中的多个存储器位单元中的一个存储器位单元。存储器位单元100可以是用于集成装置的存储器电路的一部分。
存储器位单元100包括六(6)晶体管电路配置120、第一晶体管112、第二晶体管114、第三晶体管116和电容器118。第一晶体管112被耦合到六晶体管电路配置120。第二晶体管114被耦合到第一晶体管112。第三晶体管116被耦合到第二晶体管114。电容器118被耦合到第二晶体管114和第三晶体管116。第一晶体管112、第二晶体管114和第三晶体管116可以串联耦合。存储器位单元100还包括耦合到第三晶体管116的读取字线102(例如RWL)、耦合到第三晶体管116的读取位线106(例如RBL)、以及耦合到第二晶体管114的激活线104。读取位线106被耦合到模数转换器108。晶体管(例如，112、114、116)中的一个或多个可以是用于晶体管操作的部件(例如，用于晶体管操作的第一部件，用于晶体管操作的第二部件，晶体管操作的第三部件等等)。电容器118可以是用于电容的部件。
六晶体管电路配置120包括晶体管132、晶体管134、晶体管136、晶体管138、晶体管142、晶体管144、字线150、位线160、位线170(例如，补位线)。晶体管136和晶体管138可以是P型金属氧化物半导体(PMOS)晶体管。晶体管132和晶体管134可以是N型金属氧化物半导体(NMOS)晶体管。晶体管132和晶体管136可以被配置作为第一反相器。晶体管134和晶体管138可以被配置作为第二反相器。六晶体管电路配置可以是六(6)晶体管静态随机存取存储器(SRAM)。六晶体管电路配置120可以是用于晶体管电路操作的部件。
字线150被耦合到晶体管142和晶体管144。字线150可以控制晶体管142和晶体管144。晶体管142被耦合到位线160，并且晶体管144被耦合到位线170。可以通过将字线150设置为高(例如，1)来执行“1”的写入操作，这致使晶体管142和晶体管144“导通”或被激活。位线160被强制为“1”并且位线170被强制为“0”，这致使值“1”被存储。可以通过将字线150设置为高(例如，1)来执行“0”的写入操作，这致使晶体管142和晶体管144“导通”或被激活。位线160被强制为“0”并且位线170被强制为“1”，这致使值“0”被存储。
为了执行读取操作，位线160和位线170可以被预充电有Vdd。字线150被激活(例如，被设置为高，1)，这致使晶体管142和晶体管144“导通”或被激活。当位线160为“0”并且位线170为“1”时，所存储的值为“0”。在至少一个实现中，存储在六晶体管电路配置120处的值可以是被提供给第一晶体管112以激活或导通第一晶体管112的值(或电压)。由六晶体管电路配置120提供的值(或电压)可以是加权值。加权值可以是二进制值。六晶体管电路配置120的位线160和/或位线170可以耦合(例如，电气耦合)到第一晶体管112，以将值(或电压)提供给第一晶体管112。
六晶体管电路配置120、第一晶体管112和第二晶体管114可以被配置为作为八(8)晶体管电路配置110操作。八晶体管电路配置110可以是八晶体管静态随机存取存储器(SRAM)。下面将进一步描述存储器位单元100的操作。
图2图示了图200，其图示了存储器位单元100的各种线和组件的电压值。然而，如下文将进一步描述的，图200可以适用于其他存储器位单元，诸如存储器位单元500。图2图示了在存储器位单元的操作中，在读取字位线102处施加预加载控制信号或预加载控制电压220。在读取位线处施加预加载电压260。在完成预充电或预加载之后，关闭预加载控制电压220和预加载电压260。在计算阶段，然后在激活线104处施加激活电压242。在计算阶段之后，然后关闭激活电压242。在累积阶段，然后在读取字线102处施加控制信号或电压226。这可能致使在读取位线106处累积电压266。在读取位线106中累积电压266期间，模数转换器(ADC)可以具有可由电压266引起的输入电压286。图200将在下文关于存储器位单元100进一步详细描述。
图3(其包括图3A-图3C)图示了存储器位单元100可以如何操作以读取和/或写入数据的示例性序列。图3A的阶段1图示了在读取字线102处提供(例如，施加)信号或电压220之后的状态。阶段1可以是存储器位单元100的预充电状态。信号或电压220可以是在读取字线102处施加的预加载控制信号或预加载控制电压。电压220可以致使第三晶体管116激活(例如，导通)。在读取位线106处提供(例如，施加)预加载电压260，这致使电容器118具有电荷(例如，预充电)，因为第三晶体管116由于电压220而被激活。如下面将至少在图8、图10和图12中进一步描述的，电压260或预加载电压可以以二进制格式(例如，0或1)来使用，或者可以以多位格式来使用。
图3B的阶段2图示出了在激活线104处提供(例如，施加)激活电压242之后的状态。激活电压242可以提供激活值。如将在下文进一步描述的，激活值可以是二进制激活值或多位激活值。阶段2可以是存储器位单元100的计算状态或计算机阶段。激活电压242可以被认为是输入电压。激活电压242可以激活(例如，导通)第二晶体管114。取决于六晶体管电路配置120的状态(其是加权值)，激活电压242可以致使电容器118的值改变。当由六晶体管电路配置120的电压(或值)激活(例如，导通)第一晶体管112时，来自电容器118的电流可以流过第二晶体管114和第一晶体管112。在至少一个实现中，当第一晶体管112未被激活时，电容器118处的电荷可以保持相对相同。如将在下面在至少图8、图10和图12中进一步描述的，激活电压242可以以二进制格式(例如，0或1)来使用，或者可以以多位格式来使用。
图3C的阶段3图示了在读取字位线102处提供(例如，施加)电压226之后的状态。阶段3可以是存储器位单元100的累积状态或累积阶段。电压226可以致使第三晶体管116激活或导通，并导致读取位线106处的电压266。存储在电容器118处的电荷可以导致读取位线106处的电压266。如果没有存储在电容器118处的电荷，则可能没有读取位线106处的电压266。读取位线106处的电压266被提供给ADC 108，这导致ADC 108处的电压286。
图8、图10和图12图示了具有用于存储器位单元100的不同预加载电压、激活电压和加权值的示例性表。
存储器位单元的示例性阵列
图4图示了存储器位单元的阵列400。阵列400包括第一存储器位单元410、第二存储器位单元420、第三存储器位单元430和第四存储器位单元440。阵列400是存储器位单元的2×2阵列。然而，不同的实现可以包括具有不同数量的存储器位单元的阵列。第一存储器位单元410、第二存储器位单元420、第三存储器位单元430和第四存储器位单元440中的每一个可以是存储器位单元100。阵列400可以在集成装置中被实现。阵列400可以是用于集成装置的存储器电路的一部分。集成装置可以包括多个阵列400。
阵列400包括第一读取字位线102、第二读取字位线202、第一读取位线106、第二读取位线206、第一激活线104和第二激活线204。如图4中所示，存储器位单元(例如，410、420、430、440)中的一些可以共享读取位线、读取字位线、激活线和/或ADC。
第一读取字位线102被耦合到第一存储器位单元410和第三存储器位单元430。第一读取位线106被耦合到第一存储器位单元410和第三存储器位单元430。第一读取位线106被耦合到第一ADC 108。第二读取字位线202被耦合到第二存储器位单元420和第四存储器位单元440。第二读取位线206被耦合到第二存储器位单元420和第四存储器440。第二读取位线206被耦合到第二ADC 208。第一激活线104被耦合到第一存储器位单元410和第二存储器位单元420。第二激活线204被耦合到第三存储器位单元430和第四存储器位单元440。
如图4中所示，第一存储器位单元410、第二存储器位单元420、第三存储器位单元430和第四存储器位单元440各自包括(i)六晶体管电路配置120，(ii)耦合到六晶体管电路配置120的第一晶体管112，(iii)耦合到第一晶体管112的第二晶体管114，(iv)耦合到第二晶体管114的第三晶体管116，以及(v)耦合到第二晶体管114和第三晶体管116的电容器118。第一读取字线102被耦合到第一存储器位单元410的第三晶体管116和第三存储器位单元430的第三晶体管116。第一读取位线106被耦合到第一存储器位单元410的第三晶体管116和第三存储器位单元430的第三晶体管116。第一激活线104被耦合到第一存储器位单元410的第二晶体管114和第二存储器位单元420的第二晶体管114。第二读取字线202被耦合到第二存储器位单元420的第三晶体管116和第四存储器位单元440的第三晶体管116。第二读取位线206被耦合到第二存储器位单元420的第三晶体管116和第四存储器位单元440的第三晶体管116。第二激活线204被耦合到第三存储器位单元430的第二晶体管114和第四存储器位单元440的第二晶体管114。
在一些实现中，当向激活线104施加激活电压时，激活电压可以被提供给第一存储器位单元410和第二存储器位单元420。在一些实现中，当向激活线204施加激活电压时，激活电压可以被提供给第三存储器位单元430和第四存储器位单元440。
在一些实现中，当在读取字位线102处施加预加载控制电压时，预加载电压可以被提供给第一存储器位单元410和第三存储器位单元430。在一些实现中，当在读取字位线202处施加预加载控制电压时，预加载电压可以被提供给第二存储器位单元420和第四存储器位单元440。在至少一些实现中，读取字位线102和读取字位线202可以是用于电路的相同读取字位线的一部分。例如，被施加到第一读取字位线102的电压也可以被施加到第二读取字位线202，反之亦然。读取字位线102可以被耦合到读取字位线202。
在一些实现中，存在于读取位线106处的电压可能受到第一存储器位单元410和第三存储器位单元430的影响。在一些实现中，存在于读取位线206处的电压可以受第二存储器位单元420和第四存储器位单元440的影响。
包括存储器位单元(例如，410、420、430、440)的阵列400的操作可以以与图3A-图3C中所描述的存储器位单元100类似的方式操作。阵列400的存储器位单元可以共享位读取线、位字线和激活线，并且如此，施加在各个线上的电压可以一次激活(例如，导通)来自不同存储器位单元的一个以上晶体管。
具有预加载电压和激活电压的示例性存储器位单元
图5图示了被配置为执行逻辑操作的存储器位单元500的电路图。存储器位单元500被配置作为NOR门以执行NOR操作。存储器位单元500可以是存储器中计算(CIM)位单元(例如，CIM NOR位单元)。存储器位单元500包括预充电能力。存储器位单元500可以包括九个晶体管(9T)和一个电容器(1C)存储器位单元。存储器位单元500可以在集成装置中被实现。存储器位单元500可以是用于集成装置的存储器电路的一部分。存储器位单元500可以是来自集成装置中的多个存储器位单元中的一个位单元。
存储器位单元500包括六(6)晶体管电路配置120、第一晶体管512、第二晶体管514、第三晶体管116和电容器118。第一晶体管512被耦合到六晶体管电路配置120。第二晶体管514被耦合到第一晶体管512。第一晶体管512和第二晶体管514可以被并联耦合。第三晶体管116被耦合到第二晶体管514。电容器118被耦合到第二晶体管514和第三晶体管116。存储器位单元500还包括耦合到第三晶体管116的读取字线102、耦合到第三晶体管116的读取位线106、以及耦合到第二晶体管514的激活线104。读取位线106被耦合到模数转换器108。晶体管(例如，512、514、116)中的一个或多个可以是用于晶体管操作的部件(例如，用于晶体管操作的第一部件、用于晶体管操作的第二部件、用于晶体管操作的第三部件)。电容器118可以是用于电容的部件。
六晶体管电路配置120包括晶体管132、晶体管134、晶体管136、晶体管138、晶体管142、晶体管144、字线150、位线160和位线170(例如，补位线)。六晶体管电路配置120的操作类似于针对存储器位单元100描述的六晶体管电路配置120的操作。
图6(其包括图6A-图6C)图示了存储器位单元500可以如何操作以读取和/或写入数据的示例性序列。图6A的阶段1图示了在读取字线102处提供(例如，施加)信号或电压220之后的状态。阶段1可以是存储器位单元500的预充电状态。电压220可以是在读取字线102处施加的预加载电压。电压220可以致使第三晶体管116激活(例如，导通)。在读取位线106处提供(例如，施加)预加载电压260，这致使电容器118具有电荷(例如，预充电)，因为第三晶体管116由于电压220而被激活。在至少一个实现中，取决于六晶体管电路配置120的状态(其是加权值)，第一晶体管512可以是有源的(例如，导通)。在这种实例中，没有电荷可以被存储在电容器118处。如果第一晶体管512未激活(例如，关断)，则预加载电压260可以导致电容器118具有电荷(例如，预充电)。如将在下面至少在图9、图11和图13中进一步描述的，电压260或预加载电压可以以二进制格式(例如，0或1)来使用，或者可以以多位格式来使用。
图6B的阶段2图示了在激活线104处提供(例如，施加)激活电压242之后的状态。激活电压242可以提供激活值。激活值可以是二进制激活值或多位激活值。阶段2可以是存储器位单元500的计算状态或计算阶段。激活电压242可以被认为是输入电压。激活电压242可以激活(例如，导通)第二晶体管514。取决于六晶体管电路配置120的状态(其是加权值)，激活电压242可以致使电容器118的值改变。当六晶体管电路配置120的电压(或值)激活(例如，导通)第一晶体管512时，来自电容器118的电流可以流过第二晶体管514和/或第一晶体管512。在至少一个实现中，当第一晶体管112未被激活时，电容器118处的电荷可以保持相对相同。如将在下面在至少图9、图11和图13中进一步描述的，激活电压242可以以二进制格式(例如，0或1)来使用，或者可以以多位格式来使用。
图6C的阶段3图示了在读取字位线102处提供(例如，施加)电压226之后的状态。阶段3可以是存储器位单元100的累积状态或累积阶段。电压226可以致使第三晶体管116激活(例如，导通)，并导致读取位线106处的电压266。存储在电容器118处的能量(例如，电荷、电压)可以导致读取位线处的电压266。如果电容器118处没有存储能量，则可能没有电压266。读取位线106处的电压266被提供给ADC 108，这导致ADC 108处的电压286。图9、图11和图13图示了具有用于存储器位单元500的不同预加载电压、激活电压和加权值的示例性表。
存储器位单元的示例性阵列
图7图示了存储器位单元的阵列700。阵列700包括第一存储器位单元710、第二存储器位单元720、第三存储器位单元730和第四存储器位单元740。阵列700是存储器位单元的2x2阵列。然而，不同的实现可以包括具有不同数目的存储器位单元的阵列。第一存储器位单元710、第二存储器位单元720、第三存储器位单元730和第四存储器位单元740中的每一个可以是存储器位单元500。阵列700可以在集成装置中被实现。阵列700可以是用于集成装置的存储器电路的一部分。集成装置可以包括多个阵列700。
阵列700包括第一读取字线102、第二读取字线202、第一读取位线106、第二读取位线206、第一激活线104和第二激活线204。如图7中所示，存储器位单元(例如，710、720、730、740)中的一些可以共享读取位线、读取字线、激活线和/或ADC。在至少一些实现中，读取字位线102和读取字位线202可以是用于电路的相同读取字位线的一部分。例如，施加到第一读取字位线102的电压也可以被施加到第二读取字位线202，反之亦然。读取字位线102可以耦合到读取字位线202。
第一读取字线102被耦合到第一存储器位单元710和第三存储器位单元730。第一读取位线106被耦合到第一存储器位单元710和第三存储器位单元730。第一读取位线106被耦合到第一ADC 108。第二读取字线202被耦合到第二存储器位单元720和第四存储器位单元740。第二读取位线206被耦合到第二存储器位单元720和第四存储器位单元740。第二读取位线206被耦合到第二ADC 208。第一激活线104被耦合到第一存储器位单元710和第二存储器位单元720。第二激活线204被耦合到第三存储器位单元730和第四存储器位单元740。
如图7中所示，第一存储器位单元710、第二存储器位单元720、第三存储器位单元730和第四存储器位单元740各自包括(i)六晶体管电路配置120，(ii)耦合到六晶体管电路配置120的第一晶体管512，(iii)耦合到第一晶体管512的第二晶体管514，(iv)耦合到第二晶体管514的第三晶体管116，以及(v)耦合到第二晶体管514和第三晶体管116的电容器118。第一读取字线102被耦合到第一存储器位单元710的第三晶体管116和第三存储器位单元730的第三晶体管116。第一读取位线106被耦合到第一存储器位单元710的第三晶体管116和第三存储器位单元730的第三晶体管116。第一激活线104被耦合到第一存储器位单元710的第二晶体管514和第二存储器位单元720的第二晶体管514。第二读取字线202被耦合到第二存储器位单元720的第三晶体管116和第四存储器位单元740的第三晶体管116。第二读取位线206被耦合到第二存储器位单元720的第三晶体管116和第四存储器位单元740的第三晶体管116。第二激活线204被耦合到第三存储器位单元730的第二晶体管514和第四存储器位单元740的第二晶体管514。
在一些实现中，当向激活线104处施加激活电压时，激活电压可以被提供给第一存储器位单元710和第二存储器位单元720。在一些实现中，当向激活线204施加激活电压时，激活电压可以被提供给第三存储器位单元730和第四存储器位单元740。
在一些实现中，当在读取字线102处施加预加载电压时，预加载电压可以被提供给第一存储器位单元710和第三存储器位单元730。在一些实现中，当在读取字线202处施加预加载电压时，预加载电压可以被提供给第二存储器位单元720和第四存储器位单元740。
在一些实现中，存在于读取位线106处的电压可能受到第一存储器位单元710和第三存储器位单元730的影响。在一些实现中，存在于读取位线206处的电压可以受第二存储器位单元720和第四存储器位单元740的影响。
包括存储器位单元(例如，710、720、730、740)的阵列700的操作可以以与图6A-图6C中所描述的存储器位单元500类似的方式操作。阵列700的存储器位单元可以共享位读取线、位字线和激活线，并且如此，施加在各个线上的电压可以一次激活(例如，导通)来自不同存储器位单元的一个以上晶体管。
集成装置可以包括多个位单元100、多个阵列400、多个位单元500、多个阵列700和/或它们的组合。
使用二进制值和多位值的存储器位单元
已经描述了各种存储器位单元的各种操作。下面将描述可以由各种存储器位单元生成的值的示例。如上面所提及，在存储器位单元(例如，100、500)中使用的值可以包括二进制值(例如，0、1)或多位值。二进制值可以是预加载二进制值或二进制预加载值。多位值可以包括多位预加载值。
图8图示了被配置为作为NAND存储器位单元操作的存储器位单元100的表800。表800图示了以下的示例性值：二进制预加载电压(例如，260)、二进制预加载激活电压(例如，242)和在晶体管电路配置120处的二进制加权值(或加权电压)、在电容器118处的值、以及在读取位线106处的值。该实现中的二进制值意味着该值可以是1或0，其中Vdd值等于1。但是，Vdd值可以不同。作为示例，当预加载电压260等于1时，二进制预加载值为1。当预加载电压260等于1时，激活电压242等于1，并且二进制权重等于来自波形序列的(来自电路配置120的)0，在电容器118处的电压为1，并且在读取位线106处的电压是1。这意味着在此示例中，电荷或电压被存储在电容器118处，并且因此在累积阶段在读取位线106处提供电荷或电压。
图9图示了被配置为作为NOR存储器位单元操作的存储器位单元500的表900。表900图示了以下的示例性值：晶体管电路配置120处的二进制预加载电压(例如，260)、二进制预加载激活电压(例如，242)和二进制加权值(或加权电压)、在电容器118的值、以及读取位线106处的值。该实现中的二进制值意味着该值可以是1或0，其中Vdd值等于1。但是，Vdd值可以不同。作为示例，当预加载电压260等于1时，二进制预加载值为1。当读取字线102等于1时，激活电压242等于1，并且二进制权重等于来自波形序列的(来自电路配置120的)0，在电容器118处的电压为0，并且在累积阶段在读取位线106处没有电荷或没有电压(例如，0)。这意味着在此示例中，在电容器118处没有存储电荷或电压，并且因此在读取位线106处没有提供电荷或电压。
图10图示了被配置为作为NAND存储器位单元操作的存储器位单元100的表1000。表1000图示了以下的示例性值：多位预加载电压(例如，使用电压260)、二进制激活电压(例如，242)和在晶体管电路配置120处的二进制加权值(或加权电压)、在电容器118处的值、以及在读取位线106处的值。该实现中的多位值意味着该值/电平可以大于1或0。在多位环境中，可以任意设置值的范围。在此示例中，针对预加载值的多位环境被设置为256电平(如果是8位的话)。这意味着，预加载值可以具有介于0和255之间的值/电平。但是，不同的实现可以使用不同范围的位值/电平(例如，用于128个电平的7位)。在此示例中，Vdd值等于1。但是，Vdd值可以不同。作为示例，当预加载电压260等于大约0.51V时，预加载值/电平可以是130。当预加载电压260等于0.51V时，激活电压242等于1并且二进制权重等于0(来自电路配置120)，在电容器118处的电压为0.508V并且在读取位线106处的电压为0.508V。这意味着在此示例中，电荷或电压被存储在电容器118处，并且因此在读取位线106处提供电荷或电压。在至少一些实现中，当二进制权重为1时(在电路配置120处)，那么电容器电压将为0(在电容器118处)并且电压(例如，RBL输出)将为0(在读取位线106处)。
图11图示了被配置为作为NOR存储器位单元操作的存储器位单元500的表1100。表1100图示了以下的示例性值：多位预加载电压(例如，使用电压260)、二进制激活电压(例如，242)、在晶体管电路配置120处的二进制加权值(或加权电压)、在电容器118处的值、以及读取位线106处的值。该实现中的多位值意味着值/电平可以大于1或0。在多位环境中，可以任意设置值/电平的范围。在此示例中，用于预加载值的多位环境被设置为8位/256电平。这意味着，预加载值/电平可以具有介于0和255之间的值/电平。但是，不同的实现可以使用不同范围的位值/电平(例如，用于128个电平的7位)。在此示例中，Vdd值等于1。但是，Vdd值可以不同。作为示例，当预加载电压260等于大约0.51V时，预加载值/电平可以是130。当预加载电压260等于0.51V时，激活电压242等于1并且二进制权重等于0(来自电路配置120)，在电容器118处的电压为0，并且在读取位线106处的电荷或电压为0。这意味着在此示例中，没有电荷或电压存储在电容器118处，并且因此在读取位线106处没有提供电荷或电压。
图12图示了被配置为作为NAND存储器位单元操作的存储器位单元100的表1200。表1200图示了以下的示例性值：多位预加载电压(例如，使用电压260)、二进制激活电压(例如，242)、在晶体管电路配置120处的二进制加权值(或加权电压)、在电容器118处的值、以及在读取位线106处的值。该实现中的多位值意味着值/电平可以大于1或0。在多位环境中，可以任意设置值/电平的范围。在此示例中，针对预加载值的多位环境设置为8位/256电平。这意味着，预加载值可以具有介于0和255之间的值/电平。但是，不同的实现可以使用不同范围的位值(例如，7位/128电平)。类似地，激活值/电平的多位环境可以是8位/256电平。在此示例中，Vdd值等于1。但是，Vdd值可以不同。作为示例，当预加载电压260等于大约0.51V时，预加载值/电平可以是130。当预加载电压260等于0.51V时，激活电压242等于0.5078(130电平)并且二进制权重等于1(来自电路配置120)，在电容器118处的电压为0.258V并且在读取位线106处的电压为0.258V。这意味着在此示例中，电荷或电压被存储在电容器118处，并且因此在读取位线106处提供电荷/电压。
图13图示了被配置为作为NOR存储器位单元操作的存储器位单元500的表1300。表1300图示了以下的示例性值：晶体管电路配置120处的多位预加载电压(例如，使用电压260)、二进制激活电压(例如，242)、二进制加权值(或加权电压)、在电容器118处的值和读取位线106处的值。该实现中的多位值意味着值/电平可以大于1或0。在多位环境中，可以任意设置值/电平的范围。在此示例中，用于预加载值的多位环境被设置为8位/256电平。这意味着，预加载值/电平可以具有介于0和255之间的值/电平。但是，不同的实现可以使用不同的位值范围(例如，7位/128电平)。类似地，激活值/电平的多位环境可以是8位/256电平。在此示例中，Vdd值等于1。但是，Vdd值可以不同。作为示例，当预加载电压260等于打约0.51V时，预加载值/电平可以是130。当预加载电压260等于0.51V时，激活电压242等于0.5078(130电平)并且二进制权重等于1(来自电路配置120)，在电容器118处的电压为0.258V，并且在读取位线106处的电压为0.258V。这意味着在此示例中，电荷或电压被存储在电容器118处，并且因此在读取位线106处提供电荷/电压。
值得注意的是，图8-图13仅仅是可以由各种存储器位单元使用和/或生成的值/电平的示例。图8-图13并不意味着包含所有可能值的所有表。其他电压和/或值可能是可能的。
包括存储器位单元的示例性集成装置
图14-图17图示了包括一个或多个存储器位单元(例如，100、500)的集成装置的布局1400的示例性平面图。图14图示了包括第一位单元1410、第二位单元1420、第三位单元1430和第四位单元1440的集成装置的布局1400。第一位单元1410、第二位单元1420、第三位单元1430和第四位单元1440彼此相邻，并且如下文进一步描述的，位单元(例如，1410、1420、1430、1440)中的至少一些可以共享一个或多个位线和/或一个或多个读取字线。例如，位单元(例如，1410、1420、1430、1440)可以共享读取字线1470(其包括触点)。读取字线1470可以表示读取字线102和/或202。应该注意，图14-图17仅仅是多个存储器位单元的可能布局的示例。不同的实现可以具有不同的布局。
位单元阵列1450可以包括第一位单元1410、第二位单元1420、第三位单元1430和第四位单元1440。布局1400可以表示形成在衬底上方的集成装置的组件。布局1400可以包括所示的多于四个位单元。在一些实现中，布局1400可以包括图14中所示的至少数千和/或数百万个位单元。在一些实现中，布局1400可以包括图14中所示的至少数千和/或数百万个位单元阵列1450。布局1400可以图示了集成装置的前道工艺(FEOL)部分。
每个位单元(例如，1410、1420、1430、1440)可以包括至少一个阱、至少一个有源区域1460、多个栅极1462和多个触点1464。如本公开中所述，至少一个阱、至少一个有源区域1460、多个栅极1462和/或多个触点1464可以限定一个或多个晶体管。图14图示了第三位单元1430可以包括第一晶体管112、第二晶体管114、第三晶体管116、电容器118、晶体管132、晶体管134、晶体管136、晶体管138、晶体管142和晶体管144。每个位单元(例如，1410、1420、1430、1440)可以包括它自己相应的第一晶体管112、第二晶体管114、第三晶体管116、电容器118、晶体管132、晶体管134、晶体管136、晶体管138、晶体管142和晶体管114。位单元(例如，1410、1420、1430、1440)可以对应于图4的位单元(例如，410、420、430、440)或者图7中的位单元(例如，710、720、730、740)。如本公开中所述，位单元(例如，1410、1420、1430、1440)可以被配置作为NAND位单元或NOR位单元。为了清楚起见，第二位单元1420和第三位单元1430的晶体管、栅极和有源区域被标记，但是第一位单元1410和第四位单元1440的晶体管、栅极和有源区域可以不被标记。然而，用于第一位单元1410和第四位单元1440的晶体管、栅极和有源区域的布置可以以类似方式来布置和/或标记(例如，考虑可能的翻转或镜像配置)。
如图14中所示，晶体管中的一些可以共享相同的有源区域和/或相同的栅极。例如，晶体管134和晶体管138可以共享栅极1462a。晶体管132、晶体管136和晶体管112可以共享栅极1462b。晶体管114和晶体管116可以共享栅极1462c。晶体管134和晶体管144可以共享有源区域1460a。晶体管132和晶体管142可以共享有源区域1460b。晶体管112和晶体管114可以共享有源区域1460c。不同的实现可以不同地配置栅极、有源区域、触点和/或阱。
位单元阵列1450中的位单元(例如，1410、1420、1430、1440)可以被配置为被对称地布置。例如，位单元1410可以包括第一配置，位单元1420可以包括第二配置，位单元1430可以包括第三配置，并且位单元1440可以包括第四配置。位单元1420的第二配置可以是沿着Y轴的位单元1410的第一配置的镜像配置(例如，翻转配置)。位单元1430的第三配置可以是沿着X轴的位单元1410的第一配置的镜像配置(例如，翻转配置)。位单元1440的第四配置可以是沿着X轴的位单元1420的第二配置的镜像配置(例如，翻转配置)。位单元1440的第四配置可以是沿着Y轴的位单元1430的第三配置的镜像配置(例如，翻转配置)。镜像配置(例如，翻转配置)可以是当一个配置与另一个配置相同或相似时的配置——除了配置已被翻转(例如，沿着X方向或Y方向)和/或在不同方向上对齐之外。注意，集成装置的制造工艺可能导致配置不完全相同，但是通常具有相似的配置(例如，相似的布置、位置、尺寸和/或形状)。因此，例如，镜像配置和/或翻转配置可能与另一配置不完全相同，但是包括类似的配置。如图14中所示，各种组件可以被配置为提供用于电源(例如，Vcc、Vdd)、接地(例如，Vss)、读取位线、读取字线和激活线的电气路径。
图15图示了包括第一金属层1552(M1金属层)的布局1400。第一金属层1552可以被耦合到多个触点1464。第一金属层1552可以被形成在集成装置的后道工艺(BEOL)部分中。第一金属层1552可以包括沿着Y方向和/或X方向行进的互连。第一金属层1552可以包括在与至少一个有源区域1460相同的方向上对齐的互连。第一金属层1552可以被形成在集成装置的FEOL部分上方。
图16图示了包括第二金属层1652(M2金属层)的布局1400。第二金属层1652可以被耦合到第一金属层1552(M1金属层)。第二金属层1652可以被形成在集成装置的后道工艺(BEOL)部分中。第二金属层1652可以包括沿着Y方向和/或X方向行进的互连。第二金属层1652可以包括在与多个栅极1462相同的方向上对齐的互连。第二金属层1652可以包括垂直于第一金属层1552的互连对齐的互连。来自第二金属层的互连1652可以通过多个通孔(不可见)而从第一金属层1552耦合到互连。第二金属层1652可以形成在集成装置的FEOL部分上方。为了清楚起见，FEOL部分(其包括位单元)未在图16中示出。
图17图示了包括第三金属层1752(M3金属层)的布局1400。第三金属层1752可以被耦合到第二金属层1652(M2金属层)。来自第三金属层1752的互连可以通过多个通孔(不可见)耦合到来自第二金属层1652的互连。第三金属层1752可以形成在集成装置的生产线后端(BEOL)部分中。第三金属层1752可以包括沿着Y方向和/或X方向行进的互连。为了清楚起见，FEOL部分(其包括位单元)未在图17中示出。
包括存储器位单元的示例性集成装置
图18图示了包括一个或多个存储器位单元(例如，100、500)的集成装置1800的轮廓图。集成装置1800包括衬底1820、多个装置级单元1822(例如逻辑单元)、互连部分1804和封装部分1806。多个装置级单元1822形成在衬底1820上方。装置级单元1822可以形成集成装置1800的装置级层。在一些实现中，多个装置级单元1822可以包括衬底1820的部分。在一些实现中，衬底1820和多个装置级单元1822可以被称为集成装置1800的衬底部分1802。
多个装置级单元1822可以包括存储器位单元(例如，100、500)和/或包括多个存储器位单元的阵列(例如，400、700)。不同的实现可以具有不同数量和/或布置的存储器单元。存储器位单元可以包括晶体管(例如，半导体晶体管)。不同的实现可以使用不同类型的晶体管，诸如场效应晶体管(FET)、平面FET、finFET和栅极全围绕FET。
互连部分1804形成在衬底部分1802上方。具体地，互连部分1804形成在多个装置级单元1822上方。互连部分1804包括布线层。互连部分1804包括多个互连1840(例如，迹线、焊盘、通孔)和至少一个介电层1842。互连部分1804可以提供多个存储器位单元之间的互连。
封装部分1806形成在互连部分1804上方。封装部分1806包括钝化层1860、凸点下金属化(UBM)层1862和焊料互连1864。注意，集成装置1800的尺寸和形状是示例性的。此外，所示的集成装置1800的组件可能不是按比例的。
用于制造包括存储器位单元的集成装置的示例性序列
在一些实现中，制造包括存储器位单元的集成装置包括若干过程。图19(包括图19A-图19B)图示了用于提供或制造包括存储器位单元的集成装置的示例性序列。在一些实现中，图19A-图19B的序列可以被用来提供或制造图18的集成装置和/或本公开中描述的其他集成装置。
应该注意的是，图19A-图19B的序列可以组合一个或多个阶段以便简化和/或阐明用于提供或制造包括存储器位单元的集成装置的序列。在一些实现中，可以改变或修改过程的顺序。在一些实现中，可以替换或替代过程中的一个或多个而不背离本公开的精神。
阶段1，如图19中所示，图示了提供衬底1820之后的状态。不同的实现可以为衬底1820提供不同的材料。在一些实现中，衬底1820可以包括硅(Si)。衬底可以包括阱(例如，N阱、P阱)。
阶段2图示了在衬底1820上方形成装置级层之后的状态。装置级层包括多个装置级单元1822。因此，阶段2图示了在衬底1820上方形成多个装置级单元1822之后的状态。在一些实现中，可以使用前道工艺(FEOL)过程来制造装置级层(例如，多个装置级单元1822)。来自多个装置级单元的一个或多个单元可以包括存储器位单元(例如，100、500)。
阶段3图示了形成互连部分1804之后的状态。互连部分1804可以包括多个互连1840和至少一个介电层1842。在一些实现中，可以使用后道工艺(BEOL)过程来制造互连部分1804。互连部分1804可以被配置为电气耦合存储器位单元。
阶段4，如图19B中所示，图示了在互连部分1804上方形成钝化层1860和凸点下金属化(UBM)层1862之后的状态。
阶段5图示了在焊料互连耦合到凸点下金属化(UBM)层1862之后的状态。阶段18可以图示图18的集成装置1800。
用于制造包括存储器位单元的集成装置的方法的示例性流程图
在一些实现中，提供包括存储器位单元的集成装置包括若干过程。图20图示了用于提供或制造包括存储器位单元的集成装置的方法2000的示例性流程图。在一些实现中，图20的方法2000可以被用来提供或制造图18的集成装置和/或本公开中描述的其他集成装置。
应该注意的是，图20的序列可以组合一个或多个过程以便简化和/或阐明用于提供或制造包括存储器位单元的集成装置的方法。在一些实现中，过程的顺序可以被改变或修改。
该方法提供(在2005)衬底(例如，1520)。不同的实现可以为衬底提供不同的材料。在一些实现中，衬底可以包括硅(Si)。衬底可以掺杂有N型掺杂剂或P型掺杂剂。提供衬底可以包括在衬底中形成阱(例如，N阱、P阱)。
该方法在衬底上方形成(在2010)装置级层(例如，多个装置级单元1822)。在一些实现中，前道工艺(FEOL)过程可以被用来制造装置级层(例如，多个装置级单元1822)。装置级层可以包括多个存储器位单元(例如，100、500)。装置级单元可以包括一个或多个有源装置(例如晶体管)。如本公开中所述，一个或多个装置级单元可以包括具有NMOS晶体管和/或PMOS晶体管的结构。形成装置级层可以包括形成一个或多个NMOS晶体管和/或一个或多个PMOS晶体管。在一些实现中，形成装置级层包括在衬底上方形成第一晶体管。形成第一晶体管可以包括在衬底上方形成第一源极、在衬底上方形成第一漏极、在第一源极和第一漏极之间形成第一多个沟道。形成第一晶体管还可以包括形成围绕沟道的第一栅极。
该方法在装置级层(例如，多个装置级单元1822)和/或衬底1820上方形成(在2015)互连部分1804。互连部分1804可以包括多个互连1840和至少一个电介质层1842。在一些实现中，可以使用后道工艺(BEOL)过程来形成互连部分1904。互连部分1804可以被配置为电气耦合一个或多个晶体管和/或具有NMOS晶体管和PMOS晶体管的一个或多个CMOS结构。
该方法在互连部分1904上方形成(在2020)封装部分1806。封装部分1506可以包括钝化层1860和凸点下金属化(UBM)层1862。在互连部分1804上方形成钝化层1860和凸点下金属化(UBM)层1862。
该方法提供(在2025)焊料互连1864。在一些实现中，焊料互连1864被耦合到凸点下金属化(UBM)层1862。
还应注意，图20的方法2000可以被用来在晶片上制造(例如同时制造)若干集成装置。然后将晶片单片化(例如，切割)成个体集成装置。然后可以将这些单个的集成装置耦合到其他集成装置和/或印刷电路板(PCB)。
示例性电子装置
图21图示了可以与任何上述晶体管、CMOS、NMOS晶体管、PMOS晶体管、装置、位单元、存储器位单元、存储器电路、集成装置、集成电路(IC)封装、集成电路(IC)装置、半导体装置、集成电路、管芯、中介层、封装或封装上封装(PoP)集成的各种电子装置。例如，移动电话装置2102、膝上型计算机装置2104、固定位置终端装置2106或可穿戴装置2108可以包括如本文所述的装置2100。例如，装置2100可以是本文描述的任何装置和/或集成电路(IC)封装。图21中所图示的装置2102、2104、2106和2108仅仅是示例性的。其他电子装置也可以以装置2100为特征，包括但不限于如下的一组装置(例如电子装置)，包括：移动装置、手持个人通信系统(PCS)单元、诸如个人数字助理之类的便携式数据单元、支持全球定位系统(GPS)的装置、导航装置、机顶盒、音乐播放器、视频播放器、娱乐单元、诸如抄表装置之类的固定位置数据单元、通信装置、智能电话、平板计算机、计算机、可穿戴装置(例如手表、眼镜)、物联网(IoT)装置、服务器、路由器、在汽车(例如自动驾驶汽车)中实现的电子装置、或存储或检索数据或计算机指令的任何其他装置、或它们的任何组合。
在图1-图2、图3A-图3C、图4、图5、图6A-图6C、图7-图18、图19A-图19B和/或图20-图21中图示的组件、过程、特征和/或功能中的一个或多个可以被重新布置和/或组合成单个组件、过程、特征或功能，或者被体现在若干组件、过程或功能中。在不背离本公开的情况下，还可以添加附加的元件、组件、过程和/或功能。还应注意，图1-图2、图3A-图3C、图4、图5、图6A-图6C、图7-图18、图19A-图19B和/或图20-图21及其对应的描述在本公开中不限于管芯和/或IC。在一些实现中，图1-图2、图3A-图3C、图4、图5、图6A-图6C、图7-图18、图19A-图19B和/或图20-图21及其对应的描述可以被用来制造、创建、提供和/或生产装置和/或集成装置。在一些实现中，装置可以包括管芯、集成装置、集成无源装置(IPD)、管芯封装、集成电路(IC)装置、装置封装、集成电路(IC)封装、晶片、半导体装置、封装上封装(PoP)装置和/或中介层。
注意，本公开中的附图可以表示各种部分、组件、对象、装置、封装、集成装置、集成电路和/或晶体管的实际表示和/或概念表示。在一些实例中，这些附图可能不是按比例绘制的。在一些实例中，为了清楚起见，可能不会示出所有组件和/或部分。在一些实例中，图中的各个部分和/或组件的位置、地点、尺寸和/或形状可以是示例性的。在一些实现中，图中的各种组件和/或部分可以是可选的。词语“示例性”在本文中被用来意指“作为示例、实例或说明”。在本文中被描述为“示例性”的任何实现或方面不必被解释为比本公开的其他方面更优选或有利。同样，术语“方面”并不要求本公开的所有方面都包括所讨论的特征、优点或操作模式。在本文中所使用的术语“耦合”是指两个对象之间的直接或间接耦合。例如，如果对象A与对象B物理接触，而对象B与对象C接触，则对象A和C仍可被视为彼此耦合——即使它们没有直接物理接触。还应注意，如在本申请中在一个组件位于另一个组件之上的上下文中使用的术语“上方”可以被用来意指在另一个组件上和/或在另一个组件中(例如，在组件的表面上或被嵌入在组件中)的组件。因此，例如，在第二组件上方的第一组件可以意指(1)第一组件在第二组件上方，但是不直接接触第二组件，(2)第一组件在第二组件上(例如，在第二组件的表面上)，和/或(3)第一组件在(例如，嵌入在)第二组件中。术语“第一”、“第二”、“第三”和“第四”(以及高于第四的任何内容)的使用是任意的。所描述的任何组件可以是第一、第二、第三或第四。例如，被称为第二组件的组件可以是第一组件、第二组件、第三组件或第四组件。本公开中指定的方向是任意的。例如，X轴、Y轴、Z轴、Y方向、X方向、Z方向、垂直方向、水平方向的使用是任意的。不同的实现可以为不同的实现不同地指定方向。术语蚀刻可以包括干法蚀刻或湿法蚀刻，并且可以涉及掩模的使用。形成或安置金属可以包括电镀过程、化学气相沉积(CVP)过程和/或原子层沉积(ALD)过程。在一些实现中，形成一个或多个介电层和/或Si可以包括一个或多个沉积过程。
此外，应注意，本文中包含的各种公开可以被描述为被描绘为流程图、流程图表、结构图或框图的过程。尽管流程图可以将操作描述为顺序过程，但是许多操作可以并行或同时执行。此外，可以重新布置操作的顺序。过程在其操作完成时终止。
在不背离本公开的情况下，本文描述的本公开的各种特征可以在不同的系统中被实现。应当注意，本公开的上述方面仅仅是示例并且不应被解释为限制本公开。本公开的各方面的描述旨在说明性的，而不是限制权利要求的范围。如此，本教导可以容易地被应用于其他类型的装置，并且许多替代、修改和变型对于本领域技术人员来说将是显而易见的。

Claims (27)

1.一种存储器电路，包括：
存储器位单元，包括：
六晶体管电路配置；
耦合到所述六晶体管电路配置的第一晶体管；
耦合到所述第一晶体管的第二晶体管；
耦合到所述第二晶体管的第三晶体管；以及
耦合到所述第二晶体管和所述第三晶体管的电容器；
耦合到所述第三晶体管的读取字线；
耦合到所述第三晶体管的读取位线；以及
耦合到所述第二晶体管的激活线。
2.根据权利要求1所述的存储器电路，
其中所述第一晶体管被串联耦合到所述第二晶体管，以及
其中所述存储器位单元被配置为作为NAND存储器位单元操作。
3.根据权利要求1所述的存储器电路，
其中所述第一晶体管被并联耦合到所述第二晶体管，以及
其中所述存储器位单元被配置为作为NOR存储器位单元操作。
4.根据权利要求1所述的存储器电路，
其中所述读取字线被配置为向所述存储器位单元提供二进制预加载值，以及
其中所述激活线被配置为向所述存储器位单元提供二进制激活值。
5.根据权利要求1所述的存储器电路，
其中所述读取字线被配置为向所述存储器位单元提供多位预加载值，以及
其中所述激活线被配置为向所述存储器位单元提供二进制激活值。
6.根据权利要求1所述的存储器电路，
其中所述读取字线被配置为向所述存储器位单元提供多位预加载值，以及
其中所述激活线被配置为向所述存储器位单元提供多位激活值。
7.根据权利要求1所述的存储器电路，其中所述存储器电路在集成装置中被实现。
8.一种存储器电路，包括：
第一存储器位单元；
第二存储器位单元；
第三存储器位单元；
第四存储器位单元；
其中所述第一存储器位单元、所述第二存储器位单元、所述第三存储器位单元和所述第四存储器位单元各自包括：
六晶体管电路配置；
耦合到所述六晶体管电路配置的第一晶体管；
耦合到所述第一晶体管的第二晶体管；
耦合到所述第二晶体管的第三晶体管；以及
耦合到所述第二晶体管和所述第三晶体管的电容器；
第一读取字线，所述第一读取字线被耦合到所述第一存储器位单元的所述第三晶体管和所述第三存储器位单元的所述第三晶体管；
第一读取位线，所述第一读取位线被耦合到所述第一存储器位单元的所述第三晶体管和所述第三存储器位单元的所述第三晶体管；
第一激活线，所述第一激活线被耦合到所述第一存储器位单元的所述第二晶体管和所述第二存储器位单元的所述第二晶体管；
第二读取字线，所述第二读取字线被耦合到所述第二存储器位单元的所述第三晶体管和所述第四存储器位单元的所述第三晶体管；
第二读取位线，所述第二读取位线被耦合到所述第二存储器位单元的所述第三晶体管和所述第四存储器位单元的所述第三晶体管；以及
第二激活线，所述第二激活线被耦合到所述第三存储器位单元的所述第二晶体管和所述第四存储器位单元的所述第二晶体管。
9.根据权利要求8所述的存储器电路，
其中所述第一晶体管被串联耦合到所述第二晶体管，以及
其中所述第一存储器位单元、所述第二存储器位单元、所述第三存储器位单元和所述第四存储器位单元各自被配置为作为NAND存储器位单元操作。
10.根据权利要求8所述的存储器电路，
其中所述第一晶体管被并联耦合到所述第二晶体管，以及
其中所述第一存储器位单元、所述第二存储器位单元、所述第三存储器位单元和所述第四存储器位单元各自被配置为作为NOR存储器位单元操作。
11.根据权利要求8所述的存储器电路，
其中所述第一存储器位单元包括第一配置，
其中所述第二存储器位单元包括第二配置，以及
其中所述第二配置是所述第一配置沿着Y轴的翻转配置。
12.根据权利要求11所述的存储器电路，
其中所述第三存储器位单元包括第三配置，
其中所述第四存储器位单元包括第四配置，
其中所述第三配置是所述第一配置沿着X轴的翻转配置，以及
其中所述第四配置是所述第二配置沿着X轴的翻转配置。
13.根据权利要求8所述的存储器电路，其中所述第一读取字线被耦合到所述第二读取字线。
14.根据权利要求8所述的存储器电路，其中所述存储器电路在集成装置中被实现。
15.一种集成装置，包括：
衬底；
位于所述衬底上方的存储器位单元，所述存储器位单元包括：
六晶体管电路配置；
耦合到所述六晶体管电路配置的第一晶体管；
耦合到所述第一晶体管的第二晶体管；
耦合到所述第二晶体管的第三晶体管；以及
耦合到所述第二晶体管和所述第三晶体管的电容器；
位于所述衬底上方的读取字线，其中所述读取字线被耦合到所述第三晶体管；
位于所述衬底上方的读取位线，其中所述读取位线被耦合到所述第三晶体管；以及
位于所述衬底上方的激活线，其中所述激活线被耦合到所述第二晶体管。
16.根据权利要求15所述的集成装置，
其中所述第一晶体管被串联耦合到所述第二晶体管，以及
其中所述存储器位单元被配置为作为NAND存储器位单元操作。
17.根据权利要求15所述的集成装置，
其中所述第一晶体管被并联耦合到所述第二晶体管，以及
其中所述存储器位单元被配置为作为NOR存储器位单元操作。
18.根据权利要求15所述的集成装置，
其中所述第一晶体管和所述第二晶体管共享相同有源区域，以及
其中所述第二晶体管和所述第三晶体管共享相同栅极。
19.根据权利要求15所述的集成装置，其中所述第一晶体管和来自所述六晶体管电路配置的至少一个晶体管共享相同栅极。
20.根据权利要求15所述的集成装置，还包括多个存储器位单元，其中每个相应的存储器位单元包括：
相应的六晶体管电路配置；
耦合到所述相应的六晶体管电路配置的相应的第一晶体管；
耦合到所述相应的第一晶体管的相应的第二晶体管；
耦合到所述相应的第二晶体管的相应的第三晶体管；以及
耦合到所述相应的第二晶体管和所述相应的第三晶体管的相应的电容器。
21.一种集成装置，包括：
衬底；
位于所述衬底上方的存储器位单元，所述存储器位单元包括：
用于晶体管电路操作的部件；
用于晶体管操作的第一部件，被耦合到用于晶体管电路操作的所述部件；
用于晶体管操作的第二部件，被耦合到用于晶体管操作的所述第一部件；
用于晶体管操作的第三部件，被耦合到用于晶体管操作的所述第二部件；以及
用于电容的部件，被耦合到用于晶体管操作的所述第二部件和用于晶体管操作的所述第三部件；
位于所述衬底上方的读取字线，其中所述读取字线被耦合到用于晶体管操作的所述第三部件；
位于所述衬底上方的读取位线，其中所述读取位线被耦合到用于晶体管操作的所述第三部件；以及
位于所述衬底上方的激活线，其中所述激活线被耦合到用于晶体管操作的所述第二部件。
22.根据权利要求21所述的集成装置，
其中用于晶体管操作的所述第一部件被串联耦合到用于晶体管操作的所述第二部件，以及
其中所述存储器位单元被配置为作为NAND存储器位单元操作。
23.根据权利要求21所述的集成装置，
其中用于晶体管操作的所述第一部件被并联耦合到用于晶体管操作的所述第二部件，以及
其中所述存储器位单元被配置为作为NOR存储器位单元操作。
24.根据权利要求21所述的集成装置，
其中用于晶体管操作的所述第一部件和用于晶体管操作的所述第二部件共享相同有源区域，以及
其中用于晶体管操作的所述第二部件和用于晶体管操作的所述第三部件共享相同栅极。
25.根据权利要求21所述的集成装置，其中用于晶体管操作的所述第一部件和来自用于晶体管电路操作的所述部件的至少一个晶体管共享相同栅极。
26.根据权利要求21所述的集成装置，其中所述集成装置被并入到装置中，所述装置从由以下项组成的组中被选择：音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、移动装置、智能电话、个人数字助理、固定位置终端、计算机、可穿戴装置、服务器、物联网(IoT)装置和汽车中的装置。
27.根据权利要求21所述的集成装置，其中所述集成装置被并入到装置中，所述装置从由以下项组成的组中被选择：移动电话、平板计算机和笔记本计算机。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230078079A1 (en) * 2021-09-10 2023-03-16 Qualcomm Incorporated Hybrid compute-in-memory
US20230297335A1 (en) * 2022-03-15 2023-09-21 Qualcomm Incorporated Hybrid Compute-in-Memory

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8185851B2 (en) * 2009-08-12 2012-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Memory building blocks and memory design using automatic design tools
CN102623044A (zh) * 2011-01-31 2012-08-01 飞思卡尔半导体公司 线内寄存器文件位单元
CN105957552A (zh) * 2016-04-21 2016-09-21 华为技术有限公司 存储器
CN108122574A (zh) * 2016-11-30 2018-06-05 台湾积体电路制造股份有限公司 存储器装置
CN110291587A (zh) * 2016-12-06 2019-09-27 Gsi技术有限公司 计算存储单元以及使用存储单元的处理阵列器件

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6421265B1 (en) * 2001-03-22 2002-07-16 Integrated Devices Technology, Inc. DRAM-based CAM cell using 3T or 4T DRAM cells
US20050226079A1 (en) * 2004-04-08 2005-10-13 Yiming Zhu Methods and apparatus for dual port memory devices having hidden refresh and double bandwidth
WO2016048846A1 (en) * 2014-09-28 2016-03-31 Aplus Flash Technology, Inc Self-timed slc nand pipeline and concurrent program without verification
TWI579847B (zh) * 2016-11-16 2017-04-21 修平學校財團法人修平科技大學 ７ｔ雙埠靜態隨機存取記憶體
US10249362B2 (en) * 2016-12-06 2019-04-02 Gsi Technology, Inc. Computational memory cell and processing array device using the memory cells for XOR and XNOR computations
US11263522B2 (en) * 2017-09-08 2022-03-01 Analog Devices, Inc. Analog switched-capacitor neural network
US10304550B1 (en) * 2017-11-29 2019-05-28 Sandisk Technologies Llc Sense amplifier with negative threshold sensing for non-volatile memory
TWI705391B (zh) * 2018-05-29 2020-09-21 英屬開曼群島商意騰科技股份有限公司 適用於人工神經元的記憶體內運算記憶體裝置及記憶體內運算記憶體區塊
US11061646B2 (en) * 2018-09-28 2021-07-13 Intel Corporation Compute in memory circuits with multi-Vdd arrays and/or analog multipliers

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8185851B2 (en) * 2009-08-12 2012-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Memory building blocks and memory design using automatic design tools
CN102623044A (zh) * 2011-01-31 2012-08-01 飞思卡尔半导体公司 线内寄存器文件位单元
CN105957552A (zh) * 2016-04-21 2016-09-21 华为技术有限公司 存储器
CN108122574A (zh) * 2016-11-30 2018-06-05 台湾积体电路制造股份有限公司 存储器装置
CN110291587A (zh) * 2016-12-06 2019-09-27 Gsi技术有限公司 计算存储单元以及使用存储单元的处理阵列器件

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