CN107810451B - 包括鳍式场效应晶体管的可调谐存储器单元的结构和方法 - Google Patents

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Abstract

在特定方面，一种集成电路包括耦合到第一鳍式场效应晶体管(FinFET)器件的第一栅极结构。集成电路包括耦合到第二FinFET器件的第二栅极结构。第一栅极结构和第二栅极结构通过电介质区域分离。集成电路还包括具有与电介质区域、第一栅极结构和第二栅极结构接触的第一表面的金属接触件。

Description

包括鳍式场效应晶体管的可调谐存储器单元的结构和方法
优先权声明
本申请要求于2015年6月22日提交的共同拥有的美国非临时专利申请No.14/746,606的优先权，其通过引用整体明确并入本文。
技术领域
本公开总体上涉及包括鳍式场效应晶体管的存储器单元。
背景技术
技术的进步已经导致更小和更强大的计算设备。例如，包括诸如移动和智能电话等无线电话、平板电脑和膝上型计算机在内的各种便携式个人计算设备体积小、重量轻且容易由用户携带。这些设备可以通过无线网络传送语音和数据分组。而且，很多这样的设备包括附加的功能，诸如数字照相机、数字摄像机、数字记录器和音频文件播放器。而且，这样的设备可以处理可执行指令，包括可以用于访问因特网的软件应用，诸如网络浏览器应用。这样，这些设备可以包括重要的计算和网络功能。
无线设备可以包括用于存储数据或指令的静态随机存取存储器(SRAM)器件。SRAM器件的存储器单元(例如，位单元)的功能可以基于存储器单元中的晶体管的驱动强度。例如，在包括两个传输门(pass-gate)晶体管、两个上拉晶体管和两个下拉晶体管(例如，六晶体管(6T)SRAM单元)的常规SRAM单元中，SRAM单元的稳定性和可写性取决于晶体管的驱动强度的比率，诸如阿尔法(α)比率、贝塔比率(β)和/或伽马(γ)比率。对于平面晶体管，驱动强度基于晶体管宽度。在包括平面晶体管的SRAM单元的设计期间，可以通过选择晶体管的宽度来“调谐”SRAM单元，以便实现一个或多个目标驱动强度比率。对于鳍式场效应晶体管(FinFET)，驱动强度基于FinFET中包括的鳍部的数目。两个晶体管之间(例如，上拉晶体管与传输门晶体管之间)的驱动强度的比率可以是整数比率，诸如1:2、1:3或2:3。FinFET的鳍部的数目被限制为整数，因此通过选择FinFET中包括的鳍部的数目来调谐SRAM单元可以针对SRAM单元仅提供粗略调谐。这种粗略调谐可能不足以实现与SRAM单元的目标稳定性或目标可写性相关联的特定驱动强度比率。
发明内容
本公开提供了包括具有能够实现其他SRAM单元无法实现的目标驱动强度比率的驱动强度的鳍式场效应晶体管(FinFET)的集成电路，诸如静态随机存取存储器(SRAM)单元。在本公开中，某些晶体管(例如，相邻SRAM单元的传输门晶体管或相同SRAM单元的上拉晶体管和下拉晶体管)耦合到分离的栅极结构，并且分离的栅极结构耦合到金属接触件。为了说明，第一FinFET耦合到第一栅极结构，第二FinFET耦合到第二栅极结构，并且第一栅极结构和第二栅极结构通过电介质区域分离。在特定方面中，耦合到两个FinFET的单个栅极结构在制造过程期间被切割以形成通过电介质区域分离的第一栅极结构和第二栅极结构。在另一方面，第一栅极结构和第二栅极结构在制造过程中单独地形成并且通过电介质区域分离。在两个方面中，第一栅极结构通过具有与电介质区域、第一栅极结构和第二栅极结构接触的表面的金属接触件耦合到第二栅极结构。例如，金属的底表面可以与电介质区域、第一栅极结构的一部分和第二栅极结构的一部分接触。金属接触件可以被包括在与其他金属层(例如，金属0层、金属1层、金属2层等)不同的接触层中，并且因此金属接触件没有被包括在较高金属层中。
本公开的FinFET的驱动强度可以在设计过程中比常规SRAM单元的FinFET更精细地被调谐。例如，在其他SRAM单元中，FinFET耦合到单个栅极结构，并且FinFET的驱动强度通过选择FinFET中的鳍部的数目来被调节。因此，FinFET之间的驱动强度比率限于整数比率(例如，1:2、1:3、2:3等)。在本公开中，FinFET的驱动强度可以在设计过程中通过选择鳍部的数目以及通过选择电介质区域的位置和宽度来被调谐。例如，与距电介质区域较远的n沟道金属氧化物半导体(NMOS)FinFET相比，距电介质区域较近的NMOS FinFET可以具有增加的驱动强度。作为另一示例，与距电介质区域较远的p沟道金属氧化物半导体(PMOS)FinFET相比，距电介质区域较近的PMOS FinFET可以具有降低的驱动强度。通过在设计过程中选择电介质区域(相对于FinFET)的宽度和位置，可以实现FinFET的目标驱动强度。目标驱动强度可以与非整数比率的驱动强度比率相关联，诸如与包括FinFET的一个或多个存储器单元的目标稳定性或目标可写性相关联的分数驱动强度比率(例如，3/2:1、2/3:2等)，传统驱动强度比率不能通过仅选择FinFET中的鳍部的数目来实现。
在特定方面，一种集成电路包括耦合到第一鳍式场效应晶体管(FinFET)器件的第一栅极结构。集成电路包括耦合到第二FinFET器件的第二栅极结构。第一栅极结构和第二栅极结构通过电介质区域分离。集成电路还包括具有与电介质区域、第一栅极结构和第二栅极结构接触的第一表面的金属接触件。第一栅极结构通过金属接触件耦合到第二栅极结构。
在特定方面，一种制造集成电路的方法包括在第一鳍式场效应晶体管(FinFET)器件上方形成第一栅极结构。该方法包括在第二FinFET器件上方形成第二栅极结构。该方法包括在第一FinFET器件与第二FinFET器件之间的区域中沉积电介质材料以形成电介质区域。第一栅极结构和第二栅极结构通过电介质区域分离。该方法还包括形成具有与电介质区域、第一栅极结构和第二栅极结构接触的表面的金属接触件。
在特定方面，一种装置包括用于存储数据值的部件。用于存储数据值的部件包括第一鳍式场效应晶体管(FinFET)器件。第一FinFET器件耦合到第一栅极结构。第一栅极结构和耦合到第二FinFET器件的第二栅极结构通过电介质区域分离。该装置还包括用于将第一栅极结构电耦合到第二栅极结构的部件。用于电耦合的部件具有与电介质区域、第一FinFET器件和第二FinFET器件接触的表面。
在另一特定方面中，一种存储有指令的非暂态计算机可读介质，该指令在由处理器执行时引起处理器发起在第一鳍式场效晶体管(FinFET)器件上方形成第一栅极结构。该指令引起处理器发起在第二FinFET器件上方形成第二栅极结构。该指令引起处理器发起在第一FinFET器件与第二FinFET器件之间的区域中沉积电介质材料以形成电介质区域。第一栅极结构和第二栅极结构通过电介质区域分离。该指令进一步引起处理器发起形成具有与电介质区域、第一栅极结构和第二栅极结构接触的表面的金属接触件。
由所公开的各方面中的至少一个提供的一个特定优点是一个或多个存储器单元，其包括FinFET并且在设计过程中可调谐以实现目标稳定性值和/或目标可写性值。例如，与通过选择FinFET中的鳍部的数目来提供的“粗略”调谐相比，通过在设计过程中选择电介质区域的宽度和位置，可以更精细地调谐FinFET的驱动强度。通过精细调谐，可以实现作为分数比率的驱动强度比率。以这种方式，一个或多个存储器单元可以实现与目标稳定性值和/或目标可写性值相关联的驱动强度比率。
本公开的其他方面、优点和特征将在阅读包括以下部分的整个申请之后变得明显：附图说明、具体实施方式和权利要求书。
附图说明
图1是具有通过电介质区域分离并且通过金属接触件电耦合的栅极结构的集成电路的图；
图2是示出了附加金属层的图1的集成电路的第一方面的图；
图3是示出了附加金属层的图1的集成电路的第二方面的图；
图4是包括包含通过电介质区域分离并且通过金属接触件电耦合的栅极结构的多个存储器单元的集成电路的俯视图的图；
图5A至图5D是制造图1的集成电路的第一工艺流程的说明性示例的图；
图6A至图6D是制造图1的集成电路的第二工艺流程的说明性示例的图；
图7是示出制造包括通过电介质区域分离并且通过金属接触件电连接的栅极结构的集成电路的方法的流程图；
图8是包括图1的集成电路的设备的框图；以及
图9是制造包括图1的集成电路的设备的制造过程的说明性方面的数据流程图。
具体实施方式
下面参考附图描述本公开的特定方面。在说明书中，在所有附图中共同的特征由共同的附图标记表示。
本公开描述了包括耦合到栅极结构的鳍式场效应晶体管(FinFET)的集成电路。栅极结构可以通过电介质区域分离，并且金属接触件可以将栅极结构电耦合在一起。金属接触件具有与电介质区域、第一栅极结构和第二栅极结构接触的表面(例如，金属接触件不在集成电路的较高金属层中)。可以在设计过程中选择电介质区域的宽度和电介质区域相对于栅极结构的位置，以使得FinFET具有实现与包括FinFET的一个或多个存储器单元的目标稳定性值和/或目标可写性值相关联的驱动强度比率的驱动强度。
参考图1，描绘了具有通过电介质区域分离并且通过金属接触件电耦合的栅极结构的集成电路100。如图1所示，集成电路100包括耦合到第一FinFET器件106的第一栅极结构102和耦合到第二FinFET器件108的第二栅极结构104。第一栅极结构102和第二栅极结构104通过电介质区域110分离。集成电路100还包括将第一栅极结构102电耦合到第二栅极结构104的金属接触件112。金属接触件112具有与电介质区域110、第一栅极结构102的一部分和第二栅极结构104的一部分接触(例如，邻接)的第一表面134(例如，底表面)。如果集成电路100如图1所示地被取向，则金属接触件112可以被称为在电介质区域“上方”。
第一FinFET器件106和第二FinFET器件108可以包括形成在衬底120上的FinFET晶体管。在具体实现中，衬底120包括硅(Si)。浅沟槽隔离(STI)层122可以形成在衬底120上，并且衬底120可以包括一个或多个有源区或有源区域(未示出)，诸如源极区域和漏极区域。第一FinFET器件106可以包括第一源极区域、第一漏极区域和鳍部130。鳍部130可以从衬底120延伸并且可以在第一源极区域与第一漏极区域之间形成沟道。第二FinFET器件108可以包括第二源极区域、第二漏极区域和鳍部132。鳍部132可以从衬底120延伸并且可以在第二源极区域与第二漏极区域之间形成沟道。在一些实现中，第一FinFET器件106包括形成在鳍部130上和鳍部130周围的栅极氧化物层124，并且第二FinFET器件108包括形成在鳍部132上和鳍部132周围的栅极氧化物层126。
第一栅极结构102可以形成在(例如包围)第一FinFET器件106的鳍部130的至少一部分上，并且可以被配置为基于施加的电压选择性地使电流流过沟道(例如，鳍部130)。另外，第二栅极结构104可以形成在(例如包围)第二FinFET器件108的鳍部132的至少一部分上，并且可以被配置为基于施加的电压选择性地使电流流过沟道(例如，鳍部132)。在鳍部130和132“上”分别形成栅极结构102和104可以指的是直接在鳍部130和132上形成栅极结构102和104，或者在栅极氧化物层124和126上形成栅极结构102和104。在具体实现中，第一栅极结构102和第二栅极结构104包括或对应于栅极电极。第一栅极结构102和第二栅极结构104也可以被称为“多晶硅栅极”或“多晶导体”。第一栅极结构102和第二栅极结构104可以包括导电栅极材料。例如，作为说明性的非限制性示例，第一栅极结构102和第二栅极结构104可以包括多晶硅、氮化钽(TaN)和/或氮化钛(TiN)。在具体实现中，可以在第一FinFET器件106上和第二FinFET器件108上形成单个栅极结构，以及可以对单个栅极结构执行切割以形成第一栅极结构102和第二栅极结构104，如参考图5A至图5D进一步描述。在替代实现中，第一栅极结构102和第二栅极结构104可以被单独地形成，如参考图6A至图6D进一步描述。
第一栅极结构102和第二栅极结构104通过电介质区域110分离。电介质区域110可以包括电介质材料，诸如高k电介质。在具体实现中，电介质区域110包括与第一层间电介质(ILD)114相同的电介质材料。
金属接触件112电耦合第一栅极结构102和第二栅极结构104。作为说明性的非限制性示例，金属接触件112可以包括金属，诸如铜(Cu)、铝(Al)、钨(W)和/或钽(Ta)。金属接触件112可以被包括在接触层140中。接触层140可以在有源区域层(例如，包括栅极结构102和104、鳍部130和132、源极区域和漏极区域的层)与较高金属层(例如，金属0层、金属1层、金属2层等)之间，如参考图2和图3进一步描述。金属接触件112没有被包括在较高金属层中。另外，接触层140可以包括包围金属接触件112和接触层140中的任何其他金属结构(例如，接触件)的第一ILD 114。
如图1所示，金属接触件112的第一表面134(例如，底表面)与电介质区域110、第一栅极结构102的一部分和第二栅极结构104的一部分接触(例如，邻接)。例如，第一表面134可以与电介质区域110、第一栅极结构102的一部分和第二栅极结构104的一部分邻近并且可以与其接触。金属接触件112的与第一表面134相对的第二表面136(例如，顶表面)可以邻近于过孔，如参考图2所描述，或者邻近于第二层间电介质层，如参考图3进一步描述。
第一栅极结构102、第二栅极结构104、金属接触件112、第一FinFET器件106和第二FinFET器件108可以被包括在静态随机存取存储器(SRAM)器件中。例如，第一FinFET器件106可以被包括在SRAM器件的第一SRAM单元中，并且第二FinFET器件108可以被包括在SRAM器件的第一SRAM单元或第二SRAM单元中。在具体实现中，SRAM单元可以包括六晶体管SRAM(6T SRAM)单元。例如，6T SRAM单元可以包括两个传输门晶体管、两个上拉晶体管和两个下拉晶体管。第一FinFET器件106可以是第一SRAM单元的晶体管之一，并且第二FinFET器件108可以是第一SRAM单元的晶体管之一或第二SRAM单元的晶体管。在其他实现中，SRAM单元可以包括多于六个或者少于六个晶体管，并且FinFET器件106和108可以被包括在SRAM单元中。
在具体实现中，第一FinFET器件106和第二FinFET器件108包括传输门晶体管，如参考图2进一步描述。在该实现中，第一FinFET器件106被包括在第一SRAM单元中，并且第二FinFET器件108被包括在邻近于第一SRAM单元的第二SRAM单元(例如，相邻单元)中。在替代实现中，第一FinFET器件106包括上拉晶体管，并且第二FinFET器件108包括下拉晶体管。在该实现中，第一FinFET器件106和第二FinFET器件108被包括在同一SRAM单元中。
由于第一栅极结构102和第二栅极结构104通过电介质区域110分离并且通过金属接触件112电耦合，第一FinFET器件106和第二FinFET器件108可以具有与电耦合到单个栅极结构的两个FinFET的驱动强度不同的驱动强度(例如，导电强度)。例如，通过电介质区域110分离栅极结构102和104并且通过金属接触件112将栅极结构102和104电耦合可以导致栅极应力被施加到FinFET器件106和108的沟道。
栅极应力可以在FinFET的沟道中引起拉伸应变，这会影响FinFET的驱动强度。例如，在n沟道金属氧化物半导体(NMOS)FinFET的沟道中引起拉伸应变增加了沟道中的载流子迁移率并且增加了NMOS FinFET的驱动强度。作为另一示例，在p沟道金属氧化物半导体(PMOS)FinFET的沟道中引起拉伸应变降低了沟道中的载流子迁移率并且降低了PMOSFinFET的驱动强度。
在其他SRAM单元(例如，包括耦合到单个栅极结构的两个FinFET的SRAM单元)中，FinFET的驱动强度基于FinFET的鳍部的数目。在本公开中，FinFET器件106和108的驱动强度基于FinFET的鳍部的数目并且基于FinFET器件106和108的晶体管类型(例如，NMOS或PMOS)以及FinFET器件106和108与电介质区域110之间的距离。为了说明，除了第一FinFET器件106的鳍部的数目，第一FinFET器件106的驱动强度可以基于第一FinFET器件106的晶体管类型以及第一FinFET器件106与电介质区域110之间的距离d1。例如，小距离d1可以增加NMOS晶体管的驱动强度，并且可以降低PMOS晶体管的驱动强度。作为另一示例，大的距离d1可以降低NMOS晶体管的驱动强度，并且可以增加PMOS晶体管的驱动强度。类似地，除了第二FinFET器件108的鳍部的数目，第二FinFET器件108的驱动强度可以基于第二FinFET器件108的晶体管类型以及第二FinFET器件108与电介质区域110之间的距离d2。
在集成电路100的设计过程中，包括第一FinFET器件106和第二FinFET器件108的一个或多个SRAM单元可以被“调谐”，以实现与一个或多个SRAM单元的目标稳定性值和/或目标可写性值相关联的驱动强度比率。例如，可以在设计过程中选择第一FinFET器件106、第二FinFET器件108、第一栅极结构102、第二栅极结构104、电介质区域110和金属接触件112的一个或多个设计特性以使FinFET器件106和108具有特定驱动强度。在具体实现中，选择特定驱动强度以实现特定贝塔(β)比率(下拉晶体管的驱动强度与传输门晶体管的驱动强度的比率)。例如，随着贝塔比率增加，SRAM单元的稳定性值增加，并且随着贝塔比率降低，SRAM单元的可写性值增加。在其他实现中，可以选择驱动强度以实现与目标稳定性值和/或目标可写性值相关联的特定阿尔法(α)比率(上拉晶体管的驱动强度与传输门晶体管的驱动强度的比率)和/或特定伽玛(γ)比率(传输门晶体管的驱动强度与上拉晶体管的驱动强度的比率)。
为了实现目标稳定性值和/或目标可写性值，一个或多个SRAM单元的FinFET(例如，第一FinFET器件106和第二FinFET器件108)可以被设计为具有特定驱动强度。例如，在设计过程中，可以选择第一FinFET器件106的鳍部的数目和第二FinFET器件108的鳍部的数目，使得第一FinFET器件106和第二FinFET器件108具有特定驱动强度。选择FinFET的鳍部的数目可以被称为“粗略调谐”。然而，选择鳍部的数目可能不足以实现某些目标驱动强度比率，诸如分数(即，非整数)驱动强度比率，因为鳍部的数目是整数，并且因此驱动强度比率基于整数比率(例如，1:2、1:3和2:3，作为非限制性示例)。此外，包括多个鳍部的FinFET与包括一个或少量鳍部的FinFET相比可能占用更多的面积。因此，为了减小集成电路100的尺寸，FinFET的鳍部的数目可能被限制(例如，限制为一个或小的数目)。
为了进一步调谐一个或多个SRAM单元，可以在设计过程中选择第一栅极结构102、第二栅极结构104、电介质区域110和/或金属接触件112的特性。如上所述，通过电介质区域110分离第一栅极结构102和第二栅极结构104并且使用金属接触件112将第一栅极结构102耦合到第二栅极结构104可以影响第一FinFET器件106和第二FinFET器件108的驱动强度。可以通过选择电介质区域110的宽度(或栅极结构102和104的宽度)以及电介质区域110相对于栅极结构102和104的位置来(在设计过程中)执行FinFET器件106和108的驱动强度的附加调谐。例如，可以在设计过程中选择电介质区域110的宽度(或栅极结构102和104的宽度)，以将距离d1和d2设置为与第一FinFET器件106和第二FinFET器件108的目标驱动强度相关联的值。因此，第一FinFET器件106的目标驱动强度、第二FinFET器件108的目标驱动强度或其组合基于电介质区域110的宽度。另外，可以在设计过程中选择电介质区域110的位置，以将距离d1和d2设置为与第一FinFET器件106和第二FinFET器件108的目标驱动强度相关联的值。因此，第一FinFET器件106的目标驱动强度、第二FinFET器件108的目标驱动强度或其组合基于电介质区域110的位置。为了说明，距离d1为0.035微米(μm)的NMOS FinFET器件的驱动强度可以比距离d1为0.326μm的NMOS FinFET的驱动强度大大约20％至55％。作为另一示例，距离d1为0.035μm的PMOS FinFET的驱动强度可以比距离d1为0.326μm的PMOSFinFET的驱动强度小大约20％至55％。金属接触件112的宽度可以被选择为大于电介质区域110的宽度，使得金属接触件112的第一表面134与电介质区域110、第一栅极结构102的一部分和第二栅极结构104的一部分邻接。
因此，在设计过程中设置距离d1和d2(通过选择电介质区域110的位置和宽度)并且选择鳍部的数目可以实现仅通过选择FinFET器件106和108的鳍部的数目无法实现的FinFET器件106和108的目标驱动强度。例如，通过设置距离d1和d2并且选择FinFET器件106和108的鳍部的数目，第一FinFET器件106的驱动强度与第二FinFET的器件108的驱动强度的比率可以是分数比率(例如，2.4:1、1:1.2、1.3:2.5等)。这些比率通过仅选择鳍部的数目(这导致整数比率(例如，1:2、2:3等))无法实现。通过在设计过程中使用“粗略调谐”(例如，选择鳍部的数目)和“精细调谐”(例如，选择电介质区域110的位置和宽度)，FinFET器件106和108的驱动强度可以实现与目标稳定性值和/或目标可写性值相关联的目标驱动强度比率。
在操作期间，第一FinFET器件106和第二FinFET器件108可以作为一个SRAM单元或多个SRAM单元的部分来操作。例如，第一FinFET器件106和第二FinFET器件108可以包括或对应于两个相邻SRAM单元的传输门晶体管，并且输入电压可以经由字线被施加到第一栅极结构102和第二栅极结构104以使得能够访问两个相邻SRAM单元的存储节点。作为另一示例，第一FinFET器件106和第二FinFET器件108可以分别包括或对应于单个SRAM单元的上拉晶体管和下拉晶体管，并且第一FinFET器件106和第二FinFET器件108可以作为一对交叉耦合的反相器的部分进行操作，以使得能够将值存储在SRAM单元的存储节点处。
由于第一栅极结构102通过电介质区域110与第二栅极结构104分离并且通过金属接触件112耦合到第二栅极结构104，FinFET器件106和108的驱动强度可以被设置为耦合到单个栅极结构的FinFET(例如，其他SRAM单元的FinFET)无法实现的值。例如，可以通过选择FinFET器件106和108的鳍部的数目来在设计过程中执行粗略调谐，并且可以通过选择电介质区域110的位置和宽度来在设计过程中执行精细调谐。由于FinFET器件106和108的驱动强度基于FinFET器件106和108的鳍部的数目以及电介质区域110的位置和宽度，FinFET器件106和108的驱动强度可以被设置为使得与一个或多个SRAM单元的目标稳定性值和/或目标可写性值相关联的目标驱动强度比率(例如，分数比率)可以被实现。
参考图2，包括附加金属层的图1的集成电路100的第一方面被示出并且被标示为200。集成电路200包括图1的第一栅极结构102、第二栅极结构104、第一FinFET器件106、第二FinFET器件108、电介质区域110、金属接触件112、第一ILD 114、衬底120、STI层122、鳍部130和132、以及栅极氧化物层124和126。集成电路200包括多个层。例如，集成电路200包括：有源区域层(例如，包括FinFET器件106和108以及栅极结构102和104的层)、包括金属接触件112的接触层140、以及较高金属层，诸如金属0(M0)层220、金属1(M1)层222和金属2(M2)层224，较高金属层可以包括一个或多个金属结构并且可以包括为了方便而未示出的过孔层(例如，过孔0(V0)层、过孔1(V1)层和过孔2(V2)层)。
在图2所示的实现中，第一FinFET器件106和第二FinFET器件108包括或对应于NMOS传输门晶体管。在其他实现中，传输门晶体管可以是PMOS晶体管。第一FinFET器件106可以被包括在第一存储器单元(例如，第一SRAM单元)中，并且第二FinFET器件108可以被包括在邻近于第一存储器单元的第二存储器单元(例如，第二SRAM单元)中。例如，第二FinFET器件108可以被包括在包括第一FinFET器件106的SRAM单元的相邻SRAM单元中。
第一存储器单元和第二存储器单元可以耦合到同一字线。例如，金属接触件112可以耦合到字线208。字线208可以包括一种或多种导电材料。例如，作为说明性的非限制性示例，字线208可以包括铜(Cu)、铝(Al)和/或钽(Ta)。在图2所示的具体实现中，字线208通过过孔202耦合到金属接触件112。在替代实现中，金属接触件112通过过孔202耦合到M0层220中的金属结构，并且金属结构通过附加过孔耦合到字线208。过孔202可以被包括在集成电路200的M0层220中。M0层220还可以包括第二ILD 206。金属接触件112的第二表面136(与第一表面134相对)可以邻接(例如，与之接触)或者邻近于过孔202。字线208还可以耦合到接触层140中的一个或多个其他电路元件并且耦合到较高金属层中的一个或多个电路元件，诸如被配置为接收集成电路200的输入的金属接触件或插头。
集成电路200还可以包括一个或多个位线。例如，集成电路200可以包括位线212和214。位线212和214可以包括一个或多个导电材料。例如，作为说明性的非限制性示例，位线212和214可以包括铜(Cu)、铝(Al)和/或钽(Ta)。在具体实现中，位线212和214可以形成一对互补位线(例如，位线BL和反位线BLB)。金属接触件112可以被包括在接触层140中，字线208可以被包括在M1层222中，并且位线212和214可以被包括在M2层224中。金属接触件112被包括在与较高金属层(例如，M0层220、M1层222和M2层224)不同的层(例如，接触层140)中。M1层222还可以包括第三ILD 210，并且M2层224也可以包括第四ILD 216。
如参考图1所描述，第一FinFET器件106和第二FinFET器件108的驱动强度基于电介质区域110的位置和宽度。由于FinFET器件106和108是图2所示的实现中的NMOS晶体管，FinFET器件106和108与电介质区域110之间的较小距离对应于FinFET器件106和108的较高驱动强度。在具体实现中，电介质区域110的中心被定位在第一FinFET器件106与第二FinFET器件108之间。在该实现中，(第一FinFET器件106与电介质区域110之间的)距离d1和(第二FinFET器件108与电介质区域110之间的)距离d2实质上相等(例如，电介质区域110距第一FinFET器件106和第二FinFET器件108的距离实质上相同)。因此，第一FinFET器件106的驱动强度和第二FinFET器件108的驱动强度实质上相等。另外，可以在集成电路200的设计过程中选择电介质区域110的宽度，以实现第一FinFET器件106和第二FinFET器件108的目标驱动强度。例如，FinFET器件106和108的目标驱动强度可以与d1和d2的特定值相关联，并且可以在设计过程中选择电介质区域110的宽度使得d1和d2具有特定值。以这种方式，传输门FinFET(例如，第一FinFET器件106和第二FinFET器件108)的驱动强度可以被设置为实现与目标可写性值和/或目标稳定性值相关联的驱动强度比率。
参考图3，包括附加金属层的图1的集成电路100的第二方面被示出并且被标示为300。集成电路300包括图1的第一栅极结构102、第二栅极结构104、第一FinFET器件106、第二FinFET器件108、电介质区域110、金属接触件112、第一ILD 114、衬底120、STI层122、鳍部130和132、以及栅极氧化物层124和126。集成电路300包括多个层。例如，集成电路300包括：有源区域层(例如，包括FinFET器件106和108以及栅极结构102和104的层)、包括金属接触件112的接触层140、以及较高金属层，诸如金属0(M0)层320、金属1(M1)层322和金属2(M2)层324，较高金属层可以包括一个或多个金属结构并且可以包括为了方便而未示出的过孔层(例如，过孔0(V0)层、过孔1(V1)层和过孔2(V2)层)。
在图3所示的实现中，第一FinFET器件106包括或对应于上拉晶体管，并且第二FinFET器件108包括或对应于下拉晶体管。第一FinFET器件106可以包括NMOS晶体管，并且第二FinFET器件108可以包括PMOS晶体管。在该实现中，第一FinFET器件106和第二FinFET器件108可以被包括在同一存储器单元(例如，同一SRAM单元)中。例如，FinFET器件106和108可以是6T SRAM单元的两个晶体管。在其他实现中，FinFET器件106和108可以包括或对应于其他晶体管和/或可以被包括在其他存储器单元中。
在图3所示的实现中，金属接触件112将第一栅极结构102耦合到第二栅极结构104。金属接触件112没有耦合到较高金属层中的金属结构。例如，金属接触件112没有如图2所示地耦合到字线。金属接触件112的第二表面136(与第一表面134相对)可以邻近于第二ILD 306。例如，第二表面136可以与第二ILD 306接触(例如，邻接)。第二ILD 306可以被包括在集成电路300的M0层320中。M0层320还可以包括第二ILD 306。
集成电路300还可以包括一个或多个位线。例如，集成电路300可以包括位线312和314。位线312和314可以包括一个或多个导电材料。例如，作为说明性的非限制性示例，位线312和314可以包括铜(Cu)、铝(Al)和/或钽(Ta)。在具体实现中，位线312和314可以形成一对互补位线(例如，位线BL和反位线BLB)。金属接触件112可以被包括在接触层140中，字线(未示出)可以被包括在M1层322中，并且位线312和314可以被包括在M2层324中。金属接触件112被包括在与较高金属层(例如，M0层320、M1层322和M2层324)不同的层(例如，接触层140)中。M1层322还可以包括第三ILD 310，并且M2层324也可以包括第四ILD 316。
如参考图1所描述，第一FinFET器件106和第二FinFET器件108的驱动强度基于电介质区域110的位置和宽度。由于在图3所示的实现中第一FinFET器件106包括NMOS晶体管并且第二FinFET器件108包括PMOS晶体管，电介质区域110的位置和宽度对第一FinFET器件106的驱动强度和第二FinFET器件108的驱动强度具有相反的影响。在具体实现中，电介质区域110被定位为与第二FinFET器件108相比更靠近第一FinFET器件106。在该实现中，(第一FinFET器件106与电介质区域110之间的)距离d1小于(第二FinFET器件108与电介质区域110之间的)距离d2。由于第一FinFET器件106包括NMOS晶体管并且第二FinFET器件108包括PMOS晶体管，与电介质区域110被定位在FinFET器件106和108中间的情况下相比，第一FinFET器件106的驱动强度和第二FinFET器件108的驱动强度增加。在另一实现中，电介质区域110被定位为与第一FinFET器件106相比更靠近第二FinFET器件108。在该实现中，(第一FinFET器件106与电介质区域110之间的)距离d1大于(第二FinFET器件108与电介质区域110之间的)距离d2。由于第一FinFET器件106包括NMOS晶体管并且第二FinFET器件108包括PMOS晶体管，与之前的实现相比，第一FinFET器件106的驱动强度和第二FinFET器件108的驱动强度可以降低。因此，电介质区域110的位置和宽度可以被选择为使得d1和d2具有特定值。以这种方式，上拉FinFET(例如，第一FinFET器件106)和下拉FinFET(例如，第二FinFET器件108)的驱动强度可以被设置为实现与目标可写性值和/或目标稳定性值相关联的驱动强度比率。
参考图4，包括包含通过电介质区域分离并且通过金属接触件电耦合的栅极结构的多个存储器单元的集成电路的俯视图被描绘并且被标示为400。在具体实现中，集成电路400可以包括或对应于图1的集成电路100、图2的集成电路200、图3的集成电路300、或其组合。
集成电路400包括多个SRAM单元。在具体实现中，多个SRAM单元可以被包括在SRAM器件的存储器阵列中。在具体实现中，多个SRAM单元可以包括6T-SRAM单元。在其他实现中，SRAM单元可以包括其他类型的SRAM单元。第一存储器单元420包括两个传输门晶体管PG1和PG2、两个上拉晶体管PU1和PU2以及两个下拉晶体管PD1和PD2。第二存储器单元422包括两个传输门晶体管PG3和PG4、两个上拉晶体管PU3和PU4以及两个下拉晶体管PD3和PD4。存储器单元420和422的每个晶体管都是FinFET器件。存储器单元420和422还包括栅极结构和金属接触件。栅极结构可以耦合到晶体管的一个或多个鳍部，并且金属接触件可以耦合到一个或多个晶体管、一个或多个栅极结构、或者较高金属层中的一个或多个金属线。例如，一些接触件可以将栅极结构或晶体管耦合到电源线(VDD)、地线(VSS)、字线(WL)或位线(BL)。
不同存储器单元的栅极结构可以通过电介质区域分离并且可以通过金属接触件耦合在一起。例如，耦合到传输门晶体管PG1的第一栅极结构402和耦合到传输门晶体管PG3的第二栅极结构404可以通过电介质区域分离。第一金属接触件406可以耦合到第一栅极结构402和第二栅极结构404。第一金属接触件406可以具有与电介质区域、第一栅极结构402和第二栅极结构404接触的表面。第一金属接触件406也可以耦合到较高金属层中的字线(WL)。在具体实现中，传输门晶体管PG1和PG3、栅极结构402和404以及第一金属接触件406的配置可以对应于图2的栅极结构102和104、FinFET器件106和108以及金属接触件112。类似地，耦合到传输门晶体管PG2(或传输门晶体管PG4)的栅极结构可以通过电介质区域与耦合到相邻SRAM单元的传输门晶体管的栅极结构分离，并且金属接触件可以将栅极结构耦合到字线。在具体实现中，电介质区域(在第一栅极结构402与第二栅极结构404之间)的位置距传输门晶体管PG1和传输门晶体管PG3实质上等距。如参考图2所述，可以在设计过程中选择电介质区域的宽度，使得晶体管PG1和PG3具有实现存储器单元420和422的目标稳定性值或目标可写性值的驱动强度。
同一存储器单元的栅极结构也可以通过电介质区域分离，并且可以通过金属接触件耦合在一起。例如，耦合到上拉晶体管PU1的第三栅极结构410和耦合到下拉晶体管PD1的第四栅极结构412可以通过电介质区域分离。第二金属接触件414可以耦合到第三栅极结构410和第四栅极结构412。第二金属接触件可以具有与第三栅极结构410和第四栅极结构412接触的表面。第二金属接触件414没有耦合到较高金属层中的字线(WL)。在具体实现中，晶体管PU1和PD1、栅极结构410和412以及第二金属接触件414的配置可以对应于图3的栅极结构102和104、FinFET器件106和108以及金属接触件112。类似地，耦合到上拉晶体管PU2(或者上拉晶体管PU3和PU4之一)的栅极结构可以通过电介质区域与耦合到下拉晶体管PD2(或者下拉晶体管PU3和PU4之一)的栅极结构分离，并且金属接触件可以电耦合到栅极结构而不电耦合到字线。
在具体实现中，第二金属接触件414被定位为使得从上拉晶体管PU1到第二金属接触件414的距离小于从下拉晶体管PD1到第二金属接触件414的距离。例如，在设计过程中，第二金属接触件414可以被定位为与下拉晶体管PD1相比更靠近上拉晶体管PU1，以提高晶体管PU1和PD1的驱动强度。在另一具体实现中，第二金属接触件414被定位为使得从上拉晶体管PU1到第二金属接触件414的距离大于从下拉晶体管PD1到第二金属接触件414的距离。例如，在设计过程中，第二金属接触件414可以被定位为与上拉晶体管PU1相比更靠近下拉晶体管PD1。如参考图3所解释，可以在设计过程中选择第二金属接触件414的宽度和位置，使得晶体管PG1和PG3具有实现第一存储器单元420的目标稳定性值或目标可写性值的驱动强度。
由于集成电路400的至少一些晶体管(例如，FinFET器件)的驱动强度基于电介质区域的位置和宽度，电介质区域的位置和宽度可以在集成电路400的设计过程中被选择为使得存储器单元420和422能够实现与目标稳定性值和/或目标可写性值相关联的特定驱动强度比率(例如，分数比率)。
图5A至图5D示出了可以用以制造集成电路的第一制造过程的各阶段的示例。第一制造过程的各阶段被示出为集成电路的形成的截面图。集成电路可以包括通过电介质区域分离并且通过金属接触件电耦合的栅极结构。在具体实现中，第一制造过程可以用于制造图1的集成电路100。
参考图5A，第一制造过程的第一阶段被描绘并且总体上被标示为500。图5A示出了第一FinFET器件506、第二FinFET器件508和单个栅极结构520。第一FinFET器件506和第二FinFET器件508可以包括鳍部、源极区域、漏极区域和可选的栅极氧化物层。在具体实现中，第一FinFET器件506和第二FinFET器件508可以包括或对应于图1的第一FinFET器件106和第二FinFET器件108。单个栅极结构520可以形成在(例如包围)第一FinFET器件506和第二FinFET器件508上。单个栅极结构520可以通过在包围FinFET器件506和508的区域中沉积导电栅极材料来形成。作为说明性的非限制性示例，导电栅极材料可以包括多晶硅、氮化钽(TaN)和/或氮化钛(TiN)。
参考图5B，第一制造过程的第二阶段被描绘并且总体上被标示为550。在图5B中，已经对单个栅极结构520执行了切割以将单个栅极结构520分为第一栅极结构502和第二栅极结构504。切割可以使用掩模和蚀刻工艺来执行，诸如光刻工艺或化学蚀刻工艺。执行切割在第一栅极结构502与第二栅极结构504之间形成沟槽522。例如，执行切割可以去除单个栅极结构520的在沟槽522的区域中的一部分。在执行切割之后，第一栅极结构502和第二栅极结构504通过沟槽522分离。沟槽522的宽度和沟槽522的位置可以对应于用于执行切割和形成沟槽522的掩模的特征的宽度和位置。沟槽522的宽度和位置(或者掩模的特征的宽度和位置)可以在集成电路的设计过程中被选择以将(第一FinFET器件506与沟槽522之间的)距离d1和(第二FinFET器件508与沟槽522之间的)第二距离d2设置为特定值。距离d1和d2的特定值可以与FinFET器件506和508的目标驱动强度相关联，如参考图1至图3所描述。
参考图5C，第一制造过程的第三阶段被描绘并且总体上被标示为560。在图5C中，在执行切割之后，沉积第一层间电介质(ILD)514。第一ILD 514可以包括电介质材料，诸如高k电介质。第一ILD 514可以沉积在第一栅极结构502与第二栅极结构504之间的区域中。第一ILD 514也可以沉积在第一栅极结构502和第二栅极结构504上。第一ILD 514可以在第一栅极结构502与第二栅极结构504之间形成电介质区域510。电介质区域510可以是第一ILD 514的一部分，并且可以在形成金属接触件之前形成。电介质区域510可以具有与图5B中的沟槽522相同的位置和宽度。如参考图1至图3所述，距离d1和d2可以基于FinFET器件506和508的目标驱动强度。在沉积第一ILD 514之后，可以执行化学机械平坦化(CMP)工艺以平滑第一ILD 514的表面。
参考图5D，第一制造过程的第四阶段被描绘并且总体上被标示为570。在图5D中，在电介质区域510上形成金属接触件512。金属接触件512可以通过图案化第一ILD 514中的区域并且在该区域中沉积金属来形成。可以使用电镀工艺或其他金属沉积工艺来沉积金属。作为说明性的非限制性示例，金属接触件512可以包括金属，诸如铜(Cu)、铝(Al)、钨(W)和/或钽(Ta)。金属接触件512可以比电介质区域510更宽，并且金属接触件512的表面(例如，底表面)可以邻接第一FinFET器件506的一部分和第二FinFET器件508的一部分。
图6A至图6D示出了可以用于制造集成电路的第二制造过程的各阶段的示例。第二制造过程的各阶段被示出为集成电路的形成的截面图。集成电路可以包括通过电介质区域分离并且通过金属接触件电耦合的栅极结构。在具体实现中，第二制造过程可以用于制造图1的集成电路100。
参考图6A，第二制造过程的第一阶段被描绘并且总体上被标示为600。图6A示出了第一FinFET器件606、第二FinFET器件608、以及布置在第一FinFET器件606和第二FinFET器件608上并且包围第一FinFET器件606和第二FinFET器件608的第一ILD 614。第一FinFET器件606和第二FinFET器件608可以包括鳍部、源极区域、漏极区域和可选的栅极氧化物层。在具体实现中，第一FinFET器件606和第二FinFET器件608可以包括或对应于图1的第一FinFET器件106和第二FinFET器件108。第一ILD 614可以包括电介质材料，诸如高k电介质。
参考图6B，第二制造过程的第二阶段被描绘并且总体上被标示为650。在图6B中，使用图案化工艺在第一ILD 614中图案化区域。图案化可以使用掩模和蚀刻工艺来执行，诸如光刻工艺或化学蚀刻工艺。第一区域622可以围绕第一FinFET器件606被图案化，并且第二区域624可以围绕第二FinFET器件608被图案化。在图案化第一区域622和第二区域624之后，第一ILD 614的一个区域保留在第一FinFET器件606与第二FinFET器件608之间。第一ILD 614的该区域的位置和宽度可以在集成电路的设计过程中通过选择区域622和624的宽度来选择。例如，可以在设计过程中选择用于图案化区域622和624的掩模的特征的宽度，以便选择第一ILD 614的该区域的位置和宽度。第一ILD 614的该区域的位置和宽度可以被选择以将(第一FinFET器件606与第一ILD 614的该区域之间)的距离d1和(第二FinFET器件608与第一ILD 614的该区域之间)的第二距离d2设置为特定值。距离d1和d2的特定值可以与FinFET器件606和608的目标驱动强度相关联，如参考图1至图3所描述。
参考图6C，第二制造过程的第三阶段被描绘并且总体上被标示为660。在图6C中，在图案化区域622和624之后，在第一区域622中沉积导电栅极材料以形成第一栅极结构602，并且在第二区域624中沉积导电栅极材料以形成第二栅极结构604。作为说明性的非限制性示例，导电栅极材料可以包括多晶硅、氮化钽(TaN)和/或氮化钛(TiN)。导电栅极材料可以沉积在第一FinFET器件606上并且包围第一FinFET器件606以形成第一栅极结构602，并且导电栅极材料可以沉积在第二FinFET器件608上并且包围第二FinFET器件608以形成第二栅极结构604。在形成之后，第一栅极结构602和第二栅极结构604可以通过电介质区域610(例如，第一ILD 614的一部分)分离。电介质区域610可以对应于图6B中所示的第一ILD614的该区域的一部分。在沉积导电栅极材料以形成栅极结构602和604之后，可以在第一栅极结构602和第二栅极结构604上沉积附加的电介质材料。附加的电介质材料可以成为第一ILD 614的部分。在沉积附加的电介质材料之后，可以执行CMP工艺以平滑第一ILD 614的表面。
参考图6D，第二制造过程的第四阶段被描绘并且总体被标示为670。在图6D中，在电介质区域610上形成金属接触件612。金属接触件612可以通过图案化第一ILD 614中的区域并且在该区域中沉积金属来形成。金属可以使用电镀工艺或其他金属沉积工艺来沉积。作为说明性的非限制性示例，金属接触件612可以包括金属，诸如铜(Cu)、铝(Al)、钨(W)和/或钽(Ta)。金属接触件612可以比电介质区域610更宽，并且金属接触件612的表面(例如，底表面)可以邻接第一FinFET器件606的一部分和第二FinFET器件608的一部分。
参考图7，描绘了制造集成电路的方法700的说明性方面的流程图。集成电路包括通过电介质区域分离并且通过金属接触件电耦合的栅极结构。集成电路可以包括或对应于图1的集成电路100、图2的集成电路200、或图3的集成电路300。
制造集成电路的方法700包括在702处在第一鳍式场效应晶体管(FinFET)器件上方形成第一栅极结构。例如，参考图1，第一栅极结构102可以形成在(例如包围)第一FinFET器件106上方。
方法700包括在704处在第二FinFET器件上方形成第二栅极结构。例如，参考图1，第二栅极结构104可以形成在(例如围绕)第二FinFET器件108上方。第一栅极结构102和第二栅极结构104可以通过电介质区域110分离。
方法700包括在706处在第一FinFET器件与第二FinFET器件之间的区域中沉积电介质材料以形成电介质区域。第一栅极结构和第二栅极结构可以通过电介质区域分离。例如，参考图1，电介质材料被沉积以形成将第一栅极结构102与第二栅极结构104分离的电介质区域110。参考图5和图6描述了电介质材料的沉积。
方法700还包括在708处形成具有与电介质区域、第一栅极结构和第二栅极结构接触的表面的金属接触件。例如，参考图1，金属接触件112具有与电介质区域110、第一栅极结构102和第二栅极结构104接触(例如，邻接)的第一表面134(例如，底表面)。
在具体实现中，方法700包括在形成第一栅极结构和第二栅极结构之前在第一FinFET器件和第二FinFET器件上方形成单个栅极结构(例如包围第一FinFET器件和第二FinFET器件)。在该实现中，方法700还包括对单个栅极结构执行切割以将单个栅极结构分为第一栅极结构和第二栅极结构。例如，单个栅极结构520可以形成在FinFET器件506和508上方(例如包围FinFET器件506和508)，如参考图5A所描述，并且可以对单个栅极结构520执行切割以将单个栅极结构520分为第一栅极结构502和第二栅极结构504，如参考图5B所描述。在具体实现中，可以在执行切割之后沉积电介质材料，并且第一FinFET器件与第二FinFET器件之间的区域可以包括第一栅极结构与第二栅极结构之间的区域。例如，第一ILD514的电介质材料可以被沉积在第一栅极结构502与第二栅极结构504之间的区域中以形成电介质区域510，如参考图5C所描述。
在具体实现中，可以在形成第一栅极结构和第二栅极结构之前沉积电介质材料，并且电介质材料可以沉积在第一FinFET器件上、第二FinFET器件上、以及第一FinFET器件与第二FinFET器件之间的区域中。例如，可以在形成第一栅极结构602和第二栅极结构604之前沉积电介质材料，如图6A所示。在该实现中，方法700还可以包括图案化电介质材料中的第一区域和第二区域。第一区域可以围绕第一FinFET器件，并且第二区域可以围绕第二FinFET器件。例如，在形成栅极结构之前，第一ILD 614的电介质材料可以被沉积在第一FinFET器件606和第二FinFET器件608上并且包围第一FinFET器件606和第二FinFET器件608，如参考图6A所描述。在沉积电介质材料之后，第一区域622和第二区域624可以被图案化，如参考图6B所描述。
另外，方法700可以包括在第一区域中沉积导电栅极材料以形成第一栅极结构以及在第二区域中沉积导电栅极材料以形成第二栅极结构。例如，导电栅极材料可以被沉积在第一区域622中以形成第一栅极结构602，并且导电栅极材料可以被沉积在第二区域624中以形成第二栅极结构604，如参考图6C所描述。方法700还可以包括在第一栅极结构和第二栅极结构上沉积电介质材料。例如，第一ILD 614的电介质材料可以沉积在第一栅极结构602和第二栅极结构604上，如参考图6C所描述。
在具体实现中，方法700包括对沉积在第一栅极结构和第二栅极结构上的电介质材料中的一个区域进行图案化，并且在该区域中沉积金属以形成金属接触件。例如，可以在电介质区域510(或电介质区域610)上方(例如，在图5D中所示的取向中的上方)图案化一个区域，并且可以在该区域中沉积金属以形成金属接触件512(或金属接触件612)，如参考图5D和图6D所描述。金属接触件512的宽度可以大于电介质区域510的宽度，使得金属接触件512具有与电介质区域510、第一栅极结构502的一部分和第二栅极结构504的一部分接触(例如，邻接)的表面(例如，底表面)。
在另一个具体实现中，方法700包括形成字线以及形成将金属接触件连接到字线的过孔。金属接触件可以被包括在接触层中，并且字线可以被包括在金属1层中。例如，参考图2，过孔202可以被形成以将金属接触件112连接到字线208。如图2所示，金属接触件112被包括在接触层140中，并且字线208被包括在金属1(M1)层222中，金属1(M1)层222与接触层140相比是较高金属层。
方法700可以用于形成包括FinFET器件的存储器单元或多个存储器单元(例如，SRAM单元)，FinFET器件具有实现与目标稳定性值或目标可写性值相关联的目标驱动强度比率(例如，分数比率)的驱动强度。在设计过程中，可以通过选择FinFET器件的鳍部的数目以及选择对耦合到FinFET器件的栅极结构进行分离的电介质区域的位置和宽度来调谐FinFET器件的驱动强度。以这种方式，可以实现仅通过选择FinFET器件的鳍部的数目无法实现的目标驱动强度比率。
图7的方法700可以通过现场可编程门阵列(FPGA)设备、专用集成电路(ASIC)、诸如中央处理单元(CPU)等处理单元、数字信号处理器(DSP)、控制器、另一硬件设备、固件设备或其任何组合来实现。作为示例，图7的方法700可以由执行存储在诸如非暂态计算机可读介质等存储器处的指令的一个或多个处理器执行。一个或多个处理器和存储器可以集成在半导体制造工厂的设备内以执行制造过程，如参考图9进一步描述。
参考图8，描绘了无线通信设备800的具体说明性实现的框图。设备800可以包括集成电路864。集成电路864可以包括或对应于图1的集成电路100。另外，集成电路864可以使用图7的方法700来形成。
设备800包括耦合到存储器832的处理器810，诸如数字信号处理器(DSP)。处理器810可以包括集成电路864(例如，图1的集成电路100)。例如，处理器810可以包括包含静态随机存取存储器(SRAM)阵列的部件，并且该部件可以包括集成电路864(例如，图1的集成电路100)。
存储器832包括诸如计算机可读指令或处理器可读指令等指令868(例如，可执行指令)。指令868可以包括由诸如处理器810等计算机可执行的一个或多个指令。
图8还示出了耦合到处理器810和显示器828的显示器控制器826。编码器/解码器(CODEC)834也可以耦合到处理器810。扬声器836和麦克风838可以耦合到CODEC 834。
图8还示出了诸如无线控制器等无线接口840，并且收发器846可以耦合到处理器810和天线842，使得经由天线842、收发器846和无线接口840接收的无线数据可以被提供给处理器810。在一些实现中，处理器810、显示器控制器826、存储器832、CODEC 834、无线接口840和收发器846被包括在系统级封装件或系统级芯片设备822中。在一些实现中，输入设备830和电源844耦合到系统级芯片设备822。此外，在特定方面，如图8所示，显示器828、输入设备830、扬声器836、麦克风838、天线842和电源844位于系统级芯片设备822外部。然而，显示器828、输入设备830、扬声器836、麦克风838、天线842和电源844中的每一个可以耦合到系统级芯片设备822的部件，诸如接口或控制器。虽然集成电路864(例如，图1的集成电路100)被描述为被包括在处理器810中，但是集成电路864可以被包括在设备800的另一部件或耦合到设备800的部件中。例如，集成电路864(例如，图1的集成电路100)可以被包括在无线接口840、收发器846、电源844、输入设备830、显示器控制器826或包括SRAM的另一部件中。
结合所描述的各方面，第一装置包括用于存储数据值的部件。用于存储的部件可以包括或对应于包括图1的集成电路100的存储器单元、包括图2的集成电路200的存储器单元、包括图3的集成电路300的存储器单元、图4的第一存储器单元420和第二存储器单元422、被配置为存储数据值的一个或多个其他结构或电路、或其任何组合。用于存储的部件可以包括第一FinFET器件。例如，用于存储的部件可以包括或对应于包括一个或多个FinFET器件的存储器单元(诸如图4的存储器单元420和422)。第一FinFET器件可以耦合到第一栅极结构，并且第一栅极结构和耦合到第二FinFET器件的第二栅极结构可以通过电介质区域分离。
第一装置还包括用于将第一栅极结构电耦合到第二栅极结构的部件。用于电耦合的部件可以包括或对应于图1至图3的金属接触件112、图4的第一金属接触件406和第二金属接触件414、图5的金属接触件512、图6的金属接触件612、被配置为将第一栅极结构电耦合到第二栅极结构的一个或多个其他结构或电路、或其任何组合。用于电耦合的部件可以具有与电介质区域、第一栅极结构和第二栅极结构接触的表面。
在具体实现中，第一FinFET器件的目标驱动强度、第二FinFET器件的目标驱动强度、或其组合可以基于电介质区域的宽度和电介质区域的位置，如参考图1至图3所描述。在另一具体实现中，第一FinFET器件和第二FinFET器件可以包括传输门晶体管。在该实现中，字线可以耦合到用于电耦合的部件，用于电耦合的部件可以被包括在接触层中，并且字线可以被包括在较高金属层中。例如，FinFET器件可以包括传输门晶体管，如参考图2所描述，用于电耦合的部件可以耦合到字线208并且可以被包括在接触层140中，并且字线208可以被包括在金属1层222中。在替代实现中，第一FinFET器件可以包括上拉晶体管，第二FinFET器件可以包括下拉晶体管，并且用于电耦合的部件可以具有与第一表面相对并且邻近于第二电介质区域的第二表面。例如，第一FinFET器件和第二FinFET器件可以分别包括上拉晶体管和下拉晶体管，如参考图3所描述，并且用于电耦合的部件可以具有邻近于第二ILD306的第二表面。在该实现中，用于电耦合的部件没有耦合到较高金属层(诸如金属0层320、金属1层322和/或金属2层324)中的金属结构。
所公开的各方面中的一个或多个可以在诸如设备800等系统或装置中实现，系统或装置可以包括通信设备、个人数字助理(PDA)、移动电话、蜂窝电话、导航设备、计算机、便携式计算机、台式计算机、机顶盒、娱乐单元、固定位置数据单元、移动位置数据单元、显示器、计算机显示器、电视机、调谐器、收音机、卫星收音机、音乐播放器、数字音乐播放器、便携式音乐播放器、视频播放器、数字视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器、或者存储或取回数据或计算机指令的任何其他设备、或其任何组合。
以上公开的设备和功能可以被设计和配置为存储在计算机可读介质上的计算机文件(例如，RTL、GDSII、GERBER等)。一些或全部这样的文件可以被提供给制造处理者以基于这样的文件来制造设备。所得到的产品包括半导体晶片，其然后被切割成半导体管芯并且封装为半导体芯片。半导体芯片然后用于上述器件中。图9描绘了电子设备制造过程900的具体说明性实现。
物理器件信息902在制造过程900处诸如在研究计算机906处被接收。物理器件信息902可以包括表示半导体器件(诸如图1的集成电路100)的至少一个物理特性的设计信息。例如，物理器件信息902可以包括经由耦合到研究计算机906的用户接口904输入的物理参数、材料特性和结构信息。研究计算机906包括耦合到诸如存储器910等计算机可读介质(例如，非暂态计算机可读介质)的处理器908，诸如一个或多个处理核心。存储器910可以存储可执行以引起处理器908将物理器件信息902转换为遵守文件格式并且生成库文件912的计算机可读指令。
在具体实现中，库文件912包括至少一个数据文件，包括转换后的设计信息。例如，库文件912可以包括被提供用于与电子设计自动化(EDA)工具920一起使用的半导体器件(诸如图1的集成电路100)的库。
库文件912可以在包括耦合到存储器918的处理器916(诸如一个或多个处理核心)的设计计算机914处与EDA工具920结合使用。EDA工具920可以作为处理器可执行指令存储在存储器918处以使得设计计算机914的用户能够设计包括库文件912的图1的集成电路100的电路。例如，设计计算机914的用户可以经由耦合到设计计算机914的用户接口924来输入电路设计信息922。电路设计信息922可以包括表示诸如图1的集成电路100等半导体器件的至少一个物理特性的设计信息。为了说明，电路设计特性可以包括特定电路的标识和与电路设计中的其他元件的关系、定位信息、特征尺寸信息、互连信息、或表示半导体器件的物理特性的其他信息。
设计计算机914可以被配置为将包括电路设计信息922在内的设计信息转换为符合文件格式。为了说明，文件形成可以包括表示平面几何形状的数据库二进制文件格式、文本标签、以及关于诸如图形数据系统(GDSII)文件格式等分层格式中的电路布局的其他信息。除了其他电路或信息，设计计算机914可以被配置为生成包括转换后的设计信息的数据文件，诸如包括描述图1的集成电路100的信息的GDSII文件926。为了说明，数据文件可以包括与包括图1的集成电路100并且还包括SOC内的附加电子电路和部件的系统级芯片(SOC)相对应的信息。
GDSII文件926可以在制造过程928处被接收以根据GDSII文件926中的转换后的信息来制造图1的集成电路100。例如，设备制造过程可以包括将GDSII文件926提供给掩模制造商930，以创建一个或多个掩模，诸如要与光刻处理一起使用的掩模，其被示出为代表性掩模932。掩模932可以在制造过程928期间使用以生成一个或多个晶片933，其可以被测试以及分为诸如代表性管芯936等管芯。管芯936包括包括图1的集成电路100的电路。
例如，制造过程928可以包括处理器934和存储器935以发起和/或控制制造过程928。存储器935可以包括诸如计算机可读指令或处理器可读指令等可执行指令。可执行指令可以包括由诸如处理器934等计算机可执行的一个或多个指令。
制造过程928可以通过全自动或部分自动化的制造系统来实现。例如，制造过程928可以根据计划表自动化。制造系统可以包括用于执行一个或多个操作以形成半导体器件的制造设备(例如，处理工具)。例如，作为说明性的非限制性示例，沉积一种或多种材料，外延生长一种或多种材料，保形地沉积一种或多种材料，施加硬掩模，施加蚀刻掩模，执行蚀刻，执行平坦化，形成伪栅极叠层，形成栅极叠层，沉积导电材料，执行化学气相沉积(CVD)工艺，执行标准清洁1型，或其组合。
制造系统(例如，执行制造过程928的自动化系统)可以具有分布式架构(例如，分层结构)。例如，制造系统可以包括诸如处理器934等一个或多个处理器、诸如存储器935等一个或多个存储器、和/或根据分布式架构分布的控制器。分布式架构可以包括控制或发起一个或多个低级别系统的操作的高级别处理器。例如，制造过程928的高级别部分可以包括诸如处理器934等一个或多个处理器，并且低级别系统每个可以包括一个或多个相应的控制器或者可以由其控制。特定低级别系统的特定控制器可以从高级别系统接收一个或多个指令(例如，命令)，可以向从属模块或处理工具发出子命令，并且可以将状态数据传送回高级别系统。一个或多个低级别系统中的每一个可以与一个或多个相应的制造设备(例如，处理工具)相关联。在特定方面中，制造系统可以包括分布在制造系统中的多个处理器。例如，制造系统的低级别系统部件的控制器可以包括处理器，诸如处理器934。
可替代地，处理器934可以是制造系统的高级别系统、子系统或部件的一部分。另一方面，处理器934包括在制造系统的各个级别和部件处的分布式处理。
因此，处理器934可以包括在由处理器934执行时引起处理器934发起或控制半导体器件的形成的处理器可执行指令。在特定方面中，处理器934可以执行操作，包括发起在第一FinFET器件上方形成第一栅极结构。操作可以包括发起在第二FinFET器件上方形成第二栅极结构。操作可以包括发起在第一FinFET器件与第二FinFET器件之间的区域中沉积电介质材料以形成电介质区域。第一栅极结构和第二栅极结构可以通过电介质区域分离。操作还可以包括发起形成具有与电介质区域、第一栅极结构和第二栅极结构接触的表面的金属接触件。一个或多个操作可以通过控制一个或多个沉积工具(诸如分子束外延生长工具、可流动化学气相沉积(FCVD)工具、保形沉积工具或旋涂沉积工具)、一个或多个去除工具(诸如化学去除工具、反应性气体去除工具、氢气反应去除工具或标准清洁1型去除工具)、一个或多个蚀刻机(诸如湿法蚀刻机、干法蚀刻机或等离子蚀刻机)、一个或多个溶解工具(诸如显影机或显影工具)、一个或多个其他工具、或其组合来执行。
被包括在存储器935中的可执行指令可以使得处理器934能够发起诸如图1的集成电路100等半导体器件的形成。在具体实现中，存储器935是存储由处理器934可执行以引起处理器934执行上述操作的处理器可执行指令的非暂态计算机可读介质。
管芯936可以被提供给封装过程938，其中管芯936被包含到代表性封装件940中。例如，封装件940可以包括单个管芯936或多个管芯，诸如系统级封装件(SiP)布置。封装件940可以被配置为符合一个或多个标准或规范，诸如联合电子器件工程委员会(JEDEC)标准。
关于封装件940的信息可以被分配给各种产品设计者，诸如经由存储在计算机946处的部件库。计算机946可以包括耦合到存储器950的处理器948，诸如一个或多个处理核心。印刷电路板(PCB)工具可以作为处理器可执行指令被存储在存储器950处，以处理经由用户接口944从计算机946的用户接收的PCB设计信息942。PCB设计信息942可以包括封装的半导体器件在电路板上的物理定位信息，封装的半导体器件对应于包括图1的集成电路100的封装件940。
计算机946可以被配置为转换PCB设计信息942以生成数据文件(诸如具有包括封装的半导体器件在电路板上的物理定位信息的数据的GERBER文件952)以及诸如迹线和过孔等电连接的布局，其中封装的半导体器件对应于包括图1的集成电路100的封装件940。在其他实现中，由转换后的PCB设计信息942生成的数据文件可以具有除了GERBER格式之外的格式。
GERBER文件952可以在板组装过程954处被接收并且用于创建根据存储在GERBER文件952内的设计信息制造的PCB，诸如代表性PCB 956。例如，GERBER文件952可以被上传到一个或多个机器以执行PCB生产过程的各个步骤。PCB 956可以填充有包括封装件940的电子部件以形成代表性印刷电路组件(PCA)958。
PCA 958可以在产品制造过程960处被接收并且被集成到诸如第一代表性电子设备962和第二代表性电子设备964等一个或多个电子设备中。例如，第一代表性电子设备962、第二代表性电子设备964或两者可以包括或对应于图8的无线通信设备800。作为说明性的非限制性示例，第一代表性电子设备962、第二代表性电子设备964或两者可以包括或对应于通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、卫星电话、计算机、平板电脑、便携式计算机或台式计算机。替代地或另外地，第一代表性电子设备962、第二代表性电子设备964或两者可以包括其中集成有图1的集成电路100的机顶盒、娱乐单元、导航设备、个人数字助理(PDA)、显示器、计算机显示器、电视机、调谐器、收音机、卫星收音机、音乐播放器、数字音乐播放器、便携式音乐播放器、视频播放器、数字视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器、存储或取回数据或计算机指令的任何其他设备、或其组合。作为另一个说明性的非限制性示例，电子设备962和964中的一个或多个可以包括远程单元(诸如移动电话)、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、具有全球定位系统(GPS)功能的设备、导航设备、固定位置数据单元(诸如仪表读取设备)、或者存储或取回数据或计算机指令的任何其他设备、或其任何组合。本公开的各方面可以适当地用于包括包含存储器和片上电路的有源集成电路的任何设备。
包括图1的集成电路100的设备可以被制造、处理和包含到电子设备中，如在说明性过程900中所描述。关于图1至图8公开的一个或多个方面可以被包括在各种处理阶段，诸如在库文件912、GDSII文件926和GERBER文件952内，以及存储在研究计算机906的存储器910、设计计算机914的存储器918、计算机946的存储器950、在各个阶段(诸如在板组装过程954处)使用的一个或多个其他计算机或处理器(未示出)的存储器处，并且也被包含到一个或多个其他物理实现中，诸如掩模932、管芯936、封装件940、PCA 958、诸如原型电路或器件(未示出)等其他产品、或其任何组合。尽管参考图1至图9描绘了各种代表性的阶段，但是在其他实现中，可以使用更少的阶段或可以包括附加的阶段。类似地，图9的过程900也可以由执行过程900的各个阶段的单个实体或者一个或多个实体来执行。
尽管图1至图9中的一个或多个可以示出根据本公开的教导的系统、装置和/或方法，但是本公开不限于这些示出的系统，装置和/或方法。如本文中图示或描述的图1至图9中的任何一个图的一个或多个功能或部件可以与图1至图9中的另一个图的一个或多个其他部分组合。因此，本文中描述的单个实现不应当被解释为限制，并且本公开的实现可以在不偏离本公开的教导的情况下被适当地组合。
本领域技术人员将进一步认识到，结合本文中公开的实现描述的各种说明性逻辑块、配置、模块、电路和算法步骤可以实现为电子硬件、由处理器执行的计算机软件、或两者的组合。上面已经在其功能方面一般地描述了各种说明性的部件、块、配置、模块、电路和步骤。这样的功能被实现为硬件还是处理器可执行指令取决于特定应用和施加在整个系统上的设计约束。本领域技术人员可以针对每个特定应用以各种方式实现所描述的功能，但是这样的实现决定不应当被解释为导致偏离本公开的范围。
结合本文中的公开描述的方法或算法的步骤可以直接以硬件、以由处理器执行的软件模块或两者的组合来实现。软件模块可以驻留在随机存取存储器(RAM)、闪存、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、寄存器、硬盘、可移除磁盘、光盘只读存储器(CD-ROM)或本领域已知的任何其他形式的非暂态存储介质中。示例性存储介质耦合到处理器，使得处理器可以从存储介质读取信息以及将信息写入到存储介质。在替代方案中，存储介质可以与处理器成一体。处理器和存储介质可以驻留在专用集成电路(ASIC)中。ASIC可以驻留在计算设备或用户终端中。在替代方案中，处理器和存储介质可以作为分立部件驻留在计算设备或用户终端中。
提供在先描述是为了使本领域技术人员能够制作或使用所公开的实现。这些实现的各种修改对于本领域技术人员而言将是显而易见的，并且在不脱离本公开的范围的情况下，可以将本文中定义的原理应用于其他实现。因此，本公开不旨在限于本文所示的实现，而是要被赋予与如由以下权利要求书所定义的原理和新颖特征相一致的可能的最广范围。

Claims (32)

1.一种集成电路，包括：
第一栅极结构，耦合到第一鳍式场效应晶体管(FinFET)器件；
第二栅极结构，耦合到第二FinFET器件，所述第一栅极结构和所述第二栅极结构通过电介质区域分离；以及
金属接触件，具有与所述电介质区域的表面、所述第一栅极结构的表面和所述第二栅极结构的表面中的每一个物理接触的第一表面，其中所述第一栅极结构经由所述金属接触件电耦合到所述第二栅极结构，并且所述第一表面是所述金属接触件的单个底表面。
2.根据权利要求1所述的集成电路，其中所述第一FinFET器件的目标驱动强度、所述第二FinFET器件的目标驱动强度、或者其组合基于所述电介质区域的宽度。
3.根据权利要求1所述的集成电路，其中所述第一FinFET器件的目标驱动强度、所述第二FinFET器件的目标驱动强度、或者其组合基于所述电介质区域相对于所述第一栅极结构和所述第二栅极结构的位置，并且其中所述第一栅极结构、所述金属接触件和所述第二栅极结构中的每一个与所述电介质区域的不同表面物理接触。
4.根据权利要求1所述的集成电路，还包括所述第一FinFET器件和所述第二FinFET器件，其中所述第一栅极结构、所述第二栅极结构和所述金属接触件被包括在静态随机存取存储器(SRAM)器件中，并且其中所述第一栅极结构与所述第一FinFET器件的至少两侧物理接触，并且所述第二栅极结构与所述第二FinFET器件的至少两侧物理接触。
5.根据权利要求1所述的集成电路，还包括浅沟槽隔离(STI)层，其中所述第一FinFET器件和所述第二FinFET器件包括传输门晶体管，并且其中所述第一栅极结构、所述金属接触件、所述第二栅极结构和所述STI层中的每一个与所述电介质区域的不同表面物理接触。
6.根据权利要求4所述的集成电路，还包括通过过孔耦合到所述金属接触件的字线。
7.根据权利要求6所述的集成电路，还包括一个或多个位线，其中所述金属接触件被包括在接触层中，其中所述字线被包括在金属1层中，并且其中所述一个或多个位线被包括在金属2层中。
8.根据权利要求4所述的集成电路，其中所述第一FinFET器件被包括在第一静态随机存取存储器(SRAM)单元中，并且其中所述第二FinFET器件被包括在邻近于所述第一SRAM单元的第二SRAM单元中。
9.根据权利要求1所述的集成电路，其中所述电介质区域与所述第一FinFET器件和所述第二FinFET器件相距实质上相同的距离。
10.根据权利要求1所述的集成电路，其中所述第一FinFET器件包括上拉晶体管，并且其中所述第二FinFET器件包括下拉晶体管。
11.根据权利要求1所述的集成电路，其中所述金属接触件的第二表面邻近于所述电介质区域，所述第二表面与所述第一表面相对。
12.根据权利要求4所述的集成电路，其中所述第一FinFET器件和所述第二FinFET器件被包括在同一静态随机存取存储器(SRAM)单元中。
13.根据权利要求1所述的集成电路，其中所述第一FinFET器件与所述电介质区域之间的距离小于所述第二FinFET器件与所述电介质区域之间的距离。
14.根据权利要求1所述的集成电路，其中所述第一FinFET器件与所述电介质区域之间的距离大于所述第二FinFET器件与所述电介质区域之间的距离。
15.一种制造集成电路的方法，所述方法包括：
在第一鳍式场效应晶体管(FinFET)器件之上形成第一栅极结构；
在第二FinFET器件之上形成第二栅极结构；
在所述第一FinFET器件与所述第二FinFET器件之间的区域中沉积电介质材料以形成电介质区域，其中所述第一栅极结构和所述第二栅极结构通过所述电介质区域分离；以及
形成具有与所述电介质区域的表面、所述第一栅极结构的表面和所述第二栅极结构的表面中的每一个物理接触的单个底表面的金属接触件，其中所述第一栅极结构经由所述金属接触件电耦合到所述第二栅极结构。
16.根据权利要求15所述的方法，还包括：
在形成所述第一栅极结构和所述第二栅极结构之前，在所述第一FinFET器件和所述第二FinFET器件之上形成单个栅极结构；以及
对所述单个栅极结构执行切割以将所述单个栅极结构分为所述第一栅极结构和所述第二栅极结构。
17.根据权利要求16所述的方法，其中在执行所述切割之后所述电介质材料被沉积，并且其中所述第一FinFET器件与所述第二FinFET器件之间的所述区域包括所述第一栅极结构与所述第二栅极结构之间的区域。
18.根据权利要求15所述的方法，其中在形成所述第一栅极结构和所述第二栅极结构之前所述电介质材料被沉积，并且其中所述电介质材料被沉积在所述第一FinFET器件上、所述第二FinFET器件上、以及所述第一FinFET器件与所述第二FinFET器件之间的所述区域中。
19.根据权利要求18所述的方法，还包括对所述电介质材料中的第一区域和第二区域进行图案化，其中所述第一区域围绕所述第一FinFET器件，并且其中所述第二区域围绕所述第二FinFET器件。
20.根据权利要求19所述的方法，还包括：
在所述第一区域中沉积导电栅极材料以形成所述第一栅极结构；以及
在所述第二区域中沉积所述导电栅极材料以形成所述第二栅极结构。
21.根据权利要求20所述的方法，还包括：
在所述第一栅极结构和所述第二栅极结构上沉积所述电介质材料。
22.根据权利要求21所述的方法，其中形成所述金属接触件包括：
对沉积在所述第一栅极结构和所述第二栅极结构上的所述电介质材料中的区域进行图案化；以及
在所述电介质材料中的所述区域中沉积金属以形成所述金属接触件。
23.根据权利要求15所述的方法，还包括：
形成字线，其中所述金属接触件被包括在接触层中，并且其中所述字线被包括在金属1层中；以及
形成将所述字线连接到所述金属接触件的过孔。
24.一种存储装置，包括：
用于存储第一数据值的第一部件，用于存储的所述第一部件包括第一鳍式场效应晶体管(FinFET)器件，其中所述第一FinFET器件耦合到第一栅极结构；
用于存储第二数据值的第二部件，用于存储的所述第二部件包括第二FinFET器件，其中所述第二FinFET器件耦合到第二栅极结构，所述第一栅极结构和所述第二栅极结构通过电介质区域分离；以及
用于将所述第一栅极结构电耦合到所述第二栅极结构的部件，其中用于电耦合的所述部件具有与所述电介质区域的表面、所述第一栅极结构的表面和所述第二栅极结构的表面中的每一个物理接触的单个底表面。
25.根据权利要求24所述的装置，其中所述第一FinFET器件的目标驱动强度、所述第二FinFET器件的目标驱动强度、或其组合基于所述电介质区域的宽度和所述电介质区域的位置。
26.根据权利要求24所述的装置，其中所述第一FinFET器件和所述第二FinFET器件包括传输门晶体管，其中字线耦合到用于电耦合的所述部件，其中用于电耦合的所述部件被包括在接触层中，并且其中所述字线被包括在较高金属层中。
27.根据权利要求24所述的装置，其中所述第一FinFET器件包括上拉晶体管，其中所述第二FinFET器件包括下拉晶体管，并且其中用于电耦合的所述部件具有与所述单个底表面相对并且邻近于所述电介质区域的第二表面。
28.根据权利要求24所述的装置，其中用于存储的所述第一部件包括所述第一栅极结构，其中用于存储的所述第二部件包括所述第二栅极结构，其中用于电耦合的所述部件包括金属接触件，并且其中用于存储的所述第一部件、用于存储的所述第二部件和用于电耦合的所述部件被包括在集成电路中。
29.根据权利要求24所述的装置，其中所述第一FinFET器件被包括在第一静态随机存取存储器(SRAM)单元中，其中所述第二FinFET器件被包括在与所述第一SRAM单元相邻的第二SRAM单元中，并且还包括：
用于存储第三数据值的第三部件，用于存储的所述第三部件包括第三FinFET器件，其中所述第三FinFET器件耦合到第三栅极结构；
用于存储第四数据值的第四部件，用于存储的所述第四部件包括第四FinFET器件，其中所述第四FinFET器件耦合到第四栅极结构，所述第三栅极结构和所述第四栅极结构通过第二电介质区域分离；以及
用于将所述第三栅极结构电耦合到所述第四栅极结构的第二部件，其中用于电耦合的所述第二部件具有与所述第二电介质区域的表面、所述第三栅极结构的表面和所述第四栅极结构的表面中的每一个物理接触的第二表面，并且其中所述第三FinFET器件和所述第四FinFET器件被包括在同一SRAM单元中。
30.一种存储有指令的非暂态计算机可读介质，所述指令在被处理器执行时引起所述处理器：
发起在第一鳍式场效应晶体管(FinFET)器件之上形成第一栅极结构；
发起在第二FinFET器件之上形成第二栅极结构；
发起在所述第一FinFET器件与所述第二FinFET器件之间的区域中沉积电介质材料以形成电介质区域，其中所述第一栅极结构和所述第二栅极结构通过所述电介质区域分离；以及
发起形成具有与所述电介质区域的表面、所述第一栅极结构的表面和所述第二栅极结构的表面中的每一个物理接触的单个底表面的金属接触件，其中所述第一栅极结构经由所述金属接触件电耦合到所述第二栅极结构。
31.根据权利要求30所述的非暂态计算机可读介质，其中所述指令在被所述处理器执行时进一步引起所述处理器：
在形成所述第一栅极结构和所述第二栅极结构之前，发起在所述第一FinFET器件和所述第二FinFET器件之上形成单个栅极结构；以及
发起对所述单个栅极结构执行切割以将所述单个栅极结构分为所述第一栅极结构和所述第二栅极结构，其中在形成所述第一栅极结构和所述第二栅极结构之后所述电介质材料被沉积。
32.根据权利要求30所述的非暂态计算机可读介质，其中所述指令在被所述处理器执行时进一步引起所述处理器：
发起对所述电介质材料中的第一区域和第二区域进行图案化，其中在形成所述第一栅极结构和所述第二栅极结构之前所述电介质材料被沉积在所述第一FinFET器件和所述第二FinFET器件上，其中所述第一区域围绕所述第一FinFET器件，并且其中所述第二区域围绕所述第二FinFET器件；
发起在所述第一区域中沉积导电栅极材料以形成所述第一栅极结构；以及
发起在所述第二区域中沉积所述导电栅极材料以形成所述第二栅极结构。
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