CN110291587A - 计算存储单元以及使用存储单元的处理阵列器件 - Google Patents

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Abstract

可被用于计算的存储单元以及使用该存储单元的处理阵列能够执行包括布尔与、布尔或、布尔与非或者布尔或非的逻辑运算。所述存储单元可以具有读取端口，所述读取端口具有隔离电路，该隔离电路将储存在所述存储单元的储存单元中的数据与读取位线隔离。

Description

计算存储单元以及使用存储单元的处理阵列器件
要求优先权/相关申请
本申请在35 USC§§119、364及365条款下要求对于如下申请的优先权：2017年9月19日提交且发明名称为“Computational Memory Cell and Processing Array DeviceUsing Memory Cells(计算存储单元以及使用存储单元的处理阵列器件)”的美国非临时专利申请序列号15/709,379、2017年9月19日提交且发明名称为“Computational MemoryCell and Processing Array Device Using Memory Cells(计算存储单元以及使用存储单元的处理阵列器件)”的美国非临时专利申请序列号15/709,382、以及2017年9月19日提交且发明名称为“Computational Memory Cell and Processing Array Device UsingMemory Cells(计算存储单元以及使用存储单元的处理阵列器件)”的美国非临时专利申请序列号15/709,385，上述所有申请在35 USC§§119(e)及120条款下转而要求对于2016年12月6日提交且发明名称为“Computational Dual Port Sram Cell and Processing ArrayDevice Using the Dual Port Sram Cells(计算双端口Sram单元以及使用双端口Sram单元的处理阵列器件)”的美国临时专利申请序列号62/430,762的权益和优先权，这些申请的全部内容通过引用并入本文中。
技术领域
本公开总体上涉及可以被用于计算的存储单元。
背景技术
诸如动态随机存取存储器(DRAM)单元、非易失性存储单元、非易失性储存器件、或静态随机存取存储器(SRAM)单元、或内容可寻址存储器(CAM)单元这样的存储单元的阵列是被用在各种基于计算机或处理器的设备中以储存数据的数字位的公知装置。各种基于计算机和处理器的设备可以包括计算机系统、智能电话设备、消费类电子产品、电视机、网络交换机和路由器等。存储单元的阵列通常被封装在集成电路中，或者可以被封装在还具有处理设备的集成电路之内，所述处理设备在该集成电路之内。不同类型的典型存储单元具有区分出每种类型的存储单元的不同性能和特性。例如，DRAM单元要花费更长时间进行存取；会丢失其数据内容，除非被周期性地刷新；但是，由于每个DRAM单元的结构简单，所以对于制造而言相对廉价。另一方面，SRAM单元具有更快的存取时间；不会丢失其数据内容，除非将电力从SRAM单元移除；并且由于每个SRAM单元相比于DRAM更复杂，故相对更昂贵。CAM单元具有能够在单元之内容易地对内容进行寻址的独特功能，而由于每个CAM单元需要更多的电路来实现内容寻址功能，故对于制造而言更加昂贵。
可用来对数字二进制数据执行计算的各种计算设备也是公知的。计算设备可以包括微处理器、CPU、微控制器等。这些计算设备通常被制造在集成电路上，但是也可以被制造在还具有若干数量的存储器的集成电路上，所述若干数量的存储器被集成在集成电路上。在具有计算设备和存储器的这些已知集成电路中，计算设备执行数字二进制数据位的计算，而存储器被用于储存包括例如由计算设备执行的指令以及由计算设备进行操作所针对的数据的各种数字二进制数据。
近来，已经引入了这样的设备，其使用存储器阵列或储存单元来执行计算操作。在这些设备的一些之中，可以从存储单元形成用以执行计算的处理器阵列。这些设备可以被称为存储器内计算设备。
大数据操作是必须对大量数据进行处理的数据处理操作。机器学习使用人工智能算法来分析数据，并且通常需要大量的数据来执行。大数据操作和机器学习通常也是计算性非常密集的应用，这样的应用由于计算设备与储存数据的存储器之间的带宽瓶颈原因而经常遇到输入/输出问题。上述的存储器内计算设备可以被用于例如这些大数据操作和机器学习应用，因为存储器内计算设备在存储器内执行计算，由此消除了所述带宽瓶颈。
存储器内计算设备通常使用可以执行计算的公知的标准SRAM或DRAM或CAM存储单元。例如，图1示出了能够用于计算的标准6T SRAM单元。该标准6T SRAM单元可以具有与单元连接的位线(BL)和互补位线(BLb)以及字线(WL)。该单元可以包括两个存取晶体管(M13、M14)，并且每个存取晶体管分别具有与位线(BL和BLb)耦接的源极。每个存取晶体管还具有栅极，并且两个存取晶体管的栅极与字线(WL)连接，如图1所示。每个存取晶体管的漏极可以与一对彼此交叉耦接的反相器(I11、I12)连接。所述交叉耦接的反相器的最靠近位线BL的一侧可以被标记为D，而所述交叉耦接的反相器的最靠近互补位线(BLb)的另一侧可以被标记为Db。如本领域所知的，所述交叉耦接的反相器充当SRAM单元的储存元件，并且从SRAM单元读取数据/将数据写入SRAM单元是本领域所知的，且现在将更具体地对其进行描述。
当与同一位线连接的两个单元被接通时，该位线(BL)可以执行储存在所述单元中的数据的两个比特位的与(AND)函数。在读取周期期间，BL和BLb两者都具有静态的上拉晶体管，并且如果这两个单元中的数据均为逻辑高“1”，则BL保持为1。如果所述单元中的数据之中的任何一个为逻辑低“0”或者两者都为逻辑低“0”，则BL被拉向更低的电平且将为逻辑0。通过感测BL电平，利用2个单元来执行与功能。类似地，如果3个单元被接通，则BL值是储存在3个单元中的数据的与函数的结果。在写入操作期间，可以接通多个字线(WL)，因此多个单元可以被同时写入。此外，可以选择性地进行写入(或选择性写入)，其意思是在写入周期期间，如果BL和BLb两者都保持高，则将不会执行写入。
图1所示的单元具有其缺点。在读取周期，当多个单元被接通时，如果除了一个单元之外的所有单元储存低逻辑值“0”，则BL电压电平为“0”单元的下拉晶体管与BL上拉晶体管的比。如果BL电压电平太低，则这将导致储存逻辑“1”的单元跳变到逻辑“0”。结果，似乎期望的是具有强的BL上拉晶体管以允许更多单元被接通。然而，如果在读取期间仅1个单元包含“0”数据，则强的BL上拉晶体管会使得“0”信号变小，从而难以感测数据。
在写入周期，图1中的单元也具有缺点。如果数据要被写入的多个单元是有效的，则用于写入的BL驱动器需要足够强，以使每个存储单元的锁存器件(图1所示的I11和I12)的驱动器跳变。另外，在写入周期中接通的WL越多，就需要写入驱动器越强，但这是不期望的。
在选择性写入周期，图1中的单元也具有缺点。具体地，BL上拉晶体管需要是强的，从而与储存在多个有效单元中的“0”对抗。与上述读取周期相似，当除了一个单元之外的所有单元为有效的且包含“0”时，则包含“1”的单独单元易受到较低BL电平所导致的不稳定性的影响。
因此，期望的是可用于计算但不具有图1所示的典型6T SRAM单元的缺点的SRAM单元。
附图说明
图1示出典型的六晶体管静态随机存取存储单元；
图2示出可以用于计算的双端口SRAM单元的第一实施例；
图3示出可以并入图2、图4、图6、或图7的双端口SRAM单元的处理阵列器件；
图4示出可以用于计算的双端口SRAM单元的第二实施例；
图5是针对图4的双端口SRAM单元的写入端口真值表；
图6示出可以用于计算的双端口SRAM单元的第三实施例；
图7示出可以用于计算的双端口SRAM单元的第四实施例；
图8和图9示出可以用在图2、图4、图6、或图7所示的双端口SRAM单元中的锁存反相器的两个示例；
图10示出可以用于计算的双端口SRAM单元的实施方式；以及
图11示出可以用于计算的双端口SRAM单元的另一实施方式。
具体实施方式
本公开尤其适用于静态随机存取存储器(SRAM)单元或单元的阵列，或具有如下所阐述的不同布局的处理阵列，并且将在上下文中描述本公开。然而，将理解的是，SRAM器件和使用SRAM单元的处理阵列具有更大的实用性，因为每个SRAM单元可以相比于以下所述的实施例来不同地配置/布局，并且对于可以用于计算的所述双端口SRAM单元的配置/布局的改变落入本公开的范围内。出于说明的目的，在下面及附图中公开双端口SRAM单元。然而，要理解的是，SRAM计算单元和处理阵列也可以利用具有三个或更多个端口的SRAM单元来实施，并且本公开不限于以下公开的双端口SRAM单元。还要理解的是，具有三个或更多个端口的SRAM单元可以相比于附图所示的双端口SRAM略微不同地构建，而本领域技术人员会理解对于以下的公开而言如何构建这些三端口或更多端口的SRAM。
另外，尽管在以下示例中使用的是SRAM单元，但是要理解的是，所公开的用于计算的存储单元及使用所述存储单元的处理阵列可以利用各种不同类型的存储单元(包括DRAM、CAM、非易失性存储单元和非易失性存储器件)来实施，并且利用所述各种类型的存储单元的这些实施方式落入本公开的范围内。
图2示出可以用于计算的双端口SRAM单元20的第一实施例，其克服了图1所示的典型SRAM单元的缺点。该双端口SRAM单元可以包括如图2所示的耦接在一起的两个存取晶体管M23和M24以及两个交叉耦接的反相器I21、I22以形成SRAM单元。SRAM单元可以被操作为储存锁存器，并且可以具有读取端口和写入端口以使得SRAM单元为双端口SRAM单元。两个反相器是交叉耦接的，因为第一反相器的输入端与第二反相器的输出端连接，并且第一反相器的输出端与第二反相器的输入端耦接，如图2所示。写入字线承载信号并且被称为WE(参见图2)，而写入位线及其互补分别被称为WBL和WBLb。写入字线(WE)与作为SRAM单元的一部分的两个存取晶体管M23、M24中的每个存取晶体管的栅极耦接。如图2所示，写入位线及其互补(WBL和WBLb)中的每个都与相应的存取晶体管M23、M24的源极耦接，而这些存取晶体管M23、M24中的每个存取晶体管的漏极与交叉耦接的反相器的每侧(在图2中被标记为D和Db)耦接。
图2中的电路还可以具有读取字线RE、读取位线RBL、以及由耦接在一起以形成隔离电路的晶体管M21、M22所形成的读取端口。读取字线RE可以与形成读取端口的一部分的晶体管M21的栅极耦接，而读取位线与晶体管M21的漏极端子耦接。晶体管M22的栅极可以与来自交叉耦接的反相器I21、I22的Db输出端相耦接，并且晶体管M22的源极可以与地耦接。
在操作中，双端口SRAM单元可以利用用来对该双端口SRAM单元寻址/将该双端口SRAM单元激活的读取字线(RE)和用来读取储存在该双端口SRAM单元中的数据的读取位线(RBL)上的信号来读取储存在锁存器中的数据。双端口SRAM单元可以通过利用写入字线(WE)上的信号对该双端口SRAM单元寻址/将该双端口SRAM单元激活、以及然后利用写入位线(WBL、WBLb)将数据写入该双端口SRAM单元中，来将数据写入到该双端口SRAM单元中。
在读取期间，可以接通多个单元(其中图2中仅示出了单个单元，但图3中示出了多个单元)来执行储存在被接通的单元中的数据之间的与功能。例如，图3中的处理阵列30的列中的一些单元(诸如单元00、...、单元m0)可以通过针对这些单元中的每个单元的RE信号而被激活。因此，在读取周期的开始，RBL被预充电为高，并且如果通过RE接通的所有单元的Db信号都为“0”，则RBL保持高，这是因为尽管晶体管M21的栅极通过RE信号而接通，但由于Db信号为低，故M22的栅极不被接通。结果，RBL线不与晶体管M22的源极所连接到的地相连接，并且RBL线不被放电。单元20可以操作为双端口SRAM单元。写入操作通过WE来激活，并且数据通过WBL和WBLb的触发(toggling)而写入。读取操作通过RE来激活，并且读取数据被存取在RBL上。单元20还可以被用于计算，其中RBL也被用于逻辑运算。如果所述单元中的任何单元或全部单元的Db信号为“1”，则RBL被放电至0，这是因为M22的栅极被接通，并且RBL线与地相连接。结果，RBL＝NOR(Db0,Db1等)，其中Db0、Db1等是已经通过RE信号接通的SRAM单元的互补数据。可替选地，RBL＝NOR(Db0,Db1等)＝AND(D0,D1等)，其中D0、D1等是已经通过RE信号接通的单元的真实数据。
如图2所示，单元20的Db信号可以与晶体管M22的栅极耦接以驱动RBL线。然而，与典型的6T单元不同，Db信号借助于晶体管M21、M22(共同形成隔离电路)而与RBL线及其信号/电压电平隔离。由于Db信号/值与RBL线及信号/电压电平隔离，所以相比于图1中的典型SRAM单元，Db信号不易受到储存在多个单元中的多个“0”数据所引起的较低位线电平的影响。因此，对于图2中的单元，可以接通多少单元来驱动RBL是没有限制的。结果，所述单元(以及由多个单元构成的器件)提供了用于布尔函数(诸如上述的与函数、以及以下描述的或非(NOR)函数/或(OR)函数/与非(NAND)函数)和搜索操作的更多运算对象，因为可以接通多少单元来驱动RBL是没有限制的。另外，在图2的单元中，RBL线被预充电(不使用如典型的6T单元那样的静态上拉晶体管)，故该单元能够提供更加快速的感测，这是因为该单元所产生的电流全部被用来使位线电容放电，而没有电流被静态上拉晶体管所消耗，以使得位线放电速率可以快于典型的SRAM单元多于两倍。在没有静态上拉晶体管所消耗的额外电流的情况下，用于所公开的单元的感测也只需要较少的电力，并且放电电流被减少了多于一半。
图2中的单元的写入端口以与上述的6T典型SRAM单元相同的方式来操作。结果，用于图2中的单元的写入周期和选择性写入周期具有与如上讨论的6T单元相同的限制。除了上述的与功能之外，图2中的SRAM单元20也可以通过储存被反相的数据来执行或非功能。具体地，如果在M22的栅极储存的是D而不是Db，则RBL＝NOR(D0,D1等)。本领域技术人员理解的是，图2所示的单元配置会经略微改变来实现这一点，但这样的修改落入本公开的范围内。
图3示出可以并入图2、图4、图6、或图7的双端口SRAM单元的处理阵列器件30，其中诸如单元00、...、单元0n和单元m0、...、单元mn的每个单元是图2、图4、图6、或图7所示的单元。所述单元形成如图3所示那样布局的单元的阵列。处理阵列30可以利用如上所述的双端口SRAM单元的计算能力来执行计算。阵列器件30可以由M个字线(诸如RE0、WE0、...、REm、WEm)和N个位线(诸如WBL0、WBLb0、RBL0、...、WBLn、WBLbn、RBLn)来形成。阵列器件30还可以包括产生字线信号的字线发生器(WL发生器)、以及利用位线来执行读取操作和写入操作的多个位线读取/写入逻辑(诸如BL读取/写入逻辑0、...、BL读取/写入逻辑n)。取决于处理阵列器件30的使用，阵列器件30可以被制造在集成电路上，或者可以被集成到另一集成电路中。
在读取周期中，字线发生器可以在一个周期中产生一个或多个RE信号以接通/激活一个或多个单元，并且由RE信号激活的单元的RBL线构成与函数或者或非函数，所述与函数或者或非函数的输出被发送到相应的BL读取/写入逻辑。BL读取/写入逻辑处理RBL结果(与运算或者或非运算的结果)并将该结果发送回其WBL/WBLb以用于在同一单元中使用/写回到该同一单元，或将该结果发送回相邻的BL读取/写入逻辑以用于在相邻的单元中使用/写回到该相邻的单元，或将其发送出处理阵列。可替选地，BL读取/写入逻辑能够将来自其自己的位线或者来自相邻位线的RBL结果储存在BL读取/写入逻辑之内的锁存器中，以使得在下面的周期或以后的周期期间，读取/写入逻辑能够利用作为RBL结果的锁存数据来执行逻辑。
在写入周期中，字线发生器产生针对要被写入数据的单元的一个或多个WE信号。BL读取/写入逻辑对来自其自己的RBL的写入数据、或来自相邻RBL的写入数据、或来自处理阵列之外的写入数据进行处理。BL读取/写入逻辑处理来自相邻位线的数据的能力意指数据能够从一个位线移位至相邻位线，并且处理阵列中的一个或多个位线或全部的位线可以同时移位。BL读取/写入逻辑还可以基于RBL结果来决定不针对选择性写入操作进行写入。例如，如果RBL＝1，则WBL线上的数据能够被写入到单元。如果RBL＝0，则不执行写入操作。
图4示出可以用于计算的双端口SRAM单元40的第二实施例。该单元的读取端口操作与图2中的单元相同，但是改进了如上所述的写入端口操作。在图4的单元中，一对交叉耦接的反相器I41和I42形成作为储存元件的锁存器。图4中的单元具有与如上所述相同的针对读取位线的隔离电路(M41、M42)。
晶体管M43、M44和M45形成写入端口。该单元可以在图3所示的阵列器件30中排列，其中WE沿水平走向，而WBL和WBLb沿竖直走向。图5示出写入端口的真值表。如果WE为0，则不执行写入。如果WE为1，则储存节点D及其互补Db通过WBL和WBLb来写入。具体地，如果WBL＝1且WBLb＝0，则D＝1且Db＝0；且如果WBL＝0且WBLb＝1，则D＝0且Db＝1。如果WBL和WBLb两者均为0，则不执行写入，并且数据储存是当前写入周期之前的、在储存元件中的数据储存(如图5所示的D(n-1))。因此，在WBL＝WBLb＝0的情况下，该单元可以执行选择性写入功能。在该单元中，M45通过与M45的栅极耦接的写入字线(WE)信号而被激活，并且M45将晶体管M43、M44的源极拉向地。
参见图4，与图2中的双端口单元不同，该单元的WBL线和WBLb线正驱动晶体管M44和M43的栅极，而不是源极。因此，WBL和WBLb的驱动强度不受被接通的单元的数量限制。在选择性写入操作中，WBL和WBLb不需要强的器件来保持WBL和WBLb信号电平，并且有多少单元可以被接通没有限制。正如图2中的单元，图4中的单元也可以被用在图3的处理阵列中。
在写入周期期间，每个未被选择的单元的WE信号为0，但WBL和WBLb上的信号之中的一个为1。例如，在图3中，对于要被写入的单元m0，WEm为1，而对于不要被写入的单元00，WE0为0。在图4中，未被选择的单元的D和Db应当保持其原始值。然而，如果未被选择的单元的D储存“1”，并且M45的漏极为0且WBLb为1，则存取晶体管M43的栅极被接通，并且节点D的电容电荷是与节点N的来自M45的漏极以及M43和M44的源极的电容共享的电荷。D的高电平通过该电荷共享而被降低，并且如果节点N电容足够高，则电平将被降低，以使得I41和I42锁存器跳变到相反的数据。
图6示出可以用于计算的双端口SRAM单元60的第三实施例。正如以上的其他实施例，该单元可以被用在上述的处理阵列30中。图6中的单元具有与如上所述相同的针对读取位线的隔离电路(M61、M62)。单元60也具有与针对图4中的单元的情况相同的交叉耦接的反相器I61、I62，以及两个存取晶体管M63、M64，所述两个存取晶体管M63、M64使其各自的栅极与写入位线和互补写入位线耦接。在图6的单元中，图4中的M45晶体管可以被分成第一写入端口晶体管M65和第二写入端口晶体管M66，以使得M63、M64、M65和M66形成写入端口电路。因此，节点D能够仅与M65的漏极和M63的源极电荷共享，而M64的源极不再影响节点D，节点D的高电压电平能够保持得较高以避免数据跳变到相反的状态。这改进了未被选择的单元的电荷共享的缺点。用来修改图4中的单元的另一方式是通过具有栅极尺寸更大的I41和I42来增大节点D的电容。注意，节点Db不易受到M42的额外电容的影响。
图7示出可以用于计算的双端口SRAM单元70的第四实施例。正如其他的实施例，该单元可以被用在上述的处理阵列30中。图7中的单元具有与如上所述相同的针对读取位线的隔离电路(M71、M72)。单元70还具有与上面相同的交叉耦接的反相器I71、I72，以及两个存取晶体管M75、M76，所述两个存取晶体管M75、M76使其各自的栅极与写入字线WE耦接。SRAM单元还可以包括晶体管M73、M74，所述晶体管M73、M74的栅极与写入位线和互补写入位线耦接。晶体管M73、M74、M75和M76形成写入端口电路。单元70与图6中的单元60类似地操作。
返回图4、图6和图7，锁存器件(例如，图4中的I41和I42)可以是简单的反相器。为了完成成功的写入，图4中的串联晶体管M43和M45的驱动强度需要比I42的上拉PMOS晶体管更强，并且该比例需要大约是2至3倍，以使得晶体管M43和M45的驱动强度可以最优地为I42的上拉PMOS晶体管的2-3倍那么强。在比如28nm或更好的高级技术中，PMOS晶体管和NMOS晶体管的布局优选地具有相等的长度。因此，当利用28nm或更好的特征尺寸来制造图4、图6和图7的单元时，I41和I42的PMOS晶体管实际上可能是串联的2个或更多个PMOS晶体管，如图8所示。为了布局的简易，所述串联PMOS晶体管中的一个或多个可以被连接到地，如图9所示。图8和图9中的锁存反相器可以被用在上述SRAM单元的所有实施例中。
返回图2，读取端口晶体管M21和M22(隔离电路)可以是PMOS而不是图2所示的NMOS。如果M21和M22晶体管是PMOS(其中M22的源极与VDD耦接)，则RBL被预充电为0；并且如果被接通的一个或多个单元的Db为0，则RBL为1；以及如果所有的单元的Db都为1，则RBL为0。换言之，RBL＝NAND(Db0,Db1等)＝OR(D0,D1等)，其中D0、D1等是被接通的单元的真实数据，而Db0、Db1等是互补数据。也可以通过储存被反相的数据来执行与非功能，以使得如果在M22的栅极处储存D而不是Db，则RBL＝NAND(D0,D1等)。通过PMOS形成的读取端口可以被用在图2、图4、图6或图7的所有的双端口单元中以用于或函数和与非函数。
图3中的处理阵列30因此可以在图3所示的该阵列之内具有不同配置的双端口SRAM单元。例如，图3中的处理阵列30可以具有带有NMOS读取端口晶体管的一些双端口SRAM单元，以及带有PMOS读取端口晶体管的一些双端口SRAM单元。处理阵列30也可以具有双端口SRAM单元的其他组合。
由图2、图4、图6和图7所示的双端口SRAM单元构成的处理阵列(其示例在图3中示出)的应用的一个示例是搜索操作。对于1比特位的搜索操作，2个单元沿着相同的位线储存真实(D)数据和互补(Db)数据。通过输入搜索关键字S作为真实数据的RE、以及输入S的互补Sb作为互补数据的RE来执行搜索。如果S＝1、Sb＝0，则RBL＝D＝AND(S,D)。如果S＝0、Sb＝1，则RBL＝Db＝AND(Sb,Db)。因此RBL＝OR(AND(S,D),AND(Sb,Db))＝XNOR(S,D)。换言之，如果S＝D，则RBL＝1，而如果S≠D，则RBL＝0。
作为另一个示例，对于8比特位字搜索，8比特位字的数据沿着相同的位线被储存在8个单元D[0:7]中，并且该8比特位字的互补数据也沿着相同的位线被储存在另外的8个单元Db[0:7]中作为真实数据。搜索关键字可以被输入为施加至真实数据单元D[0:7]的RE的8比特位S[0:7]、以及施加至互补数据单元Db[0:7]的RE的8比特位Sb[0:7](S的互补)。位线可以被写入为RBL＝AND(XNOR(S[0],D[0]),XNOR(S[1],D[1]),...,XNOR(S[7],D[7])。如果所有8个比特位都匹配，则RBL为1。如果任何一个或多个比特位不匹配，则RBL＝0。通过沿着相同的字线布置多个数据字、并且在并行的位线上将每个字布置在一个位线上，可以在一个操作中执行并行搜索。以这种方式，在一个操作中产生处理阵列中的每个位线的搜索结果。
由图2、图4、图6和图7所示的双端口SRAM单元构成的处理阵列(其示例在图3中示出)可以同时在相同的位线上执行读取和写入逻辑。换言之，相同的位线上的多个RE和WE信号可以同时被接通以同时在读取位线上执行读取逻辑以及在写入位线上执行写入逻辑。这在图1所示的典型的单端口SRAM之上改进了单元和处理阵列的性能。
因此，公开了一种双端口静态随机存取存储计算单元，其具有带有锁存器的SRAM单元、用于从SRAM单元读取数据的读取端口和用于将数据写入到SRAM单元的写入端口、以及隔离电路，所述隔离电路将表示储存在SRAM单元的锁存器中的一条数据的数据信号与读取位线隔离。所述读取端口可以具有与隔离电路耦接并激活隔离电路的读取字线以及与隔离电路耦接的读取位线，并且所述写入端口具有与SRAM单元耦接的写入字线、写入位线和互补写入位线。在该单元中，隔离电路还可以包括：第一晶体管，其栅极与读取字线耦接；以及第二晶体管，其栅极与数据信号耦接，并且隔离电路的第一晶体管和第二晶体管均是NMOS晶体管或者均是PMOS晶体管。单元的数据信号可以是数据信号或互补数据信号。SRAM单元还可以具有：第一反相器和第二反相器，所述第一反相器具有输入端和输出端，所述第二反相器具有与第一反相器的输出端耦接的输入端以及与第一反相器的输入端耦接的输出端；第一存取晶体管，其与第一反相器的输入端和第二反相器的输出端耦接，并且与写入位线耦接；以及第二存取晶体管，其与第一反相器的输出端和第二反相器的输入端耦接，并且与互补写入位线耦接。所述写入端口还可以包括与第一存取晶体管的栅极和第二存取晶体管的栅极耦接的写入字线、以及分别与每个存取晶体管的源极耦接的写入位线和互补写入位线。
在另一个实施例中，所述SRAM单元还包括：第一反相器和第二反相器，所述第一反相器具有输入端和输出端，所述第二反相器具有与第一反相器的输出端耦接的输入端以及与第一反相器的输入端耦接的输出端；第一存取晶体管，其与第一反相器的输入端和第二反相器的输出端耦接，并且第一存取晶体管的栅极与写入位线耦接；以及第二存取晶体管，其与第一反相器的输出端和第二反相器的输入端耦接，并且第二存取晶体管的栅极与互补写入位线耦接。在其他实施例中，所述写入端口还包括与写入端口晶体管的栅极耦接的写入字线，所述写入端口晶体管的漏极与第一存取晶体管的源极和第二存取晶体管的源极耦接。
在又一个实施例中，所述SRAM单元还包括：第一反相器和第二反相器，所述第一反相器具有输入端和输出端，所述第二反相器具有与第一反相器的输出端耦接的输入端以及与第一反相器的输入端耦接的输出端；第一存取晶体管，其与第一反相器的输入端和第二反相器的输出端耦接，并且栅极与写入位线耦接；以及第二存取晶体管，其与第一反相器的输出端和第二反相器的输入端耦接，并且栅极与写入互补位线耦接。在该实施例中，写入端口还包括与第一写入端口晶体管和第二写入端口晶体管中的每一个的栅极耦接的写入字线，第一写入端口晶体管的漏极与第一存取晶体管的源极耦接，并且第二写入端口晶体管的漏极与第二存取晶体管的源极耦接。
在另一个实施例中，所述SRAM单元还包括：第一反相器和第二反相器，所述第一反相器具有输入端和输出端，所述第二反相器具有与第一反相器的输出端耦接的输入端以及与第一反相器的输入端耦接的输出端；第一存取晶体管，其与第一反相器的输入端和第二反相器的输出端耦接，并且第一存取晶体管的栅极与写入字线耦接；以及第二存取晶体管，其与第一反相器的输出端和第二反相器的输入端耦接，并且第二存取晶体管的栅极与写入字线耦接。在该实施例中，写入端口还包括：第一写入端口晶体管，其栅极与互补写入位线耦接，并且其漏极与第一存取晶体管的源极耦接；以及第二写入端口晶体管，其栅极与写入位线耦接，并且其漏极与第二存取晶体管的源极耦接。
所述双端口静态随机存取器计算单元的不同实施例中的每个可以执行选择性写入操作并且可以执行布尔与运算、布尔或非运算、布尔与非运算、或者布尔或运算。所述双端口静态随机存取存储计算单元的不同实施例中的每个也可以执行搜索操作。
还公开了一种处理阵列，其具有：布置成阵列的多个双端口SRAM单元；字线发生器，其与阵列中的每个双端口SRAM单元的写入字线信号和读取字线信号耦接；以及多个位线读取和写入逻辑电路，其与每个双端口SRAM单元的读取位线、写入位线、互补写入位线耦接。在该处理阵列中，每个双端口SRAM单元与写入字线和读取字线耦接，所述写入字线和读取字线的信号是由字线发生器产生的，并且每个双端口SRAM单元也与通过多个位线读取和写入逻辑电路中的一个所感测到的读取位线、写入位线和互补写入位线耦接，并且每个双端口SRAM单元具有隔离电路，该隔离电路将表示储存在SRAM单元的锁存器中的一条数据的数据信号与读取位线隔离。在该处理阵列中，所述双端口SRAM单元中的一个或多个与读取位线耦接并且执行计算操作。处理阵列可以利用上面公开的双端口SRAM单元。处理阵列可以执行选择性写入操作，并且可以执行布尔与运算、布尔或非运算、布尔与非运算、或者布尔或运算。处理阵列也可以执行搜索操作。处理阵列也可以同时在一个或多个位线或者全部位线上完成并行移位操作以将数据从一个位线移位至相邻的位线。
如上所述，可以利用具有多于2个端口的SRAM单元(诸如3端口SRAM、4端口SRAM等)来实施所公开的计算SRAM单元和处理阵列。例如，SRAM计算单元可以是具有2个读取端口和1个写入端口的3端口单元。在该非限制性示例中，3端口SRAM单元可以被用于更有效地执行比如Y＝OR(AND(A,B),AND(A,C))的运算。在使用3端口SRAM的情况下，因为使用2个读取端口所以变量A的值被使用两次。在该示例操作中，可以在AND(A,B)的结果在RBL1上并且AND(A,C)的结果在RBL2上的一个周期中计算Y；并且在相同的周期上，RBL2数据可以被发送至RBL1以完成或运算来产生最终结果。因此，相比于双端口单元的2个周期，可以在字线被触发一次的1个周期中完成该逻辑等式/运算以产生结果。类似地，也可以使用4端口SRAM单元，并且本公开不限于SRAM单元的任何特定数量的端口。
图10示出可以用于计算的双端口SRAM单元100的实施方式。图10中的单元具有与图2所述的单元相同的用于读取位线的隔离电路(M101、M102)、相同的储存锁存器(I101、I102)、相同的存取晶体管(M103、M104)、相同的写入位线和互补写入位线、以及相同的读取字线。然而，在图10中，选择性写入实施方式不同。低有效(activelow)写入字线WEb与或非门(I103)的一个输入端连接，并且另一个输入端与低有效选择性写入控制信号SWb连接，以控制存取晶体管M103和M104的栅极。SWb沿与位线相同的方向走向。在该实施方式中，对单元的写入仅发生在写入字线和选择性写入控制信号二者均有效的时候。
图11示出可以用于计算的双端口SRAM单元110的另一实施方式。图11与图10类似，其中选择性写入控制信号SW与写入字线WE组合以控制选择性写入操作。2个存取晶体管M113和M115串联以将储存锁存器与写入位线WBL耦接，并且类似地，2个存取晶体管M114和M116串联以将储存锁存器与互补写入位线WBLb耦接。M113和M114的栅极与WE耦接，并且M115和M116的栅极与SW耦接。SW沿与位线相同的方向走向。对单元的写入仅发生在写入字线和选择性写入信号二者均有效的时候。
出于解释的目的，已经参考具体实施例对前面的阐述进行了描述。然而，以上说明性讨论并非旨在穷举或将本公开限制于所公开的精确形式。鉴于上述教导，许多修改和变化都是可能的。选择并描述实施例，以便最好地解释本公开的原理及其实际应用，从而使得本领域的其他技术人员能够最好地利用本公开和具有适合于预期的特定用途的各种修改的各种实施例。
本文公开的系统和方法可以通过一个或多个组件、系统、服务器、家用器械、其他子组件来实现，或者可以在这些元件之间分布。当被实现为系统时，这样的系统可以包括和/或涉及尤其是诸如在通用计算机中可找到的软件模块、通用CPU、RAM等的组件。在创新是在于服务器上的实施方式中，这样的服务器可以包括或涉及诸如CPU、RAM等的组件，诸如在通用计算机中可找到的那些组件。
另外，本文的系统和方法可以通过除了上面阐述的之外的具有毫不相同或完全不同的软件、硬件和/或固件组件的实施方式来实现。关于与本发明相关的或体现本发明的这些其他组件(例如，软件、处理组件等)和/或计算机可读介质，例如，本文中的创新方面可以与许多通用目的或特殊目的计算系统或配置一致地实现。可适用于本文中的创新的各种示例性计算系统、环境、和/或配置可以包括但不限于：在个人计算机、服务器或服务器计算设备(诸如路由/连通性组件)、手持或膝上型设备、多处理器系统、基于微处理器的系统、机顶盒、消费类电子设备、网络PC、其他现有计算机平台、包括一个或多个上述系统或设备的分布式计算环境等之内或在其上实施的软件或其他组件。
在一些实例中，系统和方法的各方面可以通过包括程序模块的逻辑和/或逻辑指令来实现或者由其来执行，所述逻辑和/或逻辑指令例如与这些组件或电路相关联地执行。通常，程序模块可以包括执行特定任务或实现本文中的特定指令的例程、程序、对象、组件、数据结构等。本发明还可以在分布式软件、计算机或电路设置的环境中实行，其中电路通过通信总线、电路或链路而连接。在分布式设置中，控制/指令可以出现于包括存储器储存器件的本地和远程计算机储存介质二者。
本文的软件、电路和组件还可以包括和/或利用一种或多种类型的计算机可读介质。计算机可读介质可以是驻留在这些电路和/或计算组件上的、与这些电路和/或计算组件相关联的、或可由这些电路和/或计算组件来访问的任何可用介质。作为示例而非限制，计算机可读介质可以包括计算机储存介质和通信介质。计算机储存介质包括以用于储存诸如计算机可读指令、数据结构、程序模块或其他数据之类的信息的任何方法或技术来实现的易失性和非易失性、可移除和不可移除的介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、快闪存储器或其他存储技术、CD-ROM、数字通用盘(DVD)或其他光学存储器、磁带、磁盘储存器或其他磁储存器件、或者能够用于储存期望信息并且能够由计算组件访问的任何其他介质。通信介质可以包括计算机可读指令、数据结构、程序模块和/或其他组件。此外，通信介质可以包括有线介质，诸如有线网络或直接有线连接，但是本文中任何这种类型的介质都不包括瞬时介质。上述的任何组合也被包括在计算机可读介质的范围内。
在本说明书中，术语组件、模块、设备等可以指代可以以各种方式实现的任何类型的逻辑或功能软件元件、电路、块和/或过程。例如，各种电路和/或块的功能可以彼此组合成任何其他数量的模块。每个模块甚至可以被实现为储存在有形存储器(例如，随机存取存储器、只读存储器、CD-ROM存储器、硬盘驱动器等)上的软件程序，以由中央处理单元读取来实现本文中的创新功能。或者，模块可以包括通过传输载波而传输到通用计算机或处理/图形硬件的编程指令。而且，模块可以被实施为实现本文创新所涵盖的功能的硬件逻辑电路。最后，可以使用专用指令(SIMD指令)、现场可编程逻辑阵列、或提供期望的级别性能和成本的其任何混合来实现模块。
如本文所公开的，可以经由计算机硬件、软件和/或固件来实现符合本公开的特征。例如，本文公开的系统和方法可以以各种形式来体现，所述各种形式包括例如数据处理器(诸如还包括数据库的计算机)、数字电子电路、固件、软件或它们的组合此外，虽然所公开的实施方式中的一些描述了特定的硬件组件，但是符合本文创新的系统和方法可以利用硬件、软件和/或固件的任何组合来实现。此外，本文创新的上述特征和其他方面及原理可以在各种环境中实现。这样的环境和相关应用可以被专门构造用于执行根据本发明的各种例程、过程和/或操作，或者它们可以包括通过代码来选择性地激活或重新配置的通用计算机或计算平台以提供必要的功能。本文公开的过程并非固有地与任何特定计算机、网络、架构、环境或其他装置相关，而是可以通过硬件、软件和/或固件的适当组合来实现。例如，各种通用机器可以与根据本发明的教导而编写的程序一起使用，或者可以更方便地构造专用装置或系统来执行所需的方法和技术。
本文描述的方法和系统的各方面(诸如逻辑)也可以被实现为编程到各种电路中的任何电路中的功能，包括可编程逻辑器件(“PLD”)(诸如现场可编程门阵列(“FPGA”))、可编程阵列逻辑(“PAL”)器件、电可编程逻辑和存储器件、基于标准单元的器件，以及专用集成电路。用于实现各方面的一些其他可能性包括：存储器件、具有存储器(诸如EEPROM)的微控制器、嵌入式微处理器、固件、软件等。此外，各方面可以被体现在具有基于软件的电路仿真的微处理器、离散逻辑(顺序的和组合的)、定制设备、模糊(神经)逻辑、量子设备、和上述设备类型中的任何的混合中。可以以各种组件类型来提供底层设备技术，所述各种组件类型例如金属氧化物半导体场效应晶体管(“MOSFET”)技术(比如互补金属氧化物半导体(“CMOS”))、双极技术(比如发射极耦合逻辑(“ECL”))、聚合物技术(例如，硅共轭聚合物和金属共轭聚合物-金属结构)、混合的模拟和数字等。
还应该注意，可以使用硬件、固件和/或在各种机器可读或计算机可读介质中实现的数据和/或指令的任意数量的组合来启用本文公开的各种逻辑和/或功能，这依据它们的行为、寄存器转移、逻辑组件和/或其他特性。可以体现这种格式化数据和/或指令的计算机可读介质包括但不限于各种形式的非易失性储存介质(例如，光学、磁性或半导体储存介质)，不过再次地不包括瞬时介质。除非上下文明确要求，否则在整个说明书中，词语“包括”、“包含”等应以与排他性或穷举性的意义相对的包含性意义来解释；也就是说，以“包括但不限于”的意义来解释。使用单数或复数的词语也分别包括复数或单数。另外，词语“本文”、“下文”、“以上”、“以下”和类似含义的词语在本申请中作为整体而不是指本申请的任何特定部分。当在关于两个或更多个项的列表来使用词语“或”时，该词语涵盖其的所有以下解释：列表中的任何项、列表中的所有项、以及列表中的项的任何组合。
尽管本文已具体描述了本发明的某些目前优选的实施方式，但是对于本发明所属领域的技术人员明显的是，可以在不脱离本发明的精神和范围的情况下对本文所示和所述的各种实施方式进行变化和修改。因此，本发明旨在仅被限制到适用法律条款所要求的范围。
虽然前述内容已经参考本公开的特定实施例，但是本领域技术人员将理解，可以在不脱离本公开的原理和精神的情况下对所述实施例进行改变，本公开的范围通过所附权利要求来限定。

Claims (75)

1.一种存储计算单元，包括：
存储单元，其具有储存单元、用于从所述储存单元读取数据的读取端口、以及用于将数据写入到所述储存单元的写入端口；
隔离电路，其将表示储存在所述储存单元中的一条数据的数据信号与读取位线隔离；
所述读取端口具有与所述隔离电路耦接并激活所述隔离电路的读取字线、以及与所述隔离电路耦接的所述读取位线；
所述写入端口具有与所述存储单元耦接的写入字线、写入位线和互补写入位线；
其中，所述存储单元能够与所述读取位线上的另一存储单元耦接以执行计算操作；以及
其中，所述读取位线能够被用于提供对储存单元数据的读取访问。
2.如权利要求1所述的单元，其中，所述隔离电路还包括第一晶体管和第二晶体管，所述第一晶体管的栅极与所述读取字线耦接，所述第二晶体管的栅极与所述数据信号耦接。
3.如权利要求2所述的单元，其中，所述隔离电路的第一晶体管和第二晶体管均是NMOS晶体管。
4.如权利要求2所述的单元，其中，所述隔离电路的第一晶体管和第二晶体管均是PMOS晶体管。
5.如权利要求1所述的单元，其中，所述数据信号是数据信号和互补数据信号中的一个。
6.如权利要求1所述的单元，其中，所述储存单元还包括：第一反相器和第二反相器，所述第一反相器具有输入端和输出端，所述第二反相器具有与所述第一反相器的输出端耦接的输入端、以及与所述第一反相器的输入端耦接的输出端；第一存取晶体管，其与所述第一反相器的输入端和所述第二反相器的输出端耦接，并且与写入位线耦接；以及第二存取晶体管，其与所述第一反相器的输出端和所述第二反相器的输入端耦接，并且与互补写入位线耦接。
7.如权利要求6所述的单元，其中，所述写入端口还包括：写入字线，其与所述第一存取晶体管和所述第二存取晶体管中的每一个的栅极耦接；以及所述写入位线和互补写入位线，其分别与所述第一存取晶体管和所述第二存取晶体管中的每一个的源极耦接。
8.如权利要求1所述的单元，其中，所述储存单元还包括：第一反相器和第二反相器，所述第一反相器具有输入端和输出端，所述第二反相器具有与所述第一反相器的输出端耦接的输入端、以及与所述第一反相器的输入端耦接的输出端；第一存取晶体管，其与所述第一反相器的输入端和所述第二反相器的输出端耦接，并且所述第一存取晶体管的栅极与写入位线耦接；以及第二存取晶体管，其与所述第一反相器的输出端和所述第二反相器的输入端耦接，并且所述第二存取晶体管的栅极与互补写入位线耦接。
9.如权利要求8所述的单元，其中，所述写入端口还包括与写入端口晶体管的栅极耦接的写入字线，所述写入端口晶体管的漏极与所述第一存取晶体管的源极和所述第二存取晶体管的源极耦接。
10.如权利要求1所述的单元，其中，所述储存单元还包括：第一反相器和第二反相器，所述第一反相器具有输入端和输出端，所述第二反相器具有与所述第一反相器的输出端耦接的输入端、以及与所述第一反相器的输入端耦接的输出端；第一存取晶体管，其与所述第一反相器的输入端和所述第二反相器的输出端耦接，并且栅极与写入位线耦接；以及第二存取晶体管，其与所述第一反相器的输出端和所述第二反相器的输入端耦接，并且栅极与互补写入位线耦接，并且其中，所述写入端口还包括：写入字线，其与第一写入端口晶体管的栅极和第二写入端口晶体管的栅极耦接，所述第一写入端口晶体管的漏极与所述第一存取晶体管的源极耦接，并且所述第二写入端口晶体管的漏极与所述第二存取晶体管的源极耦接。
11.如权利要求1所述的单元，其中，所述储存单元还包括：第一反相器和第二反相器，所述第一反相器具有输入端和输出端，所述第二反相器具有与所述第一反相器的输出端耦接的输入端、以及与所述第一反相器的输入端耦接的输出端；第一存取晶体管，其与所述第一反相器的输入端和所述第二反相器的输出端耦接，并且所述第一存取晶体管的栅极与写入字线耦接；以及第二存取晶体管，其与所述第一反相器的输出端和所述第二反相器的输入端耦接，并且所述第二存取晶体管的栅极与所述写入字线耦接。
12.如权利要求11所述的单元，其中，所述写入端口还包括：第一写入端口晶体管，其栅极与互补写入位线耦接，并且其漏极与所述第一存取晶体管的源极耦接；以及第二写入端口晶体管，其栅极与写入位线耦接，并且其漏极与所述第二存取晶体管的源极耦接。
13.如权利要求1所述的单元，其中，所述单元能够进行选择性写入操作。
14.如权利要求1所述的单元，其中，所述单元能够进行布尔与运算、布尔或非运算、布尔与非运算和布尔或运算中的至少一种。
15.如权利要求1所述的单元，其是静态随机存取存储单元。
16.如权利要求15所述的单元，其中，所述静态随机存取存储单元是双端口静态随机存取存储单元、三端口静态随机存取存储单元和四端口静态随机存取存储单元中的一种。
17.一种存储计算单元，包括：
储存单元；
至少一个读取位线；
隔离电路，其缓冲所述储存单元以免受所述至少一个读取位线上的信号的影响；
其中，所述存储单元能够在通过接通与所述至少一个读取位线连接的存储单元使所述存储单元和另一个存储单元与所述至少一个读取位线连接时执行逻辑功能；以及
其中，所述读取位线能够被用于提供对储存单元数据的读取访问。
18.如权利要求17所述的单元，还包括与所述存储单元连接的写入位线，其中数据被写入到所述储存单元中。
19.如权利要求17所述的单元，还包括写入端口器件，其缓冲所述储存单元以免受所述写入位线的影响。
20.如权利要求17所述的单元，其能够执行选择性写入操作。
21.如权利要求17所述的单元，其能够执行布尔与运算、布尔或运算、布尔与非运算和布尔或非运算中的一种或多种。
22.如权利要求17所述的单元，其中，处理阵列能够执行并行移位操作。
23.如权利要求17所述的单元，其能够执行搜索操作。
24.如权利要求17所述的单元，其是静态随机存取存储单元。
25.如权利要求24所述的单元，其中，所述静态随机存取存储单元是双端口静态随机存取存储单元、三端口静态随机存取存储单元和四端口静态随机存取存储单元中的一种。
26.一种处理阵列，包括：
布置成阵列的多个存储单元，其中，每个存储单元具有储存单元；
字线发生器，其与所述阵列中的每个存储单元的读取字线信号和写入字线信号耦接；
多个位线读取和写入逻辑电路，其与每个存储单元的读取位线、写入位线和互补写入位线耦接；
每个存储单元与写入字线和读取字线耦接，所述写入字线和所述读取字线的信号是由所述字线发生器产生的，并且每个存储单元还与通过所述多个位线读取和写入逻辑电路中的一个所感测的读取位线、写入位线和互补写入位线耦接；
每个存储单元具有隔离电路，所述隔离电路将表示储存在所述存储单元的储存单元中的一条数据的数据信号与所述读取位线隔离；
其中，所述存储单元中的两个或更多个与至少一个读取位线耦接并且被激活以执行计算操作；以及
其中，所述读取位线能够被用于提供对储存单元数据的读取访问。
27.如权利要求26所述的处理阵列，其中，每个存储单元中的隔离电路还包括第一晶体管和第二晶体管，所述第一晶体管的栅极与所述读取字线耦接，所述第二晶体管的栅极与所述数据信号耦接。
28.如权利要求27所述的处理阵列，其中，所述隔离电路的第一晶体管和第二晶体管均是NMOS晶体管。
29.如权利要求27所述的处理阵列，其中，所述隔离电路的第一晶体管和第二晶体管均是PMOS晶体管。
30.如权利要求26所述的处理阵列，其中，所述数据信号是数据信号和互补数据信号中的一个。
31.如权利要求26所述的处理阵列，其中，每个存储单元的储存单元还包括：第一反相器和第二反相器，所述第一反相器具有输入端和输出端，所述第二反相器具有与所述第一反相器的输出端耦接的输入端、以及与所述第一反相器的输入端耦接的输出端；第一存取晶体管，其与所述第一反相器的输入端和所述第二反相器的输出端耦接，并且与写入位线耦接；以及第二存取晶体管，其与所述第一反相器的输出端和所述第二反相器的输入端耦接，并且与互补写入位线耦接。
32.如权利要求31所述的处理阵列，其中，所述写入端口还包括：写入字线，其与所述第一存取晶体管和所述第二存取晶体管中的每一个的栅极耦接；以及写入位线和互补写入位线，其分别与所述第一存取晶体管和所述第二存取晶体管中的每一个的源极耦接。
33.如权利要求26所述的处理阵列，其中，每个存储单元的储存单元还包括：第一反相器和第二反相器，所述第一反相器具有输入端和输出端，所述第二反相器具有与所述第一反相器的输出端耦接的输入端、以及与所述第一反相器的输入端耦接的输出端；第一存取晶体管，其与所述第一反相器的输入端和所述第二反相器的输出端耦接，并且所述第一存取晶体管的栅极与写入位线耦接；以及第二存取晶体管，其与所述第一反相器的输出端和所述第二反相器的输入端耦接，并且所述第二存取晶体管的栅极与互补写入位线耦接。
34.如权利要求33所述的处理阵列，其中，所述写入端口还包括与写入端口晶体管的栅极耦接的写入字线，所述写入端口晶体管的漏极与所述第一存取晶体管的源极和所述第二存取晶体管的源极耦接。
35.如权利要求26所述的处理阵列，其中，每个存储单元的储存单元还包括：第一反相器和第二反相器，所述第一反相器具有输入端和输出端，所述第二反相器具有与所述第一反相器的输出端耦接的输入端、以及与所述第一反相器的输入端耦接的输出端；第一存取晶体管，其与所述第一反相器的输入端和所述第二反相器的输出端耦接，并且栅极与写入位线耦接；以及第二存取晶体管，其与所述第一反相器的输出端和所述第二反相器的输入端耦接，并且栅极与互补写入位线耦接。
36.如权利要求35所述的处理阵列，其中，所述写入端口还包括：写入字线，其与第一写入端口晶体管的栅极和第二写入端口晶体管的栅极耦接，所述第一写入端口晶体管的漏极与所述第一存取晶体管的源极耦接，并且所述第二写入端口晶体管的漏极与所述第二存取晶体管的源极耦接。
37.如权利要求26所述的处理阵列，其中，每个存储单元的储存单元还包括：第一反相器和第二反相器，所述第一反相器具有输入端和输出端，所述第二反相器具有与所述第一反相器的输出端耦接的输入端、以及与所述第一反相器的输入端耦接的输出端；第一存取晶体管，其与所述第一反相器的输入端和所述第二反相器的输出端耦接，并且所述第一存取晶体管的栅极与写入字线耦接；以及第二存取晶体管，其与所述第一反相器的输出端和所述第二反相器的输入端耦接，并且所述第二存取晶体管的栅极与所述写入字线耦接。
38.如权利要求37所述的处理阵列，其中，所述写入端口还包括：第一写入端口晶体管，其栅极与互补写入位线耦接，并且其漏极与所述第一存取晶体管的源极耦接；以及第二写入端口晶体管，其栅极与写入位线耦接，并且其漏极与所述第二存取晶体管的源极耦接。
39.如权利要求26所述的处理阵列，其中，每个存储单元能够进行选择性写入操作。
40.如权利要求26所述的处理阵列，其中，所述计算操作是布尔与运算、布尔或非运算、布尔与非运算和布尔或运算中的至少一种。
41.如权利要求26所述的处理阵列，其中，所述处理阵列能够同时执行读取和写入逻辑。
42.如权利要求26所述的处理阵列，其中，所述处理阵列能够执行并行移位操作。
43.如权利要求26所述的处理阵列，其中，所述处理阵列能够执行搜索操作。
44.如权利要求26所述的处理阵列，其中，每个存储单元是静态随机存取存储单元。
45.如权利要求44所述的处理阵列，其中，所述静态随机存取存储单元是双端口静态随机存取存储单元、三端口静态随机存取存储单元和四端口静态随机存取存储单元中的一种。
46.一种处理阵列，包括：
至少一个读取位线；
与所述至少一个读取位线连接的至少两个存储单元，每个存储单元具有储存单元和隔离电路，所述隔离电路缓冲所述储存单元以免受所述至少一个读取位线上的信号的影响；
其中，通过将与所述至少一个读取位线连接的至少两个存储单元接通，与所述至少一个读取位线连接的至少两个存储单元在所述至少一个读取位线上执行逻辑运算；以及
其中，所述读取位线能够被用于提供对于储存单元数据的读取访问。
47.如权利要求46所述的处理阵列，还包括多个存储单元，其与所述至少一个读取位线连接以执行逻辑功能，其中，被接通以执行逻辑运算的所述多个存储单元中的每一个不会不利地影响所述逻辑运算的性能。
48.如权利要求46所述的处理阵列，还包括与所述至少两个存储单元连接的写入位线，其中，数据被写入到所述至少两个存储单元中的一个或多个的储存单元中。
49.如权利要求46所述的处理阵列，还包括：多个存储单元，其与所述至少一个读取位线连接；以及写入位线，其与所述多个存储单元连接，其中，数据被写入到所述多个存储单元中的一个或多个的储存单元中。
50.如权利要求48所述的处理阵列，还包括写入端口器件，其缓冲所述多个存储单元中的每一个的储存单元，以便执行将数据写入到任何数量的储存单元中。
51.如权利要求46所述的处理阵列，其中，每个存储单元能够执行选择性写入操作。
52.如权利要求46所述的处理阵列，其中，所述处理阵列能够执行布尔与运算、布尔或运算、布尔与非运算和布尔或非运算中的一种或多种。
53.如权利要求46所述的处理阵列，其中，所述处理阵列能够执行并行移位操作。
54.如权利要求46所述的处理阵列，其中，所述处理阵列能够执行搜索操作。
55.如权利要求46所述的处理阵列，其中，每个存储单元是静态随机存取存储单元。
56.如权利要求29所述的处理阵列，其中，每个静态随机存取存储单元是双端口静态随机存取存储单元、三端口静态随机存取存储单元和四端口静态随机存取存储单元中的一种。
57.一种双端口静态随机存取存储器，包括：
存储单元，其具有储存单元、用于从所述储存单元读取数据的读取端口、以及用于将数据写入到所述储存单元的写入端口；
隔离电路，其将表示储存在所述储存单元中的一条数据的数据信号与读取位线隔离；
所述读取端口具有与所述隔离电路耦接并激活所述隔离电路的读取字线、以及与所述隔离电路耦接的读取位线；
所述写入端口具有与所述存储单元耦接的写入字线、写入位线和互补写入位线；
所述储存单元还包括：第一反相器和第二反相器，所述第一反相器具有输入端和输出端，所述第二反相器具有与所述第一反相器的输出端耦接的输入端、以及与所述第一反相器的输入端耦接的输出端；第一存取晶体管，其与所述第一反相器的输入端和所述第二反相器的输出端耦接，并且所述第一存取晶体管的栅极与写入位线耦接；以及第二存取晶体管，其与所述第一反相器的输出端和所述第二反相器的输入端耦接，并且所述第二存取晶体管的栅极与互补写入位线耦接；以及
其中，所述读取位线能够被用于提供对储存单元数据的读取访问。
58.如权利要求57所述的存储器，其中，所述隔离电路还包括第一晶体管和第二晶体管，所述第一晶体管的栅极与所述读取字线耦接，所述第二晶体管的栅极与所述数据信号耦接。
59.如权利要求58所述的存储器，其中，所述隔离电路的第一晶体管和第二晶体管均是NMOS晶体管。
60.如权利要求58所述的存储器，其中，所述隔离电路的第一晶体管和第二晶体管均是PMOS晶体管。
61.如权利要求57所述的存储器，其中，所述数据信号是数据信号和互补数据信号中的一个。
62.如权利要求57所述的存储器，其中，所述写入端口还包括：写入字线，其与所述第一存取晶体管和所述第二存取晶体管中的每一个的栅极耦接；以及写入位线和互补写入位线，其分别与所述第一存取晶体管和所述第二存取晶体管中的每一个的源极耦接。
63.如权利要求57所述的存储器，其中，所述写入端口还包括与写入端口晶体管的栅极耦接的写入字线，所述写入端口晶体管的漏极与所述第一存取晶体管的源极和所述第二存取晶体管的源极耦接。
64.如权利要求57所述的存储器，其中，所述写入端口还包括：第一写入端口晶体管，其栅极与写入字线耦接，并且其漏极与所述第一存取晶体管的源极耦接；以及第二写入端口晶体管，其栅极与写入字线耦接，并且其漏极与所述第二存取晶体管的源极耦接。
65.如权利要求57所述的存储器，其中，所述单元能够进行选择性写入操作。
66.如权利要求57所述的存储器，其中，所述单元能够进行布尔与运算、布尔或非运算、布尔与非运算和布尔或运算中的至少一种。
67.一种双端口静态随机存取存储器，包括：
存储单元，其具有储存单元、用于从所述储存单元读取数据的读取端口、以及用于将数据写入到所述储存单元的写入端口；
隔离电路，其将表示储存在所述储存单元中的一条数据的数据信号与读取位线隔离；
所述读取端口具有与所述隔离电路耦接并激活所述隔离电路的读取字线，以及与所述隔离电路耦接的读取位线；
所述写入端口具有与所述存储单元耦接的写入字线、写入位线和互补写入位线；
所述储存单元还包括：第一反相器和第二反相器，所述第一反相器具有输入端和输出端，所述第二反相器具有与所述第一反相器的输出端耦接的输入端、以及与所述第一反相器的输入端耦接的输出端；第一存取晶体管，其与所述第一反相器的输入端和所述第二反相器的输出端耦接，并且所述第一存取晶体管的栅极与写入字线耦接；以及第二存取晶体管，其与所述第一反相器的输出端和所述第二反相器的输入端耦接，并且所述第二存取晶体管的栅极与所述写入字线耦接；以及
其中，所述读取位线能够被用于提供对储存单元数据的读取访问。
68.如权利要求67所述的存储器，其中，所述隔离电路还包括第一晶体管和第二晶体管，所述第一晶体管的栅极与所述读取字线耦接，所述第二晶体管的栅极与所述数据信号耦接。
69.如权利要求68所述的存储器，其中，所述隔离电路的第一晶体管和第二晶体管均是NMOS晶体管。
70.如权利要求68所述的存储器，其中，所述隔离电路的第一晶体管和第二晶体管均是PMOS晶体管。
71.如权利要求67所述的存储器，其中，所述数据信号是数据信号和互补数据信号中的一个。
72.如权利要求67所述的存储器，其中，所述写入端口还包括：写入字线，其与所述第一存取晶体管和所述第二存取晶体管中的每一个的栅极耦接；以及写入位线和互补写入位线，其分别与所述第一存取晶体管和所述第二存取晶体管中的每一个的源极耦接。
73.如权利要求67所述的存储器，其中，所述写入端口还包括：第一写入端口晶体管，其栅极与互补写入位线耦接，并且其漏极与所述第一存取晶体管的源极耦接；以及第二写入端口晶体管，其栅极与写入位线耦接，并且其漏极与所述第二存取晶体管的源极耦接。
74.如权利要求67所述的存储器，其中，所述单元能够进行选择性写入操作。
75.如权利要求67所述的存储器，其中，所述单元能够进行布尔与运算、布尔或非运算、布尔与非运算和布尔或运算中的至少一种。
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