JP4749089B2 - 半導体装置 - Google Patents

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Description

本発明は、入力ポートと出力ポートとが分離された半導体記憶部を備える半導体装置に関する。
入力ポートと出力ポートとが分離された多ポートメモリに関して従来から様々な技術が提案されている。例えば特許文献１には、入力ポートに入力されたデータを直接出力ポートに出力するバイパス手段を設けて、当該バイパス手段を利用して半導体記憶装置のテストを行う技術が開示されている。
また、半導体記憶装置に関するその他の技術が特許文献２，３に記載されている。
特開平９−５４１４２号公報 特開２００１−２３４００号公報 特開平５−７４１９８号公報
特許文献１に記載されている技術のように、半導体記憶装置において入力ポートに入力されたデータを直接出力ポートに出力するバイパス機能を実現する際には、装置の小型化あるいは製造工程の簡略化のために、できるだけレイアウト構造が複雑にならないようにする必要がある。
特許文献１では、入力ポートと出力ポートとをレイアウト上近接して配置する技術は開示されているが、バイパス手段をどのようなレイアウトで配置するかについては具体的に記載されていない。したがって、特許文献１の技術からは最適なレイアウト構造を得ることはできない。
そこで、本発明は上述の点に鑑みて成されたものであり、入力ポートと出力ポートとが分離され、バイパス機能を備える半導体記憶部を有する半導体装置において、レイアウト構造の簡素化が可能な技術を提供することを目的とする。
この発明の第１の半導体装置は、書き込みモード、読み出しモード及びバイパスモードを有する半導体記憶部を備える半導体装置であって、前記半導体記憶部は、所定方向に配列された複数のメモリセルをそれぞれが有する第１及び第２のメモリセルアレイと、前記第１及び第２のメモリセルアレイにそれぞれ対応して設けられ、それぞれにデータが入力される第１及び第２の入力ポートと、前記第１及び第２のメモリセルアレイにそれぞれ対応して設けられ、それぞれからデータが出力される第１及び第２の出力ポートと、前記第１及び第２のメモリセルアレイのそれぞれにおける前記複数のメモリセルにそれぞれ接続された複数の読み出しワード線と、前記第１及び第２のメモリセルアレイのそれぞれにおける前記複数のメモリセルにそれぞれ接続された複数の書き込みワード線と、前記書き込みモード時に前記複数の書き込みワード線のいずれか一つを活性化し、前記読み出しモード時に前記複数の読み出しワード線のいずれか一つを活性化するデコーダ回路と、前記第１及び第２の入力ポートに入力されたデータをそれぞれ受けて出力する第１及び第２の入力バッファ回路と、前記第１の入力バッファ回路から前記第１のメモリセルアレイまで延在し、前記第１の入力バッファ回路から出力されるデータを前記第１のメモリセルアレイまで伝達する第１の書き込みビット線と、前記第２の入力バッファ回路から前記第２のメモリセルアレイまで延在し、前記第２の入力バッファ回路から出力されるデータを前記第２のメモリセルアレイまで伝達する第２の書き込みビット線と、受けたデータを前記第１及び第２の出力ポートにそれぞれ出力する第１及び第２の出力バッファ回路と、前記第１のメモリセルアレイから前記第１の出力バッファ回路まで延在し、前記第１のメモリセルアレイからのデータを前記第１の出力バッファ回路まで伝達する第１の読み出しビット線と、前記第２のメモリセルアレイから前記第２の出力バッファ回路まで延在し、前記第２のメモリセルアレイからのデータを前記第２の出力バッファ回路まで伝達する第２の読み出しビット線と、前記第１の入力バッファ回路から前記第１の出力バッファ回路まで延在し、前記第１の入力ポートから前記第１の入力バッファ回路に入力されたデータを前記第１の出力バッファ回路まで伝達する第１のバイパス線と、前記第２の入力バッファ回路から前記第２の出力バッファ回路まで延在し、前記第２の入力ポートから前記第２の入力バッファ回路に入力されたデータを前記第２の出力バッファ回路まで伝達する第２のバイパス線とを備え、前記第１の出力バッファ回路は、前記読み出しモード時には前記第１の読み出しビット線によって伝達されるデータを前記第１の出力ポートに出力し、前記バイパスモード時には前記第１のバイパス線によって伝達されるデータを前記第１の出力ポートに出力し、前記第２の出力バッファ回路は、前記読み出しモード時には前記第２の読み出しビット線によって伝達されるデータを前記第２の出力ポートに出力し、前記バイパスモード時には前記第２のバイパス線によって伝達されるデータを前記第２の出力ポートに出力し、前記第１及び第２の出力バッファ回路のそれぞれは、センスアンプ回路と出力選択回路とを有し、前記第１及び第２の出力バッファ回路における前記センスアンプ回路は、前記第１及び第２の読み出しビット線によって伝達されるデータをそれぞれ増幅して出力し、前記第１及び第２の出力バッファ回路における前記出力選択回路は、前記読み出しモード時には前記第１及び第２の出力バッファ回路における前記センスアンプ回路の出力を前記第１及び第２の出力ポートにそれぞれ出力し、前記バイパスモード時には前記第１及び第２のバイパス線によって伝達されるデータを前記第１及び第２の出力ポートにそれぞれ出力し、平面視上のレイアウト構造において、前記第１のメモリセルアレイは、前記第１の入力バッファ回路と前記第１の出力バッファ回路とに挟まれて配置されており、前記第２のメモリセルアレイは、前記第２の入力バッファ回路と前記第２の出力バッファ回路とに挟まれて配置されており、前記第１のバイパス線は、前記第１及び第２のメモリセルアレイの間を通って配置されており、前記第１のメモリセルアレイと、前記第１の出力バッファ回路の前記センスアンプ回路と、前記第１の出力バッファ回路の前記出力選択回路とは、この順で一列に配置されており、前記第２のメモリセルアレイと、前記第２の出力バッファ回路の前記センスアンプ回路と、前記第２の出力バッファ回路の前記出力選択回路とは、この順で一列に配置されている。
また、この発明の第２の半導体装置は、書き込みモード、読み出しモード及びバイパスモードを有する半導体記憶部を備える半導体装置であって、前記半導体記憶部は、所定方向に配列された複数のメモリセルを有するメモリセルアレイと、データが入力される入力ポートと、データが出力される出力ポートと、前記メモリセルアレイにおける前記複数のメモリセルにそれぞれ接続された複数の読み出しワード線と、前記メモリセルアレイにおける前記複数のメモリセルにそれぞれ接続された複数の書き込みワード線と、前記書き込みモード時に前記複数の書き込みワード線のいずれか一つを活性化し、前記読み出しモード時に前記複数の読み出しワード線のいずれか一つを活性化するデコーダ回路と、前記入力ポートに入力されたデータを受けて出力する入力バッファ回路と、前記入力バッファ回路から前記メモリセルアレイまで延在し、前記入力バッファ回路から出力されるデータを前記メモリセルアレイまで伝達する書き込みビット線と、受けたデータを前記出力ポートに出力する出力バッファ回路と、前記メモリセルアレイから前記出力バッファ回路まで延在し、前記メモリセルアレイからのデータを前記出力バッファ回路まで伝達する読み出しビット線と、前記入力バッファ回路から前記出力バッファ回路まで延在し、前記入力ポートから前記入力バッファ回路に入力されたデータを前記出力バッファ回路まで伝達するバイパス線と、前記メモリセルアレイに電源電位を与える電源配線と、前記メモリセルアレイに接地電位を与える接地配線とを備え、前記出力バッファ回路は、前記読み出しモード時には前記読み出しビット線によって伝達されるデータを前記出力ポートに出力し、前記バイパスモード時には前記バイパス線によって伝達されるデータを前記出力ポートに出力し、前記出力バッファ回路は、前記読み出しビット線によって伝達されるデータを増幅して出力するセンスアンプ回路と、前記読み出しモード時には前記センスアンプ回路の出力を前記出力ポートに出力し、前記バイパスモード時には前記バイパス線によって伝達されるデータを前記出力ポートに出力する出力選択回路とを有し、平面視上のレイアウト構造において、前記バイパス線、前記書き込みビット線、前記読み出しビット線、前記電源配線及び前記接地配線は、前記メモリセルアレイにおける前記複数のメモリセルが形成されている領域上に配置されており、前記メモリセルアレイと、前記センスアンプ回路と、前記出力選択回路とは、この順で一列に配置されている。
また、この発明の第３の半導体装置は、書き込みモード、読み出しモード及びバイパスモードを有する半導体記憶部を備える半導体装置であって、前記半導体記憶部は、所定方向に配列された複数のメモリセルを有するメモリセルアレイと、データが入力される入力ポートと、データが出力される出力ポートと、前記メモリセルアレイにおける前記複数のメモリセルにそれぞれ接続された複数の読み出しワード線と、前記メモリセルアレイにおける前記複数のメモリセルにそれぞれ接続された複数の書き込みワード線と、前記書き込みモード時に前記複数の書き込みワード線のいずれか一つを活性化し、前記読み出しモード時に前記複数の読み出しワード線のいずれか一つを活性化するデコーダ回路と、前記入力ポートに入力されたデータを受けて出力する入力バッファ回路と、前記入力バッファ回路から前記メモリセルアレイまで延在し、前記入力バッファ回路から出力されるデータを前記メモリセルアレイまで伝達する書き込みビット線と、受けたデータを前記出力ポートに出力する出力バッファ回路と、前記メモリセルアレイから前記出力バッファ回路まで延在し、前記メモリセルアレイからのデータを前記出力バッファ回路まで伝達する読み出しビット線とを備え、前記書き込みビット線は前記メモリセルアレイから前記出力バッファ回路にまで延長されており、前記出力バッファ回路は、前記読み出しモード時には前記読み出しビット線によって伝達されるデータを前記出力ポートに出力し、前記バイパスモード時には前記書き込みビット線によって伝達されるデータを前記出力ポートに出力し、前記入力バッファ回路は、前記書き込みモード時には前記入力ポートに入力されたデータを制御信号に基づいて出力し、前記バイパスモード時には前記制御信号に関わらず前記入力ポートに入力されたデータを出力するデータ切換回路と、前記データ切換回路から出力されるデータを受けて前記書き込みビット線に出力するビット線ドライバ回路とを有し、前記出力バッファ回路は、前記読み出しビット線によって伝達されるデータを増幅して出力するセンスアンプ回路と、前記読み出しモード時には前記センスアンプ回路の出力を前記出力ポートに出力し、前記バイパスモード時には前記書き込みビット線によって伝達されるデータを前記出力ポートに出力する出力選択回路とを有する。

また、この発明の第４の半導体装置は、書き込みモード、読み出しモード及びバイパスモードを有する半導体記憶部を備える半導体装置であって、前記半導体記憶部は、所定方向に配列された複数のメモリセルを有するメモリセルアレイと、データが入力される入力ポートと、データが出力される出力ポートと、前記メモリセルアレイにおける前記複数のメモリセルにそれぞれ接続された複数の読み出しワード線と、前記メモリセルアレイにおける前記複数のメモリセルにそれぞれ接続された複数の書き込みワード線と、前記書き込みモード時に前記複数の書き込みワード線のいずれか一つを活性化し、前記読み出しモード時に前記複数の読み出しワード線のいずれか一つを活性化するデコーダ回路と、前記入力ポートに入力されたデータを受けて出力する入力バッファ回路と、前記入力バッファ回路から前記メモリセルアレイまで延在し、前記入力バッファ回路から出力されるデータを前記メモリセルアレイまで伝達する書き込みビット線と、受けたデータを前記出力ポートに出力する出力バッファ回路と、前記メモリセルアレイから前記出力バッファ回路まで延在し、前記メモリセルアレイからのデータを前記出力バッファ回路まで伝達する読み出しビット線とを備え、前記読み出しビット線は前記メモリセルアレイから前記入力バッファ回路にまで延長されており、前記入力バッファ回路は、前記書き込みモード時には前記入力ポートに入力されたデータを前記読み出しビット線には出力せずに前記書き込みビット線に出力し、前記バイパスモード時には前記入力ポートに入力されたデータを前記読み出しビット線に出力する。
この発明の第１の半導体装置によれば、平面視上のレイアウト構造において、第１のバイパス線が第１及び第２のメモリセルアレイの間を通って配置されているため、メモリセルアレイが形成されている領域内のレイアウト構造に影響されることなく第１のバイパス線を配線することができる。その結果、レイアウト構造の簡素化が可能となり、装置の小型化及び製造工程の簡略化が可能となる。更に、第１のバイパス線によって伝達されるデータが、メモリセルアレイが形成されている領域内の配線電位から受ける影響を低減することができる。
また、この発明の第２の半導体装置によれば、メモリセルアレイが入力バッファ回路と出力バッファ回路とに挟まれたレイアウト構造において、バイパス線、書き込みビット線、読み出しビット線、電源配線及び接地配線が、メモリセルアレイにおける複数のメモリセルが形成されている領域上に配置されているため、レイアウト構造を簡素化できる。その結果、装置の小型化及び製造工程の簡略化が可能となる。
また、この発明の第３の半導体装置によれば、書き込みビット線をメモリセルアレイから出力バッファ回路にまで延長させて、入力ポートに入力されたデータをそのまま出力ポートに出力することを可能にしている。このように、書き込みビット線を利用してバイパス機能を実現することによってレイアウト構造が簡素化される。その結果、装置の小型化及び製造工程の簡略化が可能となる。
また、この発明の第４の半導体装置によれば、読み出しビット線をメモリセルアレイから入力バッファ回路にまで延長させて、入力ポートに入力されたデータをそのまま出力ポートに出力することを可能にしている。このように、読み出しビット線を利用してバイパス機能を実現することによってレイアウト構造が簡素化される。その結果、装置の小型化及び製造工程の簡略化が可能となる。
実施の形態１．
図１は本発明の実施の形態１に係る半導体記憶装置１００のレイアウト構造を模式的に示す平面図である。図１に示されるように、本実施の形態１に係る半導体記憶装置１００は、ｎ（≧１）個の入力ポートＩＮ０〜ＩＮｎ−１と、ｎ個の出力ポートＯＵＴ０〜ＯＵＴｎ−１と、ライト制御回路２と、リード制御回路３と、デコーダ回路４とを備えている。さらに、本実施の形態１に係る半導体記憶装置では、一つのメモリセルアレイ１と、一つの入力バッファ回路５と、一つの出力バッファ回路６とで構成される組がｎ組設けられている。
本半導体記憶装置１００にはｎビットの入力データＤ［ｎ−１：０］が入力され、本半導体記憶装置１００からはｎビットの出力データＱ［ｎ−１：０］が出力される。入力ポートＩＮ０〜ＩＮｎ−１には入力データＤ［０］〜Ｄ［ｎ−１］がそれぞれ入力され、出力ポートＯＵＴ０〜ＯＵＴｎ−１からは出力データＱ［０］〜Ｑ［ｎ−１］がそれぞれ出力される。
ｎビットの入力データＤ［ｎ−１：０］のうちのある入力データＤ［ｉ］は、入力ポートＩＮｉを介して一つの入力バッファ回路５に入力される、入力データＤ［ｉ］が入力される入力バッファ回路５と同じ組に属する出力バッファ回路６からは出力データＱ［ｉ］が出力され、当該出力データＱ［ｉ］は出力ポートＯＵＴｉを介して本半導体記憶装置１００の外部に出力される。なお、ｉは０≦ｉ≦ｎを満足する任意の整数である。
本実施の形態１に係る半導体記憶装置１００のレイアウト構造では、一つの組を構成する入力バッファ回路５、メモリセルアレイ１及び出力バッファ回路６は、図１に示されるように、平面視上、この順でＸ軸方向に沿って配置されている。したがって、平面視上のレイアウト構造では、メモリセルアレイ１は、それと同じ組に属する入力バッファ回路５と出力バッファ回路６とで挟まれるように配置されている。
また、本半導体記憶装置１００のレイアウト構造では、平面視上、ライト制御回路２とｎ個の入力バッファ回路５とはＸ軸方向に垂直なＹ軸方向に沿って一列に配置されており、デコーダ回路４とｎ個のメモリセルアレイ１とはＹ軸方向に沿って一列に配置されており、リード制御回路３とｎ個の出力バッファ回路６とはＹ軸方向に沿って一列に配置されている。そして、ライト制御回路２とデコーダ回路４とリード制御回路３とはこの順でＸ軸方向に沿って配置されている。
図２はライト制御回路２の回路構成を示す図である。ライト制御回路２は、本半導体記憶装置１００の外部から供給される書き込みクロック信号ＷＣＬＫに同期して動作し、入力バッファ回路５及びメモリセルアレイ１の動作を制御して、本半導体記憶装置１００での入力データＤ［ｎ−１：０］のメモリセルアレイ１への書き込みを制御する。
図２に示されるように、ライト制御回路２は、インバータ回路２ａ，２ｂと、バッファ回路２ｃと、ＡＮＤ回路２ｄ，２ｅと、遅延回路２ｆと、フリップフロップ回路（図中では「ＦＦ」と表記）２ｇ〜２ｉと、内部アドレス生成回路２０とを備えている。なお本明細書では、「フリップフロップ回路」といえば、ディレイフリップフロップ回路（Ｄ−ＦＦ）を意味するものとする。
インバータ回路２ａは書き込みクロック信号ＷＣＬＫを反転して出力し、インバータ回路２ｂはインバータ回路２ａの出力を反転して出力する。インバータ回路２ｂの出力は、ライト制御回路２が備えるすべてのフリップフロップ回路のＣＬＫ入力端子に入力される。遅延回路２ｆは書き込みクロック信号ＷＣＬＫを所定時間遅延して出力する。フリップフロップ回路２ｇ，２ｈのＤ入力端子には、書き込み制御信号ＷＥＮ及び書き込みセル選択制御信号ＷＣＥＮがそれぞれ入力される。ＡＮＤ回路２ｅは、フリップフロップ回路２ｇのＱバー出力と、フリップフロップ回路２ｈのＱバー出力との論理積を演算して出力する。ＡＮＤ回路２ｄは、遅延回路２ｆの出力と、書き込みクロック信号ＷＣＬＫと、ＡＮＤ回路２ｅの出力との論理積を求めて出力する。バッファ回路２ｃはＡＮＤ回路２ｄの出力をそのままの論理レベルで反転書き込み制御信号／ｗｅｎとして出力する。フリップフロップ回路２ｉのＤ入力端子にはバイパス制御信号ＢＰが入力され、そのＱ出力は内部バイパス制御信号ｂｐとしてリード制御回路３に入力される。
内部アドレス生成回路２０は、ＡＮＤ回路２０ａ〜２０ｌと、フリップフロップ回路２０ｍ〜２０ｑとを備えている。フリップフロップ回路２０ｑ，２０ｐ，２０ｏ，２０ｎ，２０ｍのＤ入力端子には書き込みアドレス信号ＷＡ［０］〜ＷＡ［４］がそれぞれ入力される。ＡＮＤ回路２０ａは、ＡＮＤ回路２ｄの出力及びフリップフロップ回路２０ｍ，２０ｎのＱ出力の論理積を演算して内部書き込みアドレス信号ＷＡＡ［３］として出力する。ＡＮＤ回路２０ｂは、ＡＮＤ回路２ｄの出力、フリップフロップ回路２０ｍのＱ出力及びフリップフロップ回路２０ｎのＱバー出力の論理積を演算して内部書き込みアドレス信号ＷＡＡ［２］として出力する。ＡＮＤ回路２０ｃは、ＡＮＤ回路２ｄの出力、フリップフロップ回路２０ｍのＱバー出力及びフリップフロップ回路２０ｎのＱ出力の論理積を演算して内部書き込みアドレス信号ＷＡＡ［１］として出力する。ＡＮＤ回路２０ｄは、ＡＮＤ回路２ｄの出力及びフリップフロップ回路２０ｍ，２０ｎのＱバー出力の論理積を演算して内部書き込みアドレス信号ＷＡＡ［０］として出力する。
ＡＮＤ回路２０ｅは、フリップフロップ回路２０ｏ〜２０ｑのＱ出力の論理積を演算して内部書き込みアドレス信号ＷＡＢ［７］として出力する。ＡＮＤ回路２０ｆは、フリップフロップ回路２０ｏ，２０ｐのＱ出力及びフリップフロップ回路２０ｑのＱバー出力の論理積を演算して内部書き込みアドレス信号ＷＡＢ［６］として出力する。ＡＮＤ回路２０ｇは、フリップフロップ回路２０ｏ，２０ｑのＱ出力及びフリップフロップ回路２０ｐのＱバー出力の論理積を演算して内部書き込みアドレス信号ＷＡＢ［５］として出力する。ＡＮＤ回路２０ｈは、フリップフロップ回路２０ｏのＱ出力及びフリップフロップ回路２０ｐ，２０ｑのＱバー出力の論理積を演算して内部書き込みアドレス信号ＷＡＢ［４］として出力する。ＡＮＤ回路２０ｉは、フリップフロップ回路２０ｏのＱバー出力及びフリップフロップ回路２０ｐ，２０ｑのＱ出力の論理積を演算して内部書き込みアドレス信号ＷＡＢ［３］として出力する。ＡＮＤ回路２０ｊは、フリップフロップ回路２０ｏ，２０ｑのＱバー出力及びフリップフロップ回路２０ｐのＱ出力の論理積を演算して内部書き込みアドレス信号ＷＡＢ［２］として出力する。ＡＮＤ回路２０ｋは、フリップフロップ回路２０ｏ，２０ｐのＱバー出力及びフリップフロップ回路２０ｑのＱ出力の論理積を演算して内部書き込みアドレス信号ＷＡＢ［１］として出力する。ＡＮＤ回路２０ｌは、フリップフロップ回路２０ｏ〜２０ｑのＱバー出力の論理積を演算して内部書き込みアドレス信号ＷＡＢ［０］として出力する。
なお、ライト制御回路２に入力される書き込み制御信号ＷＥＮ、書き込みセル選択制御信号ＷＣＥＮ、バイパス制御信号ＢＰ及び書き込みアドレス信号ＷＡ［４：０］は、書き込みクロック信号ＷＣＬＫと同様に、本半導体記憶装置１００の外部から入力される。
図３はリード制御回路３の回路構成を示す図である。リード制御回路３は、本半導体記憶装置１００の外部から供給される読み出しクロック信号ＲＣＬＫに同期して動作し、出力バッファ回路６及びメモリセルアレイ１の動作を制御して、本半導体記憶装置１００でのメモリセルアレイ１からのデータの読み出しを制御する。
図３に示されるように、リード制御回路３は、インバータ回路３ａ〜３ｃと、バッファ回路３ｄと、ＡＮＤ回路３ｅと、フリップフロップ回路３ｆと、上述の内部アドレス生成回路２０とを備えている。インバータ回路３ａはライト制御回路２から出力される内部バイパス制御信号ｂｐを反転して反転バイパス制御信号／ｂｐとして出力する。インバータ回路３ｂは読み出しクロック信号ＲＣＬＫを反転して出力し、インバータ回路３ｃはインバータ回路３ｂの出力を反転して出力する。インバータ回路３ｃの出力は、リード制御回路３が備えるすべてのフリップフロップ回路のＣＬＫ入力端子に入力される。
フリップフロップ回路３ｆのＤ入力端子には読み出しセル選択制御信号ＲＣＥＮが入力される。ＡＮＤ回路３ｅは、読み出しクロック信号ＲＣＬＫと、フリップフロップ回路３ｆのＱバー出力と、内部バイパス制御信号ｂｐの反転信号との論理積を演算して出力する。バッファ回路３ｄはＡＮＤ回路３ｅの出力をそのままの論理レベルで内部読み出し制御信号ｒｐｃとして出力する。
リード制御回路３の内部アドレス生成回路２０では、フリップフロップ回路２０ｑ，２０ｐ，２０ｏ，２０ｎ，２０ｍのＤ入力端子には読み出しアドレス信号ＲＡ［０］〜ＲＡ［４］がそれぞれ入力される。また、ＡＮＤ回路２０ａ〜２０ｌのそれぞれには、ＡＮＤ回路２ｄの出力の替わりにＡＮＤ回路３ｅの出力が入力される。そしてＡＮＤ回路２０ａ〜２０ｄの出力は、それぞれ内部読み出しアドレス信号ＲＡＡ［３］，ＲＡＡ［２］，ＲＡＡ［１］，ＲＡＡ［０］として出力され、ＡＮＤ回路２０ｅ〜２０ｌの出力は、それぞれ内部読み出しアドレス信号ＲＡＢ［７］，ＲＡＢ［６］，ＲＡＢ［５］，ＲＡＢ［４］，ＲＡＢ［３］，ＲＡＢ［２］，ＲＡＢ［１］，ＲＡＢ［０］として出力される。リード制御回路３における内部アドレス生成回路２０のその他の構成はライト制御回路２の内部アドレス生成回路２０と同じである。
なお、リード制御回路３に入力される読み出しセル選択制御信号ＲＣＥＮ及び読み出しアドレス信号ＲＡ［４：０］は、読み出しクロック信号ＲＣＬＫと同様に、本半導体記憶装置１００の外部から入力される。
図４はデコーダ回路４の構成を示すブロック図である。図４に示されるように、デコーダ回路４は、３２個のＡＮＤ回路４ａａを備える書き込みワード線デコーダ回路４ａと、３２個のＡＮＤ回路４ｂｂを備える読み出しワード線デコーダ回路４ｂとを備えている。書き込みワード線デコーダ回路４ａは、内部書き込みアドレス信号ＷＡＡ［０］と、内部書き込みアドレス信号ＷＡＢ［０］〜ＷＡＢ［７］との論理積を演算して、それぞれ書き込みワード線選択信号ＷＷＳ［０］〜ＷＷＳ［７］として出力し、内部書き込みアドレス信号ＷＡＡ［１］と、内部書き込みアドレス信号ＷＡＢ［０］〜ＷＡＢ［７］との論理積を演算して、それぞれ書き込みワード線選択信号ＷＷＳ［８］〜ＷＷＳ［１５］として出力する。また書き込みワード線デコーダ回路４ａは、内部書き込みアドレス信号ＷＡＡ［２］と、内部書き込みアドレス信号ＷＡＢ［０］〜ＷＡＢ［７］との論理積を演算して、それぞれ書き込みワード線選択信号ＷＷＳ［１６］〜ＷＷＳ［２３］として出力し、内部書き込みアドレス信号ＷＡＡ［３］と、内部書き込みアドレス信号ＷＡＢ［０］〜ＷＡＢ［７］との論理積を演算して、それぞれ書き込みワード線選択信号ＷＷＳ［２４］〜ＷＷＳ［３１］として出力する。なお、３２ビットの書き込みワード線選択信号ＷＷＳ［３１：０］は、書き込みワード線デコーダ回路４ａ内の３２個のＡＮＤ回路４ａａからそれぞれ出力される。
同様にして、読み出しワード線デコーダ回路４ｂは、内部読み出しアドレス信号ＲＡＡ［０］と、内部読み出しアドレス信号ＲＡＢ［０］〜ＲＡＢ［７］との論理積を演算して、それぞれ読み出しワード線選択信号ＲＷＳ［０］〜ＲＷＳ［７］として出力し、内部読み出しアドレス信号ＲＡＡ［１］と、内部読み出しアドレス信号ＲＡＢ［０］〜ＲＡＢ［７］との論理積を演算して、それぞれ読み出しワード線選択信号ＲＷＳ［８］〜ＲＷＳ［１５］として出力する。また読み出しワード線デコーダ回路４ｂは、内部読み出しアドレス信号ＲＡＡ［２］と、内部読み出しアドレス信号ＲＡＢ［０］〜ＲＡＢ［７］との論理積を演算して、それぞれ読み出しワード線選択信号ＲＷＳ［１６］〜ＲＷＳ［２３］として出力し、内部読み出しアドレス信号ＲＡＡ［３］と、内部読み出しアドレス信号ＲＡＢ［０］〜ＲＡＢ［７］との論理積を演算して、それぞれ読み出しワード線選択信号ＲＷＳ［２４］〜ＲＷＳ［３１］として出力する。なお、３２ビットの読み出しワード線選択信号ＲＷＳ［３１：０］は、読み出しワード線デコーダ回路４ｂ内の３２個のＡＮＤ回路４ｂｂからそれぞれ出力される。
図５は、ある一つの組におけるメモリセルアレイ１、入力バッファ回路５及び出力バッファ回路６の回路構成と平面視上のレイアウト構造を示す図である。なお、図５に示される回路構成及びレイアウト構造は、メモリセルアレイ１、入力バッファ回路５及び出力バッファ回路６から成る組のすべてについて同様である。
入力バッファ回路５は、入力ポートＩＮｉに入力される入力データＤ［ｉ］を受けて、ライト制御回路２から出力される反転書き込み制御信号／ｗｅｎに基づいて当該入力データＤ［ｉ］をメモリセルアレイ１に出力する。図５に示されるように、入力バッファ回路５は、フリップフロップ回路５ａと、インバータ回路５ｂ，５ｃと、バッファ回路５ｄと、ＮＡＮＤ回路５ｅ，５ｆと、ＰＭＯＳトランジスタ５ｇ，５ｉと、ＮＭＯＳトランジスタ５ｈ，５ｊとを備えている。
フリップフロップ回路５ａのＤ入力端子には入力データＤ［ｉ］が入力され、そのＱ出力はデータｄ［ｉ］としてインバータ回路５ｂの入力端子に入力される。またフリップフロップ回路５ａのＱ出力端子は、入力バッファ回路５から出力バッファ回路６まで延在するバイパス線ＢＰＬの一端に接続されており、データｄ［ｉ］はバイパス信号ＢＰＳとしてバイパス線ＢＰＬによって出力バッファ回路６に伝達される。なお、フリップフロップ回路５ａのＣＬＫ入力端子にはライト制御回路２のインバータ回路２ｂの出力が入力される。
インバータ回路５ｂはデータｄ［ｉ］を反転して出力し、インバータ回路５ｃはインバータ回路５ｂの出力を反転して出力する。バッファ回路５ｄは、ライト制御回路２から出力される反転書き込み制御信号／ｗｅｎをそのままの論理レベルで出力する。ＮＡＮＤ回路５ｅは、インバータ回路５ｃの出力とバッファ回路５ｄの出力との否定論理積を演算して出力する。ＮＡＮＤ回路５ｆは、インバータ回路５ｂの出力とバッファ回路５ｄの出力との否定論理積を演算して出力する。
ＰＭＯＳトランジスタ５ｇ，５ｉのソース端子のそれぞれには電源電位が印加され、ＮＭＯＳトランジスタ５ｈ，５ｊのソース端子のそれぞれには接地電位が印加される。ＰＭＯＳトランジスタ５ｇのドレイン端子とＮＭＯＳトランジスタ５ｈのドレイン端子とは互いに接続されており、両ドレイン端子には、入力バッファ回路５からメモリセルアレイ１にまで延在する書き込みビット線ＷＢＡの一端が接続されている。一方で、ＰＭＯＳトランジスタ５ｉのドレイン端子とＮＭＯＳトランジスタ５ｊのドレイン端子とは互いに接続されており、両ドレイン端子には、入力バッファ回路５からメモリセルアレイ１まで延在する書き込みビット線ＷＢＢの一端が接続されている。ＰＭＯＳトランジスタ５ｇとＮＭＯＳトランジスタ５ｈのゲート端子にはＮＡＮＤ回路５ｅの出力が入力され、ＰＭＯＳトランジスタ５ｉとＮＭＯＳトランジスタ５ｊのゲート端子にはＮＡＮＤ回路５ｆの出力が入力される。
この例では、一つのメモリセルアレイ１は３２個のメモリセルＭＣを備えている。これらの３２個のメモリセルＭＣは、平面視上のレイアウト構造において、ｎ個のメモリセルアレイ１の配列方向に垂直な方向、つまり図１のＸ軸方向に沿って一列に配列されている。そして、ｎ個のメモリセルアレイ１全体においては、（３２×ｎ）個のメモリセルＭＣは、レイアウト上、Ｘ軸方向に３２個、Ｙ軸方向にｎ個並ぶ行列状に配置されている。
各メモリセルＭＣは、ＮＭＯＳトランジスタ１０ａ〜１０ｆと、インバータ回路１０ｇ，１０ｈとを備えている。ＮＭＯＳトランジスタ１０ａのドレイン端子は書き込みビット線ＷＢＢに接続されており、そのソース端子はインバータ回路１０ｇの入力端子と、インバータ回路１０ｈの出力端子と、ＮＭＯＳトランジスタ１０ｄのゲート端子とに接続されている。ＮＭＯＳトランジスタ１０ｂのドレイン端子は書き込みビット線ＷＢＡに接続されており、そのソース端子はインバータ回路１０ｇの出力端子と、インバータ回路１０ｈの入力端子と、ＮＭＯＳトランジスタ１０ｅのゲート端子とに接続されている。ＮＭＯＳトランジスタ１０ｃのドレイン端子は、メモリセルアレイ１から出力バッファ回路６まで延在する読み出しビット線ＲＢＡに接続されており、そのソース端子はＮＭＯＳトランジスタ１０ｄのドレイン端子に接続されている。ＮＭＯＳトランジスタ１０ｆのドレイン端子は、メモリセルアレイ１から出力バッファ回路６まで延在している読み出しビット線ＲＢＢに接続されており、そのソース端子はＮＭＯＳトランジスタ１０ｅのドレイン端子に接続されている。ＮＭＯＳトランジスタ１０ｄ，１０ｅのソース端子には接地電位が印加される。
メモリセルアレイ１の３２個のメモリセルＭＣにおけるＮＭＯＳトランジスタ１０ａ，１０ｂのゲート端子には３２本の書き込みワード線ＷＷＬ［３１：０］がそれぞれ接続されている。書き込みワード線ＷＷＬ［０］〜ＷＷＬ［３１］にはデコーダ回路４から出力される書き込みワード線選択信号ＷＷＳ［０］〜ＷＷＳ［３１］がそれぞれ与えられ、メモリセルアレイ１にあるデータが書き込まれる際にはそれらのいずれか一つが活性化する。
また、メモリセルアレイ１の３２個のメモリセルＭＣにおけるＮＭＯＳトランジスタ１０ｃ，１０ｆのゲート端子には３２本の読み出しワード線ＲＷＬ［３１：０］がそれぞれ接続されている。読み出しワード線ＲＷＬ［０］〜ＲＷＬ［３１］にはデコーダ回路４から出力される読み出しワード線選択信号ＲＷＳ［０］〜ＲＷＳ［３１］がそれぞれ与えられ、メモリセルアレイ１からあるデータが読み出される際にはそれらのいずれか一つが活性化する。ｊを０≦ｊ≦ｎを満足する任意の整数とすると、書き込みワード線ＷＷＬ［ｊ］と読み出しワード線ＲＷＬ［ｊ］とは対となっており、同じメモリセルＭＣに接続されている。
出力バッファ回路６は、受けたデータを、リード制御回路３から出力される内部読み出し制御信号ｒｐｃ及び反転バイパス制御信号／ｂｐに基づいて出力データＱ［ｉ］として出力ポートＯＵＴｉに出力する。図５に示されるように、出力バッファ回路６は、読み出しビット線ＲＢＡ，ＲＢＢによって伝達されるデータを増幅して出力するセンスアンプ回路６０と、センスアンプ回路６０から出力されるデータ及びバイパス信号ＢＰＳのどちらか一方を出力ポートＯＵＴｉに出力する出力選択回路６１とを備えている。
センスアンプ回路６０は、５つのＰＭＯＳトランジスタ６０ａ〜６０ｅを備えている。ＰＭＯＳトランジスタ６０ａ，６０ｃ，６０ｄ，６０ｅのソース端子には電源電位が印加される。ＰＭＯＳトランジスタ６０ａ〜６０ｃのそれぞれのゲート端子には内部読み出し制御信号ｒｐｃが入力される。ＰＭＯＳトランジスタ６０ａ，６０ｂ，６０ｅのドレイン端子とＰＭＯＳトランジスタ６０ｄのゲート端子とは読み出しビット線ＲＢＡに接続されており、当該接続点の信号は出力信号ＡＡとしてセンスアンプ回路６０から出力される。ＰＭＯＳトランジスタ６０ｃ，６０ｄのドレイン端子とＰＭＯＳトランジスタ６０ｂのソース端子とＰＭＯＳトランジスタ６０ｅのゲート端子とは読み出しビット線ＲＢＢに接続されており、その接続点の信号は出力信号ＡＢとしてセンスアンプ回路６０から出力される。
出力選択回路６１は、インバータ回路６ａ，６ｂと、ＡＮＤ回路６ｃ〜６ｆと、ＯＲ回路６ｇと、ＮＯＲ回路６ｈとを備えている。インバータ回路６ａの入力端子はバイパス線ＢＰＬと接続されており、当該バイパス線ＢＰＬによって伝達されるバイパス信号ＢＰＳを反転して出力する。ＡＮＤ回路６ｃは、インバータ回路６ａの出力の反転信号と反転バイパス制御信号／ｂｐの反転信号との論理積を演算して信号ＢＡとして出力する。ＡＮＤ回路６ｆはＡＮＤ回路６ｅの出力と、センスアンプ回路６０からの出力信号ＡＡとの論理積を演算して出力する。ＮＯＲ回路６ｈは、信号ＢＡとＡＮＤ回路６ｆの出力との否定論理和を演算して出力する。インバータ回路６ｂはＮＯＲ回路６ｈの出力を反転して出力データＱ［ｉ］として出力ポートＯＵＴ［ｉ］に出力する。ＡＮＤ回路６ｄは、その一方の入力端子にバイパス線ＢＰＬが接続されており、バイパス信号ＢＰＳの反転信号と反転バイパス制御信号／ｂｐの反転信号との論理積を演算して信号ＢＢとして出力する。ＯＲ回路６ｇは、ＮＯＲ回路６ｈの出力の反転信号と、センスアンプ回路６０からの出力信号ＡＢの反転信号との論理和を演算して出力する。ＡＮＤ回路６ｅは、信号ＢＢの反転信号とＯＲ回路６ｇの出力との論理積を演算して出力する。
本実施の形態１では、図５に示されるように、平面視上のレイアウト構造において、メモリセルアレイ１と、センスアンプ回路６０と、出力選択回路６１とが、この順でＸ軸方向に沿って一列に配置されている。データの流れを考慮すると無駄な配線が不要となるためこのような順で配置することが望ましいが、レイアウトの制限等の理由から、メモリセルアレイ１、出力選択回路６１、センスアンプ回路６０の順で一列に配置しても良い。
図５に示されるレイアウト例では、メモリセルアレイ１の右側にデコーダ回路４を設けたが、右側と左側に分けて、一方の側に書き込みワード線デコーダ回路４ａを、他方の側に読み出しワード線デコーダ回路４ｂを設けても良い。
以上のような構成を備える本半導体記憶装置１００は、例えば、動作周波数の異なる２つの演算回路間の動作タイミングを調整するために使用される。以下にこの使用例について説明する。
図６は、本半導体記憶装置１００を半導体記憶部として複数備える半導体装置６００の構成を示すブロック図である。図６に示されるように、半導体装置６００は、３つの演算回路６０１〜６０３と、２つの半導体記憶装置１００とを備えている。演算回路６０１〜６０３は互いに動作周波数が異なっている。２つの半導体記憶装置１００は、演算回路６０１，６０２の間と、演算回路６０２，６０３の間にそれぞれ配置されている。演算回路６０１は、本半導体装置６００の外部から入力されたデータに対して所定の演算処理を行って一方の半導体記憶装置１００に書き込む。演算回路６０２は、当該一方の半導体記憶装置１００に書き込まれている、演算回路６０１で演算処理済みのデータを読み出して、当該データに対して所定の演算処理を行い他方の半導体記憶装置１００に書き込む。演算回路６０３は、当該他方の半導体記憶装置１００に書き込まれている、演算回路６０２で演算処理済みのデータを読み出して、当該データに対して所定の演算処理を行い、本半導体装置６００の外部に出力する。
このように、互いに動作タイミングの異なる２つの演算回路間に本半導体記憶装置１００を配置し、一方の演算回路からの出力データを一度本半導体記憶装置１００に書き込むことによって、他方の演算回路は、一方の演算回路からの出力データを自身の動作タイミングで半導体記憶装置１００内から読み出すことができる。したがって、他方の演算回路は、一方の演算回路の動作タイミングに依存せずに当該一方の演算回路からの出力データを受けることができる。
次に、本実施の形態１に係る半導体記憶装置１００の動作について説明する。本半導体記憶装置１００は通常動作モードとバイパスモードとの大きく２種類の動作モードを備えている。通常動作モードは書き込みモードと読み出しモードとから成り、書き込みモードでは本半導体記憶装置１００はデータの書き込みが可能なメモリ回路として機能し、入力ポートＩＮ０〜ＩＮｎ−１に入力された入力データＤ［ｎ−１：０］がｎ個のメモリセルアレイ１に書き込まれる。読み出しモードでは、本半導体記憶装置１００はデータの読み出しが可能なメモリ回路として機能し、ｎ個のメモリセルアレイ１から読み出されたデータが出力データＱ［ｎ−１：０］として出力ポートＯＵＴ０〜ＯＵＴｎ−１から出力される。一方、バイパスモードでは、入力データＤ［ｎ−１：０］がそのまま出力データＱ［ｎ−１：０］として出力され、メモリセルアレイ１からデータが読み出されない。
まず通常動作モードについて説明する。バイパス制御信号ＢＰ＝０のとき、本半導体記憶装置１００は通常動作モードで動作する。メモリセルアレイ１に入力データＤ［ｉ］が書き込まれる書き込みモードでは、書き込み制御信号ＷＥＮ及び書き込みセル選択制御信号ＷＣＥＮはともに“０”となる。そうすると、ライト制御回路２からは反転書き込み制御信号／ｗｅｎとして正極性のパルス信号が出力されるとともに、ライト制御回路２及びデコーダ回路４の働きにより、書き込みアドレス信号ＷＡ［４：０］の値に応じて書き込みワード線選択信号ＷＷＳ［３１：０］のいずれか一つが“１”となって書き込みワード線ＷＷＬ［３１：０］のいずれか一つが活性化する。反転書き込み制御信号／ｗｅｎが“１”となると、入力データＤ［ｉ］が書き込みビット線ＷＢＡ，ＷＢＢによってメモリセルアレイ１に伝達され、活性化された書き込みワード線ＷＷＬ［ｊ］に接続されたメモリセルＭＣに入力データＤ［ｉ］が書き込まれる。
メモリセルアレイ１からデータが読み出される読み出しモードでは、読み出しセル選択制御信号ＲＣＥＮが“０”となる。そうすると、リード制御回路３からは内部読み出し制御信号ｒｐｃとして正極性のパルス信号が出力されるとともに、リード制御回路３及びデコーダ回路４の働きにより、読み出しアドレス信号ＲＡ［４：０］の値に応じて読み出しワード線選択信号ＲＷＳ［３１：０］のいずれか一つが“１”となって読み出しワード線ＲＷＬ［３１：０］のいずれか一つが活性化する。読み出しワード線ＲＷＬ［ｊ］が活性化するとそれに接続されたメモリセルＭＣからデータが読み出されて、読み出しビット線ＲＢＡ，ＲＢＢによって出力バッファ回路６のセンスアンプ回路６０に伝達される。
内部読み出し制御信号ｒｐｃが“１”となると、メモリセルＭＣから読み出されたデータはセンスアンプ回路６０で増幅される。バイパス制御信号ＢＰ＝０のときには、ライト制御回路２から出力される内部バイパス制御信号ｂｐ＝０となり、リード制御回路３から出力される反転バイパス制御信号／ｂｐ＝１となる。その結果、信号ＢＡ，ＢＢはともに“０”となる。したがって、バイパス線ＢＰＬによって伝達されるバイパス信号ＢＰＳは出力選択回路６１では受け付けられなくなり、出力選択回路６１からはセンスアンプ回路６０で増幅されたメモリセルＭＣからのデータが出力データＱ［ｉ］として出力され、当該出力データＱ［ｉ］は出力ポートＯＵＴｉから出力される。
次にバイパスモードについて説明する。バイパス制御信号ＢＰ＝１のとき、本半導体記憶装置１００はバイパスモードで動作する。入力データＤ［ｉ］が入力バッファ回路５に入力されると、バイパス線ＢＰＬは、入力された入力データＤ［ｉ］をバイパス信号ＢＰＳとして出力バッファ回路６に伝達する。バイパス制御信号ＢＰ＝１のときには、ライト制御回路２から出力される内部バイパス制御信号ｂｐ＝１となり、リード制御回路３から出力される反転バイパス制御信号／ｂｐ＝０となる。その結果、信号ＢＡはバイパス信号ＢＰＳと同じ論理レベルを示し、信号ＢＢはバイパス信号ＢＰＳとは反対の論理レベルを示すようになる。そうすると、出力選択回路６１からは入力データＤ［ｉ］が出力データＱ［ｉ］として出力され、当該出力データＱ［ｉ］は出力ポートＯＵＴｉから出力される。
このように、バイパスモードでは、入力データＤ［ｉ］がバイパス線ＢＰＬによって出力バッファ回路６に伝達され、当該出力バッファ回路６からは入力データＤ［ｉ］が出力データＱ［ｉ］として出力される。したがって、上述の図６に示される演算回路６０２，６０３のように、本半導体記憶装置１００の出力ポートＯＵＴ０〜ＯＵＴｎ−１に接続された演算回路をテストする際に、テストデータを一度メモリセルアレイ１に書き込んでその後にメモリセルアレイ１からテストデータを読み出す必要はなく、入力ポートＩＮ０〜ＩＮｎ−１に入力されるテストデータを直接テスト対象の演算回路に与えることができる。その結果、テスト対象回路のテストを簡単に行うことができる。
上述のように、本実施の形態１に係る半導体記憶装置１００では、専用のバイパス線ＢＰＬを設けることによって入力データＤ［ｉ］を出力バッファ回路６に伝達している。したがって、このバイパス線ＢＰＬをレイアウト上どのように配置するかが問題となる。本実施の形態１では、メモリセルアレイ１間を通過するようにバイパス線ＢＰＬを配置している。
図７は、隣接する２つのメモリセルアレイ１におけるレイアウト構造を示す平面図である。図７では図面の煩雑さを避けるために本発明に関係するレイアウトパターンを主に示している。また図７中の領域ＭＣＡは、一つのメモリセルＭＣが形成されている領域を示しており、メモリセルＭＣを構成するトランジスタの活性領域やゲート電極が配置された領域である。以後、領域ＭＣＡを「メモリセル形成領域ＭＣＡ」と呼ぶ。なお、メモリセルアレイ１が形成されている領域内のレイアウトパターンについては、すべてのメモリセルアレイ１において共通しているため、図７では、左側のメモリセルアレイ１が形成されている領域内のレイアウトパターンについては読み出しワード線ＲＷＬ［ｊ］，ＲＷＬ［ｊ＋１］及び書き込みワード線ＷＷＬ［ｊ−１］，ＷＷＬ［ｊ］のみを示し、その他は省略している。
本半導体記憶装置１００は、互いに積層された複数の配線層を有している。そして、図７に示されるように、書き込みビット線ＷＢＡ，ＷＢＢと、読み出しビット線ＲＢＡ，ＲＢＢと、バイパス線ＢＰＬと、電源配線ＶＤＤＬと、接地配線ＶＳＳＬとは、それらの配線層のうちの同一の配線層に配置されており、それぞれＸ軸方向に沿って延在している。また、各メモリセルアレイ１では、書き込みビット線ＷＢＡ，ＷＢＢと、読み出しビット線ＲＢＡ，ＲＢＢと、電源配線ＶＤＤＬと、接地配線ＶＳＳＬとは、各メモリセル形成領域ＭＣＡ上に配置されている。なお、電源配線ＶＤＤＬ及び接地配線ＶＳＳＬはメモリセルアレイ１内のトランジスタに電源電位及び接地電位をそれぞれ与える配線である。
一方で、書き込みワード線ＷＷＬ［３１：０］及び読み出しワード線ＲＷＬ［３１：０］はＹ軸方向に沿って延在しており、書き込みビット線ＷＢＡ，ＷＢＢ等が配置されている配線層よりも上層の同一配線層に配置されている。以後、書き込みビット線ＷＢＡ，ＷＢＢ等が配置されている配線層を「下層の配線層」と呼び、書き込みワード線ＷＷＬ［３１：０］等が配置されている配線層を「上層の配線層」と呼ぶ。
下層の配線層では、各メモリセルＭＣに対応して、メモリセルＭＣと読み出しワード線ＲＷＬ［ｊ］とを電気的に接続するための配線Ｌ１と、メモリセルＭＣと書き込みワード線ＷＷＬ［ｊ］とを電気的に接続するための配線Ｌ２とがさらに設けられている。そして、配線Ｌ１と読み出しワード線ＲＷＬ［ｊ］とはコンタクトＣ１で接続されており、配線Ｌ２と書き込みワード線ＷＷＬ［ｊ］とはコンタクトＣ２で接続されている。
また下層の配線層では、メモリセルアレイ１ごとに２本の接地配線ＶＳＳＬが配置されており、各メモリセルアレイ１では、配線Ｌ２、書き込みビット線ＷＢＡ、一方の接地配線ＶＳＳＬ、書き込みビット線ＷＢＢ、電源配線ＶＤＤＬ、読み出しビット線ＲＢＡ、他方の接地配線ＶＳＳＬ、読み出しビット線ＲＢＢ及び配線Ｌ１がこの順でＹ軸方向に沿って並べられている。そして、図７に示されるように、ある組における入力バッファ回路５から出力バッファ回路６まで延在するバイパス線ＢＰＬは、平面視上のレイアウト構造において、当該組に属するメモリセルアレイ１と、それに隣接するメモリセルアレイ１との間を通って配置されている。本実施の形態１では、バイパス線ＢＰＬ、配線Ｌ２、書き込みビット線ＷＢＡの順でこれらはＹ軸方向に沿って配置されている。なお、上述のように、ｎ個のメモリセルアレイ１はＹ軸方向に沿って一列に配列されているため、図１において一番下に位置するメモリセルアレイ１に対応するバイパス線ＢＰＬについては、メモリセルアレイ１間を通っていない。
このように、平面視上のレイアウト構造において、隣接する２つのメモリセルアレイ１間を通ってバイパス線ＢＰＬを配置することによって、メモリセルアレイ１が形成されている領域内のレイアウト構造に影響されることなく当該バイパス線ＢＰＬを配線することができる。その結果、レイアウト構造の簡素化が可能となり、装置の小型化及び製造工程の簡略化が可能となる。更に、バイパス線ＢＰＬによって出力バッファ回路６にまで伝達されるバイパス信号ＢＰＳが、メモリセルアレイ１が形成されている領域内の読み出しビット線ＲＢＡ，ＲＢＢ等の配線の電位から受ける影響を低減することができる。
また、入力バッファ回路５からメモリセルアレイ１まで延在する書き込みビット線ＷＢＡ，ＷＢＢと、メモリセルアレイ１から出力バッファ回路６まで延在する読み出しビット線ＲＢＡ，ＲＢＢと、入力バッファ回路５から出力バッファ回路６まで延在するバイパス線ＢＰＬとを、メモリセルアレイ１が入力バッファ回路５と出力バッファ回路６とで挟まれたレイアウト構造において配置する場合において、これらの配線を同一配線層に配置することによって、図７に示されるように、これらの配線のすべてを同一方向（図６ではＸ軸方向）に沿って延在させることができ、これらの配線のレイアウトパターンの形状を簡単にすることができる。したがって、レイアウト構造が簡素化され、装置の小型化や製造工程の簡略化が可能となる。
なお本実施の形態１では、バイパス線ＢＰＬ、配線Ｌ２、書き込みビット線ＷＢＡの順でこれらを配置したが、読み出しビット線ＲＢＢ、配線Ｌ１、バイパス線ＢＰＬの順にこれらをＹ軸方向に沿って配置し、当該バイパス線ＢＰＬをメモリセルアレイ１間に配置しても良い。
また図８に示されるように、図７に示されるレイアウト構造において、例えば、図７に比べ電源配線ＶＤＤＬのパターン幅を狭くして、当該電源配線ＶＤＤＬと読み出しビット線ＲＢＡとに間にバイパス線ＢＰＬを配置し、平面視上のレイアウト構造において、バイパス線ＢＰＬを各メモリセル形成領域ＭＣＡ上を通過するように配置しても良い。このように、メモリセルアレイ１が入力バッファ回路５と出力バッファ回路６とに挟まれたレイアウト構造において、バイパス線ＢＰＬ、書き込みビット線ＷＢＡ，ＷＢＢ、読み出しビット線ＲＢＡ，ＲＢＢ、電源配線ＶＤＤＬ及び接地配線ＶＳＳＬを、各メモリセル形成領域ＭＣＡ上に配置することによって、レイアウト構造を簡素化でき、装置の小型化及び製造工程の簡略化が可能となる。
また図９に示されるように、図７に示されるレイアウト構造において、書き込みワード線ＷＷＬ［３１：０］等が配置されている配線層よりも上層の配線層にバイパス線ＢＰＬを配置するとともに、平面視上のレイアウト構造においてバイパス線ＢＰＬを各メモリセル形成領域ＭＣＡ上に配置しても良い。このように、バイパス線ＢＰＬを、書き込みワード線ＷＷＬ［３１：０］等が配置されている配線層とは異なる配線層に配置するとともに、平面視上のレイアウト構造において各メモリセル形成領域ＭＣＡ上に配置することによって、図７に示されるレイアウト構造と比較してレイアウト面積を縮小することができる。また図８に示されるレイアウト構造とは異なり、電源配線ＶＤＤＬのパターン幅を小さくすることなくバイパス線ＢＰＬを配置することができるため、バイパス線ＢＰＬを柔軟に配置することができる。
なお図９に示されるように、バイパス線ＢＰＬは、平面視上のレイアウト構造において、電源配線ＶＤＤＬと重なるように配置する方が好ましい。これにより、バイパス線ＢＰＬの電位は外部からのノイズの影響を受けにくくなり、バイパス線ＢＰＬの信号レベルが変動することを抑制できる。さらにバイパス線ＢＰＬの動作によるノイズが、下層の書き込みビット線ＷＢＡ，ＷＢＢ及び読み出しビット線ＲＢＡ，ＲＢＢに対して影響を与えにくくなる。
図９のレイアウト例では、メモリセル形成領域ＭＣＡにおいて２本の接地配線ＶＳＳＬと１本の電源配線ＶＤＤＬとを配置しているために、電源配線ＶＤＤＬの配線幅を接地配線ＶＳＳＬよりも太くしているが、メモリセル形成領域ＭＣＡにおいて１本の接地配線ＶＳＳＬと２本の電源配線ＶＤＤＬとを配置しても良く、この場合には、接地配線ＶＳＳＬの配線幅を電源配線ＶＤＤＬよりも太くする。このような場合には、バイパス線ＢＰＬを平面視上のレイアウト構造において接地配線ＶＳＳＬと重なるように配置するのが良い。この場合であっても同様の効果を生じる。さらには、バイパス線ＢＰＬを電源配線ＶＤＤＬや接地配線ＶＳＳＬの下層の配線層に配置しても良い。
実施の形態２．
図１０は本発明の実施の形態２に係る半導体記憶装置１１０のレイアウト構造を模式的に示す平面図である。本実施の形態２に係る半導体記憶装置１１０は、上述の実施の形態１に係る半導体記憶装置１００において、ライト制御回路２の替わりにライト制御回路１２を、ｎ個の入力バッファ回路５の替わりにｎ個の入力バッファ回路１５を、ｎ個の出力バッファ回路６の替わりにｎ個の出力バッファ回路１６を設けて、専用のバイパス線ＢＰＬを設けることなくバイパス機能を実現したものである。実施の形態１と同様に、一つの入力バッファ回路１５と、一つの出力バッファ回路１６と、一つのメモリセルアレイ１とは一つの組を成している。ライト制御回路１２、入力バッファ回路１５及び出力バッファ回路１６のレイアウトについては、実施の形態１に係るライト制御回路２、入力バッファ回路５及び出力バッファ回路６と同様である。
図１１はライト制御回路１２の回路構成を示す図である。図１１に示されるように、ライト制御回路１２は、上述のライト制御回路２において、インバータ回路１２ａを更に設けて、バッファ回路２ｃの替わりにＯＲ回路１２ｂ及びＡＮＤ回路１２ｃ，１２ｄを設けたものである。インバータ回路１２ａは、フリップフロップ回路２ｉから出力される内部バイパス制御信号ｂｐを反転して反転バイパス制御信号／ｗｂｐとして出力する。ＡＮＤ回路１２ｃは、フリップフロップ回路２ｇ，２ｈのＱ出力の反転信号の論理積を演算して出力する。ＯＲ回路１２ｂは、フリップフロップ回路２ｉのＱバー出力の反転信号とＡＮＤ回路１２ｃの出力との論理和を演算して出力する。ＡＮＤ回路１２ｄは、ＯＲ回路１２ｂの出力と、遅延回路２ｆの出力と、書き込みクロック信号ＷＣＬＫとの論理積を演算して反転書き込み制御信号／ｗｅｎとして出力する。実施の形態１ではバッファ回路２ｃの出力を反転書き込み制御信号／ｗｅｎとしていたが、本実施の形態２ではＡＮＤ回路１２ｄの出力を反転書き込み制御信号／ｗｅｎとしている。ライト制御回路１２のその他の構成についてライト制御回路２と同様であるため、その説明は省略する。
図１２は、ある一つの組におけるメモリセルアレイ１、入力バッファ回路１５及び出力バッファ回路１６の回路構成及び平面視上のレイアウト構造を示す図である。入力バッファ回路１５は、上述の入力バッファ回路５において、インバータ回路１５ａと、ＯＲ回路１５ｂ，１５ｃとを備えるデータ切換回路１５０を更に設けたものである。
データ切換回路１５０は、書き込みモード時には入力データＤ［ｉ］を反転書き込み制御信号／ｗｅｎに基づいて出力し、バイパスモード時には反転書き込み制御信号／ｗｅｎに関わらず入力データＤ［ｉ］を出力する。データ切換回路１５０のインバータ回路１５ａは、ライト制御回路１２から出力される反転バイパス制御信号／ｗｂｐを反転して出力する。ＯＲ回路１５ｂ，１５ｃのそれぞれは、インバータ回路１５ａの出力とバッファ回路５ｄの出力との論理和を演算して出力する。
本実施の形態２に係るＮＡＮＤ回路５ｆは、実施の形態１とは異なり、ＯＲ回路１５ｂの出力とインバータ回路５ｂの出力との否定論理積を演算して出力し、ＮＡＮＤ回路５ｅはＯＲ回路１５ｃの出力とインバータ回路５ｃの出力との否定論理積を演算して出力する。そして、ＮＡＮＤ回路５ｅ，５ｆと、ＰＭＯＳトランジスタ５ｇ，５ｉと、ＮＭＯＳトランジスタ５ｈ，５ｊとは、データ切換回路１５０から出力されるデータを受けて書き込みビット線ＷＢＡ，ＷＢＢに出力するビット線ドライバ回路１５１を構成している。入力バッファ回路１５のその他の構成について入力バッファ回路５と同様であるため、その説明は省略する。
本実施の形態２に係る書き込みビット線ＷＢＡ，ＷＢＢは、実施の形態１とは異なり、メモリセルアレイ１から出力バッファ回路１６にまで延長されており、出力バッファ回路１６内の後述するＡＮＤ回路１６ｂ及びＮＯＲ回路１６ａにそれぞれ接続されている。
出力バッファ回路１６は、上述の出力バッファ回路６において、インバータ回路６ａ及びＡＮＤ回路６ｃの替わりにＡＮＤ回路１６ｂを設けて、ＡＮＤ回路６ｄの替わりにＮＯＲ回路１６ａを設けたものである。ＡＮＤ回路１６ｂは、書き込みビット線ＷＢＡによって伝達される信号と、リード制御回路３から出力される反転バイパス制御信号／ｂｐの反転信号との論理積を演算して信号ＢＡとして出力する。ＮＯＲ回路１６ａは、書き込みビット線ＷＢＢによって伝達される信号の反転信号と、リード制御回路３から出力される反転バイパス制御信号／ｂｐとの否定論理和を演算して信号ＢＢとして出力する。
本実施の形態２に係る出力バッファ回路１６では、インバータ回路６ｂと、ＡＮＤ回路６ｅ，６ｆ，１６ｂと、ＯＲ回路６ｇと、ＮＯＲ回路６ｈ，１６ａとで、出力選択回路１６０を構成している。出力選択回路１６０は、読み出しモード時にはセンスアンプ回路６０から出力されるデータを出力ポートＯＵＴｉに出力し、バイパスモード時には書き込みビット線ＷＢＡ，ＷＢＢによって伝達されるデータを出力ポートＯＵＴｉに出力する。出力バッファ回路１６のその他の構成について出力バッファ回路６と同様であるため、その説明は省略する。
本実施の形態２では、図１２に示されるように、平面視上のレイアウト構造において、データ切換回路１５０と、ビット線ドライバ回路１５１と、メモリセルアレイ１と、センスアンプ回路６０と、出力選択回路１６０とが、この順でＸ軸方向に沿って一列に配置されている。データの流れを考慮すると無駄な配線が不要となるためこのような順序で配置することが望ましいが、レイアウトの制限等の理由からこの順序で配置できない場合には、他の順序で配置しても良い。
次に、本実施の形態２に係る半導体記憶装置１１０の動作について説明する。実施の形態１と同様に、バイパス制御信号ＢＰ＝０のとき本半導体記憶装置１１０は通常動作モードで動作する。バイパス制御信号ＢＰ＝０のとき、ライト制御回路１２から出力される反転バイパス制御信号／ｗｂｐは“１”となる。そうすると、入力バッファ回路１５のデータ切換回路１５０では、インバータ回路１５ａの出力が“０”となる。
一方で、メモリセルアレイ１に入力データＤ［ｉ］が書き込まれる書き込みモードでは、書き込み制御信号ＷＥＮ及び書き込みセル選択制御信号ＷＣＥＮはともに“０”となる。そうすると、ライト制御回路１２からは反転書き込み制御信号／ｗｅｎとして正極性のパルス信号が出力されるとともに、ライト制御回路１２及びデコーダ回路４の働きにより、書き込みアドレス信号ＷＡ［４：０］の値に応じて書き込みワード線選択信号ＷＷＳ［３１：０］のいずれか一つが“１”となって書き込みワード線ＷＷＬ［３１：０］のいずれか一つが活性化する。インバータ回路１５ａの出力が“０”の状態で反転書き込み制御信号／ｗｅｎが“１”となると、データ切換回路１５０から入力データＤ［ｉ］が出力されて、活性化された書き込みワード線ＷＷＬ［ｊ］に接続されたメモリセルＭＣに入力データＤ［ｉ］が書き込まれる。
メモリセルアレイ１からデータが読み出される読み出しモードでは、実施の形態１と同様に、読み出しセル選択制御信号ＲＣＥＮが“０”となり、リード制御回路３からは内部読み出し制御信号ｒｐｃとして正極性のパルス信号が出力されるとともに、読み出しワード線ＲＷＬ［３１：０］のいずれか一つが活性化する。読み出しワード線ＲＷＬ［ｊ］が活性化するとそれに接続されたメモリセルＭＣからデータが読み出されて、読み出しビット線ＲＢＡ，ＲＢＢによって出力バッファ回路１６のセンスアンプ回路６０に伝達される。
内部読み出し制御信号ｒｐｃ＝１となると、メモリセルＭＣから読み出されたデータはセンスアンプ回路６０で増幅される。バイパス制御信号ＢＰ＝０のときには、実施の形態１と同様にリード制御回路３から出力される反転バイパス制御信号／ｂｐ＝１となり、信号ＢＡ，ＢＢはともに“０”となる。したがって、センスアンプ回路６０で増幅されたメモリセルＭＣからのデータが出力選択回路１６０から出力データＱ［ｉ］として出力されて、当該出力データＱ［ｉ］は出力ポートＯＵＴｉから出力される。
次にバイパスモードについて説明する。実施の形態１と同様に、バイパス制御信号ＢＰ＝１のとき、本半導体記憶装置１１０はバイパスモードで動作する。バイパス制御信号ＢＰ＝１のとき、ライト制御回路１２から出力される反転バイパス制御信号／ｗｂｐは“０”となる。そうすると、入力バッファ回路１５のデータ切換回路１５０では、インバータ回路１５ａの出力が“１”となり、ＯＲ回路１５ｂ，１５ｃの出力は反転書き込み制御信号／ｗｅｎの値に関わらず常に“１”となる。よって、バイパスモード時には、ビット線ドライバ回路１５１によって、書き込みビット線ＷＢＡには入力データＤ［ｉ］と同じ論理レベルの信号が常に与えられ、書き込みビット線ＷＢＢには入力データＤ［ｉ］とは反対の論理レベルを示す信号が常に与えられる。
バイパス制御信号ＢＰ＝１のときには、リード制御回路３から出力される反転バイパス制御信号／ｂｐ＝０となる。その結果、信号ＢＡは書き込みビット線ＷＢＡによって伝達される信号と同じ論理レベルを示し、信号ＢＢは書き込みビット線ＷＢＢによって伝達される信号と同じ論理レベルを示すようになる。一方で、バイパス制御信号ＢＰ＝１のときには、内部読み出し制御信号ｒｐｃは“０”となる。そうすると、センスアンプ回路６０からの出力は常に“１”となる。よって、出力選択回路１６０からは入力データＤ［ｉ］が出力され、出力ポートＯＵＴｉから入力データＤ［ｉ］が出力される。
このように、本実施の形態２に係る半導体記憶装置１１０では、本来の機能を果たすためにもともと入力バッファ回路１５からメモリセルアレイ１にまで延在していた書き込みビット線ＷＢＡ，ＷＢＢを出力バッファ回路１６にまで延長することによって、入力データＤ［ｉ］を出力バッファ回路１６にまで伝達し、入力データＤ［ｉ］をそのまま出力ポートＯＵＴｉに出力することを可能にしている。このように、書き込みビット線ＷＢＡ，ＷＢＢを利用してバイパス機能を実現することによって、書き込みビット線ＷＢＡ，ＷＢＢとは別に設けられたバイパス線ＢＰＬを用いてバイパス機能を実現している実施の形態１に係る半導体記憶装置１００よりも、レイアウト構造を簡素化できる。よって、装置の小型化や製造工程の簡略化が可能となる。
なお、メモリセルアレイ１が入力バッファ回路１５と出力バッファ回路１６とに挟まれたレイアウト構造でなくても本実施の形態は適用できる。
実施の形態３．
図１３〜１６は本発明の実施の形態３に係る半導体記憶装置の回路構成を示す図である。本実施の形態３に係る半導体記憶装置は、上述の実施の形態２に係る半導体記憶装置１１０において、ｎ個のメモリセルアレイ１の替わりにｎ個のメモリセルアレイ２１を、ライト制御回路１２の替わりにライト制御回路２２を、リード制御回路３の替わりにリード制御回路２３を、デコーダ回路４の替わりにデコーダ回路２４を、ｎ個の入力バッファ回路１５の替わりにｎ個の入力バッファ回路２５を、ｎ個の出力バッファ回路１６の替わりにｎ個の出力バッファ回路２６をそれぞれ設けたものである。実施の形態２と同様に、一つの入力バッファ回路２５と、一つの出力バッファ回路２６と、一つのメモリセルアレイ２１とは一つの組を成している。また、メモリセルアレイ２１、ライト制御回路２２、リード制御回路２３、デコーダ回路２４、入力バッファ回路２５及び出力バッファ回路２６のレイアウトについては、実施の形態２に係るメモリセルアレイ１、ライト制御回路１２、リード制御回路３、デコーダ回路４、入力バッファ回路１５及び出力バッファ回路１６と同様である。
図１３はライト制御回路２２の回路構成を示す図である。ライト制御回路２２は、上述のライト制御回路２，１２と同様に、本半導体記憶装置の外部から供給される書き込みクロック信号ＷＣＬＫに同期して動作し、入力バッファ回路２５及びメモリセルアレイ２１の動作を制御して、本半導体記憶装置での入力データＤ［ｎ−１：０］のメモリセルアレイ２１への書き込みを制御する。図１３に示されるように、ライト制御回路２２は、インバータ回路２２ａ〜２２ｉと、ＯＲ回路２２ｊと、フリップフロップ回路２２ｋ〜２２ｎと、タイミング調整回路２２０と、内部アドレス生成回路２２１とを備えている。
インバータ回路２２ａは書き込みクロック信号ＷＣＬＫを反転して出力し、インバータ回路２２ｂはインバータ回路２２ａの出力を反転して出力する。インバータ回路２２ｂの出力は、ライト制御回路２２が備えるすべてのフリップフロップ回路のＣＬＫ入力端子に入力される。フリップフロップ回路２２ｋ〜２２ｎのＤ入力端子には、それぞれバイパス制御信号ＢＰＥ、書き込みアドレス信号ＷＡ［０］、書き込み制御信号ＷＥＮ及び書き込みセル選択制御信号ＷＣＥＮが入力される。インバータ回路２２ｃはフリップフロップ回路２２ｋのＱ出力を反転して反転バイパス制御信号／ｂｐｅとして出力し、インバータ回路２２ｄは反転バイパス制御信号／ｂｐｅを反転して内部バイパス制御信号ｂｐｅとして出力する。インバータ回路２２ｅはフリップフロップ回路２２ｌのＱ出力を反転して出力し、インバータ回路２２ｆはインバータ回路２２ｅの出力を反転して書き込みセル１選択信号ｗｙ１として出力する。インバータ回路２２ｇはインバータ回路２２ｅの出力を反転して出力し、インバータ回路２２ｈはインバータ回路２２ｇの出力を反転して書き込みセル０選択信号ｗｙ０として出力する。
タイミング調整回路２２０は、インバータ回路２２０ａ〜２２０ｃと、ＮＡＮＤ回路２２０ｄ〜２２０ｇと、遅延回路２２０ｈとを備えている。インバータ回路２２０ａは書き込みクロック信号ＷＣＬＫを反転して出力し、インバータ回路２２０ｂはインバータ回路２２０ａの出力を反転して出力し、インバータ回路２２０ｃはインバータ回路２２０ｂの出力を反転して信号Ｚとして出力する。ＮＡＮＤ回路２２ｄは書き込みクロック信号ＷＣＬＫと、信号Ｚと、フリップフロップ回路２２ｎのＱバー出力との否定論理積を演算して信号Ａとして出力する。ＮＡＮＤ回路２２０ｅは、信号ＡとＮＡＮＤ回路２２０ｆから出力される信号Ｃとの否定論理積を演算して信号Ｂとして出力する。遅延回路２２０ｈは信号Ｂを所定時間遅延させて信号ＢＤとして出力する。ＮＡＮＤ回路２２０ｇは信号Ｂと信号ＢＤとの否定論理積を演算して信号Ｄとして出力する。ＮＡＮＤ回路２２０ｆは信号Ｄと信号Ｂとの否定論理積を演算して信号Ｃとして出力する。
インバータ回路２２ｉはタイミング調整回路２２０から出力される信号Ｂを反転して出力する。ＯＲ回路２２ｊはフリップフロップ回路２２ｍのＱ出力とインバータ回路２２ｉの出力との論理和を演算して内部書き込み制御信号ｗｅｎとして出力する。
内部アドレス生成回路２２１は、ＡＮＤ回路２２１ａ〜２２１ｈと、フリップフロップ回路２２１ｉ〜２２１ｌとを備えている。フリップフロップ回路２２１ｉ〜２２１ｌのＤ入力端子には、それぞれ書き込みアドレス信号ＷＡ［３］，ＷＡ［４］，ＷＡ［１］，ＷＡ［２］が入力される。ＡＮＤ回路２２１ａは、タイミング調整回路２２０から出力される信号Ｂ及びフリップフロップ回路２２１ｉ，２２１ｊのＱバー出力の論理積を演算して内部書き込みアドレス信号ＷＡＡ［０］として出力する。ＡＮＤ回路２２１ｂは、信号Ｂと、フリップフロップ回路２２１ｉのＱ出力と、フリップフロップ回路２２１ｊのＱバー出力との論理積を演算して内部書き込みアドレス信号ＷＡＡ［１］として出力する。ＡＮＤ回路２２１ｃは、信号Ｂと、フリップフロップ回路２２１ｉのＱバー出力と、フリップフロップ回路２２１ｊのＱ出力との論理積を演算して内部書き込みアドレス信号ＷＡＡ［２］として出力する。ＡＮＤ回路２２１ｄは、信号Ｂ及びフリップフロップ回路２２１ｉ，２２１ｊのＱ出力の論理積を演算して内部書き込みアドレス信号ＷＡＡ［３］として出力する。
ＡＮＤ回路２２１ｅは、反転バイパス制御信号／ｂｐｅ及びフリップフロップ回路２２１ｋ，２２１ｌのＱバー出力の論理積を演算して内部書き込みアドレス信号ＷＡＢ［０］として出力する。ＡＮＤ回路２２１ｆは、反転バイパス制御信号／ｂｐｅと、フリップフロップ回路２２１ｋのＱ出力と、フリップフロップ回路２２１ｌのＱバー出力との論理積を演算して内部書き込みアドレス信号ＷＡＢ［１］として出力する。ＡＮＤ回路２２１ｇは、反転バイパス制御信号／ｂｐｅと、フリップフロップ回路２２１ｋのＱバー出力と、フリップフロップ回路２２１ｌのＱ出力との論理積を演算して内部書き込みアドレス信号ＷＡＢ［２］として出力する。ＡＮＤ回路２２１ｈは、反転バイパス制御信号／ｂｐｅ及びフリップフロップ回路２２１ｋ，２２１ｌのＱ出力の論理積を演算して内部書き込みアドレス信号ＷＡＢ［３］として出力する。
図１４はリード制御回路２３の構成を示す回路図である。リード制御回路２３は、上述のリード制御回路３と同様に、本半導体記憶装置の外部から供給される読み出しクロック信号ＲＣＬＫに同期して動作し、出力バッファ回路２６及びメモリセルアレイ２１の動作を制御して、本半導体記憶装置でのメモリセルアレイ２１からのデータの読み出しを制御する。図１４に示されるように、リード制御回路２３は、インバータ回路２３ａ〜２３ｅと、ＡＮＤ回路２３ｆ，２３ｇと、バッファ回路２３ｈと、フリップフロップ回路２３ｉ，２３ｊと、上述のタイミング調整回路２２０及び内部アドレス生成回路２２１とを備えている。
インバータ回路２３ａは読み出しクロック信号ＲＣＬＫを反転して出力し、インバータ回路２３ｂはインバータ回路２３ａの出力を反転して出力する。インバータ回路２３ｂの出力は、リード制御回路２３が備えるすべてのフリップフロップ回路のＣＬＫ入力端子に入力される。フリップフロップ回路２３ｉ，２３ｊのＤ入力端子には、それぞれ読み出しアドレス信号ＲＡ［０］及び読み出しセル選択制御信号ＲＣＥＮが入力される。
リード制御回路２３におけるタイミング調整回路２２０では、インバータ回路２２０ａには読み出しクロック信号ＲＣＬＫが入力され、ＮＡＮＤ回路２２０ｄには読み出しクロック信号ＲＣＬＫ、フリップフロップ回路２３ｊのＱバー出力及びインバータ回路２２０ｃの出力が入力される。リード制御回路２３におけるタイミング調整回路２２０のその他の構成はライト制御回路２２のタイミング調整回路２２０と同様である。バッファ回路２３ｈは、リード制御回路２３のタイミング調整回路２２０から出力される信号Ｂをそのままの論理レベルで内部読み出し制御信号ｒｐｃとして出力する。
リード制御回路２３における内部アドレス生成回路２２１では、フリップフロップ回路２２１ｉ〜２２１ｌのＤ入力端子には読み出しアドレス信号ＲＡ［３］，ＲＡ［４］，ＲＡ［１］，ＲＡ［２］がそれぞれ入力される。また、ＡＮＤ回路２２１ａ〜２２１ｄのそれぞれには、リード制御回路２３のタイミング調整回路２２０から出力される信号Ｂが入力される。そして、ＡＮＤ回路２２１ｅ〜２２１ｈのそれぞれには反転バイパス制御信号／ｂｐｅは入力されておらず、ＡＮＤ回路２２１ｅはフリップフロップ回路２２１ｋ，２２１ｌのＱバー出力の論理積を演算して内部読み出しアドレス信号ＲＡＢ［０］として出力し、ＡＮＤ回路２２１ｆはフリップフロップ回路２２１ｋのＱ出力とフリップフロップ回路２２１ｌのＱバー出力との論理積を演算して内部読み出しアドレス信号ＲＡＢ［１］として出力し、ＡＮＤ回路２２１ｇはフリップフロップ回路２２１ｋのＱバー出力とフリップフロップ回路２２１ｌのＱ出力との論理積を演算して内部読み出しアドレス信号ＲＡＢ［２］として出力し、ＡＮＤ回路２２１ｈはフリップフロップ回路２２１ｋ，２２１ｌのＱ出力の論理積を演算して内部読み出しアドレス信号ＲＡＢ［３］として出力する。リード制御回路２３における内部アドレス生成回路２２１のその他の構成はライト制御回路２２の内部アドレス生成回路２２１と同様である。
インバータ回路２３ｃは、リード制御回路２３のタイミング調整回路２２０から出力される信号Ｄを反転して出力する。インバータ回路２３ｅは、ライト制御回路２２から出力される反転バイパス制御信号／ｂｐｅを反転して内部バイパス制御信号ｒｂｐｅとして出力する。インバータ回路２３ｄはフリップフロップ回路２３ｉのＱ出力を反転して出力する。ＡＮＤ回路２３ｆは、反転バイパス制御信号／ｂｐｅ及びインバータ回路２３ｃ，２３ｄの出力の論理積を演算して読み出しセル０選択信号ｒｙ０として出力する。ＡＮＤ回路２３ｇは、反転バイパス制御信号／ｂｐｅと、インバータ回路２３ｃの出力と、フリップフロップ回路２３ｉのＱ出力との論理積を演算して読み出しセル１選択信号ｒｙ１として出力する。
図１５はデコーダ回路２４の構成を示すブロック図である。図１５に示されるように、デコーダ回路２４は、１６個のＡＮＤ回路２４ａａを備える書き込みワード線デコーダ回路２４ａと、１６個のＡＮＤ回路２４ｂｂを備える読み出しワード線デコーダ回路２４ｂとを備えている。書き込みワード線デコーダ回路２４ａは、内部書き込みアドレス信号ＷＡＡ［０］と、内部書き込みアドレス信号ＷＡＢ［０］〜ＷＡＢ［３］との論理積を演算して、それぞれ書き込みワード線選択信号ＷＷＳ［０］〜ＷＷＳ［３］として出力し、内部書き込みアドレス信号ＷＡＡ［１］と、内部書き込みアドレス信号ＷＡＢ［０］〜ＷＡＢ［３］との論理積を演算して、それぞれ書き込みワード線選択信号ＷＷＳ［４］〜ＷＷＳ［７］として出力する。また書き込みワード線デコーダ回路２４ａは、内部書き込みアドレス信号ＷＡＡ［２］と、内部書き込みアドレス信号ＷＡＢ［０］〜ＷＡＢ［３］との論理積を演算して、それぞれ書き込みワード線選択信号ＷＷＳ［８］〜ＷＷＳ［１１］として出力し、内部書き込みアドレス信号ＷＡＡ［３］と、内部書き込みアドレス信号ＷＡＢ［０］〜ＷＡＢ［３］との論理積を演算して、それぞれ書き込みワード線選択信号ＷＷＳ［１２］〜ＷＷＳ［１５］として出力する。なお、１６ビットの書き込みワード線選択信号ＷＷＳ［１５：０］は、書き込みワード線デコーダ回路２４ａ内の１６個のＡＮＤ回路２４ａａからそれぞれ出力される。
同様にして、読み出しワード線デコーダ回路２４ｂは、内部読み出しアドレス信号ＲＡＡ［０］と、内部読み出しアドレス信号ＲＡＢ［０］〜ＲＡＢ［３］との論理積を演算して、それぞれ読み出しワード線選択信号ＲＷＳ［０］〜ＲＷＳ［３］として出力し、内部読み出しアドレス信号ＲＡＡ［１］と、内部読み出しアドレス信号ＲＡＢ［０］〜ＲＡＢ［３］との論理積を演算して、それぞれ読み出しワード線選択信号ＲＷＳ［４］〜ＲＷＳ［７］として出力する。また読み出しワード線デコーダ回路２４ｂは、内部読み出しアドレス信号ＲＡＡ［２］と、内部読み出しアドレス信号ＲＡＢ［０］〜ＲＡＢ［３］との論理積を演算して、それぞれ読み出しワード線選択信号ＲＷＳ［８］〜ＲＷＳ［１１］として出力し、内部読み出しアドレス信号ＲＡＡ［３］と、内部読み出しアドレス信号ＲＡＢ［０］〜ＲＡＢ［３］との論理積を演算して、それぞれ読み出しワード線選択信号ＲＷＳ［１２］〜ＲＷＳ［１５］として出力する。なお、１６ビットの読み出しワード線選択信号ＲＷＳ［１５：０］は、読み出しワード線デコーダ回路２４ｂ内の１６個のＡＮＤ回路２４ｂｂからそれぞれ出力される。
図１６は、ある一つの組におけるメモリセルアレイ２１、入力バッファ回路２５及び出力バッファ回路２６の回路構成及び平面視上のレイアウト構造を示す図である。入力バッファ回路２５は、入力ポートＩＮｉに入力される入力データＤ［ｉ］を受けて、ライト制御回路２２から出力される反転書き込み制御信号／ｗｅｎ、内部バイパス制御信号ｂｐｅ、書き込みセル０選択信号ｗｙ０及び書き込みセル１選択信号ｗｙ１に基づいて当該入力データＤ［ｉ］をメモリセルアレイ２１に出力する。図１６に示されるように、入力バッファ回路２５は、フリップフロップ回路２５ａと、ＮＯＲ回路２５ｂと、ＡＮＤ回路２５ｃ，２５ｄと、インバータ回路２５ｅと、２つのデータ出力制御回路２５０とを備えている。フリップフロップ回路２５ａのＤ入力端子には入力データＤ［ｉ］が入力され、そのＱ出力はデータｄ［ｉ］として出力される。また、フリップフロップ回路２５ａのＣＬＫ入力端子にはライト制御回路２２のインバータ回路２２ｂの出力が入力される。ＮＯＲ回路２５ｂは、内部バイパス制御信号ｂｐｅと、書き込みセル１選択信号ｗｙ１との否定論理和を演算して出力する。ＡＮＤ回路２５ｃは、ＮＯＲ回路２５ｂの出力の反転信号と、内部書き込み制御信号ｗｅｎの反転信号との論理積を演算して出力する。ＡＮＤ回路２５ｄは、内部バイパス制御信号ｂｐｅの反転信号と、書き込みセル０選択信号ｗｙ０と、内部書き込み制御信号ｗｅｎの反転信号との論理積を演算して出力する。
データ出力制御回路２５０のそれぞれは、インバータ回路２５０ａ〜２５０ｃと、トランスミッションゲート２５０ｄ，２５０ｅと、ＰＭＯＳトランジスタ２５０ｆ〜２５０ｈとを備えている。各データ出力制御回路２５０では、インバータ回路２５０ａはデータｄ［ｉ］を反転して出力し、インバータ回路２５０ｂはインバータ回路２５０ａの出力を反転してトランスミッションゲート２５０ｄの入力端子に入力する。また各データ出力制御回路２５０では、インバータ回路２５０ａの出力はトランスミッションゲート２５０ｅの入力端子に入力され、インバータ回路２５０ｃの出力は各トランスミッションゲート２５０ｄ，２５０ｅの負論理の制御端子に入力される。
一方のデータ出力制御回路２５０では、インバータ回路２５０ｃの入力端子と、トランスミッションゲート２５０ｄ，２５０ｅの正論理の制御端子とにＡＮＤ回路２５ｃの出力が入力され、トランスミッションゲート２５０ｄ，２５０ｅの出力端子は、それぞれ書き込みビット線ＷＢＡ１，ＷＢＢ１に接続されている。
他方のデータ出力制御回路２５０では、インバータ回路２５０ｃの入力端子と、トランスミッションゲート２５０ｄ，２５０ｅの正論理の制御端子とにＡＮＤ回路２５ｄの出力が入力され、トランスミッションゲート２５０ｄ，２５０ｅの出力端子は、それぞれ書き込みビット線ＷＢＡ０，ＷＢＢ０に接続されている。
各データ出力制御回路２５０では、ＰＭＯＳトランジスタ２５０ｆ，２５０ｈのソース端子には電源電位が印加され、各ＰＭＯＳトランジスタ２５０ｆ〜２５０ｈのゲート端子にはインバータ回路２５ｅの出力が入力される。
一方のデータ出力制御回路２５０では、ＰＭＯＳトランジスタ２５０ｆのドレイン端子とＰＭＯＳトランジスタ２５０ｇのソース端子とが書き込みビット線ＷＢＡ１に接続されており、ＰＭＯＳトランジスタ２５０ｇ，２５０ｈのドレイン端子が書き込みビット線ＷＢＢ１に接続されている。他方のデータ出力制御回路２５０では、ＰＭＯＳトランジスタ２５０ｆのドレイン端子とＰＭＯＳトランジスタ２５０ｇのソース端子とが書き込みビット線ＷＢＡ０に接続されており、ＰＭＯＳトランジスタ２５０ｇ，２５０ｈのドレイン端子が書き込みビット線ＷＢＢ０に接続されている。
この例では、一つのメモリセルアレイ２１は、１６個のメモリセルＭＣから成るメモリセル列ＭＣＧ０と、同じく１６個のメモリセルＭＣから成るメモリセル列ＭＣＧ１とを備えている。各メモリセル列ＭＣＧ０，ＭＣＧ１では、１６個のメモリセルＭＣが、平面視上のレイアウト構造においてＸ軸方向に沿って一列に並んでいる。そして、メモリセル列ＭＣＧ０とメモリセル列ＭＣＧ１とは平面視上のレイアウト構造においてＹ軸方向に沿って並び、一つのメモリセルアレイ２１全体においては、３２個のメモリセルＭＣが、Ｘ軸方向に１６個、Ｙ軸方向に２個並ぶ行列状に配列されている。したがって、ｎ個のメモリセルアレイ２１全体においては、メモリセルＭＣは、Ｘ軸方向に１６個、Ｙ軸方向に（２×ｎ）個並ぶ行列状に配列されている。
メモリセルアレイ２１中の各メモリセルＭＣは、ＮＭＯＳトランジスタ２１０ａ〜２１０ｄと、インバータ回路２１０ｅ，２１０ｆとを備えている。メモリセルＭＣのそれぞれでは、ＮＭＯＳトランジスタ２１０ａ，２１０ｃのソース端子、インバータ回路２１０ｅの入力端子及びインバータ回路２１０ｆの出力端子が相互に接続されており、ＮＭＯＳトランジスタ２１０ｂ，２１０ｄのソース端子、インバータ回路２１０ｅの出力端子及びインバータ回路２１０ｆの入力端子が相互に接続されている。
メモリセル列ＭＣＧ０の各メモリセルＭＣでは、ＮＭＯＳトランジスタ２１０ａのドレイン端子は読み出しビット線ＲＢＡ０に接続されており、ＮＭＯＳトランジスタ２１０ｂのドレイン端子は読み出しビット線ＲＢＢ０に接続されている。一方で、メモリセル列ＭＣＧ１の各メモリセルＭＣでは、ＮＭＯＳトランジスタ２１０ａのドレイン端子は読み出しビット線ＲＢＡ１に接続されており、ＮＭＯＳトランジスタ２１０ｂのドレイン端子は読み出しビット線ＲＢＢ１に接続されている。
またメモリセル列ＭＣＧ０の各メモリセルＭＣでは、ＮＭＯＳトランジスタ２１０ｃのドレイン端子は書き込みビット線ＷＢＡ０に接続されており、ＮＭＯＳトランジスタ２１０ｄのドレイン端子は書き込みビット線ＷＢＢ０に接続されている。一方で、メモリセル列ＭＣＧ１の各メモリセルＭＣでは、ＮＭＯＳトランジスタ２１０ｃのドレイン端子は書き込みビット線ＷＢＡ１に接続されており、ＮＭＯＳトランジスタ２１０ｄのドレイン端子は書き込みビット線ＷＢＢ１に接続されている。
メモリセル列ＭＣＧ０，ＭＣＧ１のそれぞれでは、１６個のメモリセルＭＣにおけるＮＭＯＳトランジスタ２１０ｃ，２１０ｄのゲート端子に１６本の書き込みワード線ＷＷＬ［１５：０］がそれぞれ接続されており、これらの書き込みワード線ＷＷＬ［０］〜ＷＷＬ［１５］にはデコーダ回路２４から出力される書き込みワード線選択信号ＷＷＳ［０］〜ＷＷＳ［１５］がそれぞれ与えられる。また、メモリセル列ＭＣＧ０，ＭＣＧ１のそれぞれでは、１６個のメモリセルＭＣにおけるＮＭＯＳトランジスタ２１０ａ，２１０ｂのゲート端子に１６本の読み出しワード線ＲＷＬ［１５：０］がそれぞれ接続されており、これらの読み出しワード線ＲＷＬ［０］〜ＲＷＬ［１５］にはデコーダ回路２４から出力される読み出しワード線選択信号ＲＷＳ［０］〜ＲＷＳ［１５］がそれぞれ与えられる。そして、実施の形態２と同様に、書き込みワード線ＷＷＬ［ｊ］と読み出しワード線ＲＷＬ［ｊ］とは対となっており、同じメモリセルＭＣに接続されている。
本実施の形態３に係る半導体記憶装置では、実施の形態２と同様に、入力バッファ回路２５からメモリセルアレイ２１のメモリセル列ＭＣＧ１まで延在する書き込みビット線ＷＢＡ１，ＷＢＢ１が、メモリセル列ＭＣＧ１から出力バッファ回路２６にまで延長されており、当該出力バッファ回路２６に接続されている。なお、入力バッファ回路２５からメモリセル列ＭＣＧ０まで延在する書き込みビット線ＷＢＡ０，ＷＢＢ０は出力バッファ回路２６にまで延長されておらず、出力バッファ回路２６には接続されていない。
出力バッファ回路２６は、受けたデータを、リード制御回路２３から出力される内部読み出し制御信号ｒｐｃ、内部バイパス制御信号ｒｂｐｅ、読み出しセル０選択信号ｒｙ０及び読み出しセル１選択信号ｒｙ１に基づいて出力データＱ［ｉ］として出力ポートＯＵＴｉに出力する。図１６に示されるように、出力バッファ回路２６は、２つのラッチ回路２６０と、トライステートインバータ回路２６ａ〜２６ｃと、インバータ回路２６ｄ〜２６ｆと、ＯＲ回路２６ｇと、ＮＡＮＤ回路２６ｈとを備えている。各ラッチ回路２６０は、３つのＰＭＯＳトランジスタ２６０ａ〜２６０ｃと、ＮＡＮＤ回路２６０ｄと、ＯＲ回路２６０ｅとを備えている。各ラッチ回路２６０では、ＰＭＯＳトランジスタ２６０ａ，２６０ｃのソース端子には電源電位が印加され、ＰＭＯＳトランジスタ２６０ａ〜２６０ｃのゲート端子のそれぞれにはリード制御回路２３から出力される内部読み出し制御信号ｒｐｃが入力される。
一方のラッチ回路２６０では、ＮＡＮＤ回路２６０ｄの一方の入力端子にメモリセル列ＭＣＧ０から延びるから延びる読み出しビット線ＲＢＡ０が接続されており、当該ＮＡＮＤ回路２６０ｄは読み出しビット線ＲＢＡ０が伝達する信号と、ＯＲ回路２６０ｅの出力との否定論理積を演算して信号ＱＣとして出力する。また当該一方のラッチ回路２６０では、ＯＲ回路２６０ｅの一方の入力端子にメモリセル列ＭＣＧ０から延びる読み出しビット線ＲＢＢ０が接続されており、当該ＯＲ回路２６０ｅは読み出しビット線ＲＢＢ０が伝達する信号の反転信号と、ＡＮＤ回路２６０ｄの出力の反転信号との論理和を演算して出力する。
他方のラッチ回路２６０では、ＮＡＮＤ回路２６０ｄの一方の入力端子にメモリセル列ＭＣＧ１から延びる読み出しビット線ＲＢＡ１が接続されており、当該ＮＡＮＤ回路２６０ｄは読み出しビット線ＲＢＡ１が伝達する信号と、ＯＲ回路２６０ｅの出力との否定論理積を演算して信号ＱＡとして出力する。また当該他方のラッチ回路２６０では、ＯＲ回路２６０ｅの一方の入力端子にメモリセル列ＭＣＧ１から延びる読み出しビット線ＲＢＢ１が接続されており、当該ＯＲ回路２６０ｅは読み出しビット線ＲＢＢ１が伝達する信号の反転信号と、ＡＮＤ回路２６０ｄの出力の反転信号との論理和を演算して出力する。
ＯＲ回路２６ｇの一方の入力端子には、メモリセル列ＭＣＧ１から延びる書き込みビット線ＷＢＢ１が接続されており、当該ＯＲ回路２６ｇは書き込みビット線ＷＢＢ１が伝達する信号の反転信号とＮＡＮＤ回路２６ｈの出力の反転信号との論理和を演算して出力する。ＮＡＮＤ回路２６ｈの一方の入力端子には、メモリセル列ＭＣＧ１から延びる書き込みビット線ＷＢＡ１が接続されており、当該ＮＡＮＤ回路２６ｈは書き込みビット線ＷＢＡ１が伝達する信号とＯＲ回路２６ｇの出力との否定論理積を演算して信号ＱＢとして出力する。
トライステートインバータ回路２６ａ〜２６ｃは、リード制御回路２３から出力される読み出しセル１選択信号ｒｙ１、読み出しセル０選択信号ｒｙ０及び内部バイパス制御信号ｒｂｐｅによってそれぞれ活性化・不活性化が制御される。トライステートインバータ回路２６ａ〜２６ｃの入力端子にはそれぞれ信号ＱＡ〜ＱＣが入力され、それらの出力端子はインバータ回路２６ｅの入力端子とインバータ回路２６ｄの出力端子とに接続されている。インバータ回路２６ｅの出力端子とインバータ回路２６ｄの入力端子は互いに接続されており、インバータ回路２６ｆはインバータ回路２６ｅの出力を反転して出力データＱ［ｉ］として出力ポートＯＵＴｉに出力する。
次に、本実施の形態３に係る半導体記憶装置の動作について説明する。図１７はライト制御回路２２及びリード制御回路２３の動作を示すタイミングチャートである。図１７では、書き込みクロック信号ＷＣＬＫ及び読み出しクロック信号ＲＣＬＫを総称して「クロック信号ＣＬＫ」と示し、書き込みワード線選択信号ＷＷＳ［ｉ］及び読み出しワード線選択信号ＲＷＳ［ｉ］を総称して「ワード線選択信号ＷＳ」として示している。
書き込み制御信号ＷＥＮ及び書き込みセル選択制御信号ＷＣＥＮがともに“０”になると、図１７に示されるように、ライト制御回路２２からは内部書き込み制御信号ｗｅｎとして負極性のパルス信号が出力される。また、読み出しセル選択制御信号ＲＣＥＮが“０”になると、図１７に示されるように、リード制御回路２３からは内部読み出し制御信号ｒｐｃとして正極性のパルス信号が出力される。
本実施の形態３に係る半導体記憶装置は、バイパス制御信号ＢＰＥ＝０のとき通常動作モードで動作する。バイパス制御信号ＢＰＥ＝０のとき、ライト制御回路２２から出力される内部バイパス制御信号ｂｐｅは“０”となり、リード制御回路２３から出力される内部バイパス制御信号ｒｂｐｅも“０”となる。メモリセルアレイ２１に入力データＤ［ｉ］が書き込まれる書き込みモードでは、書き込み制御信号ＷＥＮ及び書き込みセル選択制御信号ＷＣＥＮはともに“０”となり、ライト制御回路２２からは内部書き込み制御信号ｗｅｎとして図１７に示されるように負極性のパルス信号が出力されるとともに、ライト制御回路２２及びデコーダ回路２４の働きにより、書き込みアドレス信号ＷＡ［４：１］の値に応じて書き込みワード線選択信号ＷＷＳ［１５：０］のいずれか一つが“１”となって書き込みワード線ＷＷＬ［１５：０］のいずれか一つが活性化する。また、書き込みアドレス信号ＷＡ［０］の値に応じて、書き込みセル０選択信号ｗｙ０及び書き込みセル１選択信号ｗｙ１のどちらか一方が“１”となる。
内部バイパス制御信号ｂｐｅ＝０のとき、入力バッファ回路２５は、書き込みセル０選択信号ｗｙ０及び書き込みセル１選択信号ｗｙ１に基づいて、書き込みビット線ＷＢＡ０，ＷＢＢ０から成るビット線対か、書き込みビット線ＷＢＡ１，ＷＢＢ１から成るビット線対かのどちらか一方に入力データＤ［ｉ］を出力する。
内部バイパス制御信号ｂｐｅ＝０、書き込みセル０選択信号ｗｙ０＝１、書き込みセル１選択信号ｗｙ１＝０のとき、入力バッファ回路２５では、書き込みビット線ＷＢＡ１，ＷＢＢ１に接続されたトランスミッションゲート２５０ｄ，２５０ｅの出力はハイインピーダンスとなり、書き込みビット線ＷＢＡ０，ＷＢＢ０に接続されたトランスミッションゲート２５０ｄ，２５０ｅは内部書き込み制御信号ｗｅｎが“０”となると入力信号をそのまま出力する。これにより、メモリセル列ＭＣＧ０における複数のメモリセルＭＣのうち、活性化された書き込みワード線ＷＷＬ［ｊ］に接続されたメモリセルＭＣに入力データＤ［ｉ］が書き込まれる。
一方、内部バイパス制御信号ｂｐｅ＝０、書き込みセル０選択信号ｗｙ０＝０、書き込みセル１選択信号ｗｙ１＝１のとき、入力バッファ回路２５では、書き込みビット線ＷＢＡ０，ＷＢＢ０に接続されたトランスミッションゲート２５０ｄ，２５０ｅの出力は常にハイインピーダンスとなり、書き込みビット線ＷＢＡ１，ＷＢＢ１に接続されたトランスミッションゲート２５０ｄ，２５０ｅは内部書き込み制御信号ｗｅｎが“０”となると入力信号をそのまま出力する。これにより、メモリセル列ＭＣＧ１における複数のメモリセルＭＣのうち、活性化された書き込みワード線ＷＷＬ［ｊ］に接続されたメモリセルＭＣに入力データＤ［ｉ］が書き込まれる。
メモリセルアレイ２１からデータが読み出される読み出しモードでは、実施の形態２と同様に、読み出しセル選択制御信号ＲＣＥＮが“０”となる。そうすると、リード制御回路２３からは内部読み出し制御信号ｒｐｃとして図１７に示されるように正極性のパルス信号が出力されるとともに、読み出しアドレス信号ＲＡ［４：１］の値に応じて読み出しワード線ＲＷＬ［１５：０］のいずれか一つが活性化する。また読み出しアドレス信号ＲＡ［０］の値に応じて、読み出しセル０選択信号ｒｙ０及び読み出しセル１選択信号ｒｙ１のどちらか一方が“１”となる。
読み出しワード線ＲＷＬ［ｊ］が活性化すると、当該読み出しワード線ＲＷＬ［ｊ］に接続された、メモリセル列ＭＧＣ０，ＭＧＣ１内のメモリセルＭＣからデータが読み出されて、当該データは読み出しビット線ＲＢＡ０，ＲＢＢ０及び読み出しビット線ＲＢＡ１，ＲＢＢ１によって出力バッファ回路２６のラッチ回路２６０に伝達される。内部読み出し制御信号ｒｐｃ＝１となると、メモリセルＭＣから読み出されたデータはラッチ回路２６０で保持されてトライステートインバータ回路２６ａ，２６ｃの入力端子に入力される。
内部バイパス制御信号ｒｂｐｅ＝０のとき、出力バッファ回路２６は、読み出しセル０選択信号ｒｙ０及び読み出しセル１選択信号ｒｙ１に基づいて、読み出しビット線ＲＢＡ０，ＲＢＢ０から成るビット線対か、読み出しビット線ＲＢＡ１，ＲＢＢ１から成るビット線対かのどちらか一方から伝達されるデータを出力データＱ［ｉ］として出力する。
内部バイパス制御信号ｒｂｐｅ＝０、読み出しセル０選択信号ｒｙ０＝１、読み出しセル１選択信号ｒｙ１＝０のとき、出力バッファ回路２６では、トライステートインバータ回路２６ｃが活性化し、トライステートインバータ回路２６ａ，２６ｂは不活性となる。これにより、インバータ回路２６ｆからは、メモリセル列ＭＣＧ０内のメモリセルＭＣから読み出されたデータが出力データＱ［ｉ］として出力される。
一方で、内部バイパス制御信号ｒｂｐｅ＝０、読み出しセル０選択信号ｒｙ０＝０、読み出しセル１選択信号ｒｙ１＝１のとき、出力バッファ回路２６では、トライステートインバータ回路２６ａが活性化し、トライステートインバータ回路２６ｂ，２６ｃは不活性となる。これにより、インバータ回路２６ｆからは、メモリセル列ＭＣＧ１内のメモリセルＭＣから読み出されたデータが出力データＱ［ｉ］として出力される。
次にバイパスモードについて説明する。バイパス制御信号ＢＰＥ＝１のとき、本実施の形態３に係る半導体記憶装置はバイパスモードで動作する。バイパス制御信号ＢＰＥ＝１のとき、ライト制御回路２２から出力される内部バイパス制御信号ｂｐｅは“１”となる。そうすると、ＡＮＤ回路２５ｄの出力は“０”となって、書き込みビット線ＷＢＡ０，ＷＢＢ０に接続されているトランスミッションゲート２５０ｄ，２５０ｅの出力はハイインピーダンスとなり、書き込みビット線ＷＢＡ１，ＷＢＢ１に接続されたトランスミッションゲート２５０ｄ，２５０ｅは内部書き込み制御信号ｗｅｎが“０”となると入力信号をそのまま出力する。バイパスモードでは内部書き込み制御信号ｗｅｎが“０”となるため、書き込みビット線ＷＢＡ１には入力データＤ［ｉ］と同じ論理レベルの信号が与えられ、書き込みビット線ＷＢＢ１には入力データＤ［ｉ］とは反対の論理レベルの信号が与えられる。
バイパス制御信号ＢＰＥ＝１のときには、リード制御回路２３から出力される読み出しセル０選択信号ｒｙ０及び読み出しセル１選択信号ｒｙ１は“０”となり、内部バイパス制御信号ｒｂｐｅは“１”となる。これにより、トライステートインバータ回路２６ａ，２６ｃは不活性となり、トライステートインバータ回路２６ｂが活性化し、インバータ回路２６ｆからは、入力データＤ［ｉ］が出力データＱ［ｉ］として出力される。
このように、本実施の形態３に係る半導体記憶装置では、実施の形態２に係る半導体記憶装置１１０と同様に、本来の機能を果たすためにもともと入力バッファ回路２５からメモリセルアレイ２１にまで延在していた書き込みビット線ＷＢＡ１，ＷＢＢ１を出力バッファ回路２６にまで延長することによって、入力データＤ［ｉ］を出力バッファ回路２６にまで伝達し、入力データＤ［ｉ］をそのまま出力ポートＯＵＴｉに出力することを可能にしている。このように、書き込みビット線ＷＢＡ１，ＷＢＢ１を利用してバイパス機能を実現することによって、実施の形態２と同様に、実施の形態１に係る半導体記憶装置１００よりもレイアウト構造を簡素化できる。よって、装置の小型化や製造工程の簡略化が可能となる。
なお、メモリセルアレイ２１が入力バッファ回路２５と出力バッファ回路２６とに挟まれたレイアウト構造でなくても本実施の形態は適用できる。
実施の形態４．
図１８，１９は本発明の実施の形態４に係る半導体記憶装置の回路構成を示す図である。本実施の形態４に係る半導体記憶装置は、実施の形態２に係る半導体記憶装置１１０において、リード制御回路３の替わりにリード制御回路３３を、ｎ個の入力バッファ回路１５の替わりにｎ個の入力バッファ回路３５を、ｎ個の出力バッファ回路１６の替わりにｎ個の出力バッファ回路３６をそれぞれ設けたものである。実施の形態２と同様に、一つの入力バッファ回路３５と、一つの出力バッファ回路３６と、一つのメモリセルアレイ１とは一つの組を成している。また、リード制御回路３３、入力バッファ回路３５及び出力バッファ回路３６のレイアウトについては、実施の形態２に係るリード制御回路３、入力バッファ回路１５及び出力バッファ回路１６と同様である。
図１８はリード制御回路３３の回路構成を示す図である。図１８に示されるように、リード制御回路３３は、上述の実施の形態２に係るリード制御回路３において、バッファ回路３ｄの替わりにＯＲ回路３３ａ、ＡＮＤ回路３３ｂ及びバッファ回路３３ｃを備えるものである。ＯＲ回路３３ａは、ＡＮＤ回路３ｅの出力と、内部バイパス制御信号ｂｐとの論理和を演算して出力する。バッファ回路３３ｃは、ＯＲ回路３３ａの出力をそのままの論理レベルで内部読み出し制御信号ｒｐｃとして出力する。ＡＮＤ回路３３ｂはインバータ回路３ａの出力とＡＮＤ回路３ｅの出力との論理積を演算して出力する。
本実施の形態４に係るリード制御回路３３の内部アドレス生成回路２０では、ＡＮＤ回路２０ａ〜２０ｌのそれぞれには、ＡＮＤ回路３ｅの出力の替わりにＡＮＤ回路３３ｂの出力が入力されている。その他の構成については実施の形態２に係るリード制御回路３と同様であるため、その説明は省略する。
図１９は、ある一つの組におけるメモリセルアレイ１、入力バッファ回路３５及び出力バッファ回路３６の回路構成及び平面視上のレイアウト構造を示す図である。入力バッファ回路３５は、入力ポートＩＮｉに入力される入力データＤ［ｉ］を受けて、ライト制御回路１２から出力される反転書き込み制御信号／ｗｅｎ及び反転バイパス制御信号／ｗｂｐに基づいて当該入力データＤ［ｉ］をメモリセルアレイ１に出力する。図１８に示されるように、入力バッファ回路３５は、フリップフロップ回路３５ａと、インバータ回路３５ｂと、ビット線ドライバ回路３５０と、ビット線切換回路３５１とを備えている。
フリップフロップ回路３５ａのＤ入力端子には入力データＤ［ｉ］が入力され、そのＱ出力はデータｄ［ｉ］として出力される。フリップフロップ回路３５ａのＣＬＫ入力端子にはライト制御回路１２におけるインバータ回路２ｂの出力が入力される。インバータ回路３５ｂはデータｄ［ｉ］を反転して出力する。
ビット線ドライバ回路３５０は、インバータ回路３５ｃと、バッファ回路３５ｈと、ＡＮＤ回路３５ｉ，３５ｊとを備えている。インバータ回路３５ｃはインバータ回路３５ｂの出力を反転して出力する。バッファ回路３５ｈはライト制御回路１２から出力される反転書き込み制御信号／ｗｅｎをそのままの論理レベルで出力する。ＡＮＤ回路３５ｊ，３５ｉの出力端子にはそれぞれ書き込みビット線ＷＢＡ，ＷＢＢが接続されている。ＡＮＤ回路３５ｊはインバータ回路３５ｃの出力とバッファ回路３５ｈの出力との論理積を演算して書き込みビット線ＷＢＡに出力し、ＡＮＤ回路３５ｉはインバータ回路３５ｂの出力とバッファ回路３５ｈの出力との論理積を演算して書き込みビット線ＷＢＢに出力する。
ビット線切換回路３５１は、インバータ回路３５ｄ，３５ｅ，３５ｇと、バッファ回路３５ｆと、トランスミッションゲート３５ｋ，３５ｌとを備えている。インバータ回路３５ｄはライト制御回路１２から出力される反転バイパス制御信号／ｗｂｐを反転して出力し、インバータ回路３５ｅはインバータ回路３５ｄの出力を反転してトランスミッションゲート３５ｋ，３５ｌの負論理の制御端子に入力する。インバータ回路３５ｇはインバータ回路３５ｂの出力を反転してトランスミッションゲート３５ｋの入力端子に出力し、バッファ回路３５ｆはインバータ回路３５ｂの出力をそのままの論理レベルでトランスミッションゲート３５ｋの入力端子に出力する。そして、トランスミッションゲート３５ｋ，３５ｌの正論理の制御端子のそれぞれにはインバータ回路３５ｄの出力が入力される。
実施の形態２では、書き込みビット線ＷＢＡ，ＷＢＢがメモリセルアレイ１から出力バッファ回路１６にまで延長されていたが、本実施の形態４では、その替りに、読み出しビット線ＲＢＡ，ＲＢＢがメモリセルアレイ１から入力バッファ回路３５にまで延長されている。そして、延長された読み出しビット線ＲＢＡ，ＲＢＢは、トランスミッションゲート３５ｌ，３５ｋの出力端子にそれぞれ接続されている。
出力バッファ回路３６は、受けたデータを、リード制御回路３３から出力される内部読み出し制御信号ｒｐｃに基づいて出力データＱ［ｉ］として出力ポートＯＵＴｉに出力する。図１９に示されるように、出力バッファ回路３６は、上述のセンスアンプ回路６０と、ＮＡＮＤ回路３６ａと、ＯＲ回路３６ｂと、インバータ回路３６ｃとを備えている。センスアンプ回路６０におけるＰＭＯＳトランジスタ６０ｄのドレイン端子はＯＲ回路３６ｂの一方の入力端子に接続されており、ＯＲ回路３６ｂはセンスアンプ回路６０の出力信号ＡＢの反転信号とＮＡＮＤ回路３６ｂの出力の反転信号との論理和を演算して出力する。センスアンプ回路６０におけるＰＭＯＳトランジスタ６０ｅのドレイン端子はＮＡＮＤ回路３４ａの一方の入力端子に接続されており、ＮＡＮＤ回路３４ａはセンスアンプ回路６０の出力信号ＡＡとＯＲ回路３６ｂの出力との否定論理積を演算して出力する。インバータ回路３６ｃはＮＡＮＤ回路３６ａの出力を反転して出力データＱ［ｉ］として出力ポートＯＵＴｉに出力する。
次に、本実施の形態４に係る半導体記憶装置の動作について説明する。実施の形態２と同様に、バイパス制御信号ＢＰ＝０のとき本実施の形態４に係る半導体記憶装置は通常動作モードで動作する。バイパス制御信号ＢＰ＝０のとき、ライト制御回路１２から出力される内部バイパス制御信号ｂｐ及び反転バイパス制御信号／ｗｂｐはともに“１”となる。そうすると、トランスミッションゲート３５ｋ，３５ｌの出力はともにハイインピーダンスになる。よって、ビット線切換回路３５１からは入力データＤ［ｉ］が読み出しビット線ＲＢＡ，ＲＢＢに出力されない。
メモリセルアレイ１に入力データＤ［ｉ］が書き込まれる書き込みモードでは、ビット線ドライバ回路３５０は、反転書き込み制御信号／ｗｅｎに基づいて入力データＤ［ｉ］を書き込みビット線ＷＢＡ，ＷＢＢに出力する。実施の形態２と同様に、書き込みモードでは、書き込み制御信号ＷＥＮ及び書き込みセル選択制御信号ＷＣＥＮはともに“０”となる。そうすると、ライト制御回路１２からは反転書き込み制御信号／ｗｅｎとして正極性のパルス信号が出力されるとともに、ライト制御回路１２及びデコーダ回路４の働きにより、書き込みアドレス信号ＷＡ［４：０］の値に応じて書き込みワード線選択信号ＷＷＳ［３１：０］のいずれか一つが“１”となって書き込みワード線ＷＷＬ［３１：０］のいずれか一つが活性化する。そして、反転書き込み制御信号／ｗｅｎが“１”となると、ビット線ドライバ回路３５０から入力データＤ［ｉ］が出力されて、活性化された書き込みワード線ＷＷＬ［ｊ］に接続されたメモリセルＭＣに当該入力データＤ［ｉ］が書き込まれる。
メモリセルアレイ１からデータが読み出される読み出しモードでは、実施の形態２と同様に、読み出しセル選択制御信号ＲＣＥＮが“０”となり、リード制御回路３３からは内部読み出し制御信号ｒｐｃとして正極性のパルス信号が出力されるとともに、読み出しワード線ＲＷＬ［３１：０］のいずれか一つが活性化する。読み出しワード線ＲＷＬ［ｊ］が活性化するとそれに接続されたメモリセルＭＣからデータが読み出されて、読み出しビット線ＲＢＡ，ＲＢＢによって出力バッファ回路３６のセンスアンプ回路６０に伝達される。
内部読み出し制御信号ｒｐｃ＝１となると、メモリセルＭＣから読み出されたデータはセンスアンプ回路６０で増幅されて出力される。これにより、メモリセルＭＣから読み出されたデータが出力データＱ［ｉ］としてインバータ回路３６ｃから出力される。
次にバイパスモードについて説明する。実施の形態２と同様に、バイパス制御信号ＢＰ＝１のとき、本実施の形態４に係る半導体記憶装置はバイパスモードで動作する。バイパス制御信号ＢＰ＝１のとき、ライト制御回路１２から出力される反転バイパス制御信号／ｗｂｐは“０”となる。そうすると、トランスミッションゲート３５ｋ，３５ｌは入力信号をそのまま出力端子に出力する。よって、トランスミッションゲート３５ｋからは入力データＤ［ｉ］と同じ論理レベルの信号が出力されて、当該信号は読み出しビット線ＲＢＡによって出力バッファ回路３６にまで伝達される。また、トランスミッションゲート３５ｌからは入力データＤ［ｉ］とは反対の論理レベルの信号が出力されて、当該信号は読み出しビット線ＲＢＢによって出力バッファ回路３６にまで伝達される。そして、読み出しビット線ＲＢＡ，ＲＢＢが伝達する信号は出力バッファ回路３６のＮＡＮＤ回路３６ａ及びＯＲ回路３６ｂにそれぞれ入力される。これにより、インバータ回路３６ｃからは入力データＤ［ｉ］が出力データＱ［ｉ］として出力される。
このように、本実施の形態４に係る半導体記憶装置では、本来の機能を果たすためにもともと出力バッファ回路３６からメモリセルアレイ１にまで延在していた読み出しビット線ＲＢＡ，ＲＢＢを入力バッファ回路３５にまで延長することによって、入力データＤ［ｉ］を出力バッファ回路３６にまで伝達し、入力データＤ［ｉ］をそのまま出力ポートＯＵＴｉに伝達することを可能にしている。このように、読み出しビット線ＲＢＡ，ＲＢＢを利用してバイパス機能を実現することによって、読み出しビット線ＲＢＡ，ＲＢＢとは別に設けられたバイパス線ＢＰＬを使用して入力データＤ［ｉ］を出力バッファ回路６にまで伝達している実施の形態１に係る半導体記憶装置１００よりも、レイアウト構造を簡素化できる。よって、装置の小型化や製造工程の簡略化が可能となる。
なお、メモリセルアレイ１が入力バッファ回路３５と出力バッファ回路３６とに挟まれたレイアウト構造でなくても本実施の形態は適用できる。
また、上述の図６に示される半導体装置６００において、実施の形態１に係る半導体記憶装置１００の代わりに、半導体記憶部として、実施の形態２〜４に係る半導体記憶装置を使用しても良い。
本発明の実施の形態１に係る半導体記憶装置のレイアウト構造を示す平面図である。 本発明の実施の形態１に係るライト制御回路の回路構成を示す図である。 本発明の実施の形態１に係るリード制御回路の回路構成を示す図である。 本発明の実施の形態１に係るデコーダ回路の構成を示すブロック図である。 本発明の実施の形態１に係るメモリセルアレイ、入力バッファ回路及び出力バッファ回路の回路構成及び平面視上のレイアウト構造を示す図である。 本発明の実施の形態１に係る半導体装置の構成を示すブロック図である。 本発明の実施の形態１に係る半導体記憶装置のレイアウト構造を示す平面図である。 本発明の実施の形態１に係る半導体記憶装置のレイアウト構造の変形例を示す平面図である。 本発明の実施の形態１に係る半導体記憶装置のレイアウト構造の変形例を示す平面図である。 本発明の実施の形態２に係る半導体記憶装置のレイアウト構造を示す平面図である。 本発明の実施の形態２に係るライト制御回路の回路構成を示す図である。 本発明の実施の形態２に係るメモリセルアレイ、入力バッファ回路及び出力バッファ回路の回路構成及び平面視上のレイアウト構造を示す図である。 本発明の実施の形態３に係るライト制御回路の回路構成を示す図である。 本発明の実施の形態３に係るリード制御回路の回路構成を示す図である。 本発明の実施の形態３に係るデコーダ回路の構成を示すブロック図である。 本発明の実施の形態３に係るメモリセルアレイ、入力バッファ回路及び出力バッファ回路の回路構成及び平面視上のレイアウト構造を示す図である。 本発明の実施の形態３に係るライト制御回路及びリード制御回路の動作を示すタイミングチャートである。 本発明の実施の形態４に係るリード制御回路の回路構成を示す図である。 本発明の実施の形態４に係るメモリセルアレイ、入力バッファ回路及び出力バッファ回路の回路構成及び平面視上のレイアウト構造を示す図である。
符号の説明
５，１５，２５，３５ 入力バッファ回路、６，１６，２６，３６ 出力バッファ回路、６０ センスアンプ回路、６１，１６０ 出力選択回路、１００，１１０ 半導体記憶装置、１５０ データ切換回路、１５１，３５０ ビット線ドライバ回路、３５１ ビット線切換回路、６００ 半導体装置、ＢＰＬ バイパス線、ＩＮ０〜ＩＮｎ−１ 入力ポート、ＭＣ メモリセル、ＯＵＴ０〜ＯＵＴｎ−１ 出力ポート、ＲＢＡ，ＲＢＡ０，ＲＢＡ１，ＲＢＢ，ＲＢＢ０，ＲＢＢ１ 読み出しビット線、ＷＢＡ，ＷＢＡ０，ＷＢＡ１，ＷＢＢ，ＷＢＢ０，ＷＢＢ１ 書き込みビット線。

Claims (12)

  1. 書き込みモード、読み出しモード及びバイパスモードを有する半導体記憶部を備える半導体装置であって、
    前記半導体記憶部は、
    所定方向に配列された複数のメモリセルをそれぞれが有する第１及び第２のメモリセルアレイと、
    前記第１及び第２のメモリセルアレイにそれぞれ対応して設けられ、それぞれにデータが入力される第１及び第２の入力ポートと、
    前記第１及び第２のメモリセルアレイにそれぞれ対応して設けられ、それぞれからデータが出力される第１及び第２の出力ポートと、
    前記第１及び第２のメモリセルアレイのそれぞれにおける前記複数のメモリセルにそれぞれ接続された複数の読み出しワード線と、
    前記第１及び第２のメモリセルアレイのそれぞれにおける前記複数のメモリセルにそれぞれ接続された複数の書き込みワード線と、
    前記書き込みモード時に前記複数の書き込みワード線のいずれか一つを活性化し、前記読み出しモード時に前記複数の読み出しワード線のいずれか一つを活性化するデコーダ回路と、
    前記第１及び第２の入力ポートに入力されたデータをそれぞれ受けて出力する第１及び第２の入力バッファ回路と、
    前記第１の入力バッファ回路から前記第１のメモリセルアレイまで延在し、前記第１の入力バッファ回路から出力されるデータを前記第１のメモリセルアレイまで伝達する第１の書き込みビット線と、
    前記第２の入力バッファ回路から前記第２のメモリセルアレイまで延在し、前記第２の入力バッファ回路から出力されるデータを前記第２のメモリセルアレイまで伝達する第２の書き込みビット線と、
    受けたデータを前記第１及び第２の出力ポートにそれぞれ出力する第１及び第２の出力バッファ回路と、
    前記第１のメモリセルアレイから前記第１の出力バッファ回路まで延在し、前記第１のメモリセルアレイからのデータを前記第１の出力バッファ回路まで伝達する第１の読み出しビット線と、
    前記第２のメモリセルアレイから前記第２の出力バッファ回路まで延在し、前記第２のメモリセルアレイからのデータを前記第２の出力バッファ回路まで伝達する第２の読み出しビット線と、
    前記第１の入力バッファ回路から前記第１の出力バッファ回路まで延在し、前記第１の入力ポートから前記第１の入力バッファ回路に入力されたデータを前記第１の出力バッファ回路まで伝達する第１のバイパス線と、
    前記第２の入力バッファ回路から前記第２の出力バッファ回路まで延在し、前記第２の入力ポートから前記第２の入力バッファ回路に入力されたデータを前記第２の出力バッファ回路まで伝達する第２のバイパス線と
    を備え、
    前記第１の出力バッファ回路は、前記読み出しモード時には前記第１の読み出しビット線によって伝達されるデータを前記第１の出力ポートに出力し、前記バイパスモード時には前記第１のバイパス線によって伝達されるデータを前記第１の出力ポートに出力し、
    前記第２の出力バッファ回路は、前記読み出しモード時には前記第２の読み出しビット線によって伝達されるデータを前記第２の出力ポートに出力し、前記バイパスモード時には前記第２のバイパス線によって伝達されるデータを前記第２の出力ポートに出力し、
    前記第１及び第２の出力バッファ回路のそれぞれは、センスアンプ回路と出力選択回路とを有し、
    前記第１及び第２の出力バッファ回路における前記センスアンプ回路は、前記第１及び第２の読み出しビット線によって伝達されるデータをそれぞれ増幅して出力し、
    前記第１及び第２の出力バッファ回路における前記出力選択回路は、前記読み出しモード時には前記第１及び第２の出力バッファ回路における前記センスアンプ回路の出力を前記第１及び第２の出力ポートにそれぞれ出力し、前記バイパスモード時には前記第１及び第２のバイパス線によって伝達されるデータを前記第１及び第２の出力ポートにそれぞれ出力し、
    平面視上のレイアウト構造において、
    前記第１のメモリセルアレイは、前記第１の入力バッファ回路と前記第１の出力バッファ回路とに挟まれて配置されており、
    前記第２のメモリセルアレイは、前記第２の入力バッファ回路と前記第２の出力バッファ回路とに挟まれて配置されており、
    前記第１のバイパス線は、前記第１及び第２のメモリセルアレイの間を通って配置されており、
    前記第１のメモリセルアレイと、前記第１の出力バッファ回路の前記センスアンプ回路と、前記第１の出力バッファ回路の前記出力選択回路とは、この順で一列に配置されており、
    前記第２のメモリセルアレイと、前記第２の出力バッファ回路の前記センスアンプ回路と、前記第２の出力バッファ回路の前記出力選択回路とは、この順で一列に配置されている、半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記半導体装置は互いに積層された複数の配線層を有し、
    レイアウト構造において、
    平面視上では、前記第１の書き込みビット線及び前記第１の読み出しビット線は、前記第１のメモリセルアレイにおける前記複数のメモリセルが形成されている領域上に配置されており、前記第２の書き込みビット線及び前記第２の読み出しビット線は、前記第２のメモリセルアレイにおける前記複数のメモリセルが形成されている領域上に配置されており、
    前記第１及び第２のバイパス線と、前記第１及び第２の書き込みビット線と、前記第１及び第２の読み出しビット線とは、同一配線層に配置されている、半導体装置。
  3. 書き込みモード、読み出しモード及びバイパスモードを有する半導体記憶部を備える半導体装置であって、
    前記半導体記憶部は、
    所定方向に配列された複数のメモリセルを有するメモリセルアレイと、
    データが入力される入力ポートと、
    データが出力される出力ポートと、
    前記メモリセルアレイにおける前記複数のメモリセルにそれぞれ接続された複数の読み出しワード線と、
    前記メモリセルアレイにおける前記複数のメモリセルにそれぞれ接続された複数の書き込みワード線と、
    前記書き込みモード時に前記複数の書き込みワード線のいずれか一つを活性化し、前記読み出しモード時に前記複数の読み出しワード線のいずれか一つを活性化するデコーダ回路と、
    前記入力ポートに入力されたデータを受けて出力する入力バッファ回路と、
    前記入力バッファ回路から前記メモリセルアレイまで延在し、前記入力バッファ回路から出力されるデータを前記メモリセルアレイまで伝達する書き込みビット線と、
    受けたデータを前記出力ポートに出力する出力バッファ回路と、
    前記メモリセルアレイから前記出力バッファ回路まで延在し、前記メモリセルアレイからのデータを前記出力バッファ回路まで伝達する読み出しビット線と、
    前記入力バッファ回路から前記出力バッファ回路まで延在し、前記入力ポートから前記入力バッファ回路に入力されたデータを前記出力バッファ回路まで伝達するバイパス線と、
    前記メモリセルアレイに電源電位を与える電源配線と、
    前記メモリセルアレイに接地電位を与える接地配線と
    を備え、
    前記出力バッファ回路は、前記読み出しモード時には前記読み出しビット線によって伝達されるデータを前記出力ポートに出力し、前記バイパスモード時には前記バイパス線によって伝達されるデータを前記出力ポートに出力し、
    前記出力バッファ回路は、
    前記読み出しビット線によって伝達されるデータを増幅して出力するセンスアンプ回路と、
    前記読み出しモード時には前記センスアンプ回路の出力を前記出力ポートに出力し、前記バイパスモード時には前記バイパス線によって伝達されるデータを前記出力ポートに出力する出力選択回路と
    を有し、
    平面視上のレイアウト構造において、
    前記メモリセルアレイは、前記入力バッファ回路と前記出力バッファ回路とに挟まれて配置されており、
    前記バイパス線、前記書き込みビット線、前記読み出しビット線、前記電源配線及び前記接地配線は、前記メモリセルアレイにおける前記複数のメモリセルが形成されている領域上に配置されており、
    前記メモリセルアレイと、前記センスアンプ回路と、前記出力選択回路とは、この順で一列に配置されている、半導体装置。
  4. 請求項３に記載の半導体装置であって、
    前記半導体装置は互いに積層された複数の配線層を有し、
    レイアウト構造において、前記バイパス線、前記書き込みビット線、前記読み出しビット線、前記電源配線及び前記接地配線は、同一配線層に配置されている、半導体装置。
  5. 請求項３に記載の半導体装置であって、
    前記半導体装置は互いに積層された複数の配線層を有し、
    レイアウト構造において、
    前記書き込みビット線、前記読み出しビット線、前記電源配線及び前記接地配線は、同一配線層に配置されており、
    前記バイパス線は、平面視上で前記電源配線あるいは前記接地配線に重なるようにこれらとは別の配線層に配置されている、半導体装置。
  6. 書き込みモード、読み出しモード及びバイパスモードを有する半導体記憶部を備える半導体装置であって、
    前記半導体記憶部は、
    所定方向に配列された複数のメモリセルを有するメモリセルアレイと、
    データが入力される入力ポートと、
    データが出力される出力ポートと、
    前記メモリセルアレイにおける前記複数のメモリセルにそれぞれ接続された複数の読み出しワード線と、
    前記メモリセルアレイにおける前記複数のメモリセルにそれぞれ接続された複数の書き込みワード線と、
    前記書き込みモード時に前記複数の書き込みワード線のいずれか一つを活性化し、前記読み出しモード時に前記複数の読み出しワード線のいずれか一つを活性化するデコーダ回路と、
    前記入力ポートに入力されたデータを受けて出力する入力バッファ回路と、
    前記入力バッファ回路から前記メモリセルアレイまで延在し、前記入力バッファ回路から出力されるデータを前記メモリセルアレイまで伝達する書き込みビット線と、
    受けたデータを前記出力ポートに出力する出力バッファ回路と、
    前記メモリセルアレイから前記出力バッファ回路まで延在し、前記メモリセルアレイからのデータを前記出力バッファ回路まで伝達する読み出しビット線と
    を備え、
    前記書き込みビット線は前記メモリセルアレイから前記出力バッファ回路にまで延長されており、
    前記出力バッファ回路は、前記読み出しモード時には前記読み出しビット線によって伝達されるデータを前記出力ポートに出力し、前記バイパスモード時には前記書き込みビット線によって伝達されるデータを前記出力ポートに出力し、
    前記入力バッファ回路は、
    前記書き込みモード時には前記入力ポートに入力されたデータを制御信号に基づいて出力し、前記バイパスモード時には前記制御信号に関わらず前記入力ポートに入力されたデータを出力するデータ切換回路と
    前記データ切換回路から出力されるデータを受けて前記書き込みビット線に出力するビット線ドライバ回路と
    を有し、
    前記出力バッファ回路は、
    前記読み出しビット線によって伝達されるデータを増幅して出力するセンスアンプ回路と、
    前記読み出しモード時には前記センスアンプ回路の出力を前記出力ポートに出し、前記バイパスモード時には前記書き込みビット線によって伝達されるデータを前記出力ポートに出力する出力選択回路と
    を有する、半導体装置。
  7. 請求項６に記載の半導体装置であって、
    平面視上のレイアウト構造では、前記メモリセルアレイは前記入力バッファ回路と前記出力バッファ回路とに挟まれて配置されている、半導体装置。
  8. 書き込みモード、読み出しモード及びバイパスモードを有する半導体記憶部を備える半導体装置であって、
    前記半導体記憶部は、
    所定方向に配列された複数のメモリセルを有するメモリセルアレイと、
    データが入力される入力ポートと、
    データが出力される出力ポートと、
    前記メモリセルアレイにおける前記複数のメモリセルにそれぞれ接続された複数の読み出しワード線と、
    前記メモリセルアレイにおける前記複数のメモリセルにそれぞれ接続された複数の書き込みワード線と、
    前記書き込みモード時に前記複数の書き込みワード線のいずれか一つを活性化し、前記読み出しモード時に前記複数の読み出しワード線のいずれか一つを活性化するデコーダ回路と、
    前記入力ポートに入力されたデータを受けて出力する入力バッファ回路と、
    前記入力バッファ回路から前記メモリセルアレイまで延在し、前記入力バッファ回路から出力されるデータを前記メモリセルアレイまで伝達する書き込みビット線と、
    受けたデータを前記出力ポートに出力する出力バッファ回路と、
    前記メモリセルアレイから前記出力バッファ回路まで延在し、前記メモリセルアレイからのデータを前記出力バッファ回路まで伝達する読み出しビット線と
    を備え、
    前記書き込みビット線は前記メモリセルアレイから前記出力バッファ回路にまで延長されており、
    前記出力バッファ回路は、前記読み出しモード時には前記読み出しビット線によって伝達されるデータを前記出力ポートに出力し、前記バイパスモード時には前記書き込みビット線によって伝達されるデータを前記出力ポートに出力し、
    前記メモリセルアレイは、前記所定方向に配列された前記複数のメモリセルから成る第１のメモリセル列と、前記所定方向に配列された複数のメモリセルから成る第２のメモリセル列とを有し、
    前記複数の読み出しワード線は、前記第１及び第２のメモリセル列のそれぞれにおける前記複数のメモリセルにそれぞれ接続されており、
    前記複数の書き込みワード線は、前記第１及び第２のメモリセル列のそれぞれにおける前記複数のメモリセルにそれぞれ接続されており、
    前記書き込みビット線は、前記入力バッファ回路から前記第１のメモリセル列まで延在し、前記入力バッファ回路から出力されるデータを前記第１のメモリセル列まで伝達する第１の書き込みビット線と、前記入力バッファ回路から前記第２のメモリセル列まで延在し、前記入力バッファ回路から出力されるデータを前記第２のメモリセル列まで伝達する第２の書き込みビット線とを含み、
    前記読み出しビット線は、前記第１のメモリセル列から前記出力バッファ回路まで延在し、前記第１のメモリセル列からのデータを前記出力バッファ回路まで伝達する第１の読み出しビット線と、前記第２のメモリセル列から前記出力バッファ回路まで延在し、前記第２のメモリセル列からのデータを前記出力バッファ回路まで伝達する第２の読み出しビット線とを含み、
    前記第１の書き込みビット線は前記第１のメモリセル列から前記出力バッファ回路にまで延長されており、
    前記入力バッファ回路は、前記入力ポートに入力されたデータを、前記書き込みモード時には第１の選択信号に基づいて前記第１及び第２の書き込みビット線のどちらか一方に出力し、前記バイパスモード時には前記第２の書き込みビット線には出力せずに前記第１の書き込みビット線に出力し、
    前記出力バッファ回路は、前記読み出しモード時には第２の選択信号に基づいて前記第１及び第２の読み出しビット線によって伝達されるデータのどちらか一方を前記出力ポートに出力し、前記バイパスモード時には前記第１の書き込みビット線によって伝達されるデータを前記出力ポートに出力する、半導体装置。
  9. 書き込みモード、読み出しモード及びバイパスモードを有する半導体記憶部を備える半導体装置であって、
    前記半導体記憶部は、
    所定方向に配列された複数のメモリセルを有するメモリセルアレイと、
    データが入力される入力ポートと、
    データが出力される出力ポートと、
    前記メモリセルアレイにおける前記複数のメモリセルにそれぞれ接続された複数の読み出しワード線と、
    前記メモリセルアレイにおける前記複数のメモリセルにそれぞれ接続された複数の書き込みワード線と、
    前記書き込みモード時に前記複数の書き込みワード線のいずれか一つを活性化し、前記読み出しモード時に前記複数の読み出しワード線のいずれか一つを活性化するデコーダ回路と、
    前記入力ポートに入力されたデータを受けて出力する入力バッファ回路と、
    前記入力バッファ回路から前記メモリセルアレイまで延在し、前記入力バッファ回路から出力されるデータを前記メモリセルアレイまで伝達する書き込みビット線と、
    受けたデータを前記出力ポートに出力する出力バッファ回路と、
    前記メモリセルアレイから前記出力バッファ回路まで延在し、前記メモリセルアレイからのデータを前記出力バッファ回路まで伝達する読み出しビット線と
    を備え、
    前記読み出しビット線は前記メモリセルアレイから前記入力バッファ回路にまで延長されており、
    前記入力バッファ回路は、前記書き込みモード時には前記入力ポートに入力されたデータを前記読み出しビット線には出力せずに前記書き込みビット線に出力し、前記バイパスモード時には前記入力ポートに入力されたデータを前記読み出しビット線に出力する、半導体装置。
  10. 請求項９に記載の半導体装置であって、
    前記入力バッファ回路は、
    前記入力ポートに入力されたデータを、前記読み出しモード時及び前記書き込みモード時には前記読み出しビット線には出力せず、前記バイパスモード時には前記読み出しビット線に出力するビット線切換回路と、
    前記書き込みモード時には前記入力ポートに入力されたデータを制御信号に基づいて前記書き込みビット線に出力するビット線ドライバ回路と
    を有する、半導体装置。
  11. 書き込みモード、読み出しモード及びバイパスモードを有する半導体装置であって、
    所定方向に配列された複数のメモリセルを有するメモリセルアレイと、
    外部から入力されたデータを受ける入力バッファ回路と、
    前記メモリセルから読み出されたデータを外部に出力する出力バッファ回路と
    を備え、
    前記メモリセルアレイは、前記所定方向に配列された前記複数のメモリセルから成る第１のメモリセル列と、前記所定方向に配列された複数のメモリセルから成る第２のメモリセル列とを有し、
    前記入力バッファ回路から前記第１のメモリセル列まで延在し、前記入力バッファ回路から出力されるデータを前記第１のメモリセル列まで伝達する第１の書き込みビット線と、
    前記入力バッファ回路から前記第２のメモリセル列まで延在し、前記入力バッファ回路から出力されるデータを前記第２のメモリセル列まで伝達する第２の書き込みビット線と、
    前記第１のメモリセル列から前記出力バッファ回路まで延在し、前記第１のメモリセル列からのデータを前記出力バッファ回路まで伝達する第１の読み出しビット線と、
    前記第２のメモリセル列から前記出力バッファ回路まで延在し、前記第２のメモリセル列からのデータを前記出力バッファ回路まで伝達する第２の読み出しビット線と
    をさらに備え、
    前記第１の書き込みビット線は、前記入力バッファ回路、前記第１のメモリセル列および前記出力バッファ回路に接続され、
    外部から前記入力バッファ回路に第１の選択信号、前記出力バッファ回路に第２の選択信号が入力され、
    前記入力バッファ回路は、入力ポートに入力されたデータを、前記書き込みモード時には前記第１の選択信号に基づいて前記第１及び第２の書き込みビット線のどちらか一方に出力し、前記バイパスモード時には前記第１の書き込みビット線に出力し、
    前記出力バッファ回路は、前記読み出しモード時には第２の選択信号に基づいて前記第１及び第２の読み出しビット線によって伝達されるデータのどちらか一方を出力し、前記バイパスモード時には前記第１の書き込みビット線によって伝達されるデータを出力する、半導体装置。
  12. 請求項１１に記載の半導体装置であって、
    前記メモリセルアレイは、前記入力バッファ回路と前記出力バッファ回路との間に配置される、半導体装置。
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