TWI421873B - 半導體裝置 - Google Patents

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TWI421873B
TWI421873B TW095127700A TW95127700A TWI421873B TW I421873 B TWI421873 B TW I421873B TW 095127700 A TW095127700 A TW 095127700A TW 95127700 A TW95127700 A TW 95127700A TW I421873 B TWI421873 B TW I421873B
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Description

半導體裝置
本發明係有關具備輸入埠(port)與輸出埠分離之半導体記憶部之半導體裝置。
關於輸入埠與輸出埠分離之多埠記憶體以往提議有種種的技術。譬如於專利文獻1，係掲示有設置將輸入在輸入埠之資料直接輸出到輸出埠之旁路(by-pass)手段，而利用該旁路手段進行半導體記憶裝置之測試的技術。
此外，關於半導體記憶裝置之其他的技術記載於專利文獻2、3。
[專利文獻1]日本特開平9-54142號公報
[專利文獻2]日本特開2001-23400號公報
[專利文獻3]日本特開平5-74198號公報
如記載於專利文獻1之技術，在達成於半導體記憶裝置直接將輸入在輸入埠之資料輸出到輸出埠之旁路功能時，為了裝置之小型化或製造步驟簡化，必須儘可能不要使佈局(layout)構造複雜。
在專利文獻1中，雖揭示有佈局上使輸入埠與輸出埠接近而配置之技術，但並沒具體地記載關於要以何等的佈局來配置旁路手段。因此，從專利文獻1之技術無法得到最適當的佈局構造。
因此，本發明係鑑於上述之問題點而研創者，其目的在於提供輸入埠與輸出埠分離，而在具有具備旁路功能的半導體記憶部之半導體裝置中，可簡化佈局構造的技術。
本發明之第1半導體裝置係具備具有寫入模式、讀出模式及旁路模式的半導體記憶部之半導體裝置，其中，前述半導體記憶部係具備有：分別具有排列在預定方向之複數個記憶胞(memory cell)之第1及第2記憶胞陣列；分別對應於前述第1及第2記憶胞陣列而設置，且分別輸入資料之第1及第2輸入埠；分別對應於前述第1及第2記憶胞陣列而設置，且分別輸出資料之第1及第2輸出埠；分別連接在前述各個第1及第2記憶胞陣列之前述複數個記憶胞的複數條讀出字元線(word line)；各自連接於前述各個第1及第2記憶胞陣列之前述複數個記憶胞之複數條寫入字元線；於前述寫入模式時將前述複數條寫入字元線之任何一條加以活性化，而於前述讀出模式時將前述複數條讀出字元線之任何一條加以活性化之解碼器電路；將輸入到前述第1及第2輸入埠之資料分別接收而輸出之第1及第2輸入緩衝器電路；從前述第1輸入緩衝器電路延伸至前述第1記憶胞陣列，並將由前述第1輸入緩衝器電路輸出之資料傳達到前述第1記憶胞陣列之第1寫入位元線(Bit Line)；由前述第2輸入緩衝器電路延伸至前述第2記憶胞陣列，並將從前述第2輸入緩衝器電路輸出之資料傳達到前述第2記憶胞陣列之第2寫入位元線；分別輸出 接收到的資料到前述第1及第2輸出埠之第1及第2輸出緩衝器電路；由前述第1記憶胞陣列延伸到前述第1輸出緩衝器電路，且將來自前述第1記憶胞陣列之資料傳達到前述第1輸出緩衝器電路之第1讀出位元線；由前述第2記憶胞陣列延伸至前述第2輸出緩衝器電路，並將來自前述第2記憶胞陣列之資料傳達到前述第2輸出緩衝器電路之第2讀出位元線；從前述第1輸入緩衝器電路延伸至前述第1輸出緩衝器電路，且將由前述第1輸入埠輸入到前述第1輸入緩衝器電路之資料傳達到前述第1輸出緩衝器電路之第1旁路線；以及由前述第2輸入緩衝器電路延伸至前述第2輸出緩衝器電路，並將由前述第2輸入埠輸入到前述第2輸入緩衝器電路之資料傳達至前述第2輸出緩衝器電路之第2旁路線，而前述第1輸出緩衝器電路係於前述讀出模式時將藉由前述第1讀出位元線傳達之資料輸出到前述第1輸出埠，並將於前述旁路模式時藉由前述第1旁路線傳達之資料輸出到前述第1輸出埠，而前述第2輸出緩衝器電路係於前述讀出模式時將藉由前述第2讀出位元線傳達之資料輸出到前述第2輸出埠，且於前述旁路模式時將藉由前述第2旁路線傳達之資料輸出到前述第2輸出埠，而在俯視時的佈局構造中，前述第1記憶胞陣列係包夾在前述第1輸入緩衝器電路與前述第1輸出緩衝器電路而配置，而前述第2記憶胞陣列係包夾在前述第2輸入緩衝器電路與前述第2輸出緩衝器電路而配置，而前述第1旁路線係通過前述第1及第2記憶胞陣列之間而配置。
又，本發明之第2半導體裝置係具備具有寫入模式、讀出模式及旁路模式的半導體記憶部之半導體裝置，其中，前述半導體記憶部係具備：具有排列在預定方向之複數個記憶胞之記憶胞陣列；輸入資料之輸入埠：輸出資料之輸出埠：分別連接在前述記憶胞陣列中之前述複數個記憶胞之複數條讀出字元線；分別連接在前述記憶胞陣列中之前述複數個記憶胞之複數條寫入字元線；前述寫入模式時將前述複數條寫入字元線之任何一條加以活性化，並在前述讀出模式時將前述複數條讀出字元線之任何一條加以活性化之解碼器電路；接收並輸出輸入到前述輸入埠的資料之輸入緩衝器電路；從輸入緩衝器電路延伸至前述記憶胞陣列，且將前述輸入緩衝器電路輸出之資料傳達到前述記憶胞陣列之寫入位元線；輸出接收的資料到前述輸出埠之輸出緩衝器電路；由前述記憶胞陣列延伸到前述輸出緩衝器電路，並將來自前述記憶胞陣列的資料傳達至前述輸出緩衝器電路之讀出位元線；從前述輸入緩衝器電路延伸至前述輸出緩衝器電路，且將從前述輸入埠輸入到前述輸入緩衝器電路的資料傳達到前述輸出緩衝器電路之旁路線；供應電源電位給前述記憶胞陣列之電源配線；以及供應接地電位給前述記憶胞陣列之接地配線，而前述輸出緩衝器電路係將於前述讀出模式時藉由前述讀出位元線傳達的資料輸出到前述輸出埠，並將於前述旁路模式時藉由前述旁路線傳達之資料輸出到前述輸出埠，並在俯視時之佈局構造中，前述旁路線、前述寫入位元線、前述讀出位元 線、前述電源配線及前述接地配線係配置在前述記憶胞陣列中之形成有前述複數個記憶胞的區域上。
再者，本發明之第3半導體裝置係具備具有寫入模式、讀出模式及旁路模式的半導體記憶部之半導體裝置，其中，前述半導體記憶部係具備：具有排列在預定方向之複數個記憶胞之記憶胞陣列；輸入資料之輸入埠；輸出資料之輸出埠；分別連接在前述記憶胞陣列中的前述複數個記憶胞之複數條讀出字元線；分別連接在前述記憶胞陣列中的前述複數個記憶胞之複數條寫入字元線；於前述寫入模式時將前述複數條寫入字元線的任何一條加以活性化，並於前述讀出模式時將前述複數條讀出字元線的任何一條加以活性化之解碼器電路；接收輸入到前述輸入埠之資料且將其輸出之輸入緩衝器電路；從前述輸入緩衝器電路延伸至前述記憶胞陣列，並將從前述輸入緩衝器電路輸出之資料傳達至前述記憶胞陣列之寫入位元線；輸出所接收的資料到前述輸出埠之輸出緩衝器電路；以及由前述記憶胞陣列延伸至前述輸出緩衝器電路，且將來自前述記憶胞陣列之資料傳達至前述輸出緩衝器電路之讀出位元線，而前述寫入位元線係從前述記憶胞陣列延長至前述輸出緩衝器電路，而前述輸出緩衝器電路係於前述讀出模式時將藉由前述讀出位元線傳達的資料輸出到前述輸出埠，並在前述旁路模式時將藉由前述寫入位元線傳達的資料輸出到前述輸出埠。
又，本發明之第4半導體裝置係具備具有寫入模式、 讀出模式及旁路模式的半導體記憶部之半導體裝置，其中，前述半導體記憶部係具備：具有排列在預定方向的複數個記憶胞之記憶胞陣列；輸入資料之輸入埠；輸出資料之輸出埠；分別連接在前述記憶胞陣列中的前述複數個記憶胞之複數條讀出字元線；分別連接在前述記憶胞陣列中的前述複數個記憶胞之複數條寫入字元線；於前述寫入模式時將前述複數條寫入字元線之任何一條加以活性化，且於前述讀出模式時將前述複數條讀出字元線的任何一條加以活性化之解碼器電路；將輸入到前述輸入埠的資料予以接收且輸出之輸入緩衝器電路；由前述輸入緩衝器電路延伸至前述記憶胞陣列，並將從前述輸入緩衝器電路輸出的資料傳達至前述記憶胞陣列之寫入位元線；以及將接收到的資料輸出到前述輸出埠之輸出緩衝器電路；以及從前述記憶胞陣列延伸至前述輸出緩衝器電路，並將來自前述記憶胞陣列的資料傳達至前述輸出緩衝器電路之讀出位元線，而前述讀出位元線係從前述記憶胞陣列延長至前述輸入緩衝器電路，而前述輸入緩衝器電路係於前述寫入模式時將輸入到前述輸入埠的資料不輸出到前述讀出位元線而輸出到前述寫入位元線，且於前述旁路模式時將輸入到前述輸入埠的資料輸出到前述讀出位元線。
依據本發明之第1半導體裝置，在俯視時之佈局構造中，第1旁路係線因通過第1及第2記憶胞陣列之間而配置，故不受形成有記憶胞陣列之區域內的佈局構造影響而 可對第1旁路線進行配線。結果，可使佈局構造簡化，且可達成裝置的小型化及製造步驟之簡化。並且，可減低藉由第1旁路線傳達之資料，受到形成有記憶胞陣列的區域內之配線電位的影響。
此外，依據本發明之第2半導體裝置，在記憶胞陣列包夾於輸入緩衝器電路以及輸出緩衝器電路之佈局構造中，由於旁路線、寫入位元線、讀出位元線、電源配線及接地配線，配置在記憶胞陣列中的形成有複數個記憶胞之區域上，故可簡化佈局構造。結果，可使裝置小型化及製造步驟簡化。
又，依據本發明之第3半導體裝置，可將寫入位元線由記憶胞陣列延長至輸出緩衝器電路，並可使輸入到輸入埠之資料原樣輸出到輸出埠。如此，藉由利用寫入位元線達成旁路功能來簡化佈局構造。結果，可使裝置小型化及製造步驟簡化。
再者，依據本發明之第4半導體裝置，可將讀出位元線從記憶胞陣列延長至輸入緩衝器電路，且可使輸入到輸入埠的資料原樣輸出到輸出埠。如此，藉由利用讀出位元線達成旁路功能來簡化佈局構造。結果，可使裝置小型化及製造步驟簡化。
 第1實施形態
第1圖係示意性地表示本發明第1實施形態之半導體記憶裝置100的佈局構造之平面圖。如第1圖所示，本第 1實施形態之半導體記憶裝置100係具備：n(≧1)個輸入埠IN0至INn-1；n個輸出埠OUT0至OUTn-1；寫入控制電路2；讀取控制電路3；以及解碼器電路4。並且，在本第1實施形態之半導體記憶裝置中係設置有n組由一個記憶胞陣列1、一個輸入緩衝器電路5、以及一個輸出緩衝器電路6所構成之組。
在本半導體記憶裝置100係輸入n位元的輸入資料D[n-1：0]，且從本半導體記憶裝置100輸出n位元的輸出資料Q【n-1：0】。在輸入埠IN0至INn-1係分別輸入輸入資料D[0]至D[n-1]，且從輸出埠OUT0至OUTn-1係分別輸出輸出資料Q[0]至Q[n-1]。
n位元的輸入資料D[n-1：0]中之某輸入資料D[i]，係介由輸入埠INi輸入到一個輸入緩衝器電路5。從屬於與輸入輸入資料D[i]之輸入緩衝器電路5相同組之輸出緩衝器電路6係輸出輸出資料Q[i]，而該輸出資料Q[i]係介由輸出埠OUTi輸出到本半導體記憶裝置100之外部。再者，i係滿足0≦i≦n之任意的整數。
在本第1實施形態之半導體記憶裝置100的佈局構造中，構成一個組之輸入緩衝器電路5、記憶胞陣列1及輸出緩衝器電路6，係如第1圖所示，在俯視時，依此順序沿著X軸方向而配置。因此，在俯視時之佈局構造中，記憶胞陣列1係以屬於與其同組之輸入緩衝器電路5與輸出緩衝器電路6包夾之方式予以配置。
此外，在本半導體記憶裝置100之佈局構造中，在俯 視時，寫入控制電路2與n個輸入緩衝器電路5係沿著與X軸方向呈垂直之Y軸方向配置成一列，而解碼器電路4與n個記憶胞陣列1係沿著Y軸方向配置成一行，而讀取控制電路3與n個輸出緩衝器電路6係沿著Y軸方向配置為一行。又寫入控制電路2與解碼器電路4以及讀取控制電路3係依此順序沿著X軸方向予以配置。
第2圖係表示寫入控制電路2之電路構成圖。寫入控制電路2係與從本半導體記憶裝置100外部供給之寫入時鐘信號WCLK(Write Clock)同步運作，且控制輸入緩衝器電路5及記憶胞陣列1之運作，並進行在本半導體記憶裝置100之輸入資料D【n-1：0】對記憶胞陣列1之寫入控制。
如第2圖所示，寫入控制電路2係具備：反相器電路2a,2b；緩衝器電路2c；AND(及)電路2d,2e；延遲電路2f；正反器(Flip-Flop)電路(在圖中記載為「FF」)2g至2i；以及內部位址產生電路20。再者在本說明書中，所謂「正反器電路」，是指延遲正反器電路(Delay-flip-flop：D-FF)。
反相器電路2a係使寫入時鐘信號WCLK反轉而輸出，反相器電路2b係將反相器電路2a的輸出反轉而輸出。反相器電路2b的輸出係輸入到寫入控制電路2具備之所有的正反器電路的CLK輸入端子。延遲電路2f係將寫入時鐘信號WCLK延遲預定時間而輸出。在正反器電路2g,2h之D輸入端子係分別輸入寫入控制信號WEN及寫入胞(cell)選 擇控制信號WCEN。AND電路2e係運算正反器電路2g之Qbar輸出、以及正反器電路2h的Qbar輸出之邏輯「及」而輸出。AND電路2d係求出延遲電路2f之輸出、寫入時鐘信號WCLK、以及AND電路2e之輸出的邏輯「及」而輸出。緩衝器電路2c係將AND電路2d的輸出以原樣的邏輯位準(logical level)作為反轉寫入控制信號/wen而輸出。在正反器電路2i之D輸入端子係輸入旁路控制信號BP，而其Q輸出係作為內部旁路控制信號bp而輸入到讀取控制電路3。
內部位址產生電路20係具備AND電路20a至20l、以及正反器電路20m至20q。在正反器電路20q,20p,20o,20n,20m之D輸入端子係分別輸入寫入位址信號WA[0]至WA[4]。AND電路20a係運算AND電路2d的輸出及正反器電路20m,20n的Q輸出的邏輯「及」且作為內部寫入位址信號WAA[3]而輸出。AND電路20b係運算AND電路2d的輸出、正反器電路20m的Q輸出以及正反器電路20n的Qbar輸出的邏輯「及」且作為內部寫入位址信號WAA[2]而輸出。AND電路20c係運算AND電路2d的輸出、正反器電路20m的Qbar輸出以及正反器電路20n的Q輸出之邏輯「及」且作為內部寫入位址信號WAA[1]而輸出。AND電路20d係運算AND電路2d的輸出及正反器電路20m、20n之Qbar輸出的邏輯「及」並作為內部寫入位址信號WAA[0]而輸出。
AND電路20e係運算正反器電路20o至20q的Q輸出之邏輯「及」且作為內部寫入位址信號WAB[7]而輸出。AND 電路20f係運算正反器電路20o,20p的Q輸出及正反器電路20q的Qbar輸出之邏輯「及」且作為內部寫入位址信號WAB[6]而輸出。AND電路20g係運算正反器電路20o,20q的Q輸出及正反器電路20p的Qbar輸出之邏輯「及」並作為內部寫入位址信號WAB[5]而輸出。AND電路20h係運算正反器電路20o之Q輸出及正反器電路20p,20q的Qbar輸出之邏輯「及」且作為內部寫入位址信號WAB[4]而輸出。AND電路20i係運算正反器電路20o的Qbar輸出及正反器電路20p,20q的Q輸出之邏輯「及」並作為內部寫入位址信號WAB[3]而輸出。AND電路20j係運算正反器電路20o,20q之Qbar的輸出及正反器電路20p的Q輸出之邏輯「及」且作為內部寫入位址信號WAB[2]而輸出。AND電路20k係運算正反器電路20o，20p的Qbar輸出及正反器電路20q的Q輸出邏輯「及」且作為內部寫入位址信號WAB[1]而輸出。AND電路20l係運算正反器電路20o至20q的Qbar輸出的邏輯「及」且作為內部寫入位址信號WAB[0]而輸出。
再者，輸入到寫入控制電路2之寫入控制信號WEN、寫入胞選擇控制信號WCEN、旁路控制信號BP及寫入位址信號WA[4：0]係與寫入時鐘信號WCLK相同，從本半導體記憶裝置100之外部輸入。
第3圖係表示讀取控制電路3之電路構成圖。讀取控制電路3係與從本半導體記憶裝置100之外部供給之讀出時鐘信號RCLK同步運作，並對輸出緩衝器電路6及記憶胞陣列1之運作進行控制，且在本半導體記憶裝置100對來 自記憶胞陣列1之資料的讀出予以控制。
如第3圖所示，讀取控制電路3係具備有：反相器電路3a至3c；緩衝器電路3d；AND電路3e；正反器電路3f；以及上述的內部位址產生電路20。反相器電路3a係將由寫入控制電路2輸出之內部旁路控制信號bp予以反轉並作為反轉旁路控制信號/bp而輸出。反相器電路3b係將讀出時鐘信號RCLK予以反轉而輸出，而反相器電路3c係將反相器電路3b的輸出予以反轉而輸出。反相器電路3c的輸出係輸入到讀取控制電路3具備之所有的正反器電路之CLK輸入端子。
在正反器電路3f之D輸入端子係輸入讀出胞選擇控制信號RCEN。AND電路3e係運算讀出時鐘信號RCLK、正反器電路3f的Qbar輸出、以及內部旁路控制信號bp的反轉信號之邏輯「及」而輸出。緩衝器電路3d係將AND電路3e的輸出以原樣的邏輯位準作為內部讀出控制信號rpc而輸出。
在讀取控制電路3的內部位址產生電路20中，於正反器電路20q,20p,20o,20n,20m之D輸入端子係分別輸入讀出位址信號RA[0]至RA[4]。又，在各個AND電路20a至20l係替代AND電路2d的輸出而輸入AND電路3e的輸出。AND電路20a至20d的輸出係分別為內部讀出並作為位址信號RAA[3],RAA[2],RAA[1],RAA[0]而輸出，而AND電路20e至20l之輸出係分別為內部讀出並作為位址信號RAB[7],RAB[6],RAB[5],RAB[4],RAB[3],RAB[2],RAB[1],R AB[0]而輸出。讀取控制電路3之內部位址產生電路20之其他的構成係與寫入控制電路2的內部位址產生電路20相同。
再者，輸入到讀取控制電路3之讀出胞選擇控制信號RCEN及讀出位址信號RA[4：0]係與讀出時鐘信號RCLK相同，從本半導體記憶裝置100之外部輸入。
第4圖係表示解碼器電路4的構成之方塊圖。如第4圖所示，解碼器電路4係具備有：具備32個AND電路4aa之寫入字元線解碼器電路4a、以及具備32個AND電路4bb之讀出字元線解碼器電路4b。寫入字元線解碼器電路4a係運算內部寫入位址信號WAA[0]、與內部寫入位址信號WAB[0]至WAB[7]的邏輯「及」，且分別作為寫入字元線選擇信號WWS[0]至WWS[7]而輸出，並運算內部寫入位址信號WAA[1]、與內部寫入位址信號WAB[0]至WAB[7]的邏輯「及」，且分別作為寫入字元線選擇信號WWS[8]至WWS[15]而輸出。又寫入字元線解碼器電路4a係運算內部寫入位址信號WAA[2]、與內部寫入位址信號WAB[0]至WAB[7]的邏輯「及」，且分別作為寫入字元線選擇信號WWS[16]至WWS[23]而輸出，並運算內部寫入位址信號WAA[3]、與內部寫入位址信號WAB[0]至WAB[7]的邏輯「及」，且分別作為寫入字元線選擇信號WWS[24]至WWS[31]而輸出。再者，32位元的寫入字元線選擇信號WWS[31：0]係從寫入字元線解碼器電路4a內的32個AND電路4aa分別予以輸出。
相同地，讀出字元線解碼器電路4b係運算內部讀出位 址信號RAA[0]、與內部讀出位址信號RAB[0]至RAB[7]的邏輯「及」，且分別作為讀出字元線選擇信號RWS[0]至RWS[7]而輸出，並運算內部讀出位址信號RAA[1]、與內部讀出位址信號RAB[0]至RAB[7]的邏輯「及」，且分別作為讀出字元線選擇信號RWS[8]至RWS[15]而輸出。此外讀出字元線解碼器電路4b係運算內部讀出位址信號RAA[2]、與內部讀出位址信號RAB[0]至RAB[7]的邏輯「及」，且分別作為讀出字元線選擇信號RWS[16]至RWS[23]而輸出，並運算內部讀出位址信號RAA[3]、與內部讀出位址信號RAB[0]至RAB[7]的邏輯「及」，且分別作為讀出字元線選擇信號RWS[24]至RWS[31]而輸出。又，32位元的讀出字元線選擇信號RWS[31：0]係從讀出字元線解碼器電路4b內的32個AND電路4bb分別予以輸出。
第5圖係表示某一組之記憶胞陣列1、輸入緩衝器電路5及輸出緩衝器電路6之電路構成與俯視時的佈局構造圖。又，第5圖所示之電路構成及佈局構造係對於由記憶胞陣列1、輸入緩衝器電路5及輸出緩衝器電路6所構成之組的一切皆相同。
輸入緩衝器電路5係接收輸入到輸入埠INi之輸入資料D[i]，並根據從寫入控制電路2輸出之反轉寫入控制信號/wen而將該輸入資料D[i]輸出到記憶胞陣列1。如第5圖所示，輸入緩衝器電路5係具備：正反器電路5a；反相器電路5b,5c；緩衝器電路5d；NAND(反及)電路5e,5f；PMOS(Positive-channel Metal Oxide Semiconductor：P 通路的金屬氧化半導體)電晶體5g,5i；以及NMOS(Negative-channel Metal-Oxide SemiconductorN通路的金屬氧化半導體)電晶體5h,5j。
在正反器電路5a的D輸入端子係輸入輸入資料D[i]，而該Q輸出係作為資料d[i]而輸入到反相器電路5b的輸入端子。又正反器電路5a之Q輸出端子係連接在由輸入緩衝器電路5延伸至輸出緩衝器電路6之旁路線BPL的一端，而資料d[i]係作為旁路信號BPS並藉由旁路線BPL傳達到輸出緩衝器電路6。再者，在正反器電路5a之CLK輸入端子係輸入寫入控制電路2之反相器電路2b的輸出。
反相器電路5b係將資料d[i]反轉而輸出，而反相器電路5c係將反相器電路5b的輸出予以反轉且輸出。緩衝器電路5d係將從寫入控制電路2輸出之反轉寫入控制信號/wen以原樣的邏輯位準予以輸出。NAND電路5e係運算反相器電路5c的輸出與緩衝器電路5d的輸出之「反及」(NAND)而輸出。NAND電路5f係運算反相器電路5b的輸出與緩衝器電路5d的輸出之反及而輸出。
在各個PMOS電晶體5g,5i的源極(source)端子係施加電源電位，並在各個NMOS電晶體5h,5j之源極端子係施加接地電位。PMOS電晶體5g的汲極(drain)端子與NMOS電晶體5h的汲極端子係相互連接著，且在兩汲極端子係連接有從輸入緩衝器電路5延伸至記憶胞陣列1之寫入位元線WBA的一端。另一方面，PMOS電晶體5i之汲極端子與NMOS電晶體5j的汲極端子係互相地連接著，而在兩汲極端子係 連接著從輸入緩衝器電路5延伸至記憶胞陣列1之寫入位元線WBB的一端。在PMOS電晶體5g與NMOS電晶體5h的閘極(gate)端子係輸入NAND電路5e之輸出，並在PMOS電晶體5i與NMOS電晶體5j之閘極端子係輸入NAND電路5f之輸出。
在此例中，一個記憶胞陣列1係具備有32個記憶胞MC。上述32個記憶胞MC，在俯視時之佈局構造中，係與n個記憶胞陣列1之排列方向呈垂直方向，亦即沿著第1圖之X軸方向排列成一行。又在整體n個記憶胞陣列1中，(32×n)個記憶胞MC，於佈局上，係於X軸方向配置32個，且於Y軸方向配置成n個並排之行列狀。
各記憶胞MC係具備有NMOS電晶體10a至10f、以及反相器電路10g,10h。NMOS電晶體10a之汲極端子係連接在寫入位元線WBB，而該源極端子係連接在反相器電路10g之輸入端子、反相器電路10h的輸出端子、以及NMOS電晶體10d的閘極端子。NMOS電晶體10b之汲極端子係連接在寫入位元線WBA，而該源極端子係連接在反相器電路10g之輸出端子、反相器電路10h的輸入端子、以及NMOS電晶體10e的閘極端子。NMOS電晶體10c的汲極端子係連接在從記憶胞陣列1延伸至輸出緩衝器電路6之讀出位元線RBA，而該源極端子係連接在NMOS電晶體10d之汲極端子。NMOS電晶體10f的汲極端子係連接在由記憶胞陣列1延伸至輸出緩衝器電路6之讀出位元線RBB，而該源極端子係連接在NMOS電晶體10e的汲極端子。而在NMOS電晶體 10d,10e的源極端子係施加接地電位。
在記憶胞陣列1中的32個記憶胞MC之NMOS電晶體10a,10b之閘極端子係分別連接有32條寫入字元線WWL[31：0]。在寫入字元線WWL[0]至WWL[31]係分別供應從解碼器電路4輸出之寫入字元線選擇信號WWS[0]至WWS[31]，且寫入在記憶胞陣列1中之資料時上述任何一條便活性化。
此外，在記憶胞陣列1中的32個記憶胞MC之NMOS電晶體10c,10f之閘極端子係分別連接有32條讀出字元線RWL[31：0]。於讀出字元線RWL[0]至RWL[31]係分別被供應從解碼器電路4輸出之讀出字元線選擇信號RWS[0]至RWS[31]，且從記憶胞陣列1讀出某資料時上述任何一條便活性化。將j設為滿足0≦j≦n之任意的整數時，寫入字元線WWL[j]與讀出字元線RWL[j]係成對，且連接於相同的記憶胞MC。
輸出緩衝器電路6係將接收之資料，根據從讀取控制電路3輸出之內部讀出控制信號rpc及反轉旁路控制信號/bp且作為輸出資料Q[i]輸出到輸出埠OUTi。如第5圖所示，輸出緩衝器電路6係具備有：對藉由讀出位元線RBA,RBB傳達之資料加以放大而輸出之感測放大器(sense amplifier)電路60；以及將從感測放大器電路60輸出之資料及旁路信號BPS之其中一方輸出到輸出埠OUTi之輸出選擇電路61。
感測放大器電路60係具備有5個PMOS電晶體60a至 60e。在PMOS電晶體60a,60c,60d,60e之源極端子係施加電源電位。在PMOS電晶體60a至60c之各個閘極端子係輸入內部讀出控制信號rpc。PMOS電晶體60a,60b,60e之汲極端子與PMOS電晶體60d之閘極端子係連接於讀出位元線RBA，而該連接點之信號係作為輸出信號AA而從感測放大器電路60輸出。PMOS電晶體60c,60d的汲極端子與PMOS電晶體60b的源極端子以及PMOS電晶體60e的閘極端子係連接於讀出位元線RBB，而該連接點之信號係作為輸出信號AB而由感測放大器電路60輸出。
輸出選擇電路61係具備有：反相器電路6a,6b；AND電路6c至6f；OR電路6g；以及NOR電路6h。反相器電路6a之輸入端子係與旁路線BPL連接著，且將利用該旁路線BPL傳達之旁路信號BPS予以反轉而輸出。AND電路6c係運算反相器電路6a的輸出之反轉信號與反轉旁路控制信號/bp的反轉信號之邏輯「及」且作為信號BA而輸出。AND電路6f係運算AND電路6e的輸出，與來自感測放大器電路60之輸出信號AA的邏輯「及」而輸出。NOR電路6h係運算信號BA與AND電路6f的輸出之邏輯「或」(NOR)而輸出。反相器電路6b係對NOR電路6h之輸出予以反轉且作為輸出資料Q[i]而輸出到輸出埠OUT[i]。AND電路6d係連接著旁路線BPL在其一方的輸入端子，並運算旁路信號BPS的反轉信號與反轉旁路控制信號/bp的反轉信號之邏輯「及」且作為信號BB而輸出。OR電路6g係運算NOR電路6h的輸出之反轉信號、與來自感測放大器電路60之輸 出信號AB的反轉信號之邏輯「或」而予以輸出。AND電路6e係運算信號BB之反轉信號與OR電路6g的輸出之邏輯「及」而予以輸出。
在本第1實施形態中，如第5圖所示，於俯視時之佈局構造中，記憶胞陣列1、感測放大器電路60、以及輸出選擇電路61係依此順序沿著X軸方向配置為一列。考慮資料的流程時因無用的配線成為不必要故理想的是依此種順序來配置，而由佈局的限制等理由，亦可依記憶胞陣列1、輸出選擇電路61、感測放大器電路60之順序配置成一列。
在第5圖所示之佈局例中，於記憶胞陣列1之右側設置有解碼器電路4，亦可分成右側與左側，於一側設置寫入字元線解碼器電路4a，而於另一側設置讀出字元線解碼器電路4b。
具備如以上的構成之本半導體記憶裝置100，例如，係為了調整運作頻率不同的2個運算電路間之運作時序來使用。以下就此使用例加以說明。
第6圖係表示將本半導體記憶裝置100作為半導體記憶部而具備複數個半導體裝置600的構成之方塊圖。如第6圖所示，半導體裝置600係具備3個運算電路601至603，以及2個半導體記憶裝置100。運算電路601至603係運作頻率互相不同。2個半導體記憶裝置100係分別配置於運算電路601,602之間，以及運算電路602,603之間。運算電路601係針對從本半導體裝置600的外部輸入之資料進行預定的運算處理而寫入到一方的半導體記憶裝置 100。運算電路602係將寫入在該一方的半導體記憶裝置100之於運算電路601運算處理完的資料予以讀出，並對該資料進行預定的運算處理且寫入到另一方的半導體記憶裝置100。運算電路603係將寫入在該另一方的半導體記憶裝置100之於運算電路602運算處理完的資料予以讀出，並對該資料進行預定的運算處理，而輸出到本半導體裝置600的外部。
如此，配置本半導體記憶裝置100於運作時序互相不同之2個運算電路間，並藉由將來自一方的運算電路之輸出資料寫入到本半導體記憶裝置100一次，而另一方的運算電路係可將來自一方的運算電路之輸出資料以本身的運作時序從半導體記憶裝置100內讀出。因此，另一方的運算電路係不依賴一方的運算電路之運作時序而可接受來自該一方的運算電路之輸出資料。
其次，就本第1實施形態之半導體記憶裝置100的運作加以說明。本半導體記憶裝置100係具備有普通運作模式與旁路模式之大致2種類的運作模式。普通運作模式係由寫入模式與讀出模式所構成，在寫入模式中本半導體記憶裝置100係作為可寫入資料之記憶體電路而運作，且輸入到輸入埠IN0至INn-1之輸入資料D[n-1：0]係寫入到n個記憶胞陣列1。在讀出模式中，本半導體記憶裝置100係作為可讀出資料之記憶體電路而運作，且由n個記憶胞陣列1讀出之資料係作為輸出資料Q[n-1：0]從輸出埠OUT0至OUTn-1輸出。另一方面，在旁路模式中，輸入資料 D[n-1：0]係原樣作為輸出資料Q[n-1：0]而輸出，而從記憶胞陣列1不讀出資料。
首先就普通運作模式加以說明。旁路控制信號BP=0時，本半導體記憶裝置100係以普通運作模式進行運作。在寫入輸入資料D[i]到記憶胞陣列1之寫入模式中，寫入控制信號WEN及寫入單元選擇控制信號WCEN係同時成為“0”。如此一來，由寫入控制電路2係作為反轉寫入控制信號/wen而輸出正極性的脈衝信號(pulse signal)之同時，藉寫入控制電路2及解碼器電路4之運作，按照寫入位址信號WA[4：0]的值寫入字元線選擇信號WWS[31：0]之任何一條成為“1”且寫入字元線WWL[31：0]之任何一條便活性化。反轉寫入控制信號/wen成為“1”時，利用寫入位元線WBA,WBB傳達輸入資料D[i]到記憶胞陣列1，且寫入輸入資料D[i]到連接在活性化之寫入字元線WWL[j]的記憶胞MC。
在由記憶胞陣列1讀出資料之讀出模式中，讀出胞選擇控制信號RCEN成為”0”。如此一來，從讀取控制電路3係作為內部讀出控制信號rpc輸出正極性的脈衝信號之同時，藉由讀取控制電路3及解碼器電路4的運作，並按照讀出位址信號RA[4：0]的值讀出字元線選擇信號RWS[31：0]之任何一條成為”1”且讀出字元線RWL[31：0]之任何一條活性化。讀出字元線RWL[j]活性化時從連接在該字元線之記憶胞MC讀出資料，並利用讀出位元線RBA,RBB傳達到輸出緩衝器電路6的感測放大器電路60。
內部讀出控制信號rpc成為”1”時，從記憶胞MC讀出之資料係以感測放大器電路60加以放大。旁路控制信號為BP=0時，由寫入控制電路2輸出之內部旁路控制信號成為bp=0，從讀取控制電路3輸出之反轉旁路控制信號成為/bp=1。結果，信號BA,BB係皆成為”0”。因此，經由旁路線BPL傳達之旁路信號BPS係不再於輸出選擇電路61接收，而從輸出選擇電路61係將來自以感測放大器電路60放大之記憶胞MC的資料作為輸出資料Q[i]而輸出，且該輸出資料Q[i]係從輸出埠OUTi輸出。
其次就旁路模式加以說明。旁路控制信號為BP=1時，本半導體記憶裝置100係以旁路模式運作。輸入輸入資料D[i]到輸入緩衝器電路5時，旁路線BPL係將輸入之輸入資料D[i]作為旁路信號BPS而傳達到輸出緩衝器電路6。旁路控制信號BP=1時，從寫入控制電路2輸出之內部旁路控制信號成為bp=1，且由讀取控制電路3輸出之反轉旁路控制信號成為/bp=0。結果，信號BA係顯示與旁路信號BPS相同的邏輯位準，信號BB係顯示與旁路信號BPS相反的邏輯位準。如此一來，從輸出選擇電路61係輸入資料D[i]作為輸出資料Q[i]而輸出，而該輸出資料Q[i]係從輸出埠OUTi輸出。
如此，在旁路模式中，輸入資料D[i]藉由旁路線BPL傳達到輸出緩衝器電路6，且由該輸出緩衝器電路6輸入資料D[i]作為輸出資料Q[i]而輸出。因此，如上述之第6圖所示之運算電路602,603，對連接在本半導體記憶裝置 100之輸出埠OUT0至OUTn-1之運算電路進行測試時，一次寫入測試資料到記憶胞陣列1後不必從記憶胞陣列1讀出測試資料，而可將輸入到輸入埠IN0至INn-1之測試資料直接供應給測試對象的運算電路。結果，可簡單地進行測試對象電路之測試。
如上述，在本第1實施形態之半導體記憶裝置100中，藉由設置專用的旁路線BPL傳達輸入資料D[i]到輸出緩衝器電路6。因此，佈局上如何配置此旁路線BPL便成問題。在本第1實施形態中，以通過記憶胞陣列1間之方式來配置旁路線BPL。
第7圖係表示鄰接之2個記憶胞陣列1的佈局構造之平面圖。在第7圖中為避免圖式之繁雜主要表示與本發明有關之佈局圖案。又第7圖中之區域MCA係表示形成有一個記憶胞MC之區域，且為配置有構成記憶胞MC之電晶體的活性區域與閘極電極之區域。以下，將區域MCA稱為「記憶胞形成區域MCA」。再者，關於形成有記憶胞陣列1之區域內的佈局圖案，係因在所有的記憶胞陣列1中為共同，故在第7圖中，關於形成有左側之記憶胞陣列1的區域內之佈局圖案係僅表示讀出字元線RWL[j],RWL[j+1]及寫入字元線WWL[j-i],WWL[j]，其他則省略。
本半導體記憶裝置100係具有互相疊層有複數層配線層。又如第7圖所示，寫入位元線WBA,WBB、讀出位元線RBA,RBB、旁路線BPL、電源配線VDDL、以及接地配線VSSL係配置在上述配線層中之相同的配線層，且分別沿著X軸 方向而延伸著。此外，在各記憶胞陣列1中，寫入位元線WBA,WBB、讀出位元線RBA,RBB、電源配線VDDL、以及接地配線VSSL係配置在各記憶胞形成區域MCA上。再者，電源配線VDDL及接地配線VSSL係分別供應電源電位及接地電位給記憶胞陣列1內的電晶體之配線。
另一方面，寫入字元線WWL[31：0]及讀出字元線RWL[31：0]係沿著Y軸方向而延伸著，且配置在比配置有寫入位元線WBA,WBB等配線層更上層的相同配線層。以下，將配置有寫入位元線WBA,WBB等配線層稱為「下層的配線層」，而將配置有寫入字元線WWL[31：0]等配線層稱為「上層的配線層」。
在下層的配線層中，對應各記憶胞MC，復設置有用以電性連接記憶胞MC與讀出字元線RWL[j]之配線L1、以及用以電性連接記憶胞MC與寫入字元線WWL[j]之配線L2。又配線L1與讀出字元線RWL[j]係以接觸端子C1連接著，且配線L2與寫入字元線WWL[j]係以接觸端子C2連接著。
又在下層的配線層中，按各個記憶胞陣列1配置有2條接地配線VSSL，而在各記憶胞陣列1中，配線L2、寫入位元線WBA、一方的接地配線VSSL、寫入位元線WBB、電源配線VDDL、讀出位元線RBA、另一方的接地配線VSSL、讀出位元線RBB及配線L1係依此順序沿著Y軸方向排列著。如第7圖所示，從某組之輸入緩衝器電路5延伸至輸出緩衝器電路6之旁路線BPL係在俯視時的佈局構造中，通過屬於該組之記憶胞陣列1、以及與其鄰接的記憶胞陣 列1之間而配置著。在本第1實施形態中，依照旁路線BPL、配線L2、寫入位元線WBA之順序該等係沿著Y軸方向而配置著。再者，如上述，n個記憶胞陣列1係因沿著Y軸方向排列成一列，故關於對應在第1圖中位於最下面的記憶胞陣列1之旁路線BPL，係沒通過記憶胞陣列1間。
如此，在俯視時的佈局構造中，透由通過鄰接之2個記憶胞陣列1間而配置旁路線BPL，可不受到形成有記憶胞陣列1之區域內佈局構造的影響而對該旁路線BPL進行配線。結果，可使佈局構造簡化，並可使裝置小型化及製造步驟的簡化。並且，利用旁路線BPL傳達至輸出緩衝器電路6之旁路信號BPS，可降低受到形成有記憶胞陣列1之區域內的讀出位元線RBA,RBB等配線的電位的影響。
此外，將由輸入緩衝器電路5延伸至記憶胞陣列1之寫入位元線WBA,WBB、由記憶胞陣列1延伸至輸出緩衝器電路6之讀出位元線RBA,RBB、以及從輸入緩衝器電路5延伸至輸出緩衝器電路6之旁路線BPL，在以輸入緩衝器電路5以及輸出緩衝器電路6包夾記憶胞陣列1之佈局構造予以配置時，如第7圖所示藉由配置上述配線於相同配線層，可使上述配線的全部沿著相同方向(在第6圖中X軸方向)延伸，並可使上述配線的佈局圖案之形狀簡化。因此，簡化佈局構造，且可使裝置小型化或製造步驟簡化。
此外在本第1實施形態中，雖依旁路線BPL、配線L2、寫入位元線WBA之順序將上述線路予以配置，但依讀出位元線RBB、配線L1、旁路線BPL之順序將上述線路沿著Y 軸方向加以配置，並將該旁路線BPL配置在記憶胞陣列1間亦可。
又如第8圖所示，在第7圖所示之佈局構造中，例如，比起第7圖縮小電源配線VDDL的圖案寬度，並在該電源配線VDDL以及讀出位元線RBA之間配置旁路線BPL，且在俯視時之佈局構造中，亦可將旁路線BPL以通過各記憶胞形成區域MCA上之方式予以配置。如此，在包夾記憶胞陣列1於輸入緩衝器電路5以及輸出緩衝器電路6之佈局構造中，藉由將旁路線BPL、寫入位元線WBA,WBB、讀出位元線RBA,RBB、電源配線VDDL及接地配線VSSL配置於各記憶胞形成區域MCA上，則可簡化佈局構造，且可使裝置小型化及製造步驟簡化。
又如第9圖所示，在第7圖所示之佈局構造中，配置旁路線BPL於比配置有寫入字元線WWL[31：0]等配線層更上層之配線層之同時，並在俯視時之佈局構造中亦可配置旁路線BPL於各記憶胞形成區域MCA上。如此，藉由將旁路線BPL配置於與配置有寫入字元線WWL[31：0]等配線層不同的配線層之同時，且在俯視時之佈局構造中將旁路線BPL配置在各記憶胞形成區域MCA上，則比較起第7圖所示之佈局構造可縮小佈局面積。又與第8圖所示之佈局構造不同，由於不縮小電源配線VDDL之圖案寬度而可配置旁路線BPL，故可將旁路線BPL靈活地予以配置。
再者如第9圖所示，旁路線BPL在俯視時之佈局構造中，最好是以與電源配線VDDL重疊之方式來配置。如此一 來，旁路線BPL之電位係形成比較不受來自外部雜訊的影響，而可抑制旁路線BPL的信號位準變動。並且旁路線BPL的運作所導致之雜訊，對下層的寫入位元線WBA,WBB及讀出位元線RBA,RBB較不易造成影響。
於第9圖的佈局例中，在記憶胞形成區域MCA中因配置有2條接地配線VSSL與1條電源配線VDDL，故雖使電源配線VDDL的配線寬度比接地配線VSSL還粗，但在記憶胞形成區域MCA中亦可配置1條接地配線VSSL與2條電源配線VDDL，此時，比起電源配線VDDL使接地配線VSSL的配線寬度變粗。在這種情況時，較理想的是在俯視時的佈局構造中以與接地配線VSSL重疊之方式予以配置旁路線BPL。此時亦產生相同的效果。並且，亦可將旁路線BPL配置在電源配線VDDL與接地配線VSSL的下層之配線層。
第2實施形態
第10圖係示意性地表示本發明第2實施形態之半導體記憶裝置110的佈局構造之平面圖。本第2實施形態之半導體記憶裝置110係在上述第1實施形態之半導體記憶裝置100中，替代寫入控制電路2設置寫入控制電路12，替代n個輸入緩衝器電路5設置n個輸入緩衝器電路15，替代n個輸出緩衝器電路6設置n個輸出緩衝器電路16，而不設置專用的旁路線BPL達成旁路功能者。與第1實施形態相同，一個輸入緩衝器電路15、一個輸出緩衝器電路16、以及一個記憶胞陣列1組成一個組。關於寫入控制電路12、輸入緩衝器電路15及輸出緩衝器電路16之佈局， 係與第1實施形態之寫入控制電路2、輸入緩衝器電路5及輸出緩衝器電路6相同。
第11圖係表示寫入控制電路12的電路構成圖。如第11圖所示，寫入控制電路12係在上述的寫入控制電路2中，復設置反相器電路12a，且替代緩衝器電路2c而設置OR電路12b及AND電路12c,12d。反相器電路12a係將由正反器電路2i輸出之內部旁路控制信號bp予以反轉並作為反轉旁路控制信號/wbp而輸出。AND電路12c係運算正反器電路2g,2h之Q輸出的反轉信號之邏輯「及」而輸出。OR電路12b係運算正反器電路2i的Qbar輸出之反轉信號與AND電路12c的輸出之邏輯「或」而輸出。AND電路12d係運算OR電路12b的輸出、延遲電路2f的輸出、以及寫入時鐘信號WCLK之邏輯「及」且作為反轉寫入控制信號/wen而輸出。在第1實施形態中雖將緩衝器電路2c的輸出作為反轉寫入控制信號/wen，但在本第2實施形態中將AND電路12d的輸出作為反轉寫入控制信號/wen。關於寫入控制電路12之其他的構成因與寫入控制電路2相同，故省略其說明。
第12圖係表示某一組之記憶胞陣列1、輸入緩衝器電路15及輸出緩衝器電路16之電路構成及俯視時的佈局構造圖。輸入緩衝器電路15係在上述的輸入緩衝器電路5中，復設置具備反相器電路15a、以及OR電路15b,15c之資料轉換電路150。
資料轉換電路150係在寫入模式時根據反轉寫入控制 信號/wen輸出輸入資料D[i]，並在旁路模式時係無關反轉寫入控制信號/wen而輸出輸入資料D[i]。資料轉換電路150之反相器電路15a，係將由寫入控制電路12輸出之反轉旁路控制信號/wbp予以反轉而輸出。各個OR電路15b,15c係運算反相器電路15a的輸出與緩衝器電路5d的輸出之邏輯「或」而輸出。
本第2實施形態之NAND電路5f，與第1實施形態1不同，係運算OR電路15b的輸出與反相器電路5b的輸出之反及而輸出，而NAND電路5e係運算OR電路15c的輸出與反相器電路5c的輸出之反及而輸出。NAND電路5e,5f、PMOS電晶體5g,5i、以及NMOS電晶體5h,5j係構成接收由資料轉換電路150輸出之資料而輸出到寫入位元線WBA,WBB之位元線驅動器電路151。關於輸入緩衝器電路15之其他的構成因與輸入緩衝器電路5相同，故省略其說明。
本第2實施形態之寫入位元線WBA,WBB，與第1實施形態不同，係從記憶胞陣列1延長至輸出緩衝器電路16，而分別連接於輸出緩衝器電路16內之後述的AND電路16b及NOR電路16a。
輸出緩衝器電路16係在上述的輸出緩衝器電路6中，替代反相器電路6a及AND電路6c而設置AND電路16b，並替代AND電路6d而設置NOR電路16a。AND電路16b係運算藉由寫入位元線WBA傳達之信號、與從讀取控制電路3輸出的反轉旁路控制信號/bp之反轉信號的邏輯「及」且 作為信號BA而輸出。NOR電路16a係運算藉由寫入位元線WBB傳達之信號的反轉信號、以及從讀取控制電路3輸出的反轉旁路控制信號/bp之反或且作為信號BB而輸出。
在本第2實施形態之輸出緩衝器電路16中，以反相器電路6b、AND電路6e,6f,16b、OR電路6g、以及NOR電路6h,16a構成輸出選擇電路160。輸出選擇電路160係於讀出模式時將從感測放大器電路60輸出之資料輸出到輸出埠OUTi，且於旁路模式時將經由寫入位元線WBA,WBB傳達之資料輸出到輸出埠OUTi。關於輸出緩衝器電路16之其他的構成係與輸出緩衝器電路6相同，故省略其說明。
在本第2實施形態中，如第12圖所示，在俯視時的佈局構造中，資料轉換電路150、位元線驅動器電路151、記憶胞陣列1、感測放大器電路60、以及輸出選擇電路160，依此順序沿著X軸方向配置成一行。若考慮資料的流程因成為不需要多餘的配線故最好是依此種順序來配置，而因佈局的制限等理由無法以此順序來配置時，亦可以其他的順序來配置。
其次，就本第2實施形態之半導體記憶裝置110之運作加以說明。與第1實施形態相同，旁路控制信號BP=0時本半導體記憶裝置110係以普通運作模式運作。旁路控制信號BP=0時，由寫入控制電路12輸出之反轉旁路控制信號/wbp係成為“1”。如此一來，在輸入緩衝器電路15的資料轉換電路150中，反相器電路15a之輸出成為“0”。
於另一方面，在寫入輸入資料D[i]到記憶胞陣列1 之寫入模式中，寫入控制信號WEN及寫入胞選擇控制信號WCEN係同時成為“0”。如此一來，從寫入控制電路12係作為反轉寫入控制信號/wen而輸出正極性的脈衝信號之同時，並藉由寫入控制電路12及解碼器電路4之運作，按照寫入位址信號WA[4：0]的值寫入字元線選擇信號WWS[31：0]之任何一條成為“1”且寫入字元線WWL[31：0]之任何一條活性化。以反相器電路15a的輸出為”0”之狀態且反轉寫入控制信號/wen成為“1”時，從資料轉換電路150輸出輸入資料D[i]，且寫入輸入資料D[i]到連接在活性化之寫入字元線WWL[j]之記憶胞MC。
在從記憶胞陣列1讀出資料之讀出模式中，與第1實施形態相同，讀出胞選擇控制信號RCEN成為”0”，且從讀取控制電路3係作為內部讀出控制信號rpc輸出正極性的脈衝信號之同時，讀出字元線RWL[31：0]之任何一條活性化。讀出字元線RWL[j]活性化後從連接在該字元線之記憶胞MC讀出資料，並藉由讀出位元線RBA,RBB傳達到輸出緩衝器電路16的感測放大器電路60。
內部讀出控制信號成為rpc=1時，由記憶胞MC讀出之資料係以感測放大器電路60予以放大。旁路控制信號為BP=0時，與第1實施形態相同從讀取控制電路3輸出之反轉旁路控制信號成為/bp=1，信號BA,BB係同時成為”0”。因此，來自以感測放大器電路60放大之記憶胞MC的資料從輸出選擇電路160作為輸出資料Q[i]予以輸出，而該輸出資料Q[i]係由輸出埠OUTi輸出。
其次就旁路模式加以說明。與第1實施形態相同，旁路控制信號BP=1時，本半導體記憶裝置110係以旁路模式來運作。旁路控制信號BP=1時，從控制電路12輸出之反轉旁路控制信號/wbp係成為“0”。如此一來，在輸入緩衝器電路15之資料轉換電路150中，反相器電路15a之輸出成為“1”，OR電路15b,15c之輸出係與反轉寫入控制信號/wen之值無關總是成為“1”。因此，於旁路模式時，係藉由位元線驅動器電路151，在寫入位元線WBA係總是供應與輸入資料D[i]相同的邏輯位準之信號，而在寫入位元線WBB係總是供應表示與輸入資料D[i]相反的邏輯位準之信號。
旁路控制信號BP=1時，成為從讀取控制電路3輸出之反轉旁路控制信號/bp=0。結果，信號BA係表示與藉由寫入位元線WBA傳達之信號相同的邏輯位準，而信號BB便為表示與藉由寫入位元線WBB傳達之信號相同的邏輯位準。在另一方面，旁路控制信號BP=1時，內部讀出控制信號rpc係成為“0”。如此一來，來自感測放大器電路60之輸出係總是成為“1”。因此，從輸出選擇電路160係輸出輸入資料D[i]，而從輸出埠OUTi輸出輸入資料D[i]。
如此，在本第2實施形態之半導體記憶裝置110中，藉由將為了達成本來的功能而原先從輸入緩衝器電路15延伸至記憶胞陣列1之寫入位元線WBA,WBB延長至輸出緩衝器電路16，而可將輸入資料D[i]傳達至輸出緩衝器電路16，且可將輸入資料D[i]原樣輸出到輸出埠OUTi。如此， 藉由利用寫入位元線WBA,WBB達成旁路功能，比起利用另外設置之與寫入位元線WBA,WBB不同的旁路線BPL而達成旁路功能的第1實施形態之半導體記憶裝置100，可簡化佈局構造。因此，可使裝置小型化或製造步驟簡化。
再者，即使不為記憶胞陣列1由輸入緩衝器電路15以及輸出緩衝器電路16包夾之佈局構造亦可適用本實施形態。
第3實施形態
第13圖至第16圖係表示本發明第3實施形態之半導體記憶裝置之電路構成圖。本第3實施形態之半導體記憶裝置，係在上述的第2實施形態之半導體記憶裝置110中，替代n個記憶胞陣列陣列1設置n個記憶胞陣列21，替代寫入控制電路12設置寫入控制電路22，替代讀取控制電路3設置讀取控制電路23，替代解碼器電路4設置解碼器電路24，替代n個輸入緩衝器電路15設置n個輸入緩衝器電路25，替代n個輸出緩衝器電路16設置n個輸出緩衝器電路26。與第2實施形態相同，由一個輸入緩衝器電路25、一個輸出緩衝器電路26、以及一個記憶胞陣列21組成一組。又，關於記憶胞陣列21、寫入控制電路22、讀取控制電路23、解碼器電路24、輸入緩衝器電路25及輸出緩衝器電路26的佈局中，係與第2實施形態之記憶胞陣列1、寫入控制電路12、讀取控制電路3、解碼器電路4、輸入緩衝器電路15及輸出緩衝器電路16相同。
第13圖係表示寫入控制電路22的電路構成圖。寫入 控制電路22係與上述寫入控制電路2,12相同，與從本半導體記憶裝置的外部供給之寫入時鐘信號WCLK同步運作，並控制輸入緩衝器電路25及記憶胞陣列21之運作，且控制在本半導體記憶裝置之輸入資料D[n-1：0]的對記憶胞陣列21之寫入。如第13圖所示，寫入控制電路22係具備有：反相器電路22a至22i；OR電路22j；正反器電路22k至22n；時序調整電路220；以及內部位址產生電路221。
反相器電路22a係將寫入時鐘信號WCLK予以反轉並輸出，而反相器電路22b係將反相器電路22a的輸出予以反轉而輸出。反相器電路22b的輸出係輸入到寫入控制電路22具備之所有的正反器電路之CLK輸入端子。在正反器電路22k至22n的D輸入端子係分別輸入旁路控制信號BPE、寫入位址信號WA[0]、寫入控制信號WEN及寫入胞選擇控制信號WCEN。反相器電路22c係將正反器電路22k之Q輸出予以反轉且作為反轉旁路控制信號/bpe而輸出，而反相器電路22d係將反轉旁路控制信號/bpe予以反轉並作為內部旁路控制信號bpe而輸出。反相器電路22e係將正反器電路221的Q輸出予以反轉而輸出，反相器電路22f係將反相器電路22e的輸出予以反轉且作為寫入胞1選擇信號wy1而輸出。反相器電路22g係將反相器電路22e的輸出予以反轉而輸出，反相器電路22h係將反相器電路22g的輸出予以反轉並作為寫入胞0選擇信號wy0而輸出。
時序調整電路220係具備反相器電路220a至220c、 NAND電路220d至220g、以及延遲電路220h。反相器電路220a係將寫入時鐘信號WCLK予以反轉而輸出，反相器電路220b係將反相器電路220a的輸出予以反轉而輸出，反相器電路220c係將反相器電路220b的輸出予以反轉且作為信號Z而輸出。NAND電路22d係運算寫入時鐘信號WCLK、信號Z、以及正反器電路22n的Qbar輸出之反及並作為信號A而輸出。NAND電路220e係運算從信號A與NAND電路220f輸出之信號C的反及並作為信號B而輸出。延遲電路220h係使信號B延遲預定時間且作為信號BD而輸出。NAND電路220g係運算信號B與信號BD之反及且作為信號D而輸出。NAND電路220f係運算信號D與信號B之反及且作為信號C而輸出。
反相器電路22i係將從時序調整電路220輸出之信號B予以反轉而輸出。OR電路22j係運算正反器電路22m的Q輸出與反相器電路22i的輸出之邏輯「或」並作為內部寫入控制信號wen而輸出。
內部位址產生電路221係具備AND電路221a至221h，以及正反器電路221i至221l。於正反器電路221i至221l的D輸入端子係分別輸入＊,WA[4],WA[1],WA[2]。AND電路221a係運算從時序調整電路220輸出之信號B及正反器電路221i,221j之Qbar輸出的邏輯「及」且作為內部寫入位址信號WAA[0]而輸出。AND電路221b係運算信號B、正反器電路221i的Q輸出、以及正反器電路221j的Qbar輸出之邏輯「及」且作為內部寫入位址信號WAA[1] 而輸出。AND電路221c係運算信號B、正反器電路221i的Qbar輸出、以及正反器電路221j的Q輸出之邏輯「及」並作為內部寫入位址信號WAA[2]而輸出。AND電路221d係運算信號B及正反器電路221i,221j的Q輸出之邏輯「及」並作為內部寫入位址信號WAA[3]而輸出。
AND電路221e係運算反轉旁路控制信號/bpe及正反器電路221k,221i的Qbar輸出的邏輯「及」且作為內部寫入位址信號WAB[0]而輸出。AND電路221f係運算反轉旁路控制信號/bpe、正反器電路221k的Q輸出、以及正反器電路221l的Qbar輸出之邏輯「及」並作為內部寫入位址信號WAB[1]而輸出。AND電路221g係運算反轉旁路控制信號/bpe、正反器電路221k的Qbar輸出、以及正反器電路221l的Q輸出之邏輯「及」並作為內部寫入位址信號WAB[2]而輸出。AND電路221h係運算反轉旁路控制信號/bpe及正反器電路221k,221l之Q輸出的邏輯「及」且作為內部寫入位址信號WAB[3]而輸出。
第14圖係表示讀取控制電路23的構成之電路圖。讀取控制電路23係與上述的讀取控制電路3相同，且與從本半導體記憶裝置的外部供給之讀出時鐘信號RCLK同步運作，並對輸出緩衝器電路26及記憶胞陣列21的運作進行控制，且在本半導體記憶裝置對來自記憶胞陣列21之資料的讀出進行控制。如第14圖所示，讀取控制電路23係具備有：反相器電路23a至23e；AND電路23f,23g；緩衝器電路23h；正反器電路23i,23j；上述的時序調整電路220 及內部位址產生電路221。
反相器電路23a係將讀出時鐘信號RCLK予以反轉而輸出，反相器電路23b係將反相器電路23a的輸出予以反轉而輸出。反相器電路23b的輸出係輸入到讀取控制電路23具備之所有的正反器電路的CLK輸入端子。於正反器電路23i,23j之D輸入端子係分別輸入讀出位址信號RA[0]及讀出胞選擇控制信號RCEN。
在讀取控制電路23之時序調整電路220中，於反相器電路220a係輸入讀出時鐘信號RCLK，而於NAND電路220d係輸入讀出時鐘信號RCLK、正反器電路23j的Qbar輸出及反相器電路220c的輸出。讀取控制電路23的時序調整電路220之其他的構成係與寫入控制電路22的時序調整電路220相同。緩衝器電路23h係將由讀取控制電路23的時序調整電路220輸出之信號B以原樣的邏輯位準作為內部讀出控制信號rpc而輸出。
在讀取控制電路23之內部位址產生電路221中，於正反器電路221i至221l的D輸入端子係個別輸入讀出位址信號RA[3],RA[4],RA[1],RA[2]。又，在各個AND電路221a至221d係輸入由讀取控制電路23的時序調整電路220輸出之信號B。又於各個AND電路221e至221h係不輸入反轉旁路控制信號/bpe，AND電路221e係運算正反器電路221k,221l的Qbar輸出之邏輯「及」並作為內部讀出位址信號RAB[0]而輸出，AND電路221f係運算正反器電路221k的Q輸出與正反器電路221l的Qbar輸出之邏輯「及」並 作為內部讀出位址信號RAB[1]而輸出，而AND電路221g係運算正反器電路221k的Qbar輸出與正反器電路221l的Q輸出之邏輯「及」並作為內部讀出位址信號RAB[2]而輸出，而AND電路221h係運算正反器電路221k,221l的Q輸出之邏輯「及」且作為內部讀出位址信號RAB[3]而輸出。讀取控制電路23之內部位址產生電路221之其他的構成係與寫入控制電路22之內部位址產生電路221相同。
反相器電路23c係將由讀取控制電路23的時序調整電路220輸出之信號D予以反轉而輸出。反相器電路23e係將從寫入控制電路22輸出之反轉旁路控制信號/bpe予以反轉且作為內部旁路控制信號rbpe而輸出。反相器電路23d係將正反器電路23i的Q輸出予以反轉而輸出。AND電路23f係運算反轉旁路控制信號/bpe及反相器電路23c,23d的輸出之邏輯「及」且作為讀出胞0選擇信號ry0而輸出。AND電路23g係運算反轉旁路控制信號/bpe、反相器電路23c的輸出、以及正反器電路23i的Q輸出之邏輯「及」並作為讀出胞1選擇信號ry1而輸出。
第15圖係表示解碼器電路24的構成之方塊圖。如第15圖所示，解碼器電路24係具備有：具備16個AND電路24aa之寫入字元線解碼器電路24a、以及具備16個AND電路24bb之讀出字元線解碼器電路24b。寫入字元線解碼器電路24a係運算內部寫入位址信號WAA[0]、與內部寫入位址信號WAB[0]至WAB[3]之邏輯「及」，並分別作為寫入字元線選擇信號WWS[0]至WWS[3]而輸出，且運算內部寫入 位址信號WAA[1]，以及內部寫入位址信號WAB[0]至WAB[3]之邏輯「及」，且分別作為寫入字元線選擇信號WWS[4]至WWS[7]而輸出。此外寫入字元線解碼器電路24a係運算內部寫入位址信號WAA[2]、與內部寫入位址信號WAB[0]至WAB[3]之邏輯「及」，並分別作為寫入字元線選擇信號WWS[8]至WWS[11]而輸出，並運算內部寫入位址信號WAA[3]、與內部寫入位址信號WAB[0]至WAB[3]之邏輯「及」，並分別作為寫入字元線選擇信號WWS[12]至WWS[15]而輸出。再者，16位元的寫入字元線選擇信號WWS[15：0]係從寫入字元線解碼器電路24a內的16個AND電路24aa分別輸出。
相同地，讀出字元線解碼器電路24b係運算內部讀出位址信號RAA[0]、與內部讀出位址信號RAB[0]至RAB[3]之邏輯「及」，並分別作為讀出字元線選擇信號RWS[0]至RWS[3]而輸出，且運算內部讀出位址信號RAA[1]、與內部讀出位址信號RAB[0]至RAB[3]之邏輯「及」，並分別作為讀出字元線選擇信號RWS[4]至RWS[7]而輸出。此外讀出字元線解碼器電路24b係運算內部讀出位址信號RAA[2]、與內部讀出位址信號RAB[0]至RAB[3]的邏輯「及」，並分別作為讀出字元線選擇信號RWS[8]至RWS[11]而輸出，且運算內部讀出位址信號RAA[3]、與內部讀出位址信號RAB[0]至RAB[3]之邏輯「及」，並分別作為讀出字元線選擇信號RWS[12]至RWS[15]而輸出。再者，16位元的讀出字元線選擇信號RWS[15：0]係從讀出字元線解碼器電路24b內的16 個AND電路24bb分別輸出。
第16圖係表示某一組之記憶胞陣列21、輸入緩衝器電路25及輸出緩衝器電路26之電路構成及俯視時的佈局構造圖。輸入緩衝器電路25係接收輸入到輸入埠INi之輸入資料D[i]，且根據從寫入控制電路22輸出之反轉寫入控制信號/wen、內部旁路控制信號bpe、寫入胞0選擇信號wy0及寫入胞1選擇信號wy1而輸出該輸入資料D[i]到記憶胞陣列21。如第16圖所示，輸入緩衝器電路25係具備有：正反器電路25a；NOR電路25b；AND電路25c,25d；反相器電路25e；2個資料輸出控制電路250。在正反器電路25a的D輸入端子係輸入輸入資料D[i]，而該Q輸出係作為資料d[i]而輸出。又，在正反器電路25a的CLK輸入端子係輸入寫入控制電路22的反相器電路22b的輸出。NOR電路25b係運算內部旁路控制信號bpe、與寫入胞1選擇信號wy1之反或而輸出。AND電路25c係運算NOR電路25b的輸出之反轉信號、與內部寫入控制信號wen的反轉信號之邏輯「及」而輸出。AND電路25d係運算內部旁路控制信號bpe之反轉信號、與寫入胞0選擇信號wy0、以及內部寫入控制信號wen的反轉信號之邏輯「及」而輸出。
各個資料輸出控制電路250係具備有：反相器電路250a至250c；傳輸閘(transmission gate)250d,250e；PMOS電晶體250f至250h。在各資料輸出控制電路250中，反相器電路250a係將資料d[i]予以反轉而輸出，而反相器電路250b係將反相器電路250a的輸出予以反轉而輸入到 傳輸閘250d的輸入端子。此外在各資料輸出控制電路250中，反相器電路250a的輸出係輸入到傳輸閘250e的輸入端子，而反相器電路250c的輸出係輸入到各傳輸閘250d,250e之負邏輯的控制端子。
在一方的資料輸出控制電路250中，輸入AND電路25c的輸出到反相器電路250c的輸入端子、以及傳輸閘250d,250e之正邏輯的控制端子，而傳輸閘250d,250e的輸出端子係分別連接在寫入位元線WBA1,WBB1。
在另一方的資料輸出控制電路250中，輸入AND電路25d的輸出到反相器電路250c的輸入端子、以及傳輸閘250d,250e的正邏輯之控制端子，而傳輸閘250d,250e的輸出端子係分別連接在寫入位元線WBA0,WBB0。
在各資料輸出控制電路250中，於PMOS電晶體250f,250h之源極端子係施加電源電位，而在各PMOS電晶體250f至250h之閘極端子係輸入反相器電路25e的輸出。
在一方的資料輸出控制電路250中，PMOS電晶體250f的汲極端子以及PMOS電晶體250g的源極端子連接在寫入位元線WBA1，而PMOS電晶體250g,250h的汲極端子連接在寫入位元線WBB1。在另一方的資料輸出控制電路250中，PMOS電晶體250f的汲極端子以及PMOS電晶體250g的源極端子連接在寫入位元線WBA0，而PMOS電晶體250g,250h的汲極端子連接在寫入位元線WBB0。
在此例中，一個記憶胞陣列21係俱備有：由16個記憶胞MC所構成的記憶胞列MCG0、以及同樣由16個記憶胞 MC所構成的記憶胞列MCG1。在各記憶胞列MCG0,MCG1中，16個記憶胞MC係在俯視時的佈局構造中沿著X軸方向排列成一列。又記憶胞列MCG0與記憶胞列MCG1係在俯視時的佈局構造中沿著Y軸方向排列，而在一個記憶胞陣列21之整體中，32個記憶胞MC，在X軸方向排列有16個，在Y軸方向排列有2個並排之行列狀。因此，在n個記憶胞陣列21之整體中，記憶胞MC係在X軸方向排列有16個，在Y軸方向排列成(2×n)個並排之行列狀。
記憶胞陣列21中的各記憶胞MC係具備有NMOS電晶體210a至210d，以及反相器電路210e,210f。在分別記憶胞MC中，相互地連接著NMOS電晶體210a,210c的源極端子，反相器電路210e之輸入端子及反相器電路210f的輸出端子，並相互地連接著NMOS電晶體210b,210d的源極端子、反相器電路210e的輸出端子以及反相器電路210f的輸入端子。
在記憶胞列MCG0的各記憶胞MC中，NMOS電晶體210a的汲極端子係連接在讀出位元線RBA0，NMOS電晶體210b的汲極端子係連接在讀出位元線RBB0。另一方面，在記憶胞列MCG1的各記憶胞MC中，NMOS電晶體210a的汲極端子係連接在讀出位元線RBA1，NMOS電晶體210b的汲極端子係連接在讀出位元線RBB1。
此外在記憶胞列MCG0的各記憶胞MC中，NMOS電晶體210c的汲極端子係連接在寫入位元線WBA0，而NMOS電晶體210d的汲極端子係連接在寫入位元線WBB0。於另一方 面，在記憶胞列MCG1的各記憶胞MC中，NMOS電晶體210c的汲極端子係連接在寫入位元線WBA1，而NMOS電晶體210d的汲極端子係連接在寫入位元線WBB1。
在各個記憶胞列MCG0,MCG1中，分別連接有16條寫入字元線WWL[15：0]在16個記憶胞MC之NMOS電晶體210c,210d的閘極端子，在上述寫入字元線WWL[0]至WWL[15]係分別供應從解碼器電路24輸出之寫入字元線選擇信號WWS[0]至WWS[15]。此外，在各個記憶胞列MCG0，MCG1中，於16個記憶胞MC之NMOS電晶體210a,210b的閘極端子分別連接有16條讀出字元線RWL[15：0]，在上述讀出字元線RWL[0]至RWL[15]係分別供應從解碼器電路24輸出之讀出字元線選擇信號RWS[0]至RWS[15]。與第2實施形態相同，寫入字元線WWL[j]與讀出字元線RWL[j]係成對，而連接在相同的記憶胞MC。
在本第3實施形態之半導體記憶裝置中，與第2實施形態相同，從輸入緩衝器電路25延伸至記憶胞陣列21的記憶胞列MCG1之寫入位元線WBA1,WBB1，從記憶胞列MCGI延長至輸出緩衝器電路26，而連接在該輸出緩衝器電路26。再者，由輸入緩衝器電路25延伸至記憶胞列MCG0之寫入位元線WBA0,WBB0係不延長到輸出緩衝器電路26，且不連接在輸出緩衝器電路26。
輸出緩衝器電路26係根據由讀取控制電路23輸出之內部讀出控制信號rpc、內部旁路控制信號rbpe、讀出胞0選擇信號ry0及讀出胞1選擇信號ry1而將接收之資料 作為輸出資料Q[i]輸出到輸出埠OUTi。如第16圖所示，輸出緩衝器電路26係具備有：2個鎖存電路(Latch Circuit)260；三態(tristate)反相器電路26a至26c；反相器電路26d至26f；OR電路26g；以及NAND電路26h。各鎖存電路260係具備有：3個PMOS電晶體260a至260c，與NAND電路260d，以及OR電路260e。在各鎖存電路260中，於PMOS電晶體260a,260c之源極端子係施加電源電位，且於各個PMOS電晶體260a至260c的閘極端子係輸入從讀取控制電路23輸出的內部讀出控制信號rpc。
在一方的鎖存電路260中，NAND電路260d之一方的輸入端子連接有從記憶胞列MCG0延伸之讀出位元線RBA0，且該NAND電路260d係運算讀出位元線RBA0傳達之信號、與OR電路260e的輸出之反及且作為信號QC而輸出。又在該一方的鎖存電路260中，於OR電路260e之一方的輸入端子連接有從記憶胞列MCG0延伸之讀出位元線RBB0，而該OR電路260e係運算讀出位元線RBB0傳達之信號的反轉信號、與AND電路260d的輸出之反轉信號的邏輯「或」而輸出。
在另一方之鎖存電路260中，連接有由記憶胞列MCG1延伸之讀出位元線RBAf在NAND電路260d之一方的輸入端子，而該NAND電路260d係運算讀出位元線RBA1傳達之信號、與OR電路260e的輸出之反及且作為信號QA而輸出。此外在該另一方的鎖存電路260中，連接有從記憶胞列MCG1延伸之讀出位元線RBB1在OR電路260e之一方的輸 入端子，而該OR電路260e係運算讀出位元線RBB1傳達之信號的反轉信號、與AND電路260d的輸出之反轉信號的邏輯「或」而輸出。
在OR電路26g之一方的輸入端子係連接有從記憶胞列MCG1延伸之寫入位元線WBB1，而該OR電路26g係運算寫入位元線WBB1傳達之信號的反轉信號與NAND電路26h的輸出之反轉信號的邏輯「或」而輸出。在NAND電路26h的一方之輸入端子係連接有從記憶胞列MCG1延伸之寫入位元線WBA1，而該NAND電路26h係運算寫入位元線WBA1傳達之信號與OR電路26g的輸出之反及且作為信號QB而輸出。
三態反相器電路26a至26c係藉由讀取控制電路23輸出之讀出胞1選擇信號ry1、讀出胞0選擇信號ry0以及內部旁路控制信號rbpe而分別控制活性化‧不活性化。在三態反相器電路26a至26c之輸入端子係分別輸入信號QA至QC，而上述輸出端子係連接在反相器電路26e的輸入端子與反相器電路26d的輸出端子。反相器電路26e的輸出端子與反相器電路26d的輸入端子係互相地連接著，而反相器電路26f係將反相器電路26e的輸出予以反轉且作為輸出資料Q[i]而輸出到輸出埠OUTi。
其次，就本第3實施形態之半導體記憶裝置的運作加以說明。第17圖係表示寫入控制電路22及讀取控制電路23的運作之時序圖。在第17圖中，總稱寫入時鐘信號WCLK及讀出時鐘信號RCLK而表示為「時鐘信號CLK」，而總稱 寫入字元線選擇信號WWS[i]及讀出字元線選擇信號RWS[i]而表示為「字元線選擇信號WS」。
寫入控制信號WEN及寫入胞選擇控制信號WCEN皆成為“0”時，如第17圖所示，由寫入控制電路22係輸出負極性的脈衝信號而作為內部寫入控制信號wen。又，讀出胞選擇控制信號RCEN成為“0”時，如第17圖所示，從讀取控制電路23係輸出正極性的脈衝信號而作為內部讀出控制信號rpc。
本第3實施形態之半導體記憶裝置係在旁路控制信號為BPE=0時以普通運作模式運作。旁路控制信號為BPE=0時，由寫入控制電路22輸出之內部旁路控制信號bpe係成為“0”，從讀取控制電路23輸出之內部旁路控制信號rbpe亦成為“0”。在寫入輸入資料D[i]於記憶胞陣列21之寫入模式中，寫入控制信號WEN及寫入胞選擇控制信號WCEN係皆成為“0”，而從寫入控制電路22係如第17圖所示輸出負極性的脈衝信號作為內部寫入控制信號wen之同時，藉由寫入控制電路22及解碼器電路24的運作，按照寫入位址信號WA[4：1]的值寫入字元線選擇信號WWS[15：0]之任何一條成為“1”且寫入字元線WWL[15：0]的任何一條活性化。又按照寫入位址信號WA[0]的值，寫入胞0選擇信號wy0及寫入胞1選擇信號wy1的其中一方成為“1”。
內部旁路控制信號為bPe=0時，輸入緩衝器電路25係根據寫入胞0選擇信號wy0及寫入胞1選擇信號wy1， 輸出輸入資料D[i]到由寫入位元線WBA0,WBB0所構成之位元線對，或由寫入位元線WBA1,WBB1所構成之位元線對之其中一方。
內部旁路控制信號為bpe=0、寫入胞0選擇信號為wy0=1、寫入胞1選擇信號為wy1=0時，在輸入緩衝器電路25中，連接在寫入位元線WBA1,WBB1之傳輸閘250d,250e的輸出係成為高阻抗(high impedance)，而連接在寫入位元線WBA0,WBB0之傳輸閘250d,250e係成為內部寫入控制信號wen為“0”時則原樣輸出輸入信號。如此一來，記憶胞列MCG0之複數個記憶胞MC中，寫入輸入資料D[i]到連接在經活性化之寫入字元線WWL[j]的記憶胞MC。
另一方面，內部旁路控制信號bpe=0、寫入胞0選擇信號wy0=0、寫入胞1選擇信號wy1=1時，在輸入緩衝器電路25中，連接在寫入位元線WBA0,WBB0之傳輸閘250d,250e的輸出係總是成為高阻抗，而連接於寫入位元線WBA1,WBB1之傳輸閘250d,250e係內部寫入控制信號wen成為”0”時原樣輸出輸入信號。如此一來，記憶胞列MCG1之複數個記憶胞MC中，寫入輸入資料D[i]於連接在經活性化之寫入字元線WWL[j]的記憶胞MC。
在從記憶胞陣列21讀出資料之讀出模式中，與第2實施形態相同，讀出胞選擇控制信號RCEN成為“0”。如此一來，從讀取控制電路23係作為內部讀出控制信號rpc而如第17圖所示輸出正極性的脈衝信號之同時，按照讀出位址信號RA[4：1]之值讀出字元線RWL[15：0]的任何一條 活性化。又按照讀出位址信號RA[0]之值，讀出胞0選擇信號ry0及讀出胞1選擇信號ry1的其中一方成為“1”。
讀出字元線RWL[j]活性化時，從連接在該讀出字元線RWL[j]之，記憶胞列MGC0,MGC1內的記憶胞MC讀出資料，而該資料係藉由讀出位元線RBA0,RBB0及讀出位元線RBA1,RBB1傳達到輸出緩衝器電路26的鎖存電路260。內部讀出控制信號成為rpc=1時，由記憶胞MC讀出之資料係以鎖存電路260保持而輸入到三態反相器電路26a,26c的輸入端子。
內部旁路控制信號為rbpe=0時，輸出緩衝器電路26係根據讀出胞0選擇信號ry0及讀出胞1選擇信號ry1，將從由讀出位元線RBA0,RBB0所構成之位元線對，或由讀出位元線RBA1,RBB1所構成之位元線對之其中一方傳達之資料作為輸出資料Q[i]而輸出。
內部旁路控制信號rbpe=0、讀出胞0選擇信號ry0=1、讀出胞1選擇信號ry1=0時，在輸出緩衝器電路26中，三態反相器電路26c活性化，三態反相器電路26a,26b係成為不活性。如此一來，從反相器電路26f係輸出從記憶胞列MCG0內之記憶胞MC讀出之資料作為輸出資料Q[i]。
另一方面，內部旁路控制信號rbpe=0、讀出胞0選擇信號ry0=0、讀出胞1選擇信號ry1=1時，在輸出緩衝器電路26中，三態反相器電路26a活性化，三態反相器電路26b,26c係成為不活性。如此一來，從反相器電路26f係輸出由記憶胞列MCG1內的記憶胞MC讀出之資料作為輸出 資料Q[i]。
其次就旁路模式加以說明。旁路控制信號為BPE=1時，本第3實施形態之半導體記憶裝置係以旁路模式來運作。旁路控制信號為BPE=1時，從寫入控制電路22輸出之內部旁路控制信號bpe係成為“1”。如此一來，AND電路25d的輸出係成為“0”，而連接在寫入位元線WBA0,WBB0之傳輸閘250d,250e的輸出係成為高阻抗，且連接在寫入位元線WBA1,WBB1之傳輸閘250d,250e係內部寫入控制信號wen成為“0”時原樣輸出輸入信號。在旁路模式中由於內部寫入控制信號wen成為“0”，故在寫入位元線WBA1係供應與輸入資料D[i]相同的邏輯位準之信號，而於寫入位元線WBB1係供應與輸入資料D[i]相反的邏輯位準之信號。
旁路控制信號為BPE=1時，從讀取控制電路23輸出之讀出胞0選擇信號ry0及讀出胞1選擇信號ry1係成為“0”，而內部旁路控制信號rbpe係成為“1”。如此一來，三態反相器電路26a,26c係成為不活性，而三態反相器電路26b活性化，又由反相器電路26f係輸出輸入資料D[i]作為輸出資料Q[i]。
如此，在本第3實施形態之半導體記憶裝置中，與第2實施形態之半導體記憶裝置110相同，為了達成本來的功能藉由將原先從輸入緩衝器電路25延伸至記憶胞陣列21之寫入位元線WBA1,WBB1延長至輸出緩衝器電路26，而可將輸入資料D[i]傳達到輸出緩衝器電路26，並使輸入資 料D[i]原樣輸出到輸出埠OUTi。如此，藉由利用寫入位元線WBA1,WBB1達成旁路功能，與第2實施形態相同，比起第1實施形態之半導體記憶裝置100更可簡化佈局構造。因此，可使裝置小型化或製造步驟簡化。
再者，即使非為記憶胞陣列21由輸入緩衝器電路25以及輸出緩衝器電路26包夾之佈局構造，本實施形態亦可適用。
第4實施形態
第18圖，第19圖係表示本發明第4實施形態之半導體記憶裝置的電路構成圖。本第4實施形態之半導體記憶裝置，係在第2實施形態之半導體記憶裝置110中，替代讀取控制電路3設置讀取控制電路33，替代n個輸入緩衝器電路15設置n個輸入緩衝器電路35，替代n個輸出緩衝器電路16設置n個輸出緩衝器電路36。與第2實施形態相同，一個輸入緩衝器電路35、一個輸出緩衝器電路36、以及一個記憶胞陣列1構成一個組。又，對於讀取控制電路33、輸入緩衝器電路35及輸出緩衝器電路36的佈局中，係與第2實施形態之讀取控制電路3、輸入緩衝器電路15及輸出緩衝器電路16相同。
第18圖係表示讀取控制電路33的電路構成圖。如第18圖所示，讀取控制電路33，在上述的第2實施形態之讀取控制電路3中，係替代緩衝器回路3d具備OR電路33a、AND電路33b以及緩衝器電路33c。OR電路33a係運算AND電路3e的輸出、與內部旁路控制信號bp的邏輯「或」而 輸出。緩衝器電路33c係將OR電路33a的輸出以原樣之邏輯位準作為內部讀出控制信號rpc而輸出。AND電路33b係運算反相器電路3a的輸出與AND電路3e的輸出之邏輯「及」而輸出。
在本第4實施形態之讀取控制電路33的內部位址產生電路20中，於各個AND電路20a至20l，係替代AND電路3e的輸出而輸入AND電路33b的輸出。關於其他的構成係因與第2實施形態之讀取控制電路3相同，故省略其說明。
第19圖係表示某一個組之記憶胞陣列1、輸入緩衝器電路35及輸出緩衝器電路36之電路構成及俯視時的佈局構造圖。輸入緩衝器電路35係接收輸入在輸入埠INi之輸入資料D[i]，並根據從寫入控制電路12輸出之反轉寫入控制信號/wen及反轉旁路控制信號/wbp而輸出該輸入資料D[i]到記憶胞陣列1。如第18圖所示，輸入緩衝器電路35係具備有：正反器電路35a；反相器電路35b；位元線驅動器電路350；以及位元線轉換電路351。
在正反器電路35a的D輸入端子係輸入輸入資料D[i]，而該Q輸出係作為資料d[i]而輸出。於正反器電路35a的CLK輸入端子係輸入寫入控制電路12之反相器電路2b的輸出。反相器電路35b係將資料d[i]予以反轉而輸出。
位元線驅動器電路350係具備反相器電路35c、緩衝器電路35h、以及AND電路35i,35j。反相器電路35c係將反相器電路35b的輸出予以反轉而輸出。緩衝器電路35h係將由寫入控制電路12輸出之反轉寫入控制信號/wen以 原樣的邏輯位準予以輸出。AND電路35j,35i的輸出端子係分別連接有寫入位元線WBA,WBB。AND電路35j係運算反相器電路35c的輸出與緩衝器電路35h的輸出之邏輯「及」並輸出到寫入位元線WBA，而AND電路35i係運算反相器電路35b的輸出與緩衝器電路35h的輸出之邏輯「及」而輸出到寫入位元線WBB。
位元線轉換電路351係具備有：反相器電路35d,35e,35g、緩衝器電路35f、以及傳輸閘35k,35l。反相器電路35d係將從寫入控制電路12輸出之反轉旁路控制信號/wbp予以反轉而輸出，而反相器電路35e係將反相器電路35d的輸出予以反轉而輸入到傳輸閘35k,35l的負邏輯的控制端子。反相器電路35g係將反相器電路35b的輸出予以反轉而輸出到傳輸閘35k的輸入端子，而緩衝器電路35f係將反相器電路35b的輸出以原樣的邏輯位準輸出到傳輸閘35k的輸入端子。於各個傳輸閘35k,35l的正邏輯之控制端子係輸入反相器電路35d的輸出。
在第2實施形態中，寫入位元線WBA,WBB從記憶胞陣列1延長至輸出緩衝器電路16，而在本第4實施形態中，取而代之地，讀出位元線RBA,RBB從記憶胞陣列1延長至輸入緩衝器電路35。而延長之讀出位元線RBA,RBB係分別連接在傳輸閘35l,35k的輸出端子。
輸出緩衝器電路36係將接收之資料，根據從讀取控制電路33輸出之內部讀出控制信號rpc輸出到輸出埠OUTi而作為輸出資料Q[i]。如第19圖所示，輸出緩衝器電路 36係具備有：上述感測放大器電路60；NAND電路36a；OR電路36b；以及反相器電路36c。感測放大器電路60之PMOS電晶體60d的汲極端子係連接在OR電路36b的一方之輸入端子，OR電路36b係運算感測放大器電路60的輸出信號AB之反轉信號與NAND電路36b之輸出的反轉信號之邏輯「或」而輸出。感測放大器電路60之PMOS電晶體60e的汲極端子係連接在NAND電路34a的一方之輸入端子，而NAND電路34a係運算感測放大器電路60的輸出信號AA與OR電路36b的輸出之反及而輸出。反相器電路36c係將NAND電路36a的輸出予以反轉並作為輸出資料Q[i]而輸出到輸出埠OUTi。
其次，就本第4實施形態之半導體記憶裝置的運作加以說明。與第2實施形態相同，旁路控制信號為BP=0時本第4實施形態之半導體記憶裝置係在普通運作模式來運作。旁路控制信號為BP=0時，從寫入控制電路12輸出之內部旁路控制信號bp及反轉旁路控制信號/wbp係皆成為“1”。如此一來，傳輸閘35k,35l的輸出係皆成為高阻抗。因此，從位元線轉換電路351係輸入資料D[i]不輸出到讀出位元線RBA,RBB。
在寫入輸入資料D[i]到記憶胞陣列1之寫入模式中，位元線驅動器電路350係根據反轉寫入控制信號/wen而將輸入資料D[i]輸出到寫入位元線WBA,WBB。與第2實施形態相同，在寫入模式中，寫入控制信號WEN及寫入胞選擇控制信號WCEN係皆成為“0”。如此一來，從寫入控制電 路12係作為反轉寫入控制信號/wen而輸出正極性的脈衝信號之同時，並藉由寫入控制電路12及解碼器電路4的運作，而按照寫入位址信號WA[4：0]的值寫入字元線選擇信號WWS[31：0]的任何一條成為“1”且寫入字元線WWL[31：0]的任何一條活性化。然後，反轉寫入控制信號/wen成為“1”時，從位元線驅動器電路350輸出輸入資料D[i]，且寫入該輸入資料D[i]到連接在經活性化的寫入字元線WWL[j]之記憶胞MC。
在從記憶胞陣列1讀出資料之讀出模式中，與第2實施形態相同，讀出胞選擇控制信號RCEN成為“0”，由讀取控制電路33係作為內部讀出控制信號rpc而輸出正極性的脈衝信號之同時，讀出字元線RWL[31：0]的任何一條活性化。讀出字元線RWL[j]活性化後從連接在字元線之記憶胞MC讀出資料，且利用讀出位元線RBA,RBB傳達到輸出緩衝器電路36的感測放大器電路60。
內部讀出控制信號成為rpc=1時，由記憶胞MC讀出之資料係以感測放大器電路60予以放大而輸出。如此一來，由記憶胞MC讀出之資料作為輸出資料Q[i]從反相器電路36c輸出。
其次就旁路模式加以說明。與第2實施形態相同，旁路控制信號為BP=1時，本第4實施形態之半導體記憶裝置係以旁路模式來運作。旁路控制信號為BP=1時，從寫入控制電路12輸出之反轉旁路控制信號/wbp係成為“0”。如此一來，傳輸閘35k,35l係原樣輸出輸入信號到輸出端 子。因此，從傳輸閘35k係輸出與輸入資料D[i]相同的邏輯位準之信號，且該信號係藉由讀出位元線RBA傳達到輸出緩衝器電路36。此外，由傳輸閘35l係輸出與輸入資料D[i]相反的邏輯位準之信號，而該信號係藉由讀出位元線RBB傳達至輸出緩衝器電路36。然後，讀出位元線RBA,RBB傳達之信號係個別輸入到輸出緩衝器電路36的NAND電路36a及OR電路36b。如此一來，由反相器電路36c係輸出輸入資料D[i]作為輸出資料Q[i]。
如此，在本第4實施形態之半導體記憶裝置中，為了達成本來的功能藉由將原先從輸出緩衝器電路36延伸至記憶胞陣列1之讀出位元線RBA,RBB延長至輸入緩衝器電路35，而可將輸入資料D[i]傳達至輸出緩衝器電路36，且可將輸入資料D[i]原樣傳達到輸出埠OUTi。如此，藉由利用讀出位元線RBA,RBB達成旁路功能，比起使用與讀出位元線RBA,RBB另外設置之旁路線BPL而將輸入資料D[i]傳達至輸出緩衝器電路6之第1實施形態的半導體記憶裝置100，更可簡化佈局構造。因此，可使裝置小型化與製造步驟的簡化。
再者，即使非為記憶胞陣列1由輸入緩衝器電路35以及輸出緩衝器電路36包夾之佈局構造本實施形態亦可適用。
又，如上述第6圖所示之半導體裝置600中，替代第1實施形態之半導體記憶裝置100，亦可使用第2實施形態至第4實施形態之半導體記憶裝置作為半導體記憶部。
5,15,25,35‧‧‧輸入緩衝器電路
6,16,26,36‧‧‧輸出緩衝器電路
60‧‧‧感測放大器電路
61,160‧‧‧輸出選擇電路
100,110‧‧‧半導體記憶裝置
150‧‧‧資料轉換電路
151,350‧‧‧位元線驅動器電路
351‧‧‧位元線轉換電路
600‧‧‧半導體裝置
BPL‧‧‧旁路線
IN0至INn-1‧‧‧輸入埠
MC‧‧‧記憶胞
OUT0至OUTn-1‧‧‧輸出埠
RBA,RBA0,RBA1,RBB,RBB0,RBB1‧‧‧讀出位元線
WBA,WBA0,WBA1,WBB,WBB0,WBB1‧‧‧寫入位元線
第1圖係表示本發明第1實施形態之半導體記憶裝置的佈局構造之平面圖。
第2圖係表示本發明第1實施形態之寫入控制電路的電路構成圖。
第3圖係表示本發明第1實施形態之讀取控制電路的電路構成圖。
第4圖係表示本發明第1實施形態之解碼器電路的構成之方塊圖。
第5圖係表示本發明第1實施形態之記憶胞陣列、輸入緩衝器電路及輸出緩衝器電路之電路構成及俯視時的佈局構造圖。
第6圖係表示本發明第1實施形態之半導體裝置的構成之方塊圖。
第7圖係表示本發明第1實施形態之半導體記憶裝置的佈局構造之平面圖。
第8圖係表示本發明第1實施形態之半導體記憶裝置的佈局構造之變形例之平面圖。
第9圖係表示本發明第1實施形態之半導體記憶裝置的佈局構造之變形例的平面圖。
第10圖係表示本發明第2實施形態之半導體記憶裝置的佈局構造之平面圖。
第11圖係表示本發明第2實施形態之寫入控制電路的電路構成圖。
第12圖係表示本發明第2實施形態之記憶胞陣列、輸入緩衝器電路及輸出緩衝器電路的電路構成及俯視時之佈局構造圖。
第13圖係表示本發明第3實施形態之寫入控制電路的電路構成圖。
第14圖係表示本發明第3實施形態之讀取控制電路的電路構成圖。
第15圖亦係表示本發明第3實施形態之解碼器電路的構成之方塊圖。
第16圖係表示本發明第3實施形態之記憶胞陣列、輸入緩衝器電路及輸出緩衝器電路的電路構成及俯視時之佈局構造圖。
第17圖係表示本發明第3實施形態之寫入控制電路及讀取控制電路的運作之時序圖。
第18圖係表示本發明第4實施形態之讀取控制電路的電路構成圖。
第19圖係表示本發明第4實施形態之記憶胞陣列、輸入緩衝器電路及輸出緩衝器電路的電路構成及俯視時之佈局構造圖。
2‧‧‧寫入控制電路
3‧‧‧讀取控制電路
4‧‧‧解碼器電路
5‧‧‧輸入緩衝器電路
6‧‧‧輸出緩衝器電路
100‧‧‧半導體記憶裝置
BP‧‧‧旁路控制信號
WCLK‧‧‧寫入時鐘信號
WEN‧‧‧寫入控制信號
WCEN‧‧‧寫入胞選擇控制信號
WA[4：0]‧‧‧寫入位址信號
INn-1‧‧‧輸入埠

Claims (3)

  1. 一種半導體裝置，係具備具有寫入模式、讀出模式及旁路模式的半導體記憶部，而前述半導體記憶部係具備：具有排列在預定方向之複數個記憶胞之記憶胞陣列；輸入資料之輸入埠；輸出資料之輸出埠；分別連接在前述記憶胞陣列中的前述複數個記憶胞之複數條讀出字元線；分別連接在前述記憶胞陣列中的前述複數個記憶胞之複數條寫入字元線；在前述寫入模式時將前述複數條寫入字元線的任何一條予以活性化，而於前述讀出模式時將前述複數條讀出字元線的任何一條加以活性化之解碼器電路；將輸入到前述輸入埠之資料予以接收且輸出之輸入緩衝器電路；從前述輸入緩衝器電路延伸至前述記憶胞陣列，且將從前述輸入緩衝器電路輸出之資料傳達至前述記憶胞陣列之寫入位元線；將本身所接收到之資料輸出到前述輸出埠之輸出緩衝器電路；以及從前述記憶胞陣列延伸至前述輸出緩衝器電路，並將來自前述記憶胞陣列之資料傳達至前述輸出緩衝器電路之讀出位元線， 而前述寫入位元線係從前述記憶胞陣列延伸至前述輸出緩衝器電路，且前述輸出緩衝器電路係在前述讀出模式時將藉由前述讀出位元線傳達之資料輸出到前述輸出埠，而於前述旁路模式時將藉由前述寫入位元線傳達之資料輸出到前述輸出埠；前述輸入緩衝器電路係具有：在前述寫入模式時將輸入到前述輸入埠之資料根據控制信號予以輸出，而在前述旁路模式時與前述控制信號無關地將輸入到前述輸入埠之資料予以輸出之資料轉換電路；以及接收從前述資料轉換電路輸出之資料並輸出到前述寫入位元線之位元線驅動器電路，而前述輸出緩衝器電路係具有：將藉由前述讀出位元線傳達之資料加以放大而輸出之感測放大器電路；以及在前述讀出模式時將前述感測放大器電路的輸出輸出到前述輸出埠，而於前述旁路模式時將藉由前述寫入位元線傳達之資料輸出到前述輸出埠之輸出選擇電路。
  2. 如申請專利範圍第1項所述之半導體裝置，其中，在俯視時的佈局構造中，前述記憶胞陣列係由前述輸入緩衝器電路以及前述輸出緩衝器電路包夾而配置。
  3. 一種半導體裝置，係具備具有寫入模式、讀出模式及旁 路模式的半導體記憶部，而前述半導體記憶部係具備：具有排列在預定方向之複數個記憶胞之記憶胞陣列；輸入資料之輸入埠；輸出資料之輸出埠；分別連接在前述記憶胞陣列中的前述複數個記憶胞之複數條讀出字元線；分別連接在前述記憶胞陣列中的前述複數個記憶胞之複數條寫入字元線；在前述寫入模式時將前述複數條寫入字元線的任何一條予以活性化，而於前述讀出模式時將前述複數條讀出字元線的任何一條加以活性化之解碼器電路；將輸入到前述輸入埠之資料予以接收且輸出之輸入緩衝器電路；從前述輸入緩衝器電路延伸至前述記憶胞陣列，且將從前述輸入緩衝器電路輸出之資料傳達至前述記憶胞陣列之寫入位元線；將本身所接收到之資料輸出到前述輸出埠之輸出緩衝器電路；以及從前述記憶胞陣列延伸至前述輸出緩衝器電路，並將來自前述記憶胞陣列之資料傳達至前述輸出緩衝器電路之讀出位元線，而前述寫入位元線係從前述記憶胞陣列延伸至前述輸出緩衝器電路， 且前述輸出緩衝器電路係在前述讀出模式時將藉由前述讀出位元線傳達之資料輸出到前述輸出埠，而於前述旁路模式時將藉由前述寫入位元線傳達之資料輸出到前述輸出埠；前述記憶胞陣列係具有由排列在前述預定方向之前述複數個記憶胞所構成之第1記憶胞列，以及由排列在前述預定方向之複數個記憶胞所構成之第2記憶胞列，而前述複數條讀出字元線，係分別連接在前述各個第1及第2記憶胞列之前述複數個記憶胞，且前述複數條寫入字元線，係分別連接在前述各個第1及第2記憶胞列之前述複數個記憶胞，前述寫入位元線係包含：從前述輸入緩衝器電路延伸至前述第1記憶胞列，並將由前述輸入緩衝器電路輸出之資料傳達至前述第1記憶胞列之第1寫入位元線；以及由前述輸入緩衝器電路延伸至前述第2記憶胞列，且將從前述輸入緩衝器電路輸出之資料傳達至前述第2記憶胞列之第2寫入位元線，而前述讀出位元線係包含：從前述第1記憶胞列延伸至前述輸出緩衝器電路，並將來自前述第1記憶胞列之資料傳達至前述輸出緩衝器電路之第1讀出位元線；以及從前述第2記憶胞列延伸至前述輸出緩衝器電路，且將來自前述第2記憶胞 列的資料傳達至前述輸出緩衝器電路之第2讀出位元線，而前述第1寫入位元線係從前述第1記憶胞列延長至前述輸出緩衝器電路，前述輸入緩衝器電路係將輸入到前述輸入埠之資料，於前述寫入模式時根據第1選擇信號輸出到前述第1及第2寫入位元線的其中一方，而在前述旁路模式時不輸出到前述第2寫入位元線而輸出到前述第1寫入位元線，且前述輸出緩衝器電路係於前述讀出模式時根據第2選擇信號將藉由前述第1及第2讀出位元線傳達之資料的任意一方輸出到前述輸出埠，而於前述旁路模式時將藉由前述第1寫入位元線傳達之資料輸出到前述輸出埠。
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