JP2007305202A - 半導体記憶装置 - Google Patents

Abstract

【課題】レジスタファイルの信頼性を確保するためのテスト回路を提供するとともに、良否判定テストの精度を向上させて、信頼性の高いレジスタファイルを提供する。
【解決手段】入力がレプリカビット線ＲＢＬに接続されたセンス用インバータＲＳ１と、センス用インバータＲＳ１の出力を受けるインバータＧ１１と、インバータＧ１１の出力を受けるとともに、外部から入力されるリードポートクロック信号ＲＣを受けるＮＡＮＤ回路Ｇ１２と、ＮＡＮＤ回路Ｇ１２の出力を受け、データラッチ制御信号ＬＳとして出力するインバータＧ１３とを有し、データラッチ回路３の開閉をデータラッチ制御信号ＬＳによって制御する。
【選択図】図１

Description

本発明は半導体記憶装置に関し、特にＭＯＳ（Metal-Oxide-Semiconductor）トランジスタの動作特性のばらつきによる影響を低減したレジスタファイルに関する。

近年の半導体集積回路の高集積化は、ＭＯＳトランジスタが微細化しやすい構造でであったことが挙げられるが、高集積化に伴ってＭＯＳトランジスタの動作特性のばらつきが無視できなくなりつつある。

それは、特に処理速度の高速化が要求されるマイクロプロセッサ内のレジスタファイルにおいて顕著である。

ここで、レジスタファイルは、マイクロプロセッサ内の機能回路の１つであり、比較的少量のデータを一時的に保存する回路であり、例えば特許文献１にはデータ読み出しの時間を短縮可能なレジスタファイルが開示されている。

特許文献１に示されるように、レジスタファイルは複数のメモリセルを有するが、これらのメモリセルの中には製造時のばらつきにより、動作速度の遅いものと早いものとが存在する。

そこで、動作速度が所定の速度以下のメモリセルを不良として排除する良否判定テストを行う必要があるが、当該テストを行うためのテスト回路を構成するＭＯＳトランジスタ自体も製造時のばらつきを含んでいるので、良否判定テストの精度が限られてしまう。

特開平８−９６５７９号公報

本発明は上記のような問題点を解消するためになされたもので、レジスタファイルの信頼性を確保するためのテスト回路を提供するとともに、良否判定テストの精度を向上させて、信頼性の高いレジスタファイルを提供することを目的とする。

本発明に係る請求項１記載の半導体記憶装置は、複数のメモリセルがマトリクス状に配設されたメモリアレイと、前記複数のメモリセルの行方向の配列ごとに設けられ、選択されたメモリセルから読み出されたデータを外部にデータ出力として出力するデータラッチ回路と、前記メモリアレイの外側に設けられ、前記複数のメモリセルの動作テストの比較対象となるレプリカメモリセルと、前記レプリカメモリセルからデータが読み出されるタイミングに基づいて、前記データラッチ回路におけるラッチ動作のタイミングを制御するデータラッチ制御信号を生成して前記データラッチ回路に与えるタイミング制御回路とを備え、前記選択されたメモリセルから読み出されたデータが、前記データラッチ回路から出力されるか否かで、前記選択されたメモリセルの動作速度の良否を判定する。

本発明に係る請求項１記載の半導体記憶装置によれば、選択されたメモリセルから読み出されたデータが、データラッチ回路から出力される場合には、当該メモリセルの動作速度はレプリカメモリセルよりも速いと判断し、選択されたメモリセルから読み出されたデータ以外のデータが出力された場合には、当該メモリセルの動作速度はレプリカメモリセルよりも速いと判断することができ、メモリセルの動作速度の良否をテストするテスト回路を備えた半導体記憶装置を得ることができる。

＜Ａ．実施の形態＞
＜Ａ−１．装置構成＞
＜Ａ−１−１．全体構成＞
図１に発明の実施の形態に係るレジスタファイル１００の全体構成を示す。
図１に示すようにレジスタファイル１００は、複数のメモリセルＭＣがマトリクス状に配設されたメモリアレイ１を中心として、その周囲にライトドライバ２、データラッチ回路３、ライトポートワード線ドライバ４、リードポートワード線ドライバ５、レプリカワード線ドライバ６、タイミング制御回路７を備えている。

また、メモリアレイ１の外側には、メモリセルＭＣの動作テストの比較対象となるレプリカメモリセル８と、メモリアレイ１の行方向および列方向に沿って、それぞれ行数および列数と同じ個数ずつ配設された複数のダミーメモリセル９および１０を備えている。

それぞれのメモリセルＭＣは、対をなすライトポートビット線ＷＰＢＬに、それぞれの一方の主電極が接続され、それぞれのゲート電極がライトポートワード線ＷＰＷＬに接続されるＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）Ｔ１およびＴ２と、ＮＭＯＳトランジスタＴ１およびＴ２のそれぞれの他方の主電極の間に接続されたインバータＧ１と、インバータＧ１と対になってラッチ回路を構成するインバータＧ２と、インバータＧ２の出力を受けてメモリセルＭＣ外部に出力するインバータＧ３とを有している。

インバータＧ３の出力は、個々のメモリセルのそれぞれに設けられたアクセストランジスタＡＴを介してリードポートビット線ＲＰＢＬに与えられる構成となっている。

アクセストランジスタＡＴは、その一方の主電極がインバータＧ３の出力に接続され、他方の主電極がリードポートビット線ＲＰＢＬに接続され、ゲート電極がリードポートワード線ＲＰＷＬに接続されている。

また、レプリカメモリセル８の構成は基本的にはメモリセルＭＣと同じであるが、ＮＭＯＳトランジスタＴ１およびＴ２は、対をなすダミービット線ＤＢＬに接続され、ＮＭＯＳトランジスタＴ１およびＴ２のゲート電極は接地されている。また、インバータＧ１の出力およびインバータＧ２の入力はトランジスタＴ１の他方の主電極とともに接地されている。その他、メモリセルＭＣと同一の構成については同一の符号を付し、重複する説明は省略する。

そして、アクセストランジスタＲＡＴ１の一方の主電極がインバータＧ３の出力に接続され、他方の主電極がレプリカビット線ＲＢＬに接続され、ゲート電極がレプリカワード線ＲＷＬに接続されている。

ダミーメモリセル９および１０の構成も基本的にはメモリセルＭＣと同じであるが、ダミーメモリセル９および１０においては、ＮＭＯＳトランジスタＴ１およびＴ２は、対をなすダミービット線ＤＢＬに接続され、ＮＭＯＳトランジスタＴ１およびＴ２のゲート電極は接地されている。また、インバータＧ１の出力およびインバータＧ２の入力はトランジスタＴ１の他方の主電極とともに接地されている。その他、メモリセルＭＣと同一の構成については同一の符号を付し、重複する説明は省略する。

また、ダミーメモリセル９においては、ダミーアクセストランジスタＤＡＴの一方の主電極がインバータＧ３の出力に接続され、他方の主電極がレプリカビット線ＲＢＬに接続され、ゲート電極は接地されている。

ダミーメモリセル１０においては、ダミーアクセストランジスタＤＡＴの一方の主電極がインバータＧ３の出力に接続され、他方の主電極がダミーポートビット線ＤＰＢＬに接続され、ゲート電極はレプリカワード線ＲＷＬに接続されている。

なお、ダミービット線ＤＢＬやダミーポートビット線ＤＰＢＬは各メモリセルごとに独立して配設されており、他の構成とは電気的には繋がっていない。

ライトドライバ２は、外部からのデータ入力ＤＩを受け、ライトポートビット線ＷＰＢＬを介して各メモリセルＭＣに書き込みデータを与え、データラッチ回路３は、リードポートビット線ＲＰＢＬを介して与えられるメモリセルＭＣからの読み出しデータを、外部にデータ出力ＤＯとして出力する。

ライトポートワード線ドライバ４は、外部から与えられるライトポートアドレス信号ＷＡに基づいて、メモリアレイ１の複数のライトポートワード線ＷＰＷＬの何れかを選択し、リードポートワード線ドライバ５は、外部から与えられるリードポートアドレス信号ＲＡに基づいて、メモリアレイ１の複数のリードポートワード線ＲＰＷＬの何れかを選択し、レプリカワード線ドライバ６は外部から入力されるリードポートクロック信号ＲＣを受け、レプリカワード線ＲＷＬに所定の信号を与え、タイミング制御回路７は、レプリカビット線ＲＢＬに接続され、データラッチ回路３にデータラッチ制御信号ＬＳを与える。

なお、ライトドライバ２およびライトポートワード線ドライバ４には、外部からライトポートクロック信号ＷＣが与えられ、データラッチ回路３、リードポートワード線ドライバ５およびタイミング制御回路７には、外部からリードポートクロック信号ＲＣが与えられる。

＜Ａ−１−２．タイミング制御回路＞
図１に示すようにタイミング制御回路７は、入力がレプリカビット線ＲＢＬに接続されたセンス用インバータＲＳ１と、センス用インバータＲＳ１の出力を受けるインバータＧ１１と、インバータＧ１１の出力を受けるとともに、外部から入力されるリードポートクロック信号ＲＣを受けるＮＡＮＤ回路Ｇ１２と、ＮＡＮＤ回路Ｇ１２の出力を受け、データラッチ制御信号ＬＳとして出力するインバータＧ１３と、一方の主電極が電源ＶＤＤに接続され、他方の主電極がレプリカビット線ＲＢＬに接続され、ゲート電極にリードポートクロック信号ＲＣを受けるＰチャネル型ＭＯＳ（ＰＭＯＳ）トランジスタＴ１０とを有している。なお、センス用インバータＲＳ１とインバータＧ１１とで信号を遅延させる遅延回路ＤＬを構成する。

＜Ａ−１−３．データラッチ回路＞
次にデータラッチ回路３の構成について、図２を用いて説明する。
図２に示すようにデータラッチ回路３は、入力がリードポートビット線ＲＰＢＬに接続されたトランスミッションゲートＴＧ１と、トランスミッションゲートＴＧ１の出力を受けるインバータＧ２２と、インバータＧ２２に対して逆並列に接続されてラッチ回路を構成するインバータＧ２３と、インバータＧ２２の出力を受け、外部にデータ出力ＤＯとして出力するインバータＧ２４と、タイミング制御回路７から出力されるデータラッチ制御信号ＬＳを受け、論理を反転してトランスミッションゲートＴＧ１のＰＭＯＳ側ゲート電極に与えるインバータＧ２１と、一方の主電極が電源ＶＤＤに接続され、他方の主電極がリードポートビット線ＲＰＢＬに接続され、ゲート電極にリードポートクロック信号ＲＣを受けるＰＭＯＳトランジスタＴ２０とを有している。なお、トランスミッションゲートＴＧ１のＮＭＯＳ側ゲート電極には、データラッチ制御信号ＬＳが与えられる。

＜Ｂ．装置動作＞
このような構成を有するレジスタファイル１００においては、データラッチ回路３の開閉を受け持つトランスミッションゲートＴＧ１は、タイミング制御回路７によって制御されている。

すなわち、タイミング制御回路７には、レプリカメモリセル８から読み出したデータ信号が、メモリアレイ１の行方向のメモリセルＭＣと同じ個数のダミーメモリセル９が接続されたレプリカビット線ＲＢＬを介して与えられる。

タイミング制御回路７では、当該データ信号を遅延回路ＤＬを通すことで所定の遅延を与えた後、データラッチ制御信号ＬＳとしてデータラッチ回路３に与える。

そして、データラッチ回路３では、データラッチ制御信号ＬＳによって、トランスミッションゲートＴＧ１をオン、オフ制御するので、データラッチ回路３の開閉はレプリカメモリセル８の動作速度の影響を受けることになる。

ここで、メモリアレイ１内の複数のメモリセルＭＣには、製造時のばらつきに起因して動作速度の速いものと遅いものとが存在するが、動作速度が所定の速度以下のメモリセルを不良として排除する良否判定テストの判定は、データラッチ回路３のデータ出力ＤＯに基づいて行うことができる。

すなわち、上述したようにデータラッチ回路３の開閉はレプリカメモリセル８の動作速度の影響を受けるので、データラッチ回路３のデータ出力ＤＯがメモリセルＭＣから読み出したデータとなるか、それとは異なるデータとなるかは、タイミング制御回路７によって制御されることとなる。

従って、選択されたメモリセルＭＣから読み出されたデータがデータ出力ＤＯとして出力された場合には、当該メモリセルＭＣの動作速度はレプリカメモリセル８よりも速いということができ、そのようなメモリセルＭＣは良品であると判断できる。

逆に、選択されたメモリセルＭＣから読み出されたデータではなく、異なるデータがデータ出力ＤＯとして出力された場合には、当該メモリセルＭＣの動作速度はレプリカメモリセル８よりも遅いということになり、そのようなメモリセルＭＣは不良であると判断される。

より具体的には、テストに際しては、メモリアレイ１の全てのメモリセルＭＣには、データ“０”を記憶させておくものとする。なお、レプリカメモリセル８は、その構造上、データ“０”しか記憶できない。

そして、レプリカビット線ＲＢＬは、リードポートクロック信号ＲＣが低電位（“Ｌ”）である場合は、ＰＭＯＳトランジスタＴ１０がオンしているので、電源電位ＶＤＤにプリチャージされて高電位（“Ｈ”）となっており、データラッチ制御信号ＬＳは“Ｌ”であり、データラッチ回路３のトランスミッションゲートＴＧ１はオフの状態にある。このとき、データラッチ回路３の出力は、“Ｈ”または“Ｌ”である。

データの読み出しに際して、リードポートクロック信号ＲＣが“Ｈ”となった場合、レプリカビット線ＲＢＬは一時的に“Ｈ”を保つが、レプリカワード線ＲＷＬが“Ｈ”になると、アクセストランジスタＲＡＴ１がオンして、レプリカビット線ＲＢＬにはデータ“０”が読み出される（すなわちレプリカビット線ＲＢＬが“Ｌ”となる）。

これによってデータラッチ制御信号ＬＳが“Ｈ”となり、データラッチ回路３のトランスミッションゲートＴＧ１がオンする。

メモリアレイ１のリードポートビット線ＲＰＢＬは、リードポートクロック信号ＲＣが低電位（“Ｌ”）である場合は、ＰＭＯＳトランジスタＴ２０がオンしているので、電電源電位ＶＤＤにプリチャージされて高電位（“Ｈ”）となっているが、何れかのメモリセルＭＣが選択され、アクセストランジスタＡＴがオンすると、リードポートビット線ＲＰＢＬにデータ“０”が読み出される（すなわちリードポートビット線ＲＰＢＬが“Ｌ”となる）。

このリードポートビット線ＲＰＢＬにデータ“０”が読み出される速度が、データラッチ回路３のトランスミッションゲートＴＧ１がオンするよりも速い場合、すなわち、読み出し対象のメモリセルＭＣの動作速度がレプリカメモリセル８よりも速い場合は、トランスミッションゲートＴＧ１がオンすることで、データラッチ回路３にデータ“０”がラッチされ、データ出力ＤＯとしてデータ“０”が出力されることになる。

一方、リードポートビット線ＲＰＢＬにデータ“０”が読み出される速度が、データラッチ回路３のトランスミッションゲートＴＧ１がオンするよりも遅い場合、すなわち、読み出し対象のメモリセルＭＣの動作速度がレプリカメモリセル８よりも遅い場合は、トランスミッションゲートＴＧ１がオンすると、リードポートビット線ＲＰＢＬのプリチャージ電位である“Ｈ”がラッチされることになり、データラッチ回路３のデータ出力ＤＯとしてデータ“１”が出力されることになる。

以上説明したように、レジスタファイル１００は、動作速度が所定の速度以下のメモリセルを不良として排除する良否判定テストを行うテスト回路（レプリカ回路）を備えており、レジスタファイルの信頼性を確保することができる。

＜Ｃ．メモリセルのアクセスタイムについて＞
以上説明したように、レジスタファイル１００においては、メモリセルＭＣの動作速度の良否を、レプリカメモリセル８の動作速度と比較することで判定しているが、レプリカビット線ＲＢＬには、メモリアレイ１の行方向のメモリセルＭＣと同じ個数のダミーメモリセル９が接続されており、寄生容量が大きい。これは、レプリカビット線ＲＢＬをメモリアレイ１のリードポートビット線ＲＰＢＬと同じ条件に設定するためである。しかし、このような条件において、レプリカメモリセル８に接続されるアクセストランジスタＲＡＴ１の動作特性がばらつくと、レプリカメモリセル８のアクセスタイムにばらつきが生じ、場合によっては、レプリカメモリセル８の動作速度を用いてメモリセルＭＣの動作速度の良否を判定することが適切ではないということになる。

また、タイミング制御回路７のレプリカビット線ＲＢＬに接続されるセンス用インバータＲＳ１の動作特性がばらつくと、レプリカメモリセル８のアクセスタイムにばらつきが生じることと等価となり、結果としてデータラッチ制御信号ＬＳをデータラッチ回路３に与えるタイミングがばらつくことになる。

この問題について、レプリカメモリセル８およびメモリセルＭＣのアクセスタイムの確率分布特性を示す図３を用いてさらに説明する。

図３は、横軸にアクセス時間（図に向かって左側になるほどアクセス時間が遅くなり、右側になるほどアクセス時間が速くなる）を示し、縦軸に発生確率を示しており、メモリセルＭＣのアクセスタイム分布を分布Ｃ１、レプリカメモリセル８のアクセスタイム分布を分布Ｃ２として示している。

ここで、アクセスタイム分布Ｃ１のうちピーク部分となる時間がメモリセルＭＣの理想的なアクセスタイムであり、これをメモリセルＭＣのターゲットアクセスタイムＳ１とする。また、アクセスタイム分布Ｃ２のうちピーク部分となる時間がレプリカメモリセル８の理想的なアクセスタイムであり、これをレプリカメモリセル８のターゲットアクセスタイムＳ２とする。なお、ターゲットアクセスタイムＳ１とＳ２との間隔はタイミング制御回路７によって設定される遅延時間に相当する。

図３から判るように、レプリカメモリセル８のアクセスタイム分布Ｃ２は、メモリセルＭＣのアクセスタイム分布Ｃ１よりも左側にシフトしているが、これはレプリカメモリセル８のアクセスタイムのうち最も遅い時間が、メモリセルＭＣのアクセスタイムの最低スペック値Ｌ１となるように遅延回路ＤＬ（図１）により遅延時間を設定しているためであり、レプリカメモリセル８よりも動作速度の遅いメモリセルＭＣを不良セルとして確実に排除することができる。

ただし、最低スペック値Ｌ１よりも遅いレプリカメモリセル８の発生確率はゼロにはならない。これを示すのが、アクセスタイム分布Ｃ２の“Ｘ”部分の拡大図である。

発明者達は、これを限りなくゼロに近づけるための構成を発明し、当該構成を図６に示している。これについては後ほど説明する。

また、図３に示すように、レプリカメモリセル８のアクセスタイム分布Ｃ２は、メモリセルＭＣのアクセスタイム分布Ｃ１と比べても、無視できない広さを有している。

ここで、レプリカメモリセル８のアクセスタイムのうち最も速い時間を、便宜的にメモリセルＭＣのアクセスタイムの実用スペック値Ｈ１とし、最低スペック値Ｌ１と実用スペック値Ｈ１との間の領域をオーバー領域ＯＶとする。

オーバー領域ＯＶは最低スペック値Ｌ１以上のアクセスタイムとなっている領域にオーバーラップするように存在している。これは、メモリセルＭＣのアクセスタイムは正常であるにも拘わらず、レプリカメモリセル８のアクセスタイムのばらつきにより、不良であると判定されることを意味している。従って、オーバー領域ＯＶは狭いことが望ましく、理想的には、レプリカメモリセル８のターゲットアクセスタイムＳ２によって最低スペック値Ｌ１を規定できれば望ましいが、そこまで厳密に設定することは困難である。

その代わりに発明者達は、オーバー領域ＯＶをできるだけ狭くするという技術思想に想到し、そのための具体的な構成を発明した。これについては以下に図４および図５を用いて説明する。

＜Ｄ．オーバー領域の低減のための構成＞
図４は、レプリカメモリセル８に接続されるアクセストランジスタＲＡＴ１を、マトリクス状に接続された複数のＭＯＳトランジスタで構成することで、アクセストランジスタＲＡＴ１の動作特性のばらつきを抑制する構成を示している。

すなわち、図４に示すアクセストランジスタＲＡＴ１は、３個のＮＭＯＳトランジスタＮＴ１を直列に接続したものを並列に３組接続することで得られた、３行３列のトランジスタのマトリクスによって構成されている。

ここで用いられるＮＭＯＳトランジスタＮＴ１は、サイズも電流駆動能力も同じトランジスタを使用することで、アクセストランジスタＲＡＴ１を１個のＭＯＳトランジスタで構成する場合に比べて、動作特性のばらつきを抑制することができる。

なお、アクセストランジスタＲＡＴ１を複数のＭＯＳトランジスタで構成する場合に、単純に、ＭＯＳトランジスタの直列接続、あるいは並列接続だけで構成すると、１個のＭＯＳトランジスタで構成する場合に比べて駆動能力が大きく変化してしまい、タイミング制御回路７との動作バランスがとれなくなるので、縦横で同じ個数ずつ接続している。

アクセストランジスタＲＡＴ１の動作特性がばらつくと、レプリカメモリセル８のアクセスタイムにばらつきが生じるが、図４に示す構成を採用することでレプリカメモリセル８のアクセスタイムのばらつきを低減する、すなわち図３に示したオーバー領域ＯＶを狭くすることができる。

また、図５に示す構成によってもオーバー領域ＯＶを狭くする効果を得ることができる。

図５は、タイミング制御回路７のセンス用インバータＲＳ１を、マトリクス状に接続された複数のＭＯＳトランジスタで構成することで、センス用インバータＲＳ１の動作特性のばらつきを抑制する構成を示している。

すなわち、図５に示すセンス用インバータＲＳ１は、４個のＮＭＯＳトランジスタＮＴ２を２行２列になるようにマトリクス状に接続したトランジスタマトリクスと、４個のＰＭＯＳトランジスタＰＴ２を２行２列になるようにマトリクス状に接続したトランジスタのマトリクスとを直列に接続することで得られたインバータによって構成されている。

ここで用いられるＮＭＯＳトランジスタＮＴ２およびＰＭＯＳトランジスタＰＴ２は、それぞれサイズも電流駆動能力も同じトランジスタを使用することで、センス用インバータＲＳ１をＮＭＯＳトランジスタおよびＰＭＯＳトランジスタそれぞれ１個で構成する場合に比べて、動作特性のばらつきを抑制することができる。

なお、センス用インバータＲＳ１をＮＭＯＳトランジスタおよびＰＭＯＳトランジスタそれぞれ複数個で構成する場合に、単純に、ＭＯＳトランジスタの直列接続、あるいは並列接続だけで構成すると、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタそれぞれ１個で構成する場合に比べて駆動能力が大きく変化してしまい、タイミング制御回路７内での動作バランスがとれなくなるので、縦横で同じ個数ずつ接続している。

センス用インバータＲＳ１の動作特性がばらつくと、レプリカメモリセル８のアクセスタイムにばらつきが生じることと等価となるが、図５に示す構成を採用することでレプリカメモリセル８のアクセスタイムのばらつきを低減する、すなわち図３に示したオーバー領域ＯＶを狭くすることができる。

なお、図４では、ＮＭＯＳトランジスタＮＴ１を３行３列となるように接続し、図５ではＮＭＯＳトランジスタＮＴ２およびＰＭＯＳトランジスタＰＴ２をそれぞれ２行２列になるように接続した例を示したが、ＮＭＯＳトランジスタＮＴ１を２行２列、ＮＭＯＳトランジスタＮＴ２およびＰＭＯＳトランジスタＰＴ２をそれぞれ３行３列になるように接続しても良い。

また、４行４列、５行５列、６行６列などを採用しても良く、マトリクスが大きくなればなるほど、レプリカメモリセル８のアクセスタイムのばらつきを低減する効果が高まることは言うまでもない。

＜Ｅ．最低スペック値よりも遅いレプリカメモリセルの発生確率低減のための構成＞ 図６は、タイミング制御回路７のセンス用インバータＲＳ１を、並列に接続された複数のインバータで構成し、それぞれの出力のＮＯＲ論理をとることで、動作速度が一番速いインバータによってデータラッチ制御信号ＬＳのタイミングを規定する構成を示している。

すなわち、図６に示すセンス用インバータＲＳ１は、並列に接続された３個のインバータＧ３１、Ｇ３２およびＧ３３で構成され、それぞれのインバータの出力が、３入力ＮＯＲ回路Ｇ３４に与えられ、３入力ＮＯＲ回路Ｇ３４の出力が、インバータＧ１１に入力される構成となっている。

先に説明したように、レプリカビット線ＲＢＬは、リードポートクロック信号ＲＣが低電位（“Ｌ”）である場合は、電源電位ＶＤＤにプリチャージされて“Ｈ”となっているが、データの読み出し時にはレプリカビット線ＲＢＬが“Ｌ”となる。

従って、データの読み出し時にはインバータＧ３１、Ｇ３２およびＧ３３の出力は“Ｌ”から“Ｈ”に変わるが、その変化速度は個々のインバータによってばらつくことになる。

しかし、インバータＧ３１、Ｇ３２およびＧ３３の出力をＮＯＲ回路Ｇ３４で論理演算すると、インバータＧ３１、Ｇ３２およびＧ３３の出力のうち、一番速く“Ｌ”から“Ｈ”に変化した出力によってＮＯＲ回路Ｇ３４の出力のタイミングが決まるので、インバータＧ３１、Ｇ３２およびＧ３３の動作特性にばらつきがある場合でも、動作速度が一番速いインバータの出力タイミングによってデータラッチ制御信号ＬＳのタイミングを規定することができる。

従って、センス用インバータＲＳ１を１個のインバータで構成する場合に比べて、図３に示した最低スペック値Ｌ１よりも遅いレプリカメモリセル８の発生確率を低減することができる。

＜Ｆ．遅延時間の設定可変のための構成＞
図３においては、レプリカメモリセル８のアクセスタイムのうち最も遅い時間が、メモリセルＭＣのアクセスタイムの最低スペック値Ｌ１となるようにタイミングを設定した例を示したが、このような設定を行う場合にはタイミング制御回路７における遅延回路ＤＬ（図１）を、遅延時間の設定を変更可能に構成することが望ましい。

すなわち、遅延時間の設定をメモリセルＭＣのアクセスタイムの最低スペック値Ｌ１に基づいた値に固定していると、テスト時ではない通常動作時にもこの条件でデータラッチ制御信号ＬＳを生成することになる。基本的にはこれでも問題ないが、最低スペック値ぎりぎりで動作しているメモリセルが存在する場合、何らかの原因でデータの読み出し速度が低下した場合、当該メモリセルのデータが読み出されないこととなり不都合が生じる。

そこで、通常時には遅延時間を長くして、データラッチ回路３の開閉動作がテスト時よりも緩やかなタイミングで行われるようにすることで、上記不具合の発生を防止する。

図３を用いて説明したように、遅延時間を変更するとメモリセルＭＣのターゲットアクセスタイムＳ１と、レプリカメモリセル８のターゲットアクセスタイムＳ２との間隔が変わることになり、遅延時間を長くすればレプリカメモリセル８のアクセスタイム分布Ｃ２が図３に向かって左側にシフトすることになり、最低スペック値Ｌ１よりも遅いレプリカメモリセル８の発生確率が高くなり、最低スペック値Ｌ１を満たさないメモリセルＭＣが、良品と判定される可能性が高くなる。

一方、遅延時間を短くすれば、レプリカメモリセル８のアクセスタイムのうち最も遅い時間と、メモリセルＭＣのアクセスタイムの最低スペック値Ｌ１とを一致させることができ、最低スペック値Ｌ１ぎりぎりのメモリセルＭＣを確実に排除することができる。

図７に、遅延時間の設定を変更可能な遅延回路ＤＬ１を有するタイミング制御回路７Ａの構成を示す。なお、図１示したタイミング制御回路７と同一の構成には同一の符号を付し、説明は省略する。

タイミング制御回路７Ａにおいては、センス用インバータＲＳ１の出力をインバータＧ１１とインバータＧ４１とが受ける構成となっている。

インバータＧ１１の出力はトランスミッションゲートＴＧ１０を介してＮＡＮＤ回路Ｇ１２に与えられる構成となっているが、インバータＧ４１の出力は、直列に接続されたインバータＧ４２およびＧ４３を通した後、トランスミッションゲートＴＧ１１を介してＮＡＮＤ回路Ｇ１２に与えられる構成となっている。

トランスミッションゲートＴＧ１０およびＴＧ１１のオン、オフは、外部から与えられるテストモード切替信号ＴＳにより制御される。

具体的には、テストモード切替信号ＴＳは、インバータＧ５２の入力に与えられ、インバータＧ５２の出力は、直列に接続されたインバータＧ５１の入力に与えられるとともに、トランスミッションゲートＴＧ１０のＰＭＯＳ側ゲート電極およびトランスミッションゲートＴＧ１１のＮＭＯＳ側ゲート電極に与えられる。

そして、トランスミッションゲートＴＧ１０のＮＭＯＳ側ゲート電極およびトランスミッションゲートＴＧ１１のＰＭＯＳ側ゲート電極には、インバータＧ５１の出力が与えられる構成となっている。このような構成を採ることで、トランスミッションゲートＴＧ１０とＴＧ１１とは相補的に動作することになる。

そしてテストモード切替信号ＴＳは、通常時は“Ｌ”、テスト時には“Ｈ”が与えられるので、遅延回路ＤＬ１はテスト時にはトランスミッションゲートＴＧ１０がオンして、センス用インバータＲＳ１とインバータＧ１１による遅延を発生させ、通常時にはトランスミッションゲートＴＧ１１がオンして、センス用インバータＲＳ１と、インバータＧ４１〜Ｇ４３による遅延を発生させることになる。

このように、センス用インバータＲＳ１およびインバータＧ１１を経る第１の経路、センス用インバータＲＳ１およびインバータＧ４１〜Ｇ４３を経る第２の経路を準備し、データ信号がどちらかを通るように信号経路を切り換える、信号経路切り換え手段（トランスミッションゲートＴＧ１０とＴＧ１１を含む）を備えることで、テスト時と通常時とで、データラッチ制御信号ＬＳの遅延時間を変更することができる。

従って、通常動作時には遅延時間を長くして、データラッチ回路３の開閉動作がテスト時よりも緩やかなタイミングで行われるようにすることで、何らかの原因でデータの読み出し速度が低下した場合、メモリセルのデータが読み出せないメモリセルが発生することを防止することができる。

本発明に係る半導体記憶装置の全体構成を説明する回路図である。 データラッチ回路の構成を説明する回路図である。 レプリカメモリセルおよびメモリセルのアクセスタイムの確率分布特性を示す図である。 マトリクス状に接続された複数のＭＯＳトランジスタで構成されたアクセストランジスタを示す図である。 マトリクス状に接続された複数のＭＯＳトランジスタで構成されたセンス用インバータを示す図である。 センス用インバータの動作特性のばらつきによる影響を低減する構成を示す図である。 遅延時間の設定を変更可能なタイミング制御回路の構成を示す図である。

符号の説明

１ メモリアレイ、８ レプリカメモリセル、Ｃ１ メモリセルアクセスタイム分布、Ｃ２ レプリカメモリセルアクセスタイム分布、ＤＬ，ＤＬ１ 遅延回路、ＬＳ データラッチ制御信号、ＡＲＴ１ アクセストランジスタ、ＭＣ メモリセル。

Claims (6)

1. 複数のメモリセルがマトリクス状に配設されたメモリアレイと、
   前記複数のメモリセルの行方向の配列ごとに設けられ、選択されたメモリセルから読み出されたデータを外部にデータ出力として出力するデータラッチ回路と、
   前記メモリアレイの外側に設けられ、前記複数のメモリセルの動作テストの比較対象となるレプリカメモリセルと、
   前記レプリカメモリセルからデータが読み出されるタイミングに基づいて、前記データラッチ回路におけるラッチ動作のタイミングを制御するデータラッチ制御信号を生成して前記データラッチ回路に与えるタイミング制御回路とを備え、
   前記選択されたメモリセルから読み出されたデータが、前記データラッチ回路から出力されるか否かで、前記選択されたメモリセルの動作速度の良否を判定する、半導体記憶装置。
2. 前記レプリカメモリセルは、データを読み出すためのアクセストランジスタに接続され、
   前記タイミング制御回路は、前記アクセストランジスタを介して前記レプリカメモリセルから読み出されたデータ信号を受け、該データ信号を増幅するセンス用インバータを備え、
   前記アクセストランジスタは、マトリクス状に接続された複数のＭＯＳトランジスタを有し、
   前記複数のＭＯＳトランジスタは、行方向および列方向での個数が同数となるように接続される、請求項１記載の半導体記憶装置。
3. 前記センス用インバータは、マトリクス状に接続された複数のＮＭＯＳトランジスタと、マトリクス状に接続された複数のＰＭＯＳトランジスタとを有し、
   前記複数のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタは、行方向および列方向での個数が同数となるように接続される、請求項２記載の半導体記憶装置。
4. 前記センス用インバータは、前記データ信号を並列して受ける複数のインバータを備え、
   前記タイミング制御回路は、前記複数のインバータの出力を受けるＮＯＲ回路を備え、
   前記複数のインバータのうち、動作速度が一番速いものの出力のタイミングで、前記データラッチ回路におけるラッチ動作のタイミングを制御するように前記ＮＯＲ回路の出力に基づいて前記データラッチ制御信号を生成する、請求項２記載の半導体記憶装置。
5. 前記タイミング制御回路は、前記データ信号を所定時間遅延させる遅延回路を備え、
   前記遅延回路は、
   前記センス用インバータと、前記センス用インバータの出力を受ける第１のインバータとを有する、請求項２記載の半導体記憶装置。
6. 前記遅延回路は、
   前記第１のインバータと並列に前記センス用インバータ接続され、直列に接続された複数の第２のインバータで構成されるインバータ列と、
   前記センス用インバータおよび前記第１のインバータを経る第１の経路、あるいは、
   前記センス用インバータおよび前記インバータ列を経る第２の経路を前記データ信号が通るように信号経路を切り換える、信号経路切り換え手段とをさらに備える、請求項５記載の半導体記憶装置。
   

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