JP2011023076A - 半導体記憶装置及びその制御方法 - Google Patents
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Abstract
【解決手段】メモリセルアレイ10は、ワード線WLとビット線対BL、/BLの交差部に設けられたメモリセルMCを配列してなる。レプリカセルアレイ20は、レプリカセルRCを含む複数個のレプリカ回路21を有する。信号検出回路30は、複数個のレプリカ回路21のそれぞれが出力する出力信号のうち最も遅く立ち上がる出力信号を検出して検出信号を出力する。遅延回路40は、所定の遅延量だけこの検出信号を遅延させる。
【選択図】図1
Description
図2に示すように、電源電圧が1V以上である場合には、遅延量のバラツキは殆どない。しかし、電源電圧が低下し、例えば0.8V以下になると、徐々にバラツキが大きくなる。しかし、従来のレプリカ回路は、このようなバラツキを考慮したタイミングでセンスアンプ回路の活性化信号を出力可能な構成となっていない(図2で言えば、曲線Aの特性のみに着目してセンスアンプ回路を制御している)。従って、バラツキが大きくなって出力信号の遅延量が大きなメモリセルが読み出される場合に、十分な信号が現れる前にセンスアンプ回路を活性化させてしまい、結果として誤読み出しが生じる可能性が大きくなる。
Xshift=σ(2log10(N))2/3
Av´=Av+σ(2log10(N))2/3
Avr´=Av/N´m+σ/(N´m√m)・(2log10(N´)2/3)
A=N´m3/2(logN´N)2/3
この比率Aは、上記の[数4]からも明らかなように、メモリセルアレイ10に含まれるメモリセルMCの個数Nと、レプリカセルアレイ20に含まれるレプリカ回路21の個数N´との比によって決まり、遅延回路40は、この比に従って遅延量を決定するものということができる。これによれば、電源電圧Vddが低電圧となった場合であっても、動作速度を低下させることなく、誤読み出しを抑制することができる。
まず、ビット線対BL、/BL、及びレプリカビット線RBLが所定のプリチャージ電位までプリチャージされる(ステップS1)。続いて、選択メモリセルMCに接続される選択ワード線WLが活性化され(ステップS2)、これと同時に又はこれに引き続いてレプリカワード線RWLが活性化される(ステップS3)。これにより、メモリセルMCは導通し、その保持データをビット線対BL、/BLに向けて出力を始める。これと共に、レプリカ回路21も導通し、その保持データのレプリカビット線RBLへの出力を開始する。
Claims (5)
- ワード線とビット線の交差部に設けられたメモリセルを配列してなるメモリセルアレイと、
前記ビット線の信号を検知・増幅するセンスアンプ回路と、
所定のデータを固定的に保持するレプリカセルを含む複数個のレプリカ回路と、
前記複数個のレプリカ回路のそれぞれが出力する出力信号のうち最も遅く立ち上がる出力信号を検出して検出信号を出力する信号検出回路と、
前記検出信号を遅延させる遅延回路と
を備え、
前記センスアンプは、前記遅延信号に基づいて活性化される
ことを特徴とする半導体記憶装置。 - 前記遅延回路は、前記メモリセルアレイに含まれる前記メモリセルの個数と、前記レプリカ回路の個数との比に従って前記遅延信号の遅延量を決定し、その遅延量の分だけ前記遅延信号の立ち上がりを前記検出信号に比べ遅延させる請求項1記載の半導体記憶装置。
- 前記信号検出回路は、前記複数個のレプリカ回路のそれぞれが出力する出力信号の論理演算に従って前記検出信号を出力する論理演算回路である請求項1記載の半導体記憶装置。
- 前記複数のレプリカ回路のそれぞれは、複数の前記レプリカセルを含むことを特徴とする請求項1記載の半導体記憶装置。
- ワード線とビット線の交差部に設けられたメモリセルを配列してなるメモリセルアレイと、
前記ビット線の信号を検知・増幅するセンスアンプ回路と、
所定のデータを固定的に保持するレプリカセルを含む複数個のレプリカ回路と
を備えた半導体記憶装置の制御方法において、
複数個の前記レプリカ回路のそれぞれが出力する出力信号のうち最も遅く立ち上がる出力信号を検出して検出信号を出力するステップと、
前記検出信号を遅延させるステップと、
前記遅延信号に基づいて前記センスアンプ回路を活性化されるステップと
を備えたことを特徴とする半導体記憶装置の制御方法。
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