JPH04351790A

JPH04351790A - 多ポートメモリ

Info

Publication number: JPH04351790A
Application number: JP3152352A
Authority: JP
Inventors: Satoshi Shinagawa; 品川　敏; Yoichi Sato; 陽一佐藤; Masami Hasegawa; 政己長谷川; Kan Shimono; 下野　完; Masayuki Miyasaka; 宮坂　真之; Yukitoshi Tamura; 田村　幸歳
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1991-05-28
Filing date: 1991-05-28
Publication date: 1992-12-07
Anticipated expiration: 2017-12-16
Also published as: KR920022291A; US5317537A; JP3357382B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は多ポートメモリに関し
、例えば、時分割ディジタル交換機の時間スイッチとな
るディジタルスイッチ集積回路に含まれる３ポートＲＡ
Ｍ（ランダムアクセスメモリ）等に利用して特に有効な
技術に関するものである。

【０００２】

【従来の技術】書き込みポート又は読み出しポートから
なる複数のアクセスポートを備える多ポートメモリがあ
る。また、このような多ポートメモリを含むディジタル
スイッチ集積回路を時間スイッチとして用いる時分割デ
ィジタル交換機がある。

【０００３】多ポートメモリは、各アクセスポートに対
応して、複数組のワード線及びビット線を必要とする。このため、アクセスポート数の増大にともなって、多ポ
ートメモリの所要レイアウト面積が増大し、そのレイア
ウト設計も煩雑化する。これに対処するため、読み出し
用ビット線を単一化することで、所要レイアウト面積の
縮小とレイアウト設計の簡素化とを図った図９のような
３ポートＲＡＭが提案されている。すなわち、図９の３
ポートＲＡＭでは、メモリアレイＭＡＲＹを構成するス
タティック型メモリセルＭＣは、一対のインバータＮ６
及びＮ７が交差結合されてなるラッチ回路を基本構成と
する。このラッチ回路の非反転及び反転入出力ノードは
、そのゲートが書き込み用ワード線ＷＷ０等に結合され
る一対の書き込み用制御ＭＯＳＦＥＴ（金属酸化物半導
体型電界効果トランジスタ。この明細書では、ＭＯＳＦ
ＥＴをして絶縁ゲート型電界効果トランジスタの総称と
する）Ｑ６３及びＱ６４を介して、書き込み用ビット線
ＢＷ０＊（ここで、非反転書き込み用ビット線ＢＷ０と
反転書き込み用ビット線ＢＷ０Ｂとをあわせて書き込み
用ビット線ＢＷ０＊のように表す。また、それが有効と
されるとき選択的にロウレベルとされるいわゆる反転信
号又は反転信号線等については、その名称の末尾にＢを
付して表す。以下同様）等の非反転又は反転信号線に結
合され、さらにそのゲートが対応する読み出し用ワード
線ＷＲＡ０又はＷＲＢ０等に結合される読み出し用制御
ＭＯＳＦＥＴＱ６５又はＱ６６を介して、読み出し用ビ
ット線ＢＲＡ０又はＢＲＢ０等にそれぞれ結合される。

【０００４】読み出し用ビット線ＢＲＡ０及びＢＲＢ０
等は、その一方において、対応する負荷手段すなわち抵
抗Ｒ１又はＲ２を介して回路の電源電圧に結合され、そ
の他方において、対応するセンスアンプＳＡＡ又はＳＡ
Ｂの入力端子に結合される。抵抗Ｒ１及びＲ２は、メモ
リセルＭＣの読み出し用制御ＭＯＳＦＥＴＱ６５又はＱ
６６がオン状態とされるとき、読み出し用ビット線ＢＲ
Ａ０及びＢＲＢ０等におけるレベル低下がセンスアンプ
ＳＡＡ又はＳＡＢの論理スレッシホルドを下回るべく所
定の値を持つ。また、センスアンプＳＡＡでは、その非
反転出力信号が読み出し信号ＤＲＡとして出力され、セ
ンスアンプＳＡＢでは、その反転出力信号が読み出し信
号ＤＲＢとして出力される。つまり、この３ポートＲＡ
Ｍでは、いわゆるシングルエンド型のセンスアンプＳＡ
Ａ及びＳＡＢを用いることで読み出し用ビット線を単一
化し、これによって３ポートＲＡＭの所要レイアウト面
積の縮小とレイアウト設計の簡素化を図ることができる
ものである。

【０００５】読み出し用ビット線を単一化した３ポート
ＲＡＭについては、例えば、特公昭６１−１８８３８号
公報に記載されている。

【０００６】

【発明が解決しようとする課題】ところが、上記に記載
される３ポートＲＡＭには次のような問題点が残されて
いることが、本願発明者等によって明らかとなった。す
なわち、上記３ポートＲＡＭには、前述のように、読み
出し用ビット線ＢＲＡ０及びＢＲＢ０等に対応して負荷
手段となる抵抗Ｒ１及びＲ２が設けられ、これらの負荷
手段を介して各ビット線のレベル低下がセンスアンプＳ
ＡＡ及びＳＡＢの論理スレッシホルドを下回るような比
較的大きな読み出し電流が流される。また、センスアン
プＳＡＡ及びＳＡＢがシングルエンド型とされることか
ら、これらのセンスアンプの動作マージンが比較的小さ
く、負荷手段となる抵抗Ｒ１及びＲ２やメモリセルを構
成するＭＯＳＦＥＴ等のプロセス変動にも弱い。これら
の結果、３ポートＲＡＭの低消費電力化が制限されると
ともに、その読み出し動作が不安定なものとなり、シス
テムの信頼性が低下するものである。

【０００７】この発明の目的は、低消費電力化と動作の
安定化とを図りつつ、所要レイアウト面積の縮小とレイ
アウト設計の簡素化とを図った多ポートメモリを提供す
ることにある。この発明の他の目的は、多ポートメモリ
を含む時分割ディジタル交換機等の低消費電力化を図り
、その信頼性を高めることにある。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、多ポートメモリの読み出し用
ビット線を単一信号線とし、これらの読み出し用ビット
線を高電位側の電源電圧にプリチャージするとともに、
各読み出し用ビット線に対応してダミービット線を設け
る。また、読み出し信号を増幅するセンスアンプをいわ
ゆる差動入力型とし、その非反転及び反転入力端子を実
質的に対応する読み出し用ビット線及びダミービット線
にそれぞれ接続する。さらに、各ダミービット線に結合
されるダミーセルを、例えば直列形態とされる４個のＭ
ＯＳＦＥＴを基本として構成し、このうち２個ずつを、
スタティック型メモリセルの読み出し用制御ＭＯＳＦＥ
Ｔならびにそのラッチ回路のインバータを構成するＮチ
ャンネルＭＯＳＦＥＴとそれぞれ同一構造とする。加え
て、書き込み用ビット線と読み出し用ビット線との間に
、例えば電源電圧供給配線又は接地電位供給配線からな
るシールド配線を設ける。

【０００９】

【作用】上記手段によれば、読み出し用ビット線の信号
振幅を圧縮して、その読み出し電流を削減できるととも
に、ダミーセルによって安定した基準電位を形成し、セ
ンスアンプの動作マージンを拡大できる。また、書き込
み用ビット線がフルスィングされることによって読み出
し用ビット線に誘起されるノイズを抑制し、センスアン
プの誤動作を防止できる。これらの結果、多ポートメモ
リの低消費電力化と動作の安定化とを図りつつ、所要レ
イアウト面積の縮小とレイアウト設計の簡素化とを図る
ことができるため、多ポートメモリを含む時分割ディジ
タル交換機等の低消費電力化を推進し、その信頼性を高
めることができる。

【００１０】

【実施例】図１には、この発明が適用された３ポートＲ
ＡＭの一実施例のブロック図が示されている。また、図
２には、図１の３ポートＲＡＭに含まれるメモリアレイ
ＭＡＲＹ及びダミーアレイＤＡＲＹならびにその周辺部
の一実施例の部分的な回路図が示され、図３及び図４な
らびに図５には、図２のメモリアレイＭＡＲＹに含まれ
るスタティック型メモリセルＭＣ及びダミーアレイＤＡ
ＲＹに含まれるダミーセルＤＣならびにセンスアンプＳ
ＡＡに含まれる単位センスアンプＵＳＡＡ０の一実施例
の回路図がそれぞれ示されている。さらに、図６には、
図１の３ポートＲＡＭの読み出しモードにおける信号波
形図が示され、図７には、図３のスタティック型メモリ
セルＭＣならびにその周辺部の一実施例の部分的な配置
図が示されている。これらの図をもとに、この実施例の
３ポートＲＡＭの構成と動作の概要ならびにその特徴に
ついて説明する。

【００１１】なお、この３ポートＲＡＭは、特に制限さ
れないが、時分割ディジタル交換機の時間スイッチとし
て機能するディジタルスイッチ集積回路に含まれる。図
２ないし図５の各回路素子ならびに図１の各ブロックを
構成する回路素子は、ディジタルスイッチ集積回路の図
示されない他の回路素子とともに、Ｐ型単結晶シリコン
のような１個の半導体基板上に形成される。以下の回路
図において、そのチャンネル（バックゲート）部に矢印
が付されるＭＯＳＦＥＴはＰチャンネル型であって、矢
印の付されないＮチャンネルＭＯＳＦＥＴと区別して示
される。また、この実施例の３ポートＲＡＭは、ｚ＋１
ビットすなわち３６ビットの記憶データを同時に入力又
は出力する多ビット構成の多ポートメモリとされるが、
以下の説明は、その第１ビットに相当する部分を例に進
められる。

【００１２】図１において、３ポートＲＡＭは、そのレ
イアウト面積の大半を占めて配置されるメモリアレイＭ
ＡＲＹを基本構成とする。このメモリアレイＭＡＲＹは
、記憶データの各ビットに対応して設けられかつワード
線の延長方向に整列して配置される３６個の単位メモリ
アレイを備える。各単位メモリアレイは、図２に例示さ
れるように、各行アドレスに対応して設けられ同図の水
平方向に平行して配置される１２８本の書き込み用ワー
ド線ＷＷ０〜ＷＷ１２７ならびに読み出し用ワード線Ｗ
ＲＡ０〜ＷＲＡ１２７（第１の読み出し用ワード線）及
びＷＲＢ０〜ＷＲＢ１２７（第２の読み出し用ワード線
）と、各列アドレスに対応して設けられ同図の垂直方向
に平行して配置される８組の書き込み用ビット線ＢＷ０
＊〜ＢＷ７＊ならびに読み出し用ビット線ＢＲＡ０〜Ｂ
ＲＡ７（第１の読み出し用ビット線）及びＢＲＢ０〜Ｂ
ＲＢ７（第２の読み出し用ビット線）とを含む。これら
のワード線及びビット線の交点には、１２８×８個すな
わち１０２４個のスタティック型メモリセルＭＣが格子
状に配置される。これにより、各単位メモリアレイは、
１０２４ビットの記憶容量を持ち、３ポートＲＡＭは、
１０２４×３６いわゆる３６キロビットの記憶容量を持
つものとされる。

【００１３】ここで、メモリアレイＭＡＲＹを構成する
スタティック型メモリセルＭＣのそれぞれは、図３に示
されるように、ＰチャンネルＭＯＳＦＥＴＱ１３及びＮ
チャンネルＭＯＳＦＥＴＱ５３からなるＣＭＯＳインバ
ータＮ２と、ＰチャンネルＭＯＳＦＥＴＱ１４及びＮチ
ャンネルＭＯＳＦＥＴＱ５４からなるＣＭＯＳインバー
タＮ３とを含む。これらのインバータは、その入力端子
及び出力端子が互いに交差結合され、メモリセルの記憶
素子となるラッチ回路を構成する。インバータＮ２の入
力端子及びインバータＮ３の出力端子が共通結合される
ノードは、各ラッチ回路の非反転入出力ノードとされ、
そのゲートが対応する書き込み用ワード線ＷＷ０等に結
合されるＮチャンネル型の書き込み用制御ＭＯＳＦＥＴ
Ｑ５１を介して対応する非反転書き込み用ビット線ＢＷ
０等に結合されるとともに、そのゲートが対応する読み
出し用ワード線ＷＲＡ０等に結合されるＰチャンネル型
の読み出し用制御ＭＯＳＦＥＴＱ１１（第１の読み出し
用制御ＭＯＳＦＥＴ）を介して対応する読み出し用ビッ
ト線ＢＲＡ０等に結合される。同様に、インバータＮ２
の出力端子及びインバータＮ３の入力端子が共通結合さ
れるノードは、各ラッチ回路の反転入出力ノードとされ
、そのゲートが対応する書き込み用ワード線ＷＷ０等に
結合されるＮチャンネル型の書き込み用制御ＭＯＳＦＥ
ＴＱ５２を介して対応する反転書き込み用ビット線ＢＷ
０Ｂ等に結合されるとともに、そのゲートが対応する読
み出し用ワード線ＷＲＢ０に結合されるＰチャンネル型
の読み出し用制御ＭＯＳＦＥＴＱ１２（第２の読み出し
用制御ＭＯＳＦＥＴ）を介して対応する読み出し用ビッ
ト線ＢＲＢ０等に結合される。

【００１４】これらのことから、スタティック型メモリ
セルＭＣは、対応する書き込み用ワード線ＷＷ０等がハ
イレベルとされることで、そのラッチ回路の非反転及び
反転入出力ノードが対応する書き込み用ビット線ＢＷ０
＊の非反転及び反転信号線に選択的に接続され、対応す
る読み出し用ワード線ＷＲＡ０又はＷＲＢ０等がハイレ
ベルとされることで、そのラッチ回路の非反転又は反転
入出力ノードが対応する読み出し用ビット線ＢＲＡ０又
はＢＲＢ０等に選択的に接続される。これにより、この
実施例の３ポートＲＡＭは、それぞれ独立にアクセス可
能な１個の書き込みポートと２個の読み出しポートとを
持つものとなる。なお、この実施例の３ポートＲＡＭで
は、前述のように、書き込み用ビット線はいわゆる相補
信号線とされるが、読み出し用ビット線はいわゆる単一
信号線とされ、これによって読み出し用ビット線の所要
信号線数が半減される。

【００１５】メモリアレイＭＡＲＹを構成する書き込み
用ワード線ＷＷ０〜ＷＷ１２７は、書き込み系Ｘアドレ
スデコーダＸＤＷに結合され、択一的に選択状態とされ
る。この書き込み系ＸアドレスデコーダＸＤＷには、書
き込み系アドレスバッファＡＢＷから７ビットの内部ア
ドレス信号ａｗ０〜ａｗ６が供給されるとともに、書き
込み系タイミング発生回路ＴＧＷから図示されない所定
の内部制御信号が供給される。書き込み系Ｘアドレスデ
コーダＸＤＷは、上記内部制御信号に従って選択的に動
作状態とされ、内部アドレス信号ａｗ０〜ａｗ６をデコ
ードして、メモリアレイＭＡＲＹの対応する書き込み用
ワード線ＷＷ０〜ＷＷ１２７を択一的にハイレベルの選
択状態とする。なお、書き込み系タイミング発生回路Ｔ
ＧＷは、書き込み系クロック信号ＣＷをもとに、書き込
みポートで必要とされる各種内部制御信号を形成する。

【００１６】同様に、メモリアレイＭＡＲＹを構成する
読み出し用ワード線ＷＲＡ０〜ＷＲＡ１２７ならびにＷ
ＲＢ０〜ＷＲＢ１２７は、対応する読み出し系Ｘアドレ
スデコーダＸＤＲＡ又はＸＤＲＢに結合され、それぞれ
択一的に選択状態とされる。これらの読み出し系Ｘアド
レスデコーダＸＤＲＡ及びＸＤＲＢには、対応する読み
出し系アドレスバッファＡＢＲＡ又はＡＢＲＢから７ビ
ットの内部アドレス信号ａｒａ０〜ａｒａ６あるいはａ
ｒｂ０〜ａｒｂ６が供給されるとともに、対応する読み
出し系タイミング発生回路ＴＧＲＡ又はＴＧＲＢから図
示されない所定の内部制御信号がそれぞれ供給される。読み出し系ＸアドレスデコーダＸＤＲＡ及びＸＤＲＢは
、対応する上記内部制御信号に従って選択的に動作状態
とされ、内部アドレス信号ａｒａ０〜ａｒａ６あるいは
ａｒｂ０〜ａｒｂ６をデコードして、メモリアレイＭＡ
ＲＹの対応する読み出し用ワード線ＷＲＡ０〜ＷＲＡ１
２７あるいはＷＲＢ０〜ＷＲＢ１２７を択一的にロウレ
ベルの選択状態とする。なお、書き込み用ワード線ＷＷ
０〜ＷＷ１２７ならびに読み出し用ワード線ＷＲＡ０〜
ＷＲＡ１２７及びＷＲＢ０〜ＷＲＢ１２７は、メモリア
レイＭＡＲＹを構成する３６個の単位メモリアレイによ
って共有される。また、読み出し系タイミング発生回路
ＴＧＲＡ及びＴＧＲＢは、読み出し系クロック信号ＣＲ
Ａ又はＣＲＢをもとに、各読み出しポートで必要な各種
内部制御信号を形成する。

【００１７】次に、メモリアレイＭＡＲＹの各単位メモ
リアレイを構成する書き込み用ビット線ＢＷ０＊〜ＢＷ
７＊は、図２に例示されるように、その一方において、
対応するＰチャンネル型のプリチャージＭＯＳＦＥＴＱ
２及びＱ３を介して高電位側の電源電圧すなわち回路の
電源電圧に結合され、その他方において書き込み系カラ
ムスイッチＣＳＷの対応するＮチャンネル型のスイッチ
ＭＯＳＦＥＴＱ５９及びＱ６０を介して書き込み用共通
データ線ＣＤＷ＊に選択的に接続される。このうち、プ
リチャージＭＯＳＦＥＴＱ２及びＱ３のゲートには、書
き込み系タイミング発生回路ＴＧＷから反転内部制御信
号ＰＷＢが共通に供給され、スイッチＭＯＳＦＥＴＱ５
９及びＱ６０のゲートには、書き込み系Ｙアドレスデコ
ーダＹＤＷから対応するビット線選択信号ＹＳＷ０〜Ｙ
ＳＷ７が供給される。

【００１８】ここで、回路の電源電圧は、特に制限され
ないが、＋３．３Ｖのような正の電源電圧とされる。ま
た、反転内部制御信号ＰＷＢは、書き込みポートが非選
択状態とされるとき回路の接地電位のようなロウレベル
とされ、選択状態とされるとき所定のタイミングでハイ
レベルとされる。さらに、ビット線選択信号ＹＳＷ０〜
ＹＳＷ７は、書き込みポートが非選択状態とされるとき
すべてロウレベルとされ、選択状態とされるとき所定の
タイミングでかつ内部アドレス信号ａｗ７〜ａｗ９に従
って択一的にハイレベルとされる。

【００１９】これらのことから、書き込みポートが非選
択状態とされるとき、メモリアレイＭＡＲＹでは、反転
内部制御信号ＰＷＢがロウレベルとされることでプリチ
ャージＭＯＳＦＥＴＱ２及びＱ３が一斉にオン状態とな
る。このため、書き込み用ビット線ＢＷ０＊〜ＢＷ７＊
の非反転及び反転信号線は、回路の電源電圧のようなハ
イレベルにプリチャージされる。このとき、書き込み系
カラムスイッチＣＳＷのスイッチＭＯＳＦＥＴＱ５９及
びＱ６０はともにオフ状態とされ、書き込み用ビット線
ＢＷ０＊〜ＢＷ７＊は接続状態とされない。

【００２０】書き込みポートが選択状態とされると、メ
モリアレイＭＡＲＹでは、反転内部制御信号ＰＷＢがハ
イレベルとされることでプリチャージＭＯＳＦＥＴＱ２
及びＱ３がオフ状態となり、書き込み用ビット線ＢＷ０
＊〜ＢＷ７＊のプリチャージ動作が停止される。また、
ビット線選択信号ＹＳＷ０〜ＹＳＷ７が択一的にハイレ
ベルとされることで書き込み系カラムスイッチＣＳＷの
対応するスイッチＭＯＳＦＥＴＱ５９及びＱ６０がオン
状態となり、書き込み用共通データ線ＣＤＷ＊とメモリ
アレイＭＡＲＹの対応する書き込み用ビット線ＢＷ０＊
〜ＢＷ７＊とが選択的に接続状態とされる。このとき、
ライトアンプＷＡの単位ライトアンプＵＷＡ０等には、
データ入力端子ＤＩ０等からデータ入力バッファＤＩＢ
の対応する単位回路を介して入力データｄｉ０等が供給
され、接続状態とされる書き込み用ビット線には、ライ
トアンプＷＡの対応する単位ライトアンプＵＷＡ０等か
ら書き込みデータＷＤ０等つまりは入力データｄｉ０等
に従った所定の相補書き込み信号が供給される。その結
果、選択された書き込み用ビット線に結合される合計３
６個のスタティック型メモリセルＭＣに対して、３６ビ
ットの入力データｄｉ０〜ｄｉｚに従った書き込み動作
が同時実行される。なお、単位ライトアンプＵＷＡ０等
から出力される相補書き込み信号は、回路の電源電圧を
ハイレベルとし回路の接地電位をロウレベルとするフル
スィングの書き込み信号とされ、これによってメモリセ
ルに対する書き込み動作が確実なものとされる。

【００２１】同様に、メモリアレイＭＡＲＹの各単位メ
モリアレイを構成する読み出し用ビット線ＢＲＡ０〜Ｂ
ＲＡ７ならびにＢＲＢ０〜ＢＲＢ７は、その一方におい
て、対応するＰチャンネル型のプリチャージＭＯＳＦＥ
ＴＱ１又はＱ４を介して回路の電源電圧に結合され、そ
の他方において読み出し系カラムスイッチＣＳＲＡ又は
ＣＳＲＢの対応するＰチャンネル型のスイッチＭＯＳＦ
ＥＴＱ７又はＱ８を介して読み出し用共通データ線ＣＤ
ＲＡ又はＣＤＲＢに選択的に接続される。このうち、プ
リチャージＭＯＳＦＥＴＱ１及びＱ４のゲートには、読
み出し系タイミング発生回路ＴＧＲＡ又はＴＧＲＢから
反転内部制御信号ＰＲＡＢ又はＰＲＢＢが共通に供給さ
れ、スイッチＭＯＳＦＥＴＱ７及びＱ８のゲートには、
読み出し系ＹアドレスデコーダＹＤＲＡ又はＹＤＲＢか
ら対応するビット線選択信号ＹＳＲＡ０〜ＹＳＲＡ７あ
るいはＹＳＲＢ０〜ＹＳＲＢ７が供給される。

【００２２】ここで、反転内部制御信号ＰＲＡＢ及びＰ
ＲＢＢは、図６に示されるように、読み出し系クロック
信号ＣＲＡ等がロウレベルとされ対応する読み出しポー
トが非選択状態とされるとき回路の接地電位のようなロ
ウレベルとされ、読み出し系クロック信号ＣＲＡ等がハ
イレベルとされ対応する読み出しポートが選択状態とさ
れるとき所定のタイミングでハイレベルとされる。また
、ビット線選択信号ＹＳＲＡ０〜ＹＳＲＡ７ならびにＹ
ＳＲＢ０〜ＹＳＲＢ７は、対応する読み出しポートが非
選択状態とされるときすべてハイレベルとされ、対応す
る読み出しポートが選択状態とされるとき内部アドレス
信号ａｒａ７〜ａｒａ９あるいはａｒｂ７〜ａｒｂ９に
従って択一的にロウレベルとされる。

【００２３】これらのことから、対応する読み出しポー
トが非選択状態とされるとき、メモリアレイＭＡＲＹで
は、反転内部制御信号ＰＲＡＢ及びＰＲＢＢがロウレベ
ルとされることでプリチャージＭＯＳＦＥＴＱ１及びＱ
４が一斉にオン状態となる。このため、読み出し用ビッ
ト線ＢＲＡ０〜ＢＲＡ７ならびにＢＲＢ０〜ＢＲＢ７は
、図６に示されるように、回路の電源電圧のようなハイ
レベルにプリチャージされる。このとき、読み出し用ワ
ード線ＷＲＡ０〜ＷＲＡ１２７ならびにＷＲＢ０〜ＷＲ
Ｂ１２７はすべてハイレベルとされ、各スタティック型
メモリセルＭＣの読み出し用制御ＭＯＳＦＥＴＱ１１及
びＱ１２はすべてオフ状態とされる。また、ビット線選
択信号ＹＳＲＡ０〜ＹＳＲＡ７ならびにＹＳＲＢ０〜Ｙ
ＳＲＢ７もすべてハイレベルとされ、読み出し系カラム
スイッチＣＳＲＡ及びＣＳＲＢのスイッチＭＯＳＦＥＴ
Ｑ７及びＱ８はともにオフ状態とされる。

【００２４】対応する読み出しポートが選択状態とされ
ると、メモリアレイＭＡＲＹでは、反転内部制御信号Ｐ
ＲＡＢ又はＰＲＢＢがハイレベルとされることでプリチ
ャージＭＯＳＦＥＴＱ１又はＱ４がオフ状態となり、読
み出し用ビット線ＢＲＡ０〜ＢＲＡ７あるいはＢＲＢ０
〜ＢＲＢ７のプリチャージ動作が停止される。また、ビ
ット線選択信号ＹＳＲＡ０〜ＹＳＲＡ７あるいはＹＳＲ
Ｂ０〜ＹＳＲＢ７が択一的にロウレベルとされることで
読み出し系カラムスイッチＣＳＲＡ又はＣＳＲＢの対応
するスイッチＭＯＳＦＥＴＱ７又はＱ８がオン状態とな
り、読み出し用共通データ線ＣＤＲＡとメモリアレイＭ
ＡＲＹの対応する読み出し用ビット線ＢＲＡ０〜ＢＲＡ
７あるいは読み出し用共通データ線ＣＤＲＢとメモリア
レイＭＡＲＹの対応する読み出し用ビット線ＢＲＢ０〜
ＢＲＢ７とが選択的に接続状態とされる。このとき、メ
モリアレイＭＡＲＹでは、図６に例示されるように、読
み出し用ワード線ＷＲＡ０〜ＷＲＡ１２７あるいはＷＲ
Ｂ０〜ＷＲＢ１２７が択一的にロウレベルの選択状態と
され、このワード線に結合される８個のスタティック型
メモリセルＭＣの保持データに従った読み出し信号が対
応する読み出し用ビット線ＢＲＡ０〜ＢＲＡ７あるいは
ＢＲＢ０〜ＢＲＢ７に出力される。

【００２５】すなわち、選択されたワード線に結合され
るスタティック型メモリセルＭＣの保持データが論理“
１”であった場合、対応する読み出し用ビット線ＢＲＡ
０等は、図６に実線で示されるように、そのままハイレ
ベルのプリチャージレベルを保持し続けるが、対応する
読み出し用ビット線ＢＲＢ０等のレベルは、図６に点線
で示されるように、読み出し用制御ＭＯＳＦＥＴＱ１２
ならびにラッチ回路のインバータＮ２を構成するＭＯＳ
ＦＥＴＱ５３のコンダクタンスに応じて徐々に低下する
。一方、選択されたワード線に結合されるスタティック
型メモリセルＭＣの保持データが論理“０”であった場
合、対応する読み出し用ビット線ＢＲＢ０等はそのまま
ハイレベルのプリチャージレベルを保持し続けるが、逆
に対応する読み出し用ビット線ＢＲＡ０等のレベルは、
読み出し用制御ＭＯＳＦＥＴＱ１１ならびにラッチ回路
のインバータＮ３を構成するＭＯＳＦＥＴＱ５４のコン
ダクタンスに応じて徐々に低下する。

【００２６】接続状態とされる読み出し用ビット線ＢＲ
Ａ０〜ＢＲＡ７のレベル変化は、読み出し用共通データ
線ＣＤＲＡを介して、センスアンプＳＡＡの対応する単
位センスアンプＵＳＡＡ０等の非反転入力端子に伝達さ
れる。同様に、接続状態とされる読み出し用ビット線Ｂ
ＲＢ０〜ＢＲＢ７のレベル変化は、読み出し用共通デー
タ線ＣＤＲＢを介して、センスアンプＳＡＢの対応する
単位センスアンプＵＳＡＢ０等の非反転入力端子に伝達
される。これらの単位センスアンプの反転入力端子は、
ダミー共通データ線ＣＤＤＡ又はＣＤＤＢに結合される
。

【００２７】ところで、この実施例の３ポートＲＡＭは
、ダミーアレイＤＡＲＹを備える。このダミーアレイＤ
ＡＲＹは、メモリアレイＭＡＲＹの各単位メモリアレイ
に対応して設けられる３６個の単位ダミーアレイを備え
、各単位ダミーアレイは、図２に例示されるように、一
対のダミービット線ＢＤＡ（第１のダミービット線）及
びＢＤＢ（第２のダミービット線）と、これらのダミー
ビットに結合される１２８個のダミーセルＤＣとを含む
。

【００２８】この実施例において、ダミーアレイＤＡＲ
Ｙを構成するダミーセルＤＣのそれぞれは、図４に示さ
れるように、ダミービット線ＢＤＡと低電位側の電源電
圧すなわち回路の接地電位との間に直列形態に設けられ
るＰチャンネルＭＯＳＦＥＴＱ１５（第１のＰチャンネ
ルＭＯＳＦＥＴ）及びＱ１７（第２のＰチャンネルＭＯ
ＳＦＥＴ）ならびにＮチャンネルＭＯＳＦＥＴＱ５５（
第１のＮチャンネルＭＯＳＦＥＴ）及びＱ５７（第２の
ＮチャンネルＭＯＳＦＥＴ）と、ダミービット線ＢＤＢ
と回路の接地電位との間に直列形態に設けられるＰチャ
ンネルＭＯＳＦＥＴＱ１６（第１のＰチャンネルＭＯＳ
ＦＥＴ）及びＱ１８（第２のＰチャンネルＭＯＳＦＥＴ
）ならびにＮチャンネルＭＯＳＦＥＴＱ５６（第１のＮ
チャンネルＭＯＳＦＥＴ）及びＱ５８（第２のＮチャン
ネルＭＯＳＦＥＴ）とを含む。このうち、ＭＯＳＦＥＴ
Ｑ１５のゲートは、対応する前記読み出し用ワード線Ｗ
ＲＡ０等に結合され、ＭＯＳＦＥＴＱ１６のゲートは、
対応する前記読み出し用ワード線ＷＲＢ０等に結合され
る。また、ＭＯＳＦＥＴＱ１７及びＱ１８のゲートは、
回路の接地電位に結合され、ＭＯＳＦＥＴＱ５５〜Ｑ５
８のゲートは、回路の電源電圧に結合される。これによ
り、ＭＯＳＦＥＴＱ１７及びＱ１８ならびにＱ５５〜Ｑ
５８は、定常的にオン状態とされる。この３ポートＲＡ
Ｍにおいて、ＭＯＳＦＥＴＱ１５〜Ｑ１８は、前記メモ
リアレイＭＡＲＹの各スタティック型メモリセルＭＣを
構成する読み出し用制御ＭＯＳＦＥＴＱ１１及びＱ１２
と同一構造とされ、ＭＯＳＦＥＴＱ５５〜Ｑ５８は、各
スタティック型メモリセルＭＣのラッチ回路を構成する
インバータＮ２及びＮ３に含まれるＮチャンネルＭＯＳ
ＦＥＴＱ５３及びＱ５４と同一構造とされる。

【００２９】次に、ダミーアレイＤＡＲＹを構成するダ
ミービット線ＢＤＡ及びＢＤＢは、その一方において、
対応するＰチャンネル型のプリチャージＭＯＳＦＥＴＱ
５又はＱ６を介して回路の電源電圧に結合され、その他
方において、定常的にオン状態とされるＰチャンネルＭ
ＯＳＦＥＴＱ９又はＱ１０を介して前記ダミー共通デー
タ線ＣＤＤＡ又はＣＤＤＢに結合される。プリチャージ
ＭＯＳＦＥＴＱ５のゲートには、前記反転内部制御信号
ＰＲＡＢが供給され、プリチャージＭＯＳＦＥＴＱ６の
ゲートには、前記反転内部制御信号ＰＲＢＢが供給され
る。

【００３０】これらのことから、対応する読み出しポー
トが非選択状態とされ反転内部制御信号ＰＲＡＢ及びＰ
ＲＢＢがロウレベルとされるとき、ダミービット線ＢＤ
Ａ及びＢＤＢは、図６に示されるように、回路の電源電
圧のようなハイレベルにプリチャージされる。このとき
、読み出し用ワード線ＷＲＡ０〜ＷＲＡ１２７ならびに
ＷＲＢ０〜ＷＲＢ１２７はすべてハイレベルとされ、各
ダミーセルＤＣのＭＯＳＦＥＴＱ１５及びＱ１６はすべ
てオフ状態とされる。

【００３１】対応する読み出しポートが選択状態とされ
ると、ダミーアレイＤＡＲＹでは、反転内部制御信号Ｐ
ＲＡＢ又はＰＲＢＢがハイレベルとされることでプリチ
ャージＭＯＳＦＥＴＱ５及びＱ６がオフ状態となり、ダ
ミービット線ＢＤＡ及びＢＤＢのプリチャージ動作が停
止される。また、読み出し用ワード線ＷＲＡ０〜ＷＲＡ
１２７あるいはＷＲＢ０〜ＷＲＢ１２７が択一的に選択
状態とされることで対応するダミーセルＤＣのＭＯＳＦ
ＥＴＱ１５又はＱ１６がオン状態となる。このため、ダ
ミービット線ＢＤＡ及びＢＤＢのレベルは、図６に示さ
れるように、４個のＭＯＳＦＥＴＱ１５，Ｑ１７，Ｑ５
５及びＱ５７あるいはＱ１６，Ｑ１８，Ｑ５６及びＱ５
８のコンダクタンスに応じて徐々に低下する。

【００３２】前述のように、ＭＯＳＦＥＴＱ１５〜Ｑ１
８は、メモリアレイＭＡＲＹを構成するスタティック型
メモリセルＭＣの読み出し用制御ＭＯＳＦＥＴＱ１１及
びＱ１２と同一構造とされ、そのコンダクタンスはほぼ
同一の大きさとされるとともに同一のプロセス変動を呈
する。同様に、ＭＯＳＦＥＴＱ５５〜Ｑ５８は、スタテ
ィック型メモリセルＭＣのラッチ回路を構成するインバ
ータＮ２及びＮ３に含まれるＮチャンネルＭＯＳＦＥＴ
Ｑ５３及びＱ５４と同一構造とされ、そのコンダクタン
スはほぼ同一の大きさとされるとともに同一のプロセス
変動を呈する。しかるに、読み出し動作時における前記
読み出し用ビット線ＢＲＡ０〜ＢＲＡ７あるいはＢＲＢ
０〜ＢＲＢ７のレベル低下量をΔＶＤとするとき、ダミ
ービット線ＢＤＡ及びＢＤＢのレベル低下量は、プロセ
ス変動等の影響を受けることなくその約二分の１すなわ
ち０．５ΔＶＤとなる。ダミービット線ＢＤＡ及びＢＤ
Ｂのレベル変化は、対応するダミー共通データ線ＣＤＤ
Ａ又はＣＤＤＢを介して、前記センスアンプＳＡＡ又は
ＳＡＢの単位センスアンプＵＳＡＡ０又はＵＳＡＢ０等
の反転入力端子に伝達される。なお、図６では、スタテ
ィック型メモリセルＭＣの読み出し信号とダミーセルＤ
Ｃの読み出し信号は比較的大きな信号振幅で示されるが
、実際には、センスアンプＳＡＡ又はＳＡＢの単位セン
スアンプの感度が非常に高いことから、極めて小さな信
号振幅とされる。

【００３３】ここで、センスアンプＳＡＡ及びＳＡＢを
構成する各単位センスアンプは、図５の単位センスアン
プＵＳＡＡ０に代表して示されるように、いわゆる差動
入力型のセンスアンプとされ、実質的に直列結合される
２個のレベルシフト回路ＬＳ１及びＬＳ２と１個の差動
アンプＤＡとを含む。このうち、レベルシフト回路ＬＳ
１の非反転入力ノードは、各単位センスアンプの非反転
入力端子とされ、対応する読み出し用共通データ線ＣＤ
ＲＡ又はＣＤＲＢに結合される。また、レベルシフト回
路ＬＳ１の反転入力ノードは、各単位センスアンプの反
転入力端子とされ、対応するダミー共通データ線ＣＤＤ
Ａ又はＣＤＤＢに結合される。さらに、レベルシフト回
路ＬＳ１の非反転及び反転出力ノードは、レベルシフト
回路ＬＳ２の非反転及び反転入力ノードにそれぞれ結合
され、レベルシフト回路ＬＳ２の非反転及び反転出力ノ
ードは、差動アンプＤＡの非反転及び反転入力ノードに
それぞれ結合される。レベルシフト回路ＬＳ１及びＬＳ
２ならびに差動アンプＤＡのＮチャンネル型の駆動ＭＯ
ＳＦＥＴには、読み出し系タイミング発生回路ＴＧＲＡ
又はＴＧＲＢから内部制御信号ＳＣＡが供給される。こ
こで、内部制御信号ＳＣＡは、図６に示されるように、
対応する読み出しポートが非選択状態とされるとき回路
の接地電位のようなロウレベルとされ、選択状態とされ
るとき所定のタイミングで回路の電源電圧のようなハイ
レベルとされる。

【００３４】上記差動アンプＤＡの反転出力信号は、イ
ンバータＮ４及びＮ５を経て、出力ラッチ回路ＯＬを構
成するナンドゲートＮＡ１の一方の入力端子に供給され
る。このナンドゲートＮＡ１の他方の入力端子は、ナン
ドゲートＮＡ２の出力端子に結合され、その出力端子は
ナンドゲートＮＡ２の一方の入力端子に結合される。こ
れにより、ナンドゲートＮＡ１及びＮＡ２はラッチ形態
とされる。ナンドゲートＮＡ２の他方の入力端子には、
インバータＮ６を介して、上記内部制御信号ＳＣＡが供
給される。センスアンプＳＡＡの単位センスアンプＵＳ
ＡＡ０等を構成するナンドゲートＮＡ１の出力信号は、
読み出しデータＲＤＡ０等として、データ出力バッファ
ＤＯＢＡの対応する単位回路に供給される。また、その
非反転入力端子が読み出し用ビット線ＢＲＢ０〜ＢＲＢ
７に結合されるセンスアンプＳＡＢの単位センスアンプ
ＵＳＡＢ０等の出力信号は、図２に例示されるように、
インバータＮ１によって反転された後、読み出しデータ
ＲＤＢ０等としてデータ出力バッファＤＯＢＢの対応す
る単位回路に供給され、これによって読み出し信号の論
理レベルが補正される。なお、データ出力バッファＤＯ
ＢＡの各単位回路の出力信号は、出力データｄｏａ０〜
ｄｏａｚとして、対応するデータ出力端子ＤＯＡ０〜Ｄ
ＯＡｚから出力される。また、データ出力バッファＤＯ
ＢＢの各単位回路の出力信号は、出力データｄｏｂ０〜
ｄｏｂｚとして、対応するデータ出力端子ＤＯＢ０〜Ｄ
ＯＢｚから出力される。

【００３５】これらのことから、メモリアレイＭＡＲＹ
の選択されたスタティック型メモリセルＭＣから読み出
し用共通データ線ＣＤＲＡ又はＣＤＲＢを介して単位セ
ンスアンプＵＳＡＡ０又はＵＳＡＢ０等の非反転入力端
子に入力される読み出し信号と、ダミーアレイＤＡＲＹ
の選択された読み出し用ワード線に結合されるダミーセ
ルＤＣからダミー共通データ線ＣＤＤＡ又はＣＤＤＢを
介して単位センスアンプＵＳＡＡ０又はＵＳＡＢ０等の
反転入力端子に入力されるダミー読み出し信号は、各単
位センスアンプのレベルシフト回路ＬＳ１及びＬＳ２に
よってそのレベル差を拡大されつつその直流レベルがシ
フトされ、差動アンプＤＡの感度が最大となる所定のバ
イアスレベルを持つものとなる。

【００３６】前述のように、ダミーセルＤＣから出力さ
れるダミー読み出し信号のレベル低下量は、スタティッ
ク型メモリセルＭＣから出力される読み出し信号のレベ
ル低下量ΔＶＤの約二分の１とされる。その結果、ダミ
ーセルＤＣから出力されるダミー読み出し信号は、スタ
ティック型メモリセルＭＣから出力される論理“１”又
は論理“０”の読み出し信号のほぼ中間レベルとなり、
読み出し信号の論理レベルを判定するための基準電位と
なりうる。しかも、この基準電位とスタティック型メモ
リセルＭＣから出力される読み出し信号とのレベル差は
、メモリセルの選択動作が開始される直後から次第に大
きくされ、言い換えるならばメモリセルの選択動作が開
始される直後から所定のレベル差を持つものとされ、そ
のレベル差は、プロセス変動等による影響を受けない安
定したものとされる。これらの結果、センスアンプによ
る読み出し信号の増幅動作を早期に開始できるとともに
、センスアンプの動作マージンを拡大し、センスアンプ
による読み出し信号の論理レベルの判定動作を極めて安
定化することができる。これにより、多ポートメモリの
低消費電力化と動作の安定化とを図りつつ、所要レイア
ウト面積の縮小とレイアウト設計の簡素化とを図ること
ができるものである。

【００３７】ところで、メモリアレイＭＡＲＹを構成す
るスタティック型メモリセルＭＣのそれぞれは、図７に
例示されるように、Ｐ型半導体基板上に形成されたＮ型
拡散層Ｎ＋　及びＰ型拡散層Ｐ＋　をそのソース及びド
レイン領域とする。これらの拡散層の上層には、所定の
絶縁膜をはさんで、各ＭＯＳＦＥＴのゲートとなるポリ
シリコン層ＰＳ１〜ＰＳ５が形成される。また、これら
のポリシリコン層の上層には、第１層のアルミニウム配
線層ＡＬ１からなる読み出し用ワード線ＷＲＡ０及びＷ
ＲＢ０等と第３層のアルミニウム配線層ＡＬ３からなる
書き込み用ワード線ＷＷ０等が水平方向に形成され、第
２層のアルミニウム配線層ＡＬ２からなる非反転書き込
み用ビット線ＢＷ０及び反転書き込み用ビット線ＢＷ０
Ｂ等と読み出し用ビット線ＢＲＡ０及びＢＲＢ０等が垂
直方向に形成される。

【００３８】このうち、ポリシリコン層ＰＳ１は、その
一方で書き込み用制御ＭＯＳＦＥＴＱ５１のゲートとさ
れ、その他方で書き込み用制御ＭＯＳＦＥＴＱ５２のゲ
ートとされるとともに、対応するコンタクトを介して書
き込み用ワード線ＷＷ０等に結合される。ＭＯＳＦＥＴ
Ｑ５１及びＱ５２のドレインは、対応するコンタクトを
介して非反転書き込み用ビット線ＢＷ０又は反転書き込
み用ビット線ＢＷ０Ｂ等にそれぞれ結合され、それぞれ
のソースは、そのままラッチ回路を構成するＭＯＳＦＥ
ＴＱ５４又はＱ５３のドレインに結合される。一方、ポ
リシリコン層ＰＳ５は、読み出し用制御ＭＯＳＦＥＴＱ
１１のゲートとして、対応するコンタクトを介して読み
出し用ワード線ＷＲＡ０に結合され、ポリシリコン層Ｐ
Ｓ２は、読み出し用制御ＭＯＳＦＥＴＱ１２のゲートと
して、対応するコンタクトを介して読み出し用ワード線
ＷＲＢ０等に結合される。ＭＯＳＦＥＴＱ１１及びＱ１
２のドレインは、対応するコンタクトを介して読み出し
用ビット線ＢＲＡ０又はＢＲＢ０等に結合され、それぞ
れのソースは、そのままラッチ回路を構成するＭＯＳＦ
ＥＴＱ１４又はＱ１３のドレインに結合される。

【００３９】次に、ポリシリコン層ＰＳ３は、ラッチ回
路を構成するＭＯＳＦＥＴＱ１３及びＱ５３のゲートと
され、さらにラッチ回路を構成する他のＭＯＳＦＥＴＱ
１４及びＱ５４の共通結合されたドレインに結合される
。同様に、ポリシリコン層ＰＳ４は、ラッチ回路を構成
するＭＯＳＦＥＴＱ１４及びＱ５４のゲートとされ、さ
らにラッチ回路を構成する他のＭＯＳＦＥＴＱ１３及び
Ｑ５３の共通結合されたドレインに結合される。ＭＯＳ
ＦＥＴＱ１３及びＱ１４のソースは、対応するコンタク
トとアルミニウム配線層を介して回路の電源電圧すなわ
ち第２層のアルミニウム配線層ＡＬ２からなる電源電圧
供給線ＶＤＤに結合され、ＭＯＳＦＥＴＱ５３及びＱ５
４のソースは、対応するコンタクトとアルミニウム配線
層を介して回路の接地電位すなわち第２層のアルミニウ
ム配線層ＡＬ２からなる接地電位供給線ＶＳＳに結合さ
れる。

【００４０】この実施例において、接地電位供給線ＶＳ
Ｓは、非反転書き込み用ビット線ＢＷ０及び反転書き込
み用ビット線ＢＷ０Ｂ等と読み出し用ビット線ＢＲＡ０
及びＢＲＢ０等との間に配置され、電源電圧供給線ＶＤ
Ｄは、読み出し用ビット線ＢＲＡ０及びＢＲＢ０等と隣
接する非反転及び反転書き込み用ビット線との間に配置
される。前述のように、書き込み用ビット線ＢＷ０＊等
を介して伝達される相補書き込み信号は、回路の電源電
圧及び接地電位間をフルスィングされ、読み出し用ビッ
ト線ＢＲＡ０及びＢＲＢ０等を介して伝達されるスタテ
ィック型メモリセルＭＣの読み出し信号は、極めて小さ
な信号振幅とされる。このため、これらの書き込み用ビ
ット線及び読み出し用ビット線を近接して配置した場合
には、書き込み用ビット線を介して伝達されるフルスィ
ングの相補書き込み信号によって読み出し用ビット線に
比較的大きなノイズが誘起され、読み出し信号が反転す
る場合が生じる。この実施例では、上記のように、書き
込み用及び読み出し用ビット線間に電源電圧供給線ＶＤ
Ｄ又は接地電位供給線ＶＳＳを配置することで、これら
の供給線をいわゆるシールド配線として作用させ、書き
込み用ビット線から読み出し用ビット線に誘起されるノ
イズを抑制することができる。その結果、３ポートＲＡ
Ｍの読み出し動作がさらに安定化されるものとなる。

【００４１】一方、この実施例の３ポートＲＡＭには、
書き込み系アドレスバッファＡＢＷから出力される内部
アドレス信号ａｗ０〜ａｗ９と、読み出し系アドレスバ
ッファＡＢＲＡ及びＡＢＲＢから出力される内部アドレ
ス信号ａｒａ０〜ａｒａ９ならびにａｒｂ０〜ａｒｂ９
とを受けるアドレス比較回路ＡＤＣが設けられる。この
アドレス比較回路ＡＤＣは、上記内部アドレス信号ａｗ
０〜ａｗ９と内部アドレス信号ａｒａ０〜ａｒａ９なら
びにａｒｂ０〜ａｒｂ９とをビットごとに比較照合し、
これらの内部アドレス信号が全ビット一致した時に、そ
の出力信号ａｍａ又はａｍｂを選択的にハイレベルとす
る。アドレス比較回路ＡＤＣの出力信号ａｍａは、セン
スアンプＳＡＡに供給され、出力信号ａｍｂは、センス
アンプＳＡＢに供給される。

【００４２】アドレス比較回路ＡＤＣの出力信号ａｍａ
がハイレベルとされるとき、センスアンプＳＡＡでは、
ライトアンプＷＡから出力される相補書き込み信号がそ
のまま各単位センスアンプに入力され、出力データｄｏ
ａ０〜ｄｏａｚとして出力される。同様に、アドレス比
較回路ＡＤＣの出力信号ａｍｂがハイレベルとされると
き、センスアンプＳＡＢでは、ライトアンプＷＡから出
力される相補書き込み信号がそのまま各単位センスアン
プに入力され、出力データｄｏｂ０〜ｄｏｂｚとして出
力される。つまり、この実施例の３ポートＲＡＭでは、
書き込みポートといずれかの読み出しポートによって同
一アドレスが指定された場合、書き込みポートから入力
される入力データｄｉ０〜ｄｉｚを優先させ、そのまま
出力データｄｏａ０〜ｄｏａｚあるいはｄｏｂ０〜ｄｏ
ｂｚとして出力するものである。これにより、書き込み
ポート及び読み出しポートによるいわゆる衝突が発生し
た場合でも、正常な読み出し動作を実現することができ
る。

【００４３】以上の本実施例に示されるように、この発
明を時分割ディジタル交換機のディジタルスイッチ集積
回路に含まれる３ポートＲＡＭ等の多ポートメモリに適
用することで、次のような作用効果が得られる。すなわ
ち、（１）多ポートメモリの読み出し用ビット線を単一信号
線とし、これらの読み出し用ビット線を高電位側の電源
電圧にプリチャージするとともに、各読み出し用ビット
線に対応してダミービット線を設け、読み出し信号を増
幅するセンスアンプをいわゆる差動入力型として、その
非反転及び反転入力端子を実質的に読み出し用ビット線
及びダミービット線にそれぞれ接続することで、センス
アンプによる読み出し信号の増幅動作を安定化しつつ、
読み出し用ビット線の信号振幅を圧縮して、読み出し電
流を削減できるという効果が得られる。（２）上記（１）項において、各ダミービット線に結合
されるダミーセルを、例えば直列形態とされる４個のＭ
ＯＳＦＥＴを基本として構成し、このうち２個ずつを、
スタティック型メモリセルの読み出し用制御ＭＯＳＦＥ
Ｔならびにそのラッチ回路のインバータを構成するＮチ
ャンネルＭＯＳＦＥＴとそれぞれ同一構造とすることで
、ダミーセルにより安定した基準電位を形成し、センス
アンプの動作マージンを拡大できるという効果が得られ
る。

【００４４】（３）上記（１）項及び（２）項において
、書き込み用ビット線と読み出し用ビット線との間に、
例えば電源電圧供給配線又は接地電位供給配線からなる
シールド配線を設けることで、書き込み用ビット線がフ
ルスィングされることによって読み出し用ビット線に誘
起されるノイズを抑制し、センスアンプの誤動作を防止
できるという効果が得られる。（４）上記（１）項〜（３）項により、多ポートメモリ
の低消費電力化と動作の安定化とを図りつつ、所要レイ
アウト面積の縮小とレイアウト設計の簡素化とを図るこ
とができるという効果が得られる。（５）上記（４）項により、多ポートメモリを含むディ
ジタルスイッチ集積回路ひいては時分割ディジタル交換
機等の低消費電力化を推進し、その信頼性を高めること
ができるという効果が得られる。

【００４５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、３ポートＲＡＭに入力又は出力され
る記憶データのビット数は、特に３６ビットに限定され
ないし、その記憶容量も任意に設定できる。また、３ポ
ートＲＡＭは、アドレス比較回路ＡＤＣを備えることを
必要条件としないし、そのブロック構成はこの実施例に
よる制約を受けない。図２において、メモリアレイＭＡ
ＲＹを構成するワード線及びビット線の数は、任意に設
定できる。また、センスアンプＳＡＢの各単位センスア
ンプの出力信号を反転するためのインバータＮ１は、例
えばデータ出力バッファＤＯＢＢの各単位回路の出力端
子側に設けてもよい。図３において、メモリアレイＭＡ
ＲＹを構成するスタティック型メモリセルＭＣは、例え
ば高抵抗負荷型のメモリセルとしてもよい。

【００４６】図４において、ダミーアレイＤＡＲＹを構
成するダミーセルＤＣは、ダミービット線ＢＤＡ及びＢ
ＤＢにおけるダミー読み出し信号のレベル低下が読み出
し用ビット線ＢＲＡ０及びＢＲＢ０等における読み出し
信号のレベル低下の二分の１となることを条件に、種々
の回路構成を採りうる。また、例えば図８に示されるよ
うに、ダミーセルＤＣを基本的にスタティック型メモリ
セルＭＣと同じ構成とし、非反転書き込み用ビット線Ｂ
ＤＷとダミービット線ＢＤＲＡならびに反転書き込み用
ビット線ＢＤＷＢとダミービット線ＢＤＲＢをそれぞれ
短絡して、各ダミービット線の寄生容量を読み出し用ビ
ット線ＢＲＡ０及びＢＲＢ０等の約２倍とすることで、
各ダミービット線におけるダミー読み出し信号のレベル
低下量を実質的に読み出し用ビット線ＢＲＡ０及びＢＲ
Ｂ０等における読み出し信号のレベル低下量の二分の１
としてもよい。さらに、図２ないし図５ならびに図８に
示されるメモリアレイＭＡＲＹ，ダミーアレイＤＡＲＹ
，スタティック型メモリセルＭＣ，ダミーセルＤＣなら
びにセンスアンプＳＡＡ及びＳＡＢの具体的な回路構成
や電源電圧の極性及び絶対値ならびにＭＯＳＦＥＴの導
電型等は、種々の実施形態を採りうるし、図７に示され
るスタティック型メモリセルＭＣならびにその周辺部の
レイアウト方法も種々の実施形態を採りうる。

【００４７】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である時分
割ディジタル交換機のディジタルスイッチ集積回路に含
まれる３ポートＲＡＭに適用した場合について説明した
が、それに限定されるものではなく、例えば、コンピュ
ータ等の各種ディジタルシステムに含まれる３ポートＲ
ＡＭや２ポートＲＡＭあるいは４個以上のアクセスポー
トを有する多ポートメモリ等にも適用できる。この発明
は、少なくともスタティック型メモリセルを基本構成と
しかつ複数のアクセスポートを有する多ポートメモリな
らびにこのような多ポートメモリを含むディジタル集積
回路装置に広く適用できる。

【００４８】

【発明の効果】多ポートメモリの読み出し用ビット線を
単一信号線とし、これらの読み出し用ビット線を高電位
側の電源電圧にプリチャージするとともに、各読み出し
用ビット線に対応してダミービット線を設ける。また、
読み出し信号を増幅するセンスアンプをいわゆる差動入
力型とし、その非反転及び反転入力端子を実質的に読み
出し用ビット線及びダミービット線にそれぞれ接続する
。さらに、各ダミービット線に結合されるダミーセルを
、例えば直列形態とされる４個のＭＯＳＦＥＴを基本と
して構成し、このうち２個ずつを、スタティック型メモ
リセルの読み出し用制御ＭＯＳＦＥＴならびにそのラッ
チ回路のインバータを構成するＮチャンネルＭＯＳＦＥ
Ｔとそれぞれ同一構造とする。加えて、書き込み用ビッ
ト線と読み出し用ビット線との間に、電源電圧供給配線
又は接地電位供給配線からなるシールド配線を設ける。これにより、読み出し用ビット線の信号振幅を圧縮して
、その読み出し電流を削減できるとともに、ダミーセル
によって安定した基準電位を形成し、センスアンプの動
作マージンを拡大できる。また、書き込み用ビット線が
フルスィングされることによって読み出し用ビット線に
誘起されるノイズを抑制し、センスアンプの誤動作を防
止できる。これらの結果、多ポートメモリの低消費電力
化と動作の安定化とを図りつつ、所要レイアウト面積の
縮小とレイアウト設計の簡素化とを図ることができるた
め、多ポートメモリを含む時分割ディジタル交換機等の
低消費電力化を推進し、その信頼性を高めることができ
る。

【図面の簡単な説明】

【図１】この発明が適用された３ポートＲＡＭの一実施
例を示すブロック図である。

【図２】図１の３ポートＲＡＭに含まれるメモリアレイ
及びダミーアレイならびにその周辺部の一実施例を示す
部分的な回路図である。

【図３】図２のメモリアレイに含まれるスタティック型
メモリセルの一実施例を示す回路図である。

【図４】図２のダミーアレイに含まれるダミーセルの一
実施例を示す回路図である。

【図５】図２のセンスアンプに含まれる単位センスアン
プの一実施例を示す回路図である。

【図６】図１の３ポートＲＡＭの読み出しモードにおけ
る信号波形図である。

【図７】図３のスタティック型メモリセル及びその周辺
部の一実施例を示す部分的な配置図である。

【図８】図２のダミーアレイに含まれるダミーセルの他
の実施例を示す回路図である。

【図９】従来の３ポートＲＡＭに含まれるメモリアレイ
及びその周辺部の一例を示す部分的な回路図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＤＡＲＹ・・・ダミーア
レイ、ＸＤＷ・・・書き込み系Ｘアドレスデコーダ、Ｘ
ＤＲＡ〜ＸＤＲＢ・・・読み出し系Ｘアドレスデコーダ
、ＣＳＷ・・・書き込み系カラムスイッチ、ＣＳＲＡ〜
ＣＳＲＢ・・・読み出し系カラムスイッチ、ＹＤＷ・・
・書き込み系Ｙアドレスデコーダ、ＹＤＲＡ〜ＹＤＲＢ
・・・読み出し系Ｙアドレスデコーダ、ＡＢＷ・・・書
き込み系アドレスバッファ、ＡＢＲＡ〜ＡＢＲＢ・・・
読み出し系アドレスバッファ、ＡＤＣ・・・アドレス比
較回路、ＷＡ，ＷＡＡ〜ＷＡＢ・・・ライトアンプ、Ｓ
ＡＡ〜ＳＡＢ・・・センスアンプ、ＤＩＢ・・・データ
入力バッファ、ＤＯＢＡ〜ＤＯＢＢ・・・データ出力バ
ッファ、ＴＧＷ・・・書き込み系タイミング発生回路、
ＴＧＲＡ〜ＴＧＲＢ・・・読み出し系タイミング発生回
路。ＭＣ・・・スタティック型メモリセル、ＤＣ・・・ダミ
ーセル、ＵＷＡ０・・・単位ライトアンプ、ＵＳＡＡ０
，ＵＳＡＢ０・・・単位センスアンプ。ＬＳ１〜ＬＳ２・・・レベルシフト回路、ＤＡ・・・差
動アンプ、ＯＬ・・・出力ラッチ回路。ＡＬ１〜ＡＬ３・・・アルミニウム配線層、Ｎ＋　・・
・Ｎ型拡散層、Ｐ＋　・・・Ｐ型拡散層、ＰＳ１〜ＰＳ
５・・・ポリシリコン層。Ｑ１〜Ｑ２４・・・ＰチャンネルＭＯＳＦＥＴ、Ｑ５１
〜Ｑ６６・・・ＮチャンネルＭＯＳＦＥＴ、Ｒ１〜Ｒ２
・・・抵抗、Ｎ１〜Ｎ８・・・インバータ。

Claims

【特許請求の範囲】

【請求項１】　　相補信号線からなる書き込み用ビット
線と、単一信号線からなる読み出し用ビット線と、上記
読み出し用ビット線に対応して設けられるダミービット
線と、その非反転入力端子が対応する上記読み出し用ビ
ット線に接続されその反転入力端子が対応する上記ダミ
ービット線に接続される差動入力型のセンスアンプとを
具備することを特徴とする多ポートメモリ。
【請求項２】　　上記多ポートメモリは、各列アドレス
に対応して設けられる１組の上記書き込み用ビット線と
２組の上記読み出し用ビット線とを備える３ポートＲＡ
Ｍであることを特徴とする請求項１の多ポートメモリ。
【請求項３】　　上記多ポートメモリは、各行アドレス
に対応して設けられる書き込み用ワード線ならびに第１
及び第２の読み出し用ワード線と、各列アドレスに対応
して設けられる上記書き込み用ビット線ならびに第１及
び第２の上記読み出し用ビット線と、上記第１及び第２
の読み出し用ビット線に対応して設けられる第１及び第
２のダミービット線とを備えるものであり、上記書き込
み用ワード線ならびに第１及び第２の読み出し用ワード
線と書き込み用ビット線ならびに第１及び第２の読み出
し用ビット線との交点に格子状に配置されかつ一対のＣ
ＭＯＳインバータが交差結合されてなるラッチ回路をそ
れぞれ含む複数のスタティック型メモリセルを備えるも
のであって、上記ラッチ回路の非反転及び反転入出力ノ
ードは、そのゲートが対応する上記書き込み用ワード線
に結合される一対の書き込み用制御ＭＯＳＦＥＴを介し
て対応する上記書き込み用ビット線に結合されるととも
に、そのゲートが対応する上記第１又は第２の読み出し
用ワード線に結合される第１又は第２の読み出し用制御
ＭＯＳＦＥＴを介して対応する上記第１又は第２の読み
出し用ビット線に結合されるものであることを特徴とす
る請求項１又は請求項２の多ポートメモリ。
【請求項４】　　上記第１及び第２の読み出し用ビット
線は、高電位側の電源電圧にプリチャージされるもので
あって、上記第１及び第２の読み出し用制御ＭＯＳＦＥ
Ｔは、ＰチャンネルＭＯＳＦＥＴにより構成されるもの
であることを特徴とする請求項１，請求項２又は請求項
３の多ポートメモリ。
【請求項５】　　上記第１及び第２のダミービット線は
、そのゲートが対応する上記第１又は第２の読み出し用
ワード線に結合される第１のＰチャンネルＭＯＳＦＥＴ
と、上記第１のＰチャンネルＭＯＳＦＥＴと直列形態に
設けられる第２のＰチャンネルＭＯＳＦＥＴならびに第
１及び第２のＮチャンネルＭＯＳＦＥＴとを介して低電
位側の電源電圧に結合されるものであって、上記第１及
び第２のＰチャンネルＭＯＳＦＥＴは、上記第１及び第
２の読み出し用制御ＭＯＳＦＥＴとほぼ同一構造とされ
、上記第１及び第２のＮチャンネルＭＯＳＦＥＴは、上
記ラッチ回路を構成するＣＭＯＳインバータに含まれる
ＮチャンネルＭＯＳＦＥＴとほぼ同一構造とされるもの
であることを特徴とする請求項１，請求項２，請求項３
又は請求項４の多ポートメモリ。
【請求項６】　　上記第１及び第２のダミービット線に
は、実質的に上記第１及び第２の読み出し用ビット線の
２倍の寄生容量が結合されるものであることを特徴とす
る請求項１，請求項２，請求項３又は請求項４の多ポー
トメモリ。
【請求項７】　　上記第２の読み出し用ビット線は、上
記ラッチ回路の反転入出力ノードに結合されるものであ
って、その非反転入力端子が上記第２の読み出し用ビッ
ト線に結合される上記センスアンプの出力は、実質的に
反転された後、出力されるものであることを特徴とする
請求項１，請求項２，請求項３，請求項４，請求項５又
は請求項６の多ポートメモリ。
【請求項８】　　相補信号線からなる書き込み用ビット
線と、単一信号線からなる読み出し用ビット線とを具備
し、上記書き込み用ビット線と読み出し用ビット線との
間にシールド配線が設けられることを特徴とする多ポー
トメモリ。
【請求項９】　　上記シールド配線は、電源電圧供給配
線及び／又は接地電位供給配線であることを特徴とする
請求項８の多ポートメモリ。