JPH04252494A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置におけ
る相補共通データ線の耐ノイズ性に関し、例えばＤＲＡ
Ｍ（ダイナミック・ランダム・アクセス・メモリ）に適
用して有効な技術に関する。

【０００２】

【従来の技術】半導体メモリにおいて、マトリクス配置
されたメモリセルの入出力端子に結合される相補ビット
線ペアは最小限の間隔を以て規則的に多数配置され、該
ビット線の間には絶縁膜が介在されている。したがって
、隣接するビット線相互間には容量性カップリングを生
じ負所望な容量成分が寄生する。このようなカップリン
グ容量によりビット線の読出し信号が不所望に変化する
ことを防止する技術について記載された文献の例として
、１９８９　アイ・イー・イー・イー　インターナショ
ナル　ソリッドステート　サーキッツ　コンファレンス
、エフ・エー・エム１６．４　　エー　６０ｎｓ　３．
３ブイ　１６メガビット　ディーラム（１９８９　　Ｉ
ＥＥＥ　　ＩＮＴＥＲＮＡＴＩＯＮＡＬ　　ＳＯＬＩＤ
−ＳＴＡＴＥ　　ＣＩＲＣＵＩＴＳ　　ＣＯＮＦＥＲＥ
ＮＣＥ　　；　　ＦＡＭ１６．４　　Ａ６０ｎｓ　　３
．３Ｖ　　ＤＲＡＭ）があり、さらに特願平１−６５８
４１号の明細書の記載もある。 前者の文献に記載の技術はダイナミックＲＡＭを対象と
し、ペアを成す相補ビット線の相互配置を途中で交互に
入れ換えた相補ビット線のツイスト構造を採用、ワード
線選択動作によって各ビット線に読出された信号が相互
に隣接するビット線間で影響し合って不所望に変化する
のを防止しようとする。

【０００３】

【発明が解決しようとする課題】ところで、そのような
隣接信号線からのノイズはビット線に限らず共通データ
線にも影響を与える。即ち、メモリの記憶容量が増大の
一途をたどる今日において、マット分割などの手法によ
り共通データ線は複数対を一組として並列配置され、ま
た、共通データ線は、その他周辺回路部分の信号配線と
別層で交差的配置を採る。このとき、複数対の相補共通
データ線に読出されるデータの論理値が相互に異なれば
、相互の容量性カップリングにより一方の読出し信号レ
ベルが他方の読出し信号レベルを不所望に変化させる虞
があり、同様の虞は相補共通データ線とその他の信号配
線相互間でのクロストークによってもあり得る。特に本
発明者の検討によれば、相補ビット線のレベル変化をゲ
ート電極で受けてスイッチ動作するＭＯＳＦＥＴを介し
て読出し信号を共通データ線に与える形式のＤＲＡＭは
、メモリセルの選択動作後速やかにカラム系の選択動作
を行うことができるが、これに伴って相補共通データ線
に与えられる電位差は一層小さくされ、相補共通データ
線の耐ノイズ性の向上は高速アクセスに必要不可欠な課
題であることを見い出した。更に、相補共通データ線に
与えられる微小電位差を感度の高いＢｉ−ＣＭＯＳ型の
メインアンプで高速に増幅する場合、相補共通データ線
の読出しレベルがノイズによって不所望に反転されると
、これをメインアンプが一旦増幅してしまうとその状態
を反転するのに時間かかり過ぎて正常なタイミングでデ
ータを読出すことができなくなってしまう。

【０００４】本発明の目的は、カップリング容量成分や
クロストークなどによる相補共通データ線の耐ノイズ性
を向上させることができる半導体記憶装置を提供するこ
とにある。また、本発明の別の目的は、相補ビット線の
レベル変化をゲート電極で受けてスイッチ動作するＭＯ
ＳＦＥＴを介して読出し信号を相補共通データ線に与え
、その読出し信号をバイポーラトランジスタを含む増幅
回路で増幅する形式のダイナミック型のメモリにおける
、データの高速読出し動作を信頼性を以て実現すること
にある。

【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００７】すなわち、ワード線によって選択されたメ
モリセルから読出されるデータが相補ビット線を介して
選択的に与えられる相補共通データ線を、相互の配置を
途中で交互に入れ換えたツイスト構造にすると共に、相
補共通データ線に隣接させて電源電圧レベルを採り得る
シールド配線を配置して、同相補共通データ線に与えら
れる電位差を、バイポーラトランジスタを含む増幅回路
で増幅させるようにしたものである。

【０００８】シールド配線による耐ノイズ性の効果を完
全化するには、シールド配線を相補共通データ線の両側
に隣接配置するとよい。例えば、相補共通データ線が２
組並列配置されている場合には、シールド配線は３本設
けられる。

【０００９】前記相補共通データ線に平行配置されたワ
ード線にワードシャント構造を採用するとき、すなわち
、メモリセルに含まれる選択ＭＯＳＦＥＴのゲート電極
構成配線層を途中で分断すると共に、各分断されたゲー
ト電極構成配線層を同層よりも抵抗値の小さな別層の裏
打ち配線層に要所で導通させた構造を採用するとき、相
互に同層の相補共通データ線を交互に入れ換えるための
配線構造の為のスペースを特別に確保しなくても済むよ
うにするには、前記交互入れ換え位置を、前記ゲート電
極配線層の分断位置に対応する位置に設定するとよい。

【００１０】

【作用】上記した手段によれば、ツイスト構造が採用さ
れる相補共通データは、それに隣接される別の信号配線
との対向距離が相互に等しくされると共にそれとの間で
のカップリング容量の差も小さくされる。このことは、
相補共通データ線に隣接する別の信号線のレベル変化が
カップリング容量を通じて相補共通データ線の相補レベ
ルに影響を与えても、相補ペア信号線のレベル変化は相
互に等しくされ、読出しデータの不所望な論理値反転を
阻止して、相補共通データ線の耐ノイズ性を向上させる
。また、相補共通データ線に隣接されるシールド配線は
、相補共通データ線との間で形成されるカップリング容
量の一方の電極レベルを常時電源電圧に保ち、相補共通
データ線の相補レベルそれ自体の絶対的なレベルの変動
を小さくするように作用し、この点においても耐ノイズ
性を向上させる。

【００１１】相補ビット線のレベル変化をゲート電極で
受けてスイッチ動作するＭＯＳＦＥＴを介して読出し信
号を相補共通データ線に与え、その読出し信号をバイポ
ーラトランジスタを含む増幅回路で増幅する形式のダイ
ナミック型のメモリに適用される場合には、比較的感度
の高い当該増幅回路がノイズによって不所望にレベル反
転された相補共通データ線の電位差を誤って増幅するこ
とはないから、不所望にレベル反転されて伝達される電
位差を一旦増幅した後にその状態を反転するのに時間が
かかり過ぎて正常なタイミングで正規のデータを外部に
読出しすることができないという事態を回避でき、この
ことが、データ高速読出し動作の信頼性を向上させる。

【００１２】

【実施例】図１には本発明の一実施例に係るＢｉ−ＣＭ
ＯＳダイナミック型ＲＡＭが示される。同図に示される
回路素子は、Ｂｉ−ＣＭＯＳプロセス技術によって、単
結晶シリコンのような１個の半導体基板上に形成される
。以下の図において、チャンネル（バックゲート）部に
矢印が付されるＭＯＳＦＥＴはＰチャンネル型であり、
矢印の付されないＮチャンネル型ＭＯＳＦＥＴと区別し
て表示される。

【００１３】同図においてＭ−ＡＲＹはメモリアレイで
あり、特に制限されないが、２交点（折返しビット線）
方式とされ、代表的に２組図示された相補ビット線Ｄｉ
，Ｄｉ＊（記号＊は反転若しくはローイネーブルである
ことを意味する）及びＤｊ，Ｄｊ＊が図の水平方向に配
置され、こにれに交差する向きをもってワード線Ｗ０〜
Ｗｍが設けられ、それら相補ビット線とワード線との交
点には格子状に複数個のメモリセルが配置されて成る。

【００１４】メモリアレイＭ−ＡＲＹの各メモリセルは
、いわゆる１素子型のダイナミック型メモリセルとされ
、それぞれ情報蓄積用キャパシタ（以下単に蓄積容量と
も記す）Ｃｓ及びアドレス選択用ＭＯＳＦＥＴＱｍによ
り構成される。メモリアレイＭ−ＡＲＹの同一の列に配
置されるメモリセルのアドレス選択用ＭＯＳＦＥＴＱｍ
のドレインは、対応する相補ビット線の非反転信号線又
は反転信号線に所定の規則性をもって交互に結合される
。また、メモリアレイＭ−ＡＲＹの同一の行に配置され
るメモリセルのアドレス選択用ＭＯＳＦＥＴＱｍのゲー
トは、対応するワード線Ｗ０〜Ｗｍにそれぞれ共通結合
される。各メモリセルの情報蓄積用キャパシタＣｓの他
方の電極すなわちセルプレートには、所定のセルプレー
ト電圧ＶＰＬが共通に供給される。

【００１５】メモリアレイＭ−ＡＲＹを構成するワード
線Ｗ０〜Ｗｍは、図示しないワードドライバの出力端子
に結合され、同様に図示しないローアドレスデコーダの
出力選択信号によって択一的に選択レベルに駆動される
。

【００１６】前記メモリアレイＭ−ＡＲＹを構成する相
補ビット線Ｄｉ，Ｄｉ＊、Ｄｊ，Ｄｊ＊には夫々Ｎチャ
ンネル型のイコライズＭＯＳＦＥＴＱ１と、電源電圧Ｖ
ｃｃの半分のレベルＨＶＣを供給するＮチャンネル型の
プリチャージＭＯＳＦＥＴＱ２，Ｑ３とが夫々結合され
、これによってプリチャージ回路が構成される。プリチ
ャージ回路はタイミング信号φｐｃｇによってその動作
が制御され、チップ非選択期間においてタイミング信号
φｐｃｇがハイレベルにされることにより、Ｄｉ，Ｄｉ
＊、Ｄｊ，Ｄｊ＊に代表される全ての相補ビット線を５
Ｖのような高レベル側電源電圧の約半分のレベルにプリ
チャージする。

【００１７】前記メモリアレイＭ−ＡＲＹを構成する夫
々の各相補ビット線Ｄｉ，Ｄｉ＊、Ｄｊ，Ｄｊ＊には、
ＭＯＳＦＥＴＱ６〜Ｑ９によって構成されるＣＭＯＳス
タティックラッチ型のセンスアンプが設けられ、選択さ
れたメモリセルの蓄積電荷量に応じて電荷再配分される
ビット線の微小電位差を増幅する。センスアンプを構成
するＰチャンネル型ＭＯＳＦＥＴＱ６，Ｑ７はメモリア
レイＭ−ＡＲＹの左側に配置され、Ｎチャンネル型ＭＯ
ＳＦＥＴＱ８，Ｑ９はメモリアレイＭ−ＡＲＹの右側に
配置されており、相互に導電型の異なるＭＯＳＦＥＴを
隣接配置する場合に必要とされる素子分離領域を不要に
してチップ面積を小さくしている。前記ＭＯＳＦＥＴＱ
６，Ｑ７のソース電極はコモンソース線ＣＳＬｐに共通
接続され、Ｐチャンネル型パワースイッチＭＯＳＦＥＴ
Ｑ１０を介して電源端子Ｖｄｄに接続され、また、ＭＯ
ＳＦＥＴＱ８，Ｑ９のソース電極はコモンソース線ＣＳ
Ｌｎに共通接続され、Ｎチャンネル型パワースイッチＭ
ＯＳＦＥＴＱ１１を介して電源端子Ｖｓｓに接続される
。電源端子Ｖｄｄには５Ｖのような高レベル側の電源電
圧が供給され、電源端子Ｖｓｓには接地電位のような低
レベル側の電源電圧が供給される。前記パワースイッチ
ＭＯＳＦＥＴＱ１０，Ｑ１１のスイッチ制御信号φｓａ
，φｓａ＊は、Ｂｉ−ＣＭＯＳダイナミック型ＲＡＭの
チップ選択状態において選択されたワード線に結合され
ているメモリセルから出力される微小読出し信号が対応
する相補ビット線に確立される時点で、ハイレベル，ロ
ーレベルにされ、一斉に活性化されて動作状態になる。 センスアンプは、その動作状態において、選択されたワ
ード線に結合されるメモリセルから相補ビット線に読出
される微小電位差を増幅して、ハイレベル又はローレベ
ルの２値読出し信号とする。これらの２値読出し信号は
、ダイナミック型ＲＡＭが読出しモード又はリフレッシ
ュサイクルとされるとき、対応するメモリセルに再書込
みされ、記憶データをリフレッシュする。

【００１８】図１においてＱ２０は、Ｂｉ−ＣＭＯＳダ
イナミック型ＲＡＭのスタンバイ状態において前記コモ
ンソース線ＣＳＬｐとＣＳＬｎとを選択的に導通するた
めのＮチャンネル型ショートＭＯＳＦＥＴである。また
、Ｑ２１，Ｑ２２はショートＭＯＳＦＥＴＱ２０のオン
動作に呼応してオン状態にされることによりコモンソー
ス線ＣＳＬｐ，ＣＳＬｎに、電源電圧の半分のレベルＨ
ＶＣを与えるためのＮチャンネル型プリチャージＭＯＳ
ＦＥＴである。これらＭＯＳＦＥＴＱ２０，Ｑ２１，Ｑ
２２も前記プリチャージ信号φｐｃｇでスイッチ制御さ
れる。Ｂｉ−ＣＭＯＳダイナミック型ＲＡＭのスタンバ
イ状態において、前記パワースイッチＭＯＳＦＥＴＱ１
０，Ｑ１１はカット・オフされると共に、相補ビット線
は高レベル側電源電圧の概ね半分のレベルＨＶＣにプリ
チャージされるが、このとき、前記ショートＭＯＳＦＥ
ＴＱ２０及びプリチャージＭＯＳＦＥＴＱ２１，Ｑ２２
の作用により、双方のコモンソース線ＣＳＬｐ，ＣＳＬ
ｎも相補ビット線と同様に高レベル側の電源電圧の約半
分のレベルＨＶＣにされ、これにより、スタンバイ状態
においてセンスアンプの動作は完全に停止される。

【００１９】本実施例のＢｉ−ＣＭＯＳダイナミック型
ＲＡＭは、メモリアレイＭ−ＡＲＹに対応して２組の書
き込用相補共通データ線ＣＤＷ１，ＣＤＷ１＊及びＣＤ
Ｗ２，ＣＤＷ２＊を有すると共に、２組の読出し用相補
共通データ線ＣＤＲ１，ＣＤＲ１＊及びＣＤＲ２，ＣＤ
Ｒ２＊を有する。書き込用相補共通データ線ＣＤＷ１，
ＣＤＷ１＊及びＣＤＷ２，ＣＤＷ２＊は、それぞれカラ
ム選択スイッチＭＯＳＦＥＴＱ１２，Ｑ１３を介して直
接対応する相補ビット線に結合される。これに対し、読
出し用相補共通データ線ＣＤＲ１，ＣＤＲ１＊及びＣＤ
Ｒ２，ＣＤＲ２＊は、対応する相補ビット線をゲート電
極に受けてスイッチ制御するＭＯＳＦＥＴＱ１４，Ｑ１
５並びにカラム選択スイッチＭＯＳＦＥＴＱ１６，Ｑ１
７を介して間接的に相補ビット線に接続される。このよ
うに、相補ビット線のレベル変化をゲート電極で受けて
スイッチ動作するＭＯＳＦＥＴＱ１４，Ｑ１５を介して
読出し信号を読出し用相補共通データ線ＣＤＲ１，ＣＤ
Ｒ１＊及びＣＤＲ２，ＣＤＲ２＊に与える、コモンＩ／
Ｏ形式を採用するのは、ワード線によるメモリセルの選
択動作後速やかに、即ちセンスアンプによる増幅動作が
確立するのを待たずに、カラム系の選択動作を行っても
メモリセルのデータが破壊されないようにするためであ
り、高速アクセスを実現するための一つの手段とされる
。これ故、書き込み用相補共通データ線と読出し用相補
共通データ線は分離される。

【００２０】尚、ＣＤｉ，ＣＤｉ＊、ＣＤｊ，ＣＤｊ＊
で代表されるようなペアを成す相補ビット線の書き込み
用カラムスイッチＭＯＳＦＥＴＱ１２，Ｑ１３のゲート
電極には図示しないカラムアドレスデコーダから対応す
る書き込みカラム選択信号ＹＷｇが供給され、また、読
出し用カラム選択スイッチＭＯＳＦＥＴＱ１６，Ｑ１７
のゲート電極にはカラムアドレスデコーダから対応する
読出しカラム選択信号ＹＲｇが供給される。書き込み並
びに読出しカラム選択信号ＹＷｇ，ＹＲｇは夫々カラム
アドレス信号のデコード結果に対して、書き込み制御信
号、読出し制御信号で所定の論理を採って、書き込み又
は読出しの何れか一方だけが選択レベルにされる。これ
により、カラムス選択スイッチＭＯＳＦＥＴは、対応す
る上記カラム選択信号が択一的にハイレベルとされるこ
とでオン状態となり、指定される一組の相補ビット線と
相補共通データ線とを接続する。

【００２１】前記書き込み用相補共通データ線ＣＤＷ１
，ＣＤＷ１＊、ＣＤＷ２，ＣＤＷ２＊は図示しない書き
込み回路若しくは入力バッファ回路を介して外部とイン
タフェースされ、前記読出し用相補共通データ線ＣＤＲ
１，ＣＤＲ１＊、ＣＤＲ２，ＣＤＲ２＊は、メインアン
プＭＡ並びに図示しない出力バッファ回路を介して外部
にインタフェースされる。上記したように、読出し用相
補共通データ線ＣＤＲ１，ＣＤＲ１＊、ＣＤＲ２，ＣＤ
Ｒ２＊を対応するＭＯＳＦＥＴＱ１４，Ｑ１５のゲート
電極を介して間接的に相補ビット線に接続して、メモリ
セルの選択動作後速やかにカラム系の選択動作を行うこ
とができる構造を採用していることから、これに伴って
読出用相補共通データ線に当初与えられる電位差は比較
的小さくされるため、メインアンプＭＡはＢｉ−ＣＭＯ
Ｓ型増幅回路とされ、相補共通データ線に与えられる微
小電位差を速やかに検出して増幅する高感度アンプとさ
れる。

【００２２】読出し用相補共通データ線ＣＤＲ１，ＣＤ
Ｒ１＊、ＣＤＲ２，ＣＤＲ２＊には高感度なメインアン
プＭＡが結合されるため、そのノイズマージンを改善す
るために、読出し用相補共通データ線ＣＤＲ１，ＣＤＲ
１＊、ＣＤＲ２，ＣＤＲ２＊は、その沿在方向途中の箇
所で相互配置が交互に入れ換えられたツイスト構造を有
し、さらに、その両側には、接地電位Ｖｓｓが供給され
るシールド配線ＳＤ１，ＳＤ２が近接配置されている。 特に本実施例において２組の読出し用相補共通データ線
が隣接配置されているため、個々のペア線におけるツイ
スト位置は、ツイスト部分からツイスト部分までの単位
距離の概ね半分の距離を以て互いにずらされている。

【００２３】ツイスト構造が採用される読出し用相補共
通データ線ＣＤＲ１，ＣＤＲ１＊、ＣＤＲ２，ＣＤＲ２
＊は、個々のペアに隣接される信号配線との対向距離が
ペア線相互間で等しくされると共にそれとの間でのカッ
プリング容量の差も小さくされる。例えば、シールド線
ＳＤ１との関係では同線ＳＤ１とＣＤＲ１並びにＣＤＲ
１＊との対向距離は等しくされ、ＣＤＲ１，ＣＤＲ１と
＊ＣＤＲ２，ＣＤＲ２＊との関係では、各線ＣＤＲ１，
ＣＤＲ１＊，ＣＤＲ２，ＣＤＲ２＊相互が隣接して対向
する距離が等しくされる。したがって、着目するペア信
号線としての相補共通データ線に隣接する別の信号線の
レベル変化がカップリング容量を通じて相補共通データ
線の相補レベルに影響を与えても、相補ペア信号線のレ
ベル変化は相互に等しくされ、読出しデータの不所望な
論理値反転を防止する。また、シールド配線ＳＤ１，Ｓ
Ｄ２は、読出し用相補共通データ線ＣＤＲ１，ＣＤＲ１
＊、ＣＤＲ２，ＣＤＲ２＊との間で形成されるカップリ
ング容量の一方の電極レベルを常時接地電位に保ち、当
該相補共通データ線の相補レベルそれ自体の絶対的なレ
ベルの変動を小さくする。これらにより、読出し用相補
共通データ線ＣＤＲ１，ＣＤＲ１＊、ＣＤＲ２，ＣＤＲ
２＊の耐ノイズ性が向上され、メインアンプＭＡのノイ
ズマージンが改善される。

【００２４】このようにして耐ノイズ性並びにメインア
ンプＭＡのノイズマージンが改善されると、相補ビット
線のレベル変化をゲート電極で受けてスイッチ動作する
ＭＯＳＦＥＴＱ１４，Ｑ１５を介して読出し信号が相補
共通データ線ＣＤＲ１，ＣＤＲ１＊，ＣＤＲ２，ＣＤＲ
２＊に与えられて、これを高感度メインアンプＭＡで増
幅する形式のダイナミック型ＲＡＭにおいては、メイン
アンプＭＡは、ノイズによって不所望にレベル反転され
た相補共通データ線の電位差を増幅することはないから
、不所望にレベル反転されて伝達される電位差を一旦増
幅した後でその状態を反転するのに時間がかかり過ぎて
正常なタイミングで正規のデータを外部に読出しするこ
とができないという事態を回避することができ、このこ
とが、本実施例ＲＡＭにおけるデータ高速読出し動作の
信頼性を向上させる。

【００２５】シールド配線による耐ノイズ性向上効果を
一層増すには図２に示されるように読出し用相補共通デ
ータ線ＣＤＲ１，ＣＤＲ１＊とＣＤＲ２，ＣＤＲ２＊と
の間にも同様のシールド配線ＳＤ３を配置するとよい。

【００２６】また、読出し用相補共通データ線ＣＤＲ１
，ＣＤＲ１＊とＣＤＲ２，ＣＤＲ２＊との配置に関し、
非反転信号線ＣＤＲ１，ＣＤＲ２が相互に隣接し、その
隣に反転信号線ＣＤＲ１＊，ＣＤＲ２＊が相互に隣接配
置されるようなレイアウト構成が採用される場合、図３
に示されるように、３本の相補共通データ線を一組とし
て相互の配置を入れ換えて、対を成すべき非反転並びに
反転相補共通データ線相互の対向距離及びカップリング
容量値を均等化せるようにすることができる。更に図４
に示されるように４本の相補共通データ線ＣＤＲ１，Ｃ
ＤＲ１＊，ＣＤＲ２，ＣＤＲ２＊を一組として個々に同
じ位置で相互位置を入れ換えするようにしてもよい。

【００２７】特に制限されないが、前記相補共通データ
線ＣＤＲ１，ＣＤＲ１＊，ＣＤＲ２，ＣＤＲ２＊に平行
配置されたワード線Ｗ０〜Ｗｍにはワードシャント構造
が採用されている。すなわち、メモリセルに含まれる選
択ＭＯＳＦＥＴＱｍのゲート電極構成配線層を途中で分
断すると共に、各分断されたゲート電極構成配線層を同
層よりも抵抗値の小さな別層の裏打ち配線層に要所で導
通させてある。特にゲート電極構成用配線層を途中で分
断してあるのは、導通試験又は機能試験により前記裏打
ち配線層の断線をウェーハ段階で容易に検出可能にする
為のものである。斯るワードシャント構造が採用される
とき、相補共通データ線ＣＤＲ１，ＣＤＲ１＊，ＣＤＲ
２，ＣＤＲ２＊の前記交互入れ換え位置は、前記ゲート
電極配線層の分断位置に対応する位置に設定されている
。これにより、相互に同層の相補共通データ線ＣＤＲ１
，ＣＤＲ１＊，ＣＤＲ２，ＣＤＲ２＊を交互に入れ換え
るための配線構造の為のスペースを特別に確保しなくて
も済むようになる。尚、例えば前記ゲート電極構成配線
層はポリシリコンによって構成され、前記裏打ち配線層
はアルミニウムによって構成される。

【００２８】図５には前記メインアンプＭＡの一例が示
される。このメインアンプＭＡは、ｎｐｎバイポーラト
ランジスタＱ３１〜Ｑ３４を主体とするＴＴＬ回路、ｎ
ｐｎバイポーラトランジスタＱ３５，Ｑ３６を主体とす
る差動増幅回路、及びｎｐｎバイポーラトランジスタＱ
３７，Ｑ３８を主体とする出力バッファ回路から成る。 読出し用相補共通データ線ＣＤＲ１，ＣＤＲ１＊やＣＤ
Ｒ２，ＣＤＲ２＊から与えられるような相補入力信号Ｉ
Ｎ，ＩＮ＊は、特に制限されないが、抵抗素子Ｒ１やダ
イオード接続されたトランジスタＱ４０を介してバイア
スされた前記入力トランジスタＱ３１，Ｑ３２のエミッ
タに与えられ、その相補入力信号ＩＮ，ＩＮ＊により何
れか一方の入力トランジスタＱ３１又はＱ３２がカット
オフされ、その状態に応じて、それぞれソースホロアを
構成するトランジスタＱ３３，Ｑ３４が増幅並びに反転
動作を行う。該ソースホロアの出力はＥＣＬ回路とされ
る差動増幅回路のトランジスタＱ３５，Ｑ３６に与えら
れてさらに増幅され、その差動出力はソースホロア形式
の出力トランジスタＱ３７，Ｑ３８で反転増幅されて、
相補出力信号ＯＵＴ，ＯＵＴ＊が形成される。尚、抵抗
素子Ｒ２〜Ｒ５及びダイオード接続されたｎｐｎトラン
ジスタＱ４１〜Ｑ４４は、前記トランジスタＱ３３，Ｑ
３４，Ｑ３７，Ｑ３８のバイアスを形成する。また、バ
イポーラトランジスタＱ３３〜Ｑ３８のエミッタに直列
接続されたトランジスタＱ５０〜Ｑ５９は定電流源を構
成するためのｎチャンネル型ＭＯＳＦＥＴであり、トラ
ンジスタＱ５０〜Ｑ５４は出力動作に呼応してオン状態
に制御され、トランジスタＱ５５〜Ｑ５９のゲート電極
には中間レベルのバイアス電圧が印加されている。

【００２９】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３０】例えば、上記実施例では書き込み用相補共
通データ線と読出し用相補共通データ線とそれぞれ別々
に設けたが、それらを共通化する事も可能であり、さら
に、相補共通データ線は２組が隣接する構成ばかりでな
く１組だけ或いは３組以上が隣接する構成であってもよ
い。また、上記実施例ではシングルポートのＲＡＭを一
例に説明したが、デュアルポートＲＡＭのようなマルチ
ポートメモリにも適用することができる。特に、書き込
みに並行して読出し可能なものであって、書き込み用相
補共通データ線に読出し用相補共通データ線が隣接する
場合には、本発明の構成により、書き込み相補共通デー
タ線の書き込みレベルが読出し用相補共通データ線に不
所望なノイズを与える事態も防止可能になる。

【００３１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＢｉ−
ＣＭＯＳダイナミック型ＲＡＭに適用した場合について
説明したが、本発明はそれに限定されるものではなく、
疑似ＳＲＡＭやその他の記憶形式を持つ半導体メモリ、
さらにはマイクロコンピュータ等に搭載されるオンチッ
プメモリなどの各種半導体記憶装置に広くて適用するこ
とができる。本発明は、少なくとも相補共通データ線の
微小電位差を増幅する増幅回路のノイズマージン改善に
適用して有効な条件のものに適用することができる。

【００３２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３３】すなわち、相補共通データ線にツイスト構
造を採用すると共にシールド配線を隣接配置することに
より、カップリング容量成分やクロストークなどによる
相補共通データ線の耐ノイズ性を向上させることができ
ると共に、相補共通データ線の電位差を増幅する高感度
な増幅回路のノイズマージンを改善することができると
いう効果がある。

【００３４】また、相補ビット線のレベル変化をゲート
電極で受けてスイッチ動作するＭＯＳＦＥＴを介して読
出し信号を相補共通データ線に与え、その読出し信号を
バイポーラトランジスタを含む増幅回路で増幅する形式
のダイナミック型のメモリにおいては、データの高速読
出し動作を信頼性を以て実現することができるという効
果がある。

【００３５】シールド配線を相補共通データ線の両側に
隣接配置することにより、シールド配線による耐ノイズ
性の効果を最大限とする事ができる。

【００３６】ワード線のワードシャント構造において選
択ＭＯＳＦＥＴのゲート電極構成配線層の途中の分断位
置に対応する位置で相補共通データ線の交互入れ替えを
行うことにより、その為のスペースを特別に確保しなく
ても済むようになる。

【図面の簡単な説明】

【図１】図１は本発明の一実施例に係るＢｉ−ＣＭＯＳ
ダイナミック型ＲＡＭの主要回路図である。

【図２】図２は図１の相補共通データ線のツイスト構造
に対してシールド配線を各相補共通データ線の両側に配
置する実施例の説明図である。

【図３】図３は２組の読出し用相補共通データ線の非反
転信号線同志が相互に隣接し且つ反転信号線同志が相互
に隣接する場合の相補共通データ線のツイスト構造に関
する別の実施例説明図である。

【図４】図４は相補共通データ線のツイスト構造に関す
るさらに別の実施例説明図である。

【図５】図５はメインアンプの一例回路図である。

【符号の説明】

Ｍ−ＡＲＹ　　メモリアレイ Ｄｉ，Ｄｉ＊　　相補ビット線 Ｄｊ，Ｄｊ＊　　相補ビット線 Ｗ０〜Ｗｍ　　ワード線、 Ｑｍ　　アドレス選択用ＭＯＳＦＥＴ ＣＤＲ１，ＣＤＲ１＊　　読出し用相補共通データ線Ｃ
ＤＲ２，ＣＤＲ２＊　　読出し用相補共通データ線Ｑ１
４，Ｑ１５　　スイッチＭＯＳＦＥＴＱ１６，Ｑ１７　
　カラム選択ＭＯＳＦＥＴＳＤ１，ＳＤ２，ＳＤ３　　
シールド配線ＭＡ　　メインアンプ

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　ワード線によって選択されたメモリセ
   ルから相補ビット線に読出されるデータが選択的に相補
   共通データ線に伝達され、これによって該相補共通デー
   タ線に得られる電位差を、バイポーラトランジスタを含
   む増幅回路で増幅して、出力する半導体記憶装置におい
   て、前記相補共通データ線を、相互の配置を途中で交互
   に入れ換えたツイスト構造とし、且つ、相補データ線に
   隣接させて電源電圧レベルを採り得るシールド配線を配
   置して、成るものであることを特徴とする半導体記憶装
   置。
2. 【請求項２】　　前記シールド配線は、相補共通データ
   線の両側に隣接配置されて成るものであることを特徴と
   する請求項１記載の半導体記憶装置。
3. 【請求項３】　　前記相補共通データ線は複数対並列配
   置されて成るものであることを特徴とする請求項１又は
   ２記載の半導体記憶装置。
4. 【請求項４】　　前記ワード線は、メモリセルに含まれ
   る選択ＭＯＳＦＥＴのゲート電極構成配線層を途中で分
   断すると共に、各分断されたゲート電極構成配線層を、
   同層よりも抵抗値の小さな別層の裏打ち配線層に要所で
   導通させたワードシャント構造を有し、そのワード線に
   平行配置される前記相補共通データ線の前記交互入れ換
   え位置を、前記ゲート電極構成配線層の分断位置に対応
   させて成る請求項１乃至３の何れか１項記載の半導体記
   憶装置。
5. 【請求項５】　　相補ビット線の電位差を選択的に相補
   共通データ線に伝達するための手段として、相補ビット
   線の電位をゲートに受けてスイッチ制御されるＭＯＳＦ
   ＥＴと、該ＭＯＳＦＥＴに直列接続されてビット線選択
   信号によりスイッチ制御されて相補ビット線を相補共通
   データ線に導通させるカラム選択スイッチＭＯＳＦＥＴ
   とを含んで成るものであることを特徴とする請求項１乃
   至４の何れか１項記載の半導体記憶装置。