JP2617510B2 - ディジタル処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置を有する半導体集積回路
装置に関し、例えばメモリセルが結合されるデータ線を
プリチャージする方式のスタティック型RAM（ランダム
・アクセス・メモリ）に利用して有効な技術に関するも
のである。

〔従来の技術〕

MOSスタティック型RAMにおけるメモリセルは、例えば
ゲート・ドレインが交差結合された一対の駆動MOSFETと
その負荷素子とからなるスタティック型フリップフロッ
プ回路と一対の伝送ゲートMOSFETとから構成される。メ
モリアレイは、マトリックス配置される複数のメモリセ
ルとともに複数対の相補データ線を含み、それぞれの相
補データ線には、それと対応されるべきメモリセルの入
出力端子が結合される。

選択されたメモリセルから出力される読み出し信号
は、上記相補データ線対を介して伝達され、例えば差動
MOSFETを用いたセンスアンプ回路によって増幅される。

ところで、複数のディジタル回線を１本のディジタル
回線に多重化し、高速伝送を行なうためにスタティック
型RAMを内蔵する多重化装置がある。これらの多重化装
置において、スタティック型RAMは例えば時分割スイッ
チとして用いられる。このとき、多重化装置の処理能力
は、内蔵するスタティック型RAMのアクセスタイムによ
って左右される。そこで、このようなスタティック型RA
Mの高速化を図り、多重化装置の処理能力を向上させる
一つの方法として、相補データ線を電源電圧Vccとほぼ1
/2のレベルにチャージするハーフプリチャージ方式が提
案されている。

上記ハーフプリチャージ方式については、（株）日立
製作所が先に出願したものとして、例えば特開昭61−25
3695、特開昭62−143289と特願昭61−135909がある。

特開昭61−253695については、非反転信号線D0を電源
電圧Vccレベルに、反転信号線▲▼を回路の接地電
位GNDレベルにそれぞれプリチャージする。その後、非
反転信号線D0と反転信号線▲▼を短絡（イコライ
ズ）することによって、上記それぞれの信号線をほぼ1/
2Vccレベルにしていた。

特開昭62−143289についても、上記と同様なプリチャ
ージ動作によって、非反転信号線D0と反転信号線▲
▼をそれぞれほぼ1/2Vccレベルにしていた。

特願昭61−135909については、一方の相補データ線D
0,▲▼を電源電圧Vccレベルに、他方の相補データ
線D1,▲▼を回路の接地電位GNDレベルにそれぞれプ
リチャージする。その後、一方の相補データ線D0,▲
▼と他方の相補データ線D1,▲▼を短絡（イコラ
イズ）して、それぞれの相補データ線をほぼ1/2Vccレベ
ルにしていた。このプリチャージ方式の場合、一対とさ
れる２組の相補データ線の一方の組と他方の組と間には
当初レベル差が生じる。しかしメモリセルの入出力ノー
ドが結合される各相補データ線の非反転信号線及び反転
信号線はそれぞれ上記イコライズによって同一のレベル
となる。

〔発明が解決しようとする課題〕

しかしながら、特開昭61−253695や特開昭62−143289
のようなプリチャージ方式にあっては、相補データ線D
0,０を電源電圧Vccと回路の接地電位にするという第
１段階のプリチャージ動作と、相補データ線D0,０を
短絡するという第２段階のプリチャージ動作とが必要に
なる。このとき、上記相補データ線D0,０にレベル差
が残っている段階でワード線を選択状態にすると、メモ
リセルへの不所望な誤書き込みが行われる慮れがあるた
め、上記第１及び第２段階のプリチャージ動作が終了後
にワード線の選択動作を行う必要がある。これによっ
て、ワード線の選択タイミングが遅くなり、その分確実
に動作が遅くなってしまう。

また、特願昭61−135909に示されたプリチャージ方式
において、接地電位GNDにプリチャージされる相補デー
タ線については、短絡後ほぼ1/2Vccレベルになる前にメ
モリセルの選択を行うとメモリの情報が破壊され易い。
したがってこのプリチャージ方式についても上記プリチ
ャージ方式と同様に充分なイコライズ時間を採る必要が
ある。したがって、スタティック型RAMの動作は遅くな
ってしまう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
プリチャージ期間において、メモリセルが結合されるデ
ータ線を電源電圧側にプリチャージし、カラムスイッチ
を介して上記データ線に結合される共通データ線を回路
の接地電位側にプリチャージしておくことにより、メモ
リセルの選択動作に伴いカラススイッチを介してデータ
線と共通データ線が結合されることによって、データ線
及び共通データ線の電位を中間電位に設定できる。

〔作用〕

上記した手段によれば、１回のプリチャージ動作のみ
によってメモリセルの選択動作とともにデータ線及び共
通データ線の電位がその容量比に従って中間レベルに設
定でき、最も高い感度の動作点でセンスアンプが読み出
し信号の増幅を行うこととなり、動作の高速化が図られ
る。

〔実施例〕

第１図には、この発明が適用されたスタティック型RA
Mが形成される半導体基板（IC CHIP）の一実施例の平面
図が示されている。この実施例のスタティック型RAM
は、特に制限されないが、１チップ型のディジタル処理
装置例えば多重化装置に内蔵される。この多重化装置を
構成する各回路ブロックは、公知のCMOS（相補型MOS）
の集積回路製造技術によって、特に制限されないが、単
結晶シリコンからなる１個の上記半導体基板上に形成さ
れる。

第１図において、半導体基板の周辺領域には複数のボ
ンディングパッドBPが設けられる。これらのボンディン
グパッドBPは、ボンディングワイヤ等を介して対応する
外部端子に結合される。これらのボンディングパッドBP
のいくつかは、半導体基板の各端部に形成される入出力
回路I/Oの対応する単位回路に結合される。

入出力回路I/Oは、外部の装置から供給される各種の
入力ディジタル信号を取り込み、多重化装置の対応する
内部回路に伝達する。また、多重化装置の対応する内部
回路から出力される各種の出力ディジタル信号を外部の
装置に送出する。

半導体基板の多くの部分には、多重化装置を構成する
演算論理ユニットや各種の制御ユニットを含む論理回路
部LCが形成される。この実施例のスタティック型RAM（S
RAM）は、上記論理回路部LCに囲まれた所定の位置に形
成される。このスタティック型RAMは、特に制限されな
いが、時分割スイッチいわゆるTIME SWITCHとして用い
られる。

この実施例では２つのスタティック型RAM SRAM1,SRAM
2が設けられる。スタティック型RAM SRAM1にデータが
書き込まれている期間、スタティック型RAM SRAM2から
はその前の期間のスタティック型RAM SRAM2に書き込ま
れたデータが読出される。また、その次の期間のスタテ
ィック型RAM SRAM1からデータが読出されるとともに、
スタティック型RAM SRAM2に新たなデータが書き込まれ
る。この様にして入力データ書き込み動作と出力データ
読出し動作が並行して実行される。入力データは、その
配列が変換されて出力される。配列の変換作業は論理回
路部LCにより制御される。その結果、このデジタル処理
装置はタイムスイッチとして動作する。

第２図には、第１図のスタティック型RAMの一実施例
の配置図が示されている。

第２図において、特に制限されないが、スタティック
型RAMは、２組のメモリアレイＭ−ARY1及びＭ−ARY2を
その基本構成とする。メモリアレイＭ−ARY1及びＭ−AR
Y2の間には、ロウアドレスデコーダRDCRが配置される。
また、ロウアドレスデコーダRDCRとメモリアレイＭ−AR
Y1,2に挿まれてワード線駆動回路WD1,WD2が配置されて
いる。各メモリアレイの下部には、対応するセンスアン
プSA,ライトアンプWA及びリードアンプRAがそれぞれ配
置される。さらに、これらの各アンプの下部には、対応
するデータバッファDBがそれぞれ配置される。ロウアド
レスデコーダRDCR及びワード線駆動回路WD1,WD2の下部
には、制御回路CTLと図示されないアドレス入力バッフ
ァが配置される。

メモリアレイＭ−ARY1及びＭ−ARY2は、後述するよう
に、同図の水平方向に配置されるワード線と垂直方向に
配置される相補データ線及びこれらのワード線と相補デ
ータ線の交点に格子状に配置されるメモリセルにより構
成される。

ロウアドレスデコーダRDCRはワード線駆動回路を介し
て、各メモリアレイを構成するワード線を結合し、択一
的にハイレベルの選択状態とされる。一方、各メモリア
レイを構成する相補データ線は、対応するセンスアンプ
SAを介して対応するライトアンプWA及びリードアンプRA
に結合される。これらのライトアンプWA及びリードアン
プRAは、さらに対応するデータバッファDBに結合され
る。

スタティック型RAMは、多重化装置に設けられる内部
バスを介してアクセスされる。この内部バスは、ｎ＋１
ビットのデータバスd0〜dnと、ｉ＋１ビットのアドレス
バスA0〜Aiと、イネーブル信号線CE及びリード・ライト
信号線R/等からなるコントロールバスとを含む。特に
制限されないが、スタティック型RAMはイネーブル信号C
Eによって起動され、リード・ライト信号R/によって
その動作モードが指定される。これらの制御信号は、ス
タティック型RAMの制御回路CTLに入力される。制御回路
CTLは、これらの制御信号をもとに、スタティック型RAM
の内部動作を制御するための各種タイミング信号を形成
する。

アドレスバスA0〜Aiを介して供給されるｉ＋１ビット
のアドレス信号は、スタティック型RAMの図示されない
アドレス入力バッファに入力される。これらのアドレス
信号は、アドレス入力バッファによって保持され、相補
信号としてロウアドレスデコーダRDCRに伝達される。ロ
ウアドレスデコーダRDCRはこれらのアドレス信号をデコ
ードしワード線駆動回路WD1,WD2を動作状態として指定
されるワード線を選択する。

一方、データバスの下位ビットd0〜dmは、メモリアレ
イＭ−ARY1の各相補データ線に対応される。また、デー
タバスの上位ビットdm＋１〜dnは、メモリアレイＭ−AR
Y2の各相補データ線に対応される。各データバスd0〜dn
は、データバッファDBの対応する単位回路に結合され、
リードアンプRA及びライトアンプWAの対応する単位回路
を経て、対応するメモリアレイの対応する相補データ線
にそれぞれ接続される。データバッファDBの各単位回路
は、対応するデータバスd0〜dnを介して供給される入力
データを取り込み、対応するライトアンプWAに伝達す
る。また、対応するリードアンプRAから出力される出力
データを、対応するデータバスd0〜dnに伝達する。

第３図には、この発明が適用されたスタティック型RA
Mの一実施例の回路ブロック図が示されている。以下の
図において、そのチャンネル（バックゲート部）部に矢
印が付加されるMOSFETはＰチャンネル型であり、矢印が
付加されないＮチャンネルMOSFETと区別される。

メモリセルを構成するMOSFETは、Ｎチャンネル型とさ
れ、Ｎ型半導体基板上に形成されたＰ型ウェル領域に形
成される。ＰチャンネルMOSFETは、Ｎ型半導体基板に形
成される。Ｎチャンネル型MOSFETの基体ゲートとしての
Ｐ型ウェル領域は、回路の接地端子に結合され、Ｐチャ
ンネル型MOSFETの共通の基体ゲートとしてのＮ型半導体
基板は、回路の電源端子に結合される。なお、メモリセ
ルを構成するMOSFETをウェル領域に形成する構成は、α
線等によって引き起こされるメモリセルの蓄積情報と誤
った反転を防止する上で効果的である。各MOSFETは、ポ
リシリコンからなるようにゲート電極を一種の不純物導
入マスクとするいわゆるセルフアライン技術によって製
造される。

メモリアレイＭ−ARYは、代表として例示的に示され
ているマトリックス配置された複数のメモリセルMC.ポ
リシリコン層からなるワード線W0ないしWn及び相補デー
タ線D0,０ないしD1,１から構成される。１つの相補
データ線を構成する各データ線例えばD0及び０は、１
つのデータ線対を形成する。

メモリセルMCのそれぞれは、互いに同じ構成にされ、
その１つの具体的回路が代表として示されているよう
に、ゲートとドレインが互いに交差結線されかつソース
が回路の接地点に結合された記憶MOSFET Q1,Q2と、上記
MOSFET Q1,Q2のドレインと電源端子Vccとの間に設けら
れたポリ（多結晶）シリコン層からなる高抵抗R1,R2と
を含んでいる。そして、上記MOSFET Q1,Q2の共通接続点
と相補データ線D0,０との間の伝送ゲートMOSFET Q3,Q
4が設けられている。同じ行に配置されたメモリセルの
伝送ゲートMOSFET Q3,Q4等のゲートは、それぞれ例示的
に示された対応するワード線W0及びWn等に共通に接続さ
れる。また、同じ列に配置されたメモリセルの入出力端
子は、それぞれ例示的に示された対応する一対の相補デ
ータ線（又はビット）線D0,０及びD1,１等に接続さ
れている。

メモリセルにおいて、MOSFET Q1,Q2及び抵抗R1,R2
は、一種のフリップフロップ回路を構成しているが、情
報保持状態における動作点は、普通の意味でのフリップ
フロップ回路のそれと随分異なる。すなわち、上記メモ
リセルMCにおいて、それを低消費電力にさせるため、そ
の抵抗R1は、MOSFET Q1がオフ状態にされているときのM
OSFET Q2のゲート電圧をそのしきい値電圧よりも若干高
い電圧に維持させることができる程度の著しく高い抵抗
値にされる。同様に抵抗R2も高抵抗値にされる。言い換
えると、上記抵抗R1,R2は、MOSFET Q1,Q2のドレインリ
ーク電流を補償できる程度の高抵抗にされる。抵抗R1,R
2は、MOSFET Q2のゲート容量（図示しない）に蓄積され
ている情報電荷が放電させられてしまうのを防ぐ程度の
電流供給能力を持つ。

この実施例に従うと、RAMがCMOS−IC技術によって製
造されるにもかかわらず、上記のようにメモリセルMCは
ＮチャンネルMOSFETとポリシリコン抵抗素子とから構成
される。

この実施例のメモリセル及びメモリアレイは、上記ポ
リシリコン抵抗素子に代えてＰチャンネルMOSFETを用い
る場合に比え、その大きさを小さくできる。すなわち、
ポリシリコン抵抗を用いた場合、駆動MOSFET Q1又はQ2
のゲート電極と一体的に形成できるとともに、それ自体
のサイズを小型化できる。そして、ＰチャンネルMOSFET
を用いたときのように、駆動MOSFET Q1,Q2から比較的大
きな距離を持って離さなければならないことがないので
無駄な空白部分が生じない。

同図において、ワード線W0は、Ｘアドレスデコーダを
構成するノア（NOR）ゲート回路G1で形成された出力信
号によって選択される。このことは、多のワード線Wnに
ついても同様である。上記Ｘアドレスデコーダは、相互
において類似のノアゲート回路G1,G2等により構成され
る。これらのノアゲート回路G1,G2等の入力端子には、
特に制限されないが、ラッチ回路FFに取り込まれたアド
レス信号のうち、Ｘアドレスを指示する複数ビットから
なる相補アドレス信号が所定の組合せをもって供給され
る。Ｘアドレスデコーダは、上記相補アドレス信号を解
読して１本のワード線を選択状態にさせる。

上記メモリアレイにおける一対の相補データ線D0,
０は、特に制限されないが、ＰチャンネルMOSFET Q11,Q
12とＮチャンネルMOSFET Q15,Q16とがそれぞれ並列接続
されることによって構成されるCMOSスイッチを介して共
通相補データ線CD,▲▼に結合される。共通相補デ
ータ線を構成する各データ線CD,▲▼は、１つのデ
ータ線対を形成する。他の例示的に示されている相補デ
ータ線D1,１においても、上記同様なＰチャンネルMOS
FET Q13,Q14及びＮチャンネルMOSFET Q17,Q18からなるC
MOSスイッチを介して共通相補データ線CD,▲▼に結
合される。このことは、図示しない他の相補データ線に
ついても同様なCMOSスイッチを介して共通相補データ線
CD,▲▼に結合される。

上記CMOSスイッチのうち、ＮチャンネルMOSFET Q15,Q
16及びQ17,Q18のゲートは、それぞれカラム選択線Y0,Y1
に結合される。ＰチャンネルMOSFET Q11,Q12及びQ13,Q1
4のゲートには、上記カラム選択線Y0,Y1の信号を受ける
インバータ回路N1,N2の出力信号が供給される。

上記のように、カラムスイッチとしてCMOSスイッチを
用いる構成は、高速な読み出し及び書き込み動作を可能
とする。例えば、カラム選択線Y0がハイレベルにされる
ことによって、相補データ線D0,０が選択状態にされ
る場合、読み出し動作においては、ＰチャンネルMOSFET
Q11,Q12がゲート接地、ソース入力の増幅MOSFETとして
作用し、メモリセルから相補データ線D0,０に読み出
された信号を効率よく共通相補データ線CD,▲▼に
伝えることができる。また、書き込み動作にあっては、
ＮチャンネルMOSFET Q15,Q16がゲート接地、ソース入力
の増幅MOSFETとして作用し、共通相補データ線CD,▲
▼に供給される書き込み信号を効率よく選択されたメ
モリセルが結合される相補データ線D0,０に伝えるこ
とができる。このことは、他の相補データ線D1,１等
の選択動作においても同様である。

上記カラム選択線Y0は、Ｙアドレスデコーダを構成す
るノアゲート回路G4で形成された出力信号によって選択
される。このことは、他のカラム選択線Y1についても同
様である。上記Ｙアドレスデコーダは、相互において類
似のノアゲート回路G4,G3等により構成される。これら
のノアゲート回路G4,G3等の入力端子には、特に制限さ
れないが、ラッチ回路FFに取り込まれたアドレス信号の
うち、Ｙアドレスを指示する複数ビットからなる相補ア
ドレス信号が所定の組合せをもって供給される。Ｙアド
レスデコーダは、上記相補アドレス信号を解読して１本
のカラム選択線を選択状態にさせる。例えば、カラム選
択線Y0がハイレベルにされたなら、ＮチャンネルMOSFET
Q15とQ16及び、インバータ回路N1の出力信号のロウレ
ベルによってＰチャンネルMOSFET Q11とQ12がオン状態
になって、相補データ線D0,０が共通相補データ線CD,
▲▼に結合される。

上記ラッチ回路FFは、特に制限されないが、チップイ
ネーブル信号CEがロウレベルからハイレベルにされるタ
イミングで、アドレス信号ADDの取り込みを行う。ま
た、図示しないが、上記Ｘアドレスデコーダ及びＹアド
レスデコーダは、上記信号CEがハイレベルにされると、
その選択動作を開始する。

上記メモリアレイＭ−ARYの相補データ線D0,０及び
D1,１には、特に制限されないが、Ｐチャンネル型の
プリチャージMOSFET Q5ないしQ8が設けられる。上記MOS
FET Q5ないしQ8のゲートには、プリチャージ信号▲
▼が共通に供給される。上記プリチャージMOSFET Q5な
いしQ8は、プリチャージ信号▲▼がロウレベルされ
るプリチャージ期間においてオン状態となり、相補デー
タ線D0,０及びD1,１を第１の電源電圧レベル、例え
ば高電位側電源電圧（以下、単に「電源電圧」という）
Vccのようなハイレベルにチャージアップさせる。

上記のようにプリチャージMOSFETとしてＰチャンネル
MOSFETを用いる構成は、電源電圧の急激の低下（電源バ
ンブ）が生じても、相補データ線D0,０及びD1,１の
レベルを上記のような電源電圧の変動に追従させること
ができる。これによって、電源低下時に相補データ線の
電位が電源電圧以上に維持されることによって生じる動
作マージンの悪化等を防止する上で有益なものとなる。

上記共通相補データ線CD,▲▼には、特に制限さ
れないが、Ｎチャンネル型のプリチャージMOSFET Q9及
びQ10が設けられる。上記MOSFET Q9及びQ10のゲートに
は、プリチャージ信号PCが共通に供給される。上記プリ
チャージMOSFET Q9及びQ10は、プリチャージ信号PCがハ
イレベルにされるプリチャージ期間においてオン状態と
なり、共通相補データ線CD,▲▼を第２の電源電圧
レベル、例えば低電位側電源電圧である接地電位GNDの
ようなロウレベルにする。

上記共通相補データ線CD,▲▼は、特に制限され
ないが、差動型のセンスアンプの入力端子に直接結合さ
れる。すなわち、共通相補データ線CD,▲▼は、Ｎ
チャンネル型の差動増幅MOSFET Q19,Q20のゲートにそれ
ぞれ結合される。これらの差動MOSFET Q19,Q20のドレイ
ンには電流ミラー形態にされたＰチャンネルMOSFET Q2
1,Q22からなるアクティブ負荷回路が設けられる。上記
差動増幅MOSFET Q19,Q20は、その共通ソースと回路の接
地電位点との間に設けられ、タイミング信号SACによっ
てオン状態にされるＮチャンネル型のパワースイッチMO
SFET Q24によって動作状態にされる。上記センスアンプ
の増幅出力信号は、読み出し回路を構成するCMOSインバ
ータ回路N3,N4を通して出力される。

上記センスアンプの出力端子、言い換えるならば、イ
ンバータ回路N3の入力端子と電源電圧Vccとの間には、
上記タイミング信号SACを受けるＰチャンネルMOSFET Q2
3が設けられる。上記MOSFET Q23は、タイミング信号SAC
のロウレベルによってセンスアンプが非動作状態にされ
るとき、オン状態になってその出力端子を電源電圧Vcc
にプルアップする。これにより、上記出力端子の電圧を
受けるインバータ回路N3において、その入力電圧がフロ
ーティング状態の中間レベルに維持されることにより生
じる比較的大きな貫通電流（直流電流）の発生を防止す
るものである。したがって、上記MOSFET Q23は、プルア
ップ（Vccレベル）又はプルダウン（回路の接地電位）
用の高抵抗素子に置き換えることができる。

また、上記共通相補データ線CD,▲▼は、次の書
き込み回路の出力端子に結合される。

書き込み回路はプッシュプル形態にされたＮチャンネ
ルMOSFET Q25,Q26及びQ27,Q28からなり、相補的な書き
込み信号WD及び▲▼が交差的に上記出力MOSFET Q2
5,Q28及びQ26,Q27にそれぞれ供給されることによって相
補的な書き込み信号を形成して、共通相補データ線CD,
▲▼に伝える。これにより、選択されたメモリセル
には、上記共通相補データ線CD,▲▼、カラムスイ
ッチ及び相補データ線を通して書き込み信号が供給され
ることによって書き込み動作が行われる。なお、相補的
な書き込み信号WD,▲▼は、書き込み動作以外のと
きには共にロウレベルになり、上記MOSFET Q25,Q26及び
Q27,Q28が共にオフ状態にされる。これによって、書き
込み回路の出力はハイインピーダンス状態にされる。

タイミング発生回路TGは、チップイネーブル信号CEと
読み出し／書き込み制御信号R/を受けて、上記プリチ
ャージ信号PC,▲▼及びセンスアンプの動作タイミ
ング信号SAC等を形成する。

次に、第４図に示した概略タイミング図を参照して、
この実施例のRAMにおける読み出し動作の一例を説明す
る。

チップイネーブル信号CEがロウレベルのとき、タイミ
ング発生回路TGはプリチャージ信号▲▼をロウレベ
ルに、プリチャージ信号PCをハイレベルにする。上記プ
リチャージ信号PCのロウレベルによってＰチャンネルMO
SFET Q5ないしQ8等がオン状態になって相補データ線D0,
０及びD1,１等を電源電圧Vccのようなハイレベルに
プリチャージする。また、プリチャージ信号PCのハイレ
ベルによってＮチャンネルMOSFET Q9及びQ10がオン状態
になって共通相補データ線CD,▲▼を回路の接地電
位GNDのようなロウレベルにプリチャージする。

上記チップイネーブル信号CEがロウレベルからハイレ
ベルに変化するタイミングで、ラッチ回路FFは、供給さ
れたアドレス信号ADDの取り込みを行う。これにより、
Ｘアドレスデコーダ及びＹアドレスデコーダは、ラッチ
回路FFに取り込まれたアドレス信号ADDの解読を行い、
１つのワード線Wi及び一対の相補データ線Dj,ｊに対
応したカラム選択線Yjをハイレベルの選択状態にする。
これと同時に、上記チップイネーブル信号CEのハイレベ
ルへの変化によって、プリチャージ信号▲▼がロウ
レベルからハイレベルに、プリチャージ信号PCがハイレ
ベルからロウレベルに変化して上記プリチャージMOSFET
Q5ないしQ8及びQ9,Q10はオフ状態にされる。

上記カラム選択線Yjの選択動作に伴い、共通相補デー
タ線CD,▲▼と一対の相補データ線Dj,ｊとが結合
される。これによって、相補データ線Dj,ｊと共通相
補データ線CD,▲▼の電位は、それぞれに寄生的に
付加される浮遊容量の容量比に従った等しい中間電位に
変化しようとする。このとき、ワード線Wiの選択動作も
同時に行われているので、相補データ線Dj,ｊには選
択されたメモリセルの記憶情報に従った読み出し信号が
現れる。したがって、相補データ線Dj,ｊ及び共通相
補データ線CD,▲▼の電位は、上記中間電位の変化
とメモリセルの読み出し動作による信号が重畳されてた
電圧となる。上記メモリセルの読み出し信号は、前述の
ように、カラムスイッチを構成するＰチャンネルMOSFET
の増幅作用によって共通相補データ線CD,▲▼側に
伝えられる。

タイミング発生回路TGは、読み出し／書き込み制御信
号R/により、読み出し動作が指示されたなら、タイミ
ング信号SACをロウレベルからハイレベルに変化させ
る。これによって、センスアンプのパワースイッチMOSF
ET Q24がオン状態になって差動増幅MOSFET Q19,Q20に動
作電流を供給する。このようにセンスアンプが動作状態
にされたとき、その入力電圧は上記相補データ線Dj,
ｊと共通相補データ線CD,▲▼との結合によって、
その電位が中間電位に持ち上げられるため、最も感度が
高い動作点にバイアスされ、その中間電位に重畳された
微小読み出し信号の増幅動作を行うものとなる。これに
よって、高速読み出し動作が可能になる。すなわち、こ
の実施例では、センスアンプを最も感度が高い動作点で
の増幅動作を行わせるために、第２段階のプリチャージ
期間（イコライズ期間）を特に設けることなく、カラム
スイッチの選択動作を利用するものである。これによっ
て、そのプリチャージに要する時間の設定が不要にな
り、その分確実な高速動作化が図られるものである。

また、相補データ線D0,０及びD1,１等を電源電圧
Vcc側にプリチャージするものであるため、ワード線の
選択動作をメモリアクセスと同時に行ってもメモリセル
の情報が誤って反転されることがない。

これとは逆に、相補データ線D0,０及びD1,１等を
全て回路の接地電位にプリチャージする方式では誤書き
込みが生じ易い。なぜなら、相補データ線が供にロウレ
ベルの状態で、ワード線が選択されると、メモリセルを
構成するフリップフロップのハイレベル側電位は比較的
容易にロウレベル側電位に変化してしまうからである。
例えば、第３図に示されるメモリセルにおいて、ノード
Ａはハイレベル電位が保持され、ノードＢにロウレベル
電位が保持されていたとする。相補データ線D0,▲
▼が共にロウレベル電位の状態でワード線W0がハイレベ
ルにされると、負荷抵抗R1及びMOSFET Q3を介して電源
電圧Vcc供給端子とデータ線D0との間に電流が流れる。
その結果、負荷抵抗R1によって生じる電圧降下によって
ノードＡの電位がハイレベルからロウレベルに不所望に
変化してしまう。

この場合、本実施例の様に相補データ線D0,▲▼
が共にハイレベルであれば、ワード線W0がハイレベルに
されても、上記ノードＡの電位はハイレベルを維持す
る。また、上記ノードＢのロウレベル電位もそのまま維
持される。ノードＢが結合されるデータ線▲▼にプ
リチャージされた電荷は、オン状態のMOSFET Q2を介し
てディスチャージされるので、上記ノードＢの電位がロ
ウレベルからハイレベルに不所望に変化することはな
い。

これにより、相補データ線に対するプリチャージ動作
終了後直ちにワード線選択動作等を開始することができ
る。

第５図には、上記メモリアレイＭ−ARYにおける相補
データ線における容量C1の容量値DCと、共通相補データ
線における容量C2の容量値CDCとの容量比DC/CDCと、ア
クセス時間TAの関係を示している。この特性図は、コン
ピュータシュミレーションにより求めたものであり、最
もアクセス時間TAが短くされるのは、相補データ線の容
量値DCに対して共通相補データ線の容量値CDCを2/1に設
定した場合である。この理由は、共通相補データ線CD,
▲▼側の容量値を、相補データ線の容量値DCに対し
て軽くすることにより、上記カラムスイッチの選択動作
に伴い、共通相補データ線CD,▲▼の電位を高速に
センスアンプの最も高い感度の動作点に変化させること
ができるからである。したがって、上記容量比になるよ
うに、１つの共通相補データ線CD,▲▼に結合され
る相補データ線の数を設定するか、共通相補データ線の
寄生容量が小さいときには、共通相補データ線にダミー
容量を付加することが望ましい。逆に、共通相補データ
線の容量値が大きいときには、共通相補データ線を分割
してそれぞれにセンスアンプを設けるようにするか、そ
れとも相補データ線に結合されるメモリセルの数を増加
させればよい。このように、メモリアレイＭ−ARMを構
成するワード線やデータ線の数の調整などによって、最
も効率的な読み出し動作が可能になるものである。

なお、書き込み動作は、大きな信号レベルを用いてメ
モリセルへの書き込み動作を行うものであるため、読み
出し動作に比べて短い時間で書き込みを行うことができ
る。したがって、RAMのアクセス時間は、読み出し動作
によって決定されるものであり、上記のプリチャージ方
式及びそのメモリアクセスの採用によって、RAMの高速
化を実現できるものである。

なお、第３図に示す実施例において、共通相補データ
線CD,▲▼にそれぞれ接続される寄生容量の値を互
いに異ならせることにより、メモリセルに記憶された情
報の読出し動作の高速化を図ることが可能である。この
実施例においては、コモンデータ線▲▼に接続され
る寄生容量の容量値を、コモンデータ線CDに接続される
寄生容量の容量値よりも小さくすることが有利である。
容量値の大小関係を上記の様に設定することにより、こ
れに応じて共通相補データ線CD,▲▼のそれぞれの
電位のハイレベル方向への立上り速度の大小関係を制御
することができる様になる。すなわち、カラムスイッチ
（例えばMOSFET Q11,Q12,Q15及びQ16）がオン状態とさ
れることにより、共通相補データ線CD,▲▼の電位
は共にロウレベルからハイレベル方向に立上るが、その
立上り速度は、コモンデータ線CD側よりもコモンデータ
線▲▼側の方が速い。

従って、メモリセルの上記ノードＢはハイレベルの情
報が記憶され、上記ノードＡにロイレベルの情報が記憶
されている場合には、上記メモリセル情報に応じて相補
データ線D0,▲▼間に生じる微小電位差の方向と、
容量値差に基づいて上記コモン相補データ線CD,▲
▼間に生じる電位差の方向とは一致する。従って上記相
補データ線D0,▲▼間に生じた微小電位差はより高
速に拡大される。よってMOSFET Q19〜Q24からなるセン
スアンプによる増幅動作が高速化される。この場合、MO
SFET Q22とQ20との共通接続点に形成されるセンスアン
プの出力信号は、ハイレベルからロウレベルへの高速に
変化する。

これに対して、メモリセルの上記ノードＢにロウレベ
ルの情報が記憶され、上記ノードＡにハイレベルの情報
が記憶されている場合には、上記メモリセルの情報に応
じて相補データ線D0,▲▼間に生じる微小電位差の
方向と、容量値差に基づいて上記コモン相補データ線C
D,▲▼間に生じる電位差の方向とは一致しない。し
かしながら、これによって読出し動作の高速化が妨げら
れることはない。なぜなら、この場合MOSFET Q22とQ20
との共通接続点に形成されるセンスアンプの出力信号
は、プリチャージ時のハイレベルをそのまま維持するか
らである。

従って本実施例のセンスアンプを用いた場合には、そ
の出力信号がハイレベルからロウレベルに変化する場合
の動作を高速化しさえすれば、情報読出し動作の高速化
を図ることができる。

なお、コモンデータ線▲▼に接続される寄生容量
の容量値を、コモンデータ線CDに接続される寄生容量の
容量値よりも極端に小さくすると、メモリセル情報自体
が反転され、誤った情報が読出されるという誤動作を生
じる。本発明者の検討によれば、上記容量値の比は、例
えば6:5程度が好ましい。

上記実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１） プリチャージ期間において、メモリセルが結合
されるデータ線対を電源電圧側にプリチャージし、カラ
ムスイッチを介して上記データ線に結合される共通デー
タ線を回路の接地電位側にプリチャージする。その結果
メモリセルの選択動作に伴いカラムスイッチを介してデ
ータ線対と共通データ線対が結合されることによって１
回のプリチャージ動作によりデータ線対及び共通データ
線対の電位を中間電位に設定できる。したがって、メモ
リセルの選択動作とともに最も高い感度の動作点でセン
スアンプが読み出し信号の増幅を行うこととなり、上記
プリチャージに要する時間の短縮と相俟って高速読み出
し動作を実現できるという効果が得られる。

（２） カラムスイッチを利用して、上記データ線対及
び共通データ線対の電位を中間電位に設定するため、回
路の簡素化を図ることができるという効果が得られる。

（３） プリチャージ期間において、メモリセルが結合
されるデータ線対を電源電圧側にプリチャージし、カラ
ムスイッチを介して上記データ線対に結合される共通デ
ータ線対を回路の接地電位側にプリチャージしておくこ
とにより、メモリセルの選択動作やセンスアンプの動作
タイミングに、格別な時間マージンを設ける必要がない
からそのタイミング設定が簡単となり、動作マージンを
大きくできるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、スタティッ
ク型RAMとしてのメモリセルは、ＰチャンネルMOSFETと
ＮチャンネルMOSFETとを組合せて構成された完全スタテ
ィック型メモリセルを要いるものであってもよい。ま
た、共通相補データ線を分割してそれぞれにセンスアン
プを設けた場合、その出力側に第２のカラム選択回路を
設けるか、又はセンスアンプそのものを第２のカラム選
択信号によって選択的に動作状態にするものであっても
よい。また、メモリアクセスは、アドレス信号の変化を
検出して、上記プリチャージ信号を発生させるという内
部同期式により行うものであってもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、プリチャージ期間において、メモリセル
が結合されるデータ線を電源電圧側にプリチャージし、
カラムスイッチを介して上記データ線に結合される共通
データ線を回路の接地電位側にプリチャージしておき、
メモリセルの選択動作に伴いカラムスイッチを介してデ
ータ線と共通データ線が結合されることによって１回の
プリチャージ動作のみによりデータ線及び共通データ線
の電位を中間電位に設定できる。したがって、メモリセ
ルの選択動作とともに最も高い感度の動作点でセンスア
ンプが読み出し信号の増幅を行うこととなり、上記プリ
チャージに要する時間の短縮と相俟って高速読み出し動
作を実現できる。

【図面の簡単な説明】

第１図は、本発明が適用されたスタティック型RAMが形
成される半導体基板の一実施例の平面図、 第２図は、第１図のスタティック型RAMの一実施例の配
置図、 第３図は、本発明が適用されたスタティック型RAMの一
実施例の回路ブロック図、 第４図は、本実施例のRAMにおける読み出し動作の一例
を示すタイミング図、 第５図は、読み出しアクセス時間と、データ線と共通デ
ータ線との容量比との相関関係を示す特性図である。 BP……ボンディングパッド、LC……論理回路部、I/O…
…入出力回路、Ｍ−ARY1,2……メモリアレイ1,2、RDCR
……ロウアドレスデコーダ、WD1,2……ワード線駆動回
路1,2、CTL……制御回路、SA……センスアンプ、WA……
ライトアンプ、RA……リードアンプ、MC……メモリセ
ル、FF……ラッチ回路、TG……タイミング発生回路

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】複数のディジタル回線によりそれぞれ伝達
   された複数のディジタルデータを時分割により１本のデ
   ィジタル回線に多重化するための時分割スイッチと、 上記時分割スイッチの動作を制御することで、上記時分
   割スイッチに入力されたディジタルデータの配列変換を
   行うための論理回路部と、 を有して１チップ化されるとともに、上記時分割スイッ
   チと上記論理回路部とがチップ内のバスによって結合さ
   れ、 上記時分割スイッチは、それぞれ上記複数のディジタル
   回線に対応して設けられるとともに、上記論理回路部の
   動作制御により、互いに異なるタイミングでディジタル
   データの書込み動作及び読出し動作が可能とされる複数
   のスタティック型メモリを含み、 上記スタティック型メモリは、 複数からなる相補データ線対及び複数からなるワード線
   と、 ゲートとソースが交差接続されたMOSFETを含む記憶部と
   かかる記憶部の一対の入出力ノードと一対の入出力端子
   との間に設けられたアドレス選択用の一対のMOSFETから
   なり、上記ワード線に上記一対のアドレス選択用のMOSF
   ETが接続され、上記一対の入出力端子が対応する相補デ
   ータ線対に接続されてなる複数のスタティック型メモリ
   セルと、 上記複数からなる相補データ線対を電源電圧レベルにプ
   リチャージさせる第１のプリチャージ回路と、 上記複数からなる相補データ線対に対して共通に設けら
   れる共通相補データ線対と、 上記共通相補データ線対を回路の接地電位にプリチャー
   ジさせる第２のプリチャージ回路と、 カラム選択線を通して供給された選択信号によりスイッ
   チ制御され、上記複数からなる相補データ線対と共通相
   補データ線対の間にそれぞれ設けられてなるカラムスイ
   ッチと、 上記共通相補データ線対に一対の入出力端子が結合され
   た差動型センスアンプとを含んでなり、 プリチャージ期間に、上記第１のプリチャージ回路及び
   上記第２のプリチャージ回路により上記相補データ線対
   及び共通相補データ線対を上記電源電圧及び回路の接地
   電位にそれぞれ設定し、 メモリアクセス時に１つのワード線と１つカラムスイッ
   チとを同時に選択状態にし、選択された相補データ線対
   と上記共通相補データ線対とをカラムカラムスイッチに
   より結合させることによる電荷分散により形成されたプ
   リチャージ電圧に、上記ワード線の選択動作によって上
   記スタティック型メモリセルから読出された信号を重畳
   させて上記差動型センスアンプに供給し、そのセンス動
   作を行うようにしたことを特徴とするディジタル処理装
   置。
2. 【請求項２】上記差動型センスアンプは、 そのゲートが上記共通相補データ線対に接続された差動
   形態の第１と第２のＮチャンネル型MOSFETと、かかる第
   １と第２のＮチャンネル型MOSFETと電源電圧との間に設
   けられ電流ミラー形態にされた第１と第２のＰチャンネ
   ル型MOSFETと、上記第１と第２のＮチャンネル型MOSFET
   の共通接続されたソースと回路の接地電位との間に設け
   られ、そのゲートに動作制御信号が供給される第３のＮ
   チャンネル型MOSFETとを含み、 上記相補データ線対のそれぞれに結合される第１の容量
   の容量値と、上記共通相補データ線対のそれぞれに結合
   される第２の容量の容量値との比は、略２対１になるよ
   うに上記相補データ線対又は共通相補データ線対のいず
   れか一方にダミー容量が付加されるものであることを特
   徴とする特許請求の範囲第１項記載のディジタル処理装
   置。