JPH07109708B2

JPH07109708B2 - ダイナミツク型ｒａｍ

Info

Publication number: JPH07109708B2
Application number: JP60082496A
Authority: JP
Inventors: 芳久小山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-04-19
Filing date: 1985-04-19
Publication date: 1995-11-22
Anticipated expiration: 2010-11-22
Also published as: JPS61242392A

Description

【発明の詳細な説明】〔従来分野〕この発明は、ダイナミック型RAMに関するもので、例え
ば、分割された相補データ線に共通のセンスアンプを設
けるシェアードセンス方式のダイナミック型RAMに利用
して有効な技術に関するものである。

〔背景技術〕

ダイナミック型RAMにおける１ビットのメモリセルは、
情報記憶キャパシタCsとアドレス選択用MOSFETとからな
り、論理“1",“0"の情報はキャパシタCsに電荷が有る
か無いかの形で記憶される。そして、情報の読み出し
は、MOSFETをオン状態にしてキャパシタCsを共通のデー
タ線につなぎ、データ線の電位がキャパシタCsに蓄積さ
れた電荷量に応じてどのような変化が起きるかをセンス
することによって行われる。

メモリセルを小さく形成し、かつ共通のデータ線に多く
のメモリセルをつないで高集積大容量のメモリマトリッ
クスにしてあるため、上記キャパシタCsと、共通のデー
タ線の浮遊容量Coとの関係は、Cs/Coの比が非常に小さ
な値になる。したがって、約1Mビットの記憶容量を持つ
ダイナミック型RAMの開発にあたっては、メモリセルを
構成する素子が微細化されるものであるため、上記Cs/C
oの比が益々小さくなり、大記憶容量化を行う上でのネ
ックになっている。

そこで、本願発明者は、データ線の浮遊容量について検
討した結果、回路的手段によって上記共通データ線の浮
遊容量Coの容量値を小さくできることを見い出した。す
なわち、データ線を分割して、その分割点に伝送ゲート
MOSFETを介して共通のセンスアンプを配置する。これに
よって、データ線長及びそれに接続されるメモリセルの
数を半減できるから、上記浮遊容量Coを約半減させるこ
とができる。

しかしながら、分割された相補データ線のうち非選択側
の相補データ線は、フローティング状態にされる。この
ため、相補データ線と並行にカラム選択線を配置した場
合、ファーストページモード，スタティックカラムモー
ド等のカラムアドレシの変更のみでデータをアクセスす
る連続アクセスを行なう際に、非選択とされたメモリア
レイのデータ線が、ノーマルモードと比較して、比較的
長時間にわたってフローティング状態とされ、次々に切
り換えられるカラム選択線と相補データ線との容量カッ
プリングによって相補データ線の電位が変動させられる
という問題が生じる。特に、データ線を約1/2の電源電
圧にプリチャージして、それを読み出し基準電圧として
利用するハーフプリチャージ方式を採用した場合には、
上記カップリングによって一対の相補データ線に対して
不均一な電位変動が生じる。このような不均一な電位変
動が生じると、次の非選択側の相補データ線の読み出し
動作において誤動作の生じる虞れがある。そこで、この
ようなカップリングの影響を実質的に排除するため、カ
ラム選択線を蛇行させて配置して、相補データ線の双方
に対して容量カップリングが同様に生じるようにさせる
ことが考えられる。しかし、この場合には、カラム選択
線の線長が長くされることの結果、レイアウトを複雑に
するとともに、カラム選択動作が遅くなってしまう。

なお、ダイナミック型RAMについては、例えば特開昭51
−74535号公報参照。

〔発明の目的〕

この発明の目的は、大記憶容量化と動作の安定化を図っ
たダイナミック型RAMを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、セ
ンスアンプを中心として分割された相補データ線に、両
相補データ線を短絡させるスイッチMOSFETを配置して、
これを上記相補データ線とセンスアンプとを結合される
伝送ゲートMOSFETと相補的に動作させるようにするもの
である。

〔実施例〕

第１図には、この発明に係るダイナミック型RAMにおけ
るメモリアレイ部の一実施例の要部概略構成図が示され
ている。同図の各回路素子は、公知のCMOS（相補型MO
S）集積回路の製造技術によって、単結晶シリコンのよ
うな半導体基板上において形成される。同図において、
ＰチャンネルMOSFETは、そのチャンネル部分に直線が付
されることによって、ＮチャンネルMOSFETと区別され
る。

特に制限されないが、同図に破線で示すように単位のメ
モリアレイは、相補データ線が中央で分割された一対の
メモリアレイMARYL,MARYRにより構成される。すなわ
ち、上記各メモリアレイMARYL,MARYRは、同図において
左右に２分割され、その中央部に共通のセンスアンプSA
が設けられる。センスアンプSAの一対の入出力ノード
は、Ｎチャンネル型の伝送ゲートMOSFETQ1,Q2を介して
左側の相補データ線D,に、伝送ゲートMOSFETQ5,Q6を
介して右側の相補データ線D,にそれぞれ結合される。
他のセンスアンプSAにおいても、上記同様な伝送ゲート
MOSFETQ3,Q4及び伝送ゲートMOSFETQ7,Q8を介して左側及
び右側の相補データ線D,にそれぞれ結合される。これ
により、１本のデータ線長さ及び結合されるメモリセル
の数が半減させられるので、データ線の浮遊容量Co（図
示せず）が減少させられる。この結果、データ線に現れ
るメモリセルからの読み出し信号レベルを大きくでき
る。

センスアンプSAは、特に制限されないが、CMOSラッチ回
路により構成される。すなわち、センスアンプSAは、２
つのCMOSインバータ回路の入力と出力とが交差結合され
ることにより構成される。上記センスアンプSAを構成す
るＰチャンネルMOSFETのソースは、他のセンスアンプSA
の同様なＰチャンネルMOSFETのソースとともに共通化さ
れてＰチャンネル型のパワースイッチMOSFETQ13を介し
て電源電圧V_CCが供給される。上記センスアンプSAを構
成するＮチャンネルMOSFETのソースは、他のセンスアン
プSAの同様なＮチャンネルMOSFETのソースとともに共通
化されてＮチャンネル型のパワースイッチMOSFETQ12を
介して回路の接地電位が供給される。上記パワースイッ
チMOSFETQ12はそのゲートにセンスアンプの動作タイミ
ング信号paが供給され、パワースイッチMOSFETQ13
は、そのゲート反転の動作タイミング信号φpaが供給さ
れることによってそれぞれオン状態にされる。上記のよ
うなパワースイッチMOSFETQ13,Q12を介して電源電圧V_CC
と回路の接地電位が供給されることによって、センスア
ンプSAは上記タイミング信号φpa,paに同期して動作
状態にされる。

１ビットのメモリセルは、その代表として示されている
ように情報記憶キャパシタCsとアドレス選択用MOSFETQm
とからなり、論理“1",“0"の情報はキャパシタCsに電
荷が有るか無いかの形で記憶される。情報の読み出し
は、MOSFETQmをオン状態にしてキャパシタCsを共通のデ
ータ線Ｄ又はにつなぎ、データ線Ｄ（又は）の電位
がキャパシタCsに蓄積された電荷量に応じてどのような
変化が起きるかをセンスすることによって行われる。す
なわち、左側のメモリアレイMARYLのワード線が選択さ
れると、選択信号SHLのハイレベルによって左側の伝送
ゲートMOSFETQ1〜Q4がオン状態にされる。これに応じ
て、センスアンプSAは左側のメモリアレイMARYLのデー
タ線に結合され、上記選択されたメモリセルのキャパシ
タCsに蓄積された電荷量に従った電位変化を増幅するも
のである。また、選択信号SHRがハイレベルなら、伝送
ゲートMOSFETQ5〜Q8がオン状態にされ、センスアンプSA
は右側のメモリアレイMARYRの相補データ線に結合さ
れ、そのセンス動作を行う。

このようなメモリセルからの微少な信号を検出するた
め、相補データ線D,は、約1/2の電源電圧V_CC/2にプリ
チャージされる。すなわち、センスアンプSAの一対の入
出力ノード間には、それを短絡するプリチャージMOSFET
Q10,Q11が設けられる。これらのMOSFETQ10,Q11のゲート
には、上記センスアンプSAのパワースイッチMOSFETQ12,
Q13がオフ状態にされた後、ハイレベルにされるプリチ
ャージ信号PCによってオン状態にされる。上記センスア
ンプSAの増幅動作によってその入出力ノードは、電源電
圧V_CCのようなハイレベルと回路の接地電位のようなロ
ウレベルにされているので、上記スイッチMOSFETQ10,Q1
1等のオン状態によって、約V_CC/2のプリチャージレベル
を形成することができる。なお、図示しないが、チップ
非選択期間が長くされた場合における上記プリチャージ
レベルのレベル補償を行うため、センスアンプSAの一対
の動作電圧供給線に、短絡MOSFETと、分圧回路により形
成されたV_CC/2の電圧を供給するようにするものであっ
てもよい。

なお、上記メモリアレイMARYL,MARYRのワード線Ｗは、
ＸアドレスデコーダXDCRL,XDCRRによってそれぞれ選択
される。また、上記センスアンプSAの一対の入出力コー
ドは、カラム選択用MOSFETQ18,Q19を介して共通相補デ
ータ線CD1,▲▼１に結合される。上記センスアンプ
SAと隣接するセンスアンプSAの入出力ノードは、カラム
選択用MOSFETQ20,Q21を介して共通相補データ線CD2,▲
▼２に結合される。上記カラム選択用MOSFETQ18〜Q
21のゲートは、共通化されて共通のカラム選択線YSに結
合される。このカラム選択線YSは、上記２対の相補デー
タ線の間に上記素子データ線と並行に直線的に配置さ
れ、同図において右側に配置されたＹアドレスデコーダ
YDCRの対応する出力端子に結合される。このように１本
のカラム選択線YSによって、２対の相補データ線の選択
動作を行う。これにより、ＹアドレスデコーダYDCRを構
成する単位回路のピッチと、合計で４本のデータ線のピ
ッチとを合わせることができるから、半導体基板上に無
駄の空白が生じることなく、メモリアレイのデータ線と
Ｙアドレスデコーダの単位回路とを高密度でレイアウト
することができる。

上記共通相補データ線CD1,▲▼１及びCD2,▲▼
２は、図示しない選択回路を通してデータ入力回路の出
力端子とデータ出力回路の入力端子に結合される。

なお、図示しないが、上記メモリアレイMARYLとMARYRと
の類似のメモリアレイが上記メモリアレイMARYLの左側
に配置され、いわゆる４マット構成にされる。上記カラ
ム選択線YSは、上記図示しないメモリアレイのカラム選
択用MOSFETのゲートに接続される。このため、上記カラ
ム選択線YSは、このメモリアレイに向かって延びてい
る。これにより、同時に合計４ビットからなるメモリセ
ルを選択することができる。このようなアドレス選択方
式は、上記選択回路の構成の変更によって、例えば、４
ビットのデータをシリアルに読み出す等のニブルモード
に容易に対処できる。

なお、図示しないが、外部端子からのアドレス信号を受
けて、上記アドレスデコーダに内部アドレス信号を供給
するアドレスバッファ及び外部端子からの制御信号に従
って内部回路の動作に必要な各種タイミング信号を形成
するタイミング制御回路は、公知の回路と類似の回路に
より構成されている。特に制限されないが、アドレス信
号は、共通の外部端子からアドレスストローブ信号▲
▼，▲▼に同期して時系列的に供給されるア
ドレスマルチ方式により供給される。また、カラム系の
アドレスバッファとアドレスデコーダは、スタティック
型回路が採用される。

この実施例においては、上記のようなシェアードセンス
方式におけるカラム選択線YSとデータ線との容量カップ
リングによって、非選択の相補データ線に不所望な電位
変動が生じるのを防止するため、各相補データ線D,間
にはＰチャンネル型のスイッチMOSFETQ14,Q15及びQ16,Q
17がそれぞれ設けられる。左側の相補データ線D,間に
設けられたスイッチMOSFETQ14,Q15は、そのゲートにそ
れと対応する伝送ゲートMOSFETQ1〜Q4のゲートに供給さ
れる選択信号SHLが供給されることによって、これらの
伝送ゲートMOSFETQ1〜Q4と相補的に動作させられる。右
側の相補データ線D,においても、同様にそのスイッチ
MOSFETQ16,Q17は、そのゲートにそれと対応する伝送ゲ
ートMOSFETQ5〜Q8のゲートに供給される選択信号SHRが
供給されることによって、これらの伝送ゲートMOSFETQ5
〜Q8と相補的に動作させられる。

上記スイッチMOSFETQ14,Q15又はQ16,Q17は、非選択とさ
れた相補データ線の制御信号SHL又はSHRのロウレベルに
よってオン状態される。これにより、非選択側の相補デ
ータ線は、スイッチMOSFETQ14,Q15又はQ16,Q17のオン状
態によって短絡されているので、上記カラム選択線YSと
の容量カップリングによって電位変動が生じても、対の
相補データ線は常に同じ電位にされる。これによって、
選択状態にされた時の読み出し動作におけるレベルマー
ジンの悪化を防止できる。

この実施例回路の動作の一例を第２図に示したタイミン
グ図を参照して、次に説明する。

ロウアドレスストローブ信号▲▼とカラムアドレ
スストローブ信号▲▼がハイレベルのチップ非選
択状態においては、センスアンプSAのパワースイッチMO
SFETQ12,Q13はオフ状態にされ、プリチャージ信号PCは
ハイレベルにされる。これにより、前の動作サイクルで
のセンスアンプSAの増幅動作によって形成された相補デ
ータ線のハイレベルとロウレベルを短絡して、約V_CC/2
のようなプリチャージ動作が行われる。また、選択信号
SHLとSHRは共にハイレベルにされることによって、上記
センスアンプSAを選択的に分割されたメモリアレイMARY
LとMARYRの相補データ線に接続する伝送ゲートMOSFETQ1
〜Q4及びQ5〜Q8は共にオン状態状にされている。

例えば、読み出し動作において、ロウアドレスストロー
ブ信号▲▼の立ち下がりに同期して、外部端子か
ら供給されたアドレス信号X1をロウアドレスバッファが
取り込み、Ｘアドレスデコーダに伝える。このアドレス
信号X1により指示されたアドレスに従い、例えば、左側
のメモリアレイMARYLのワード線Ｗが選択されるとき、
選択信号SHRが同図に実線で示すようにロウレベルにさ
れる。これによりセンスアンプSAと右側のメモリアレイ
MARYRの相補データ線とを接続する伝送ゲートMOSFETQ5
〜QRがオフ状態にされる。このように、非選択状態にさ
れた相補データ線D,は、上記選択信号SHRのロウレベ
ルによってオン状態にされるスイッチMOSFETQ16,Q17に
よって短絡状態にされる。一方、選択信号SHLは、同図
に点線で示すようにハイレベルのままにされる。これに
よって、センスアンプSAと左側のメモリアレイMARYLの
各相補データ線とが結合される。上記アドレス信号X1に
より指示された左側の１本のワード線Ｗがハイレベルに
されることにより、相補データ線D,のうち、一方のメ
モリセルのアドレス選択用のMOSFETQmがオン状態にされ
て、記憶用キャパシタCsの電荷がそのデータ線に読み出
される。この後、タイミング信号φpaがハイレベルに、
タイミング信号paがロウレベルにされることによっ
て、パワースイッチMOSFETQ12とQ13がオン状態にされる
ので、センスアンプSAは左側の相補データ線のレベル差
を増幅する。

次に、カラムアドレスストローブ信号▲▼がロウ
レベルにされると、カラム系のアドレスバッファとアド
レスデコーダが動作状態にされ、外部端子から供給され
たアドレス信号Y1を取り込み、上記センスアンプSAのう
ちの１つの増幅出力を共通データ線とメインアンプ及び
出力バッファ（図示せず）を通して外部端子D_outから読
み出しデータD1として送出させる。この実施例では、カ
ラム系回路をスタティック型回路により構成するもので
あるので、アドレス信号をY2〜Y4のように変化させる
と、上記各回路がこれに応答して、上記センスアンプSA
を切り替えて、次々にその出力信号D2〜D4を送出させ
る。このようなスタティックカラムモードにより、例え
ば、約1Mビットの記憶容量を持つダイナミック型RAMで
は、最大1024ビットものデータを連続して読み出すこと
ができる。

このようなスタティックカラムモードにおいて、右側の
メモリアレイMARY−Ｌの相補データ線が比較的長時間に
わたってフローティング状態のままにされ、次々に切り
換えられるカラム選択線YSとの容量カップリングによっ
て電位変動を受ける。しかしながら、上記非選択相補デ
ータ線は、スイッチMOSFETQ16,Q17等によって短絡され
ているので、その相対的電位差が生じることはない。こ
のため、右側のメモリアレイMARYRの読み出しを行うと
き、相補データ線が同じ電位にされていたため、メモリ
セルが結合されたデータ線には、上記電位を基準してそ
のメモリセルの記憶情報に従ったハイレベル又はロウレ
ベルに変化するものとなる。これにより、センスアンプ
SAの動作に必要なレベルマージンの確保を行うことがで
きる。

〔効果〕

（１）データ方向に分割されたメモリアレイのうち、非
選択状態にされたメモリアレイの相補データ線を短絡状
態にさせることによって、相補データ線と並行に走るカ
ラム選択線との容量カップリングに対して、相補データ
線の電位を等しくさせることができる。これにより、上
記非選択とされた相補データ線の読み出し動作のための
基準電圧が確保できるので上記カップリングにより誤動
作を防止することができるという効果が得られる。

（２）上記（１）により、カラム選択線をデータ線と近
接させて直線的に並行に配置できるから、レイアウトの
簡素化が図られるという効果が得られる。

（３）上記（１）により、カラム選択線を直線的に最短
距離により配置できるから、その浮遊容量及び分布抵抗
が小さきでき、カラム選択動作の高速化を図ることがで
きるという効果が得られる。

（４）相補データ線を分割することによって、その寄生
容量値を小さくでき、メモリセルの微細化と上記（１）
の効果と相俟って大記憶容量化を図ったダイナミック型
RAMを得ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。また、カラム系回路
は、ダイナミック型回路により構成するものであっても
よい。この場合、カラムアドレスストローブ信号▲
▼を一旦ハイレベルにしてからロウレベルにして次々
にカラムアドレス信号を取り込みことによって、上記類
似の連続アクセス（ページモード）を行うことができ
る。また、ロウアドレス信号とカラムアドレス信号と
は、それぞれ独立した外部端子から供給するものであっ
てもよい。この場合、上記アドレスストローブ信号に代
え、チップ選択信号によりその選択／非選択が制御され
る。また、アドレス信号の変化を検出して、それに基づ
いて内部回路に必要な一連のタイミング信号を形成する
内部同期式を採るものであってもよい。

〔利用分野〕

この発明は、単位のメモリアレイの分割して共通のセン
スアンプSAを両メモリアレイの相補データ線に選択的に
接続するとともに、ハーフプリチャージによりメモリセ
ルの読み出し基準電圧を形成するダイナミック型RAMに
広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明に係るダイナミック型RAMにおける
メモリアレイの一実施例を示す概略構成図、第２図は、その動作の一例を説明するためのタイミング
図である。 MARYL,MARYR……メモリアレイ、SA……センスアンプ、X
DCRR,XDCRL……Ｘアドレスデコーダ、YDCR……Ｙアドレ
スデコーダ

Claims

【特許請求の範囲】

【請求項１】分割された一対の相補データ線とワード線
との交点に設けられ、アドレス選択用MOSFETと情報記憶
用キャパシタとからなる複数のメモリセルと、上記分割
された相補データ線に対してそれぞれＮチャンネル伝送
ゲートMOSFETを介して結合される共通のセンスアンプ
と、上記伝送ゲートMOSFETを介して、相補データ線を約
1/2の電源電圧にプリチャージするプリチャージ回路
と、上記一対の相補データ線にソース，ドレインをそれ
ぞれ接続され、上記伝送ゲートMOSFETと共通の制御信号
によって相補的に動作させられ、上記一対の相補データ
線を短絡させるＰチャンネルスイッチMOSFETとを含むこ
とを特徴とするダイナミック型RAM。