JPS61242392A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野〕 この発明は、ダイナミック型ＲＡＭに関するもので、例
えば、分割された相補データ線に共通のセンスアンプを
設けるシェアードセンス方式のダイナミック型ＲＡＭに
利用して育効な技術に関するものである。

〔背景技術〕

ダイナミック型ＲＡＭにおける１ビツトのメモリセルＭ
Ｃは、情報記憶キャパシタＣｓとアドレス選択用ＭＯＳ
ＦＥＴＱｍとからなり、論理“１”、“Ｏ”の情報はキ
ャパシタＣｓに電荷が有るか無いかの形で記憶される。

そして、情報の読み出しは、ＭＯＳＦＥＴＱｍをオン状
態にしてキャパシタＣｓを共通のデータ線ＤＬにつなぎ
、データ線ＤＬの電位がキャパシタＣｓに蓄積された電
荷量に応じてどのような変化が起きるかをセンスするこ
とによって行われる。

メモリセルＭＣを小さく形成し、かつ共通のデータ線Ｄ
Ｌに多くのメモリセルをつないで高集積大容量のメモリ
マトリックスにしであるため、上記キャパシタＣｓと、
共通のデータ線ＤＬの浮遊容量Ｃｏとの関係は、Ｃｓ　
／　Ｃｏの比が非常に小さな値になる。したがって、約
１Ｍビットの記憶容量を持つダイナミック型ＲＡＭの開
発にあたっては、メモリセルを構成する素子が微細化さ
れるものであるため、上記ＣＳ　／　Ｇ　Ｏの比が益々
小さくなり、大記憶容量化を行う上でのネックになって
いる。

そこで、本願発明者は、データ線の浮遊容量について検
討した結果、回路的手段によって上記共通データ線ＤＬ
の浮遊容量Ｃｏの容量値を小さくできることを見い出し
た。すなわち、データ線を分割して、その分割点に伝送
ゲートＭＯ５ＦＥＴを介して共通のセンスアンプを配置
する。これによって、データ線長及びそれに接続される
メモリセルの数を半減できるから、上記浮遊容量ＣＯを
約半減させることができる。

しかしながら、分割された相補データ線のうち非選択側
の相補データ線は、フローティング状態にされる。この
めた、相補データ線と並行にカラム選択線を配置した場
合、カラム選択線と相補データ線との容量カップリング
によって相補データ線の電位が変動させられるという問
題が生じる。

特に、データ線を約１／２の電源電圧にプリチャージし
て、それを読み出し基準電圧として利用するハーフプリ
チャージ方式を採用した場合には、上記カンプリングよ
によって一対の相補データ線に対して不均一な電位変動
が生じる。このような不均一な電位変動が生じると、次
の非選択側の相補データ線の読み出し動作において誤動
作の生じる虞れがある。そこで、このような力アブリン
グの影響を実質的に排除するため、カラム選択線を蛇行
させて配置して、相補データ線の双方に対して容量力、
ブリングが同様に生、しるようにさせることが考えられ
る。しかし、この場合には、カラム選択線の線長が長く
されることの結果、レイアウトを複雑するとともに、カ
ラ五選択動作が遅くなってしまう。

なお、ダイナミック型ＲＡＭについては、例えば特開昭
５１−７４５３５号公報参照。

〔発明の目的〕

この発明の目的は、大記憶容量化と動作の安定化を図っ
たダイナミック型ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りであるゆすなわち、セ
ンスアンプを中心として分割された相補データ線に、両
相補データ線を短絡させるスイッチＭＯＳＦＥＴを配置
して、これを上記相補データ線とセンスアンプとを結合
される伝送ゲー）ＭＯＳＦＥＴと相補的に動作させるよ
うにするものである。

〔実施例〕

第１図には、この発明に係るダイナミック型ＲＡＭにお
けるメモリアレイ部の一実施例の要部概略構成図が示さ
れている。同図の各回路素子は、公知の０ＭＯ５（相補
型ＭＯ３）集積回路の製造技術によって、単結晶シリコ
ンのような半導体基板上において形成される。同図にお
いて、ＰチャンネルＭＯＳＦＥＴは、そのチャンネル部
分に直線が付されることによって、ＮチャンネルＭＯＳ
ＦＥＴと区別される。

特に制限されないが、同図に破線で示すように単位のメ
モリアレイは、相補データ線が中央で分割された一対の
メモリアレイＭＡＲＹＬ、ＭＡＲＹＲにより構成される
。すなわち、上記各メモリアレイＭＡＲＹＬ、ＭＡＲＹ
Ｒは、同図において左右に２分割され、その中央部に共
通のセンスア７７’ＳＡが設けられる。センスアンプＳ
Ａの一対の入出力ノードは、Ｎチャンネル型の伝送ゲー
トＭＯＳＦＥＴＱ１．Ｑ２を介して左側の相補データ線
り、Ｄに、伝送ゲートＭＯＳＦＥＴＱ５．Ｑ６を介して
右側の相補データ線り、　Ｄにそれぞれ結合される。他
のセンスアンプＳＡにおいても、上記同様な伝送ゲート
ＭＯ５ＦＥＴＱ３．Ｑ４及び伝送ゲートＭＯＳＦＥＴＱ
？、ＱＢを介して左側及び右側の相補データ線り、Ｄに
それぞれ結合される。これにより、１本のデータ線長さ
及び結合されるメモリセルの数が半減させられるので、
データ線の浮遊容１ｃｏ（図示せず）が減少させられる
。この結果、データ線に現れるメモリセルからの読み出
し信号レベルを大きくできる。

センスアンプＳＡは、特に制限されないが、ＣＭＯＳラ
ッチ回路により構成される。すなわち、センスアンプＳ
Ａは、２つのＣＭＯＳインバータ回路の入力と出力とが
交差結合されることにより構成される。上記センスアン
プＳＡを構成するＰチャンネルＭＯＳＦＥＴのソースは
、他のセンスアンプＳＡの同様なＰチャンネルＭＯＳＦ
ＥＴのソースとともに共通化されてＰチャンネル型のパ
ワースイッチＭＯ３ＦＥ’ｌ’Ｑ１３を介して電源電圧
Ｖｃｃが供給される。上記センスアンプＳＡを構成する
ＮチャンネルＭＯＳ　Ｆ　ＥＴのソースは、他のセンス
アンプＳＡの同様なＮチャンネルＭＯＳＦＥＴのソース
とともに共通化されてＮチャンネル型のパワースイッチ
ＭＯＳＦＥＴＱＩ　２’ｔｃ介して回路の接地電位が供
給される。上記パワースイッチＭＯ５ＦＥ’Ｉ’Ｑ１２
は、そのゲートにセンスアンプの動作タイミング信号φ
ｐａが供給され、パワースイッチＭＯ５ＦＥＴＱＩ　３
は、そのゲートに反転の動作タイミング信号φｐａが供
給されることによってそれぞれオン状態にされる。上記
のようなパワースイッチＭＯ５ＦＥＴＱ１３．Ｑｌ２を
介して電源電圧Ｖｃｃと回路の接地電位が供給されるこ
とによって、センスアンプＳＡは上記タイミング信号φ
ｐａ＋　　φｐａに同期して動作状態にされる。

１ビツトのメモリセルは、その代表として示されている
ように情報記憶キャパシタＣｓとアドレス選択用ＭＯＳ
ＦＥＴＱｍとからなり、論理“１”、“０”の情報はキ
ャパシタＣｓに電荷が有るか無いかの形で記憶される。

情報の読み出しは、ＭＯＳＦＥＴＱｍをオン状態にして
キャパシタＣ３を共通のデータ線り又はＤにつなぎ、デ
ータ線Ｄ（又はＤ）の電位がキャパシタＣｓに蓄積され
た電荷量に応じてどのような変化が起きるかをセンスす
ることによって行われる。すなわち、左側のメモリアレ
イＭＡＲＹＬのワード線が選択されると、選択信号ＳＨ
Ｌのハイレベルによって左側の伝送ゲートＭＯ５ＦＥＴ
ＱＩ〜Ｑ４がオン状態にされる。これに応じて、センス
アンプＳＡは左側のメモリアレイＭＡＲＹＬのデータ線
に結合され、上記選択されたメモリセルのキャパシタＣ
ｓに蓄積された電荷量に従った電位変化を増幅するもの
である。また、選択信号ＳＨＲがハイレベルなら、伝送
ゲートＭＯ５ＦＥＴＱ５〜Ｑ８がオン状態にされ、セン
スアンプＳＡは右側のメモリアレイＭＡＲＹＲの相補デ
ータ線に結合され、そのセンス動作を行う。

このようなメモリセルからの微少な信号を検出するため
、相補データ線り、Ｄは、約１／２の電源電圧Ｖｃｃ／
２にプリチャージされる。すなわち、センスアンプＳＡ
の一対の入出力ノード間には、それを短絡するプリチャ
ージＭＯ５ＦＥＴＱＩ　Ｏ。

Ｑｌｌが設けられる。これらのＭＯＳＦＥＴＱＩＯ，Ｑ
ｌｌのゲートには、上記センスアンプＳＡのパワースイ
ッチＭＯＳＦＥＴＱ１２．Ｑｌ３がオフ状態にされた後
、ハイレベルにされるプリチャージ信号ＰＣによってオ
ン状態にされる。上記センスアンプＳＡの増幅動作によ
ってその入出力ノードは、電源電圧Ｖｃｃのようなハイ
レベルと回路の接地電位のようなロウレベルにされてい
るので、上記スイッチＭＯＳＦＥＴＱＩ　Ｏ，Ｑｌ　１
等のオン状態によって、約Ｖｃｃ／２のプリチャージレ
ベルを形成することができる。なお、図示しないが、チ
ップ非選択期間が長くされるた場合における上記プリチ
ャージレベルのレベル補償を行うため、センスアンプＳ
Ａの一対の動作電圧供給線に、短絡ＭＯＳＦＥＴと、分
圧回路により形成されたＶｃｃ／２の電圧を供給するよ
うにするものであってもよい。

なお、上記メモリアレイＭＡＲＹＬ、ＭＡＲＹＲのワー
ド線Ｗは、ＸアドレスデコーダＸＤＣＲＬ、ＸＤＣＲＲ
によってそれぞれ選択される。また、上記センスアンプ
ＳＡの一対の入出力ノードは、カラム選択用ＭＯＳＦＥ
ＴＱ１８．Ｑ１９を介して共通相補データ線ＣＤ１．Ｃ
ＤＩに結合される。上記センスアンプＳＡと隣接するセ
ンスアンプＳＡの入出力ノードは、カラム選択用ＭＯ３
ＦＥ’Ｔ”Ｑ２０．Ｑ２１を介して共通相補データ線Ｃ
Ｄ２．ＣＬ）２に結合される。上記カラム選択用ＭＯＳ
ＦＥＴＱＩ　８〜Ｑ２１のゲートは、共通化されて共通
のカラム選択線ＹＳに結合される。このカラム選択線Ｙ
Ｓは、上記２対の相補データ線の間に上記素子データ線
と並行に直線的に配置され、同図において右側に配置さ
れたＹアドレスデコーダＹＤＣＨの対応する出力端子に
結合される。

このように１本のカラム選択線ＹＳによって、２対の相
補データ線の選択動作を行う。これにより、Ｙアドレス
デコーダＹＤＣＲを構成する単位回路のピンチと、合計
で４本のデータ線のピッチとを合わせることができるか
ら、半導体基板上に無駄な空白が生じることなく、メモ
リアレイのデータ線とＹアドレスデコーダの単位回路と
を高密度でレイアウトすることができる。

上記共通相補データ線ＣＤ１．ＣＤＩ及びＣＤ２、ＣＤ
２は、図示しない選択回路を通してデータ入力回路の出
力端子とデータ出力回路の入力端子に結合される。

なお、図示しないが、上記メモリアレイＭＡＲＹＬとＭ
へＲＹＲと類似のメモリアレイが上記メモリアレイＭＡ
ＲＹＬの左側に配置され、いわゆる４マツト構成にされ
る。上記カラム選択線ＹＳは、上記図示しないメモリア
レイのカラム選択用ＭＯＳ　Ｆ　ＥＴのゲートに接続さ
れる。このため、上記カラム選択線ＹＳは、このメモリ
アレイに向かって延びている。これにより、同時に合計
４ビツトからなるメモリセルを選択することができる。

このようなアドレス選択方式は、上記選択回路の構成の
変更によって、例えば、４ビツトのデータをシリアルに
読み出す等のニブルモードに容易に対処できる。

なお、図示しないが、外部端子からのアドレス信号を受
けて、上記アドレスデコーダに内部アドレス信号を供給
するアドレスバッファ及び外部端子からの制御信号に従
って内部回路の動作に必要な各種タイミング信号を形成
するタイミング制御回路は、公知の回路と類似の回路に
より構成されている。特に制限されないが、アドレス信
号は、共通の外部端子からアドレスストローブ信号ＲＡ
Ｓ、ＣＡＳに同期して時系列的に供給されるアドレスマ
ルチ方式により供給される。また、カラム系のアドレス
バッファとアドレスデコーダは、スタティック型回路が
採用される。

この実施例においては、上記のようなシェアードセンス
方式におけるカラム選択線ＹＳとデータ、　線との容量
カップリングによって、非選択の相補データ線に不所望
な電位変動が生じるのを防止するため、各相補データ線
り、　Ｄ間にはＰチャンネル型のスイッチＭＯＳＦＥＴ
ＱＩ　４．Ｑｌ　５及びＱｌ６．Ｑｌ７がそれぞれ設け
られる。左側の相補データ線り、Ｄ間に設けられたスイ
ッチＭＯＳＦＥＴＱ１４．Ｑ１５は、そのゲートにそれ
と対応する伝送ゲートＭＯＳＦＥＴＱＩ〜Ｑ４のゲート
に供給される選択信号ＳＨＬが供給されることによって
、これらの伝送ゲートＭＯ５ＦＥＴＱＩ〜Ｑ４と相補的
に動作させられる。右側の相補データ線り、Ｄにおいて
も、同様にそのスイッチＭＯＳＦＥ’ｒＱ１６．Ｑｌ　
７は、そのゲートにそれと対応する伝送ゲートＭＯ５Ｆ
ＥＴＱ５〜Ｑ８のゲートに供給される選択信号ＳＨＲが
供給されることによって、これらの伝送ゲートＭＯＳＦ
ＥＴＱ５〜Ｑ８と相補的に動作させられる。

上記スイッチＭＯＳＦＥＴＱＩ　４．Ｑｌ　５又はＱｌ
６．Ｑｌ７は、非選択とされた相補データ線の制御信号
ＳＨＬ又はＳＨＲのロウレベルによってオン状態される
。これにより、非選択側の相補データ線は、スイッチＭ
Ｏ５ＦＥＴＱ１４．Ｑｌ５又はＱｌ６．Ｑｌ７のオン状
態によって短絡されているので、上記カラム選択線ＹＳ
との容量カップリングによって電位変動が生じても、対
の相補データ線は常に同じ電位にされる。これによって
、選択状態にされた時の読み出し動作におけるレベルマ
ージンの悪化を防止できる。

この実施例回路の動作の一例を第２図に示したタイミン
グ図を参照して、次に説明する。

ロウアドレスストローブ信号ＲＡＳとカラムアドレスス
トローブ信号ＣＡＳがハイレベルのチップ非選択状態に
おいは、センスアンプＳＡのパワースイッチＭＯＳＦＥ
ＴＱＩ　２．Ｑｌ　３はオフ状態にされ、プリチャージ
信号ＰＣはハイレベルにされる。これにより、前の動作
サイクルでのセンスアンプＳＡの増幅動作によって形成
された相補データ線のハイレベルとロウレベルを短絡し
て、約Ｖｃｃ／２のようなプリチャージ動作が行われる
。

また、選択信号ＳＨＬとＳＨＲは共にハイレベルにされ
ることによって、上記センスアンプＳＡを選択的に分割
されたメモリアレイＭＡＲＹＬとＭＡＲＹＲの相補デー
タ線に接続する伝送ゲートＭＯＳＦＥＴＱＩ−Ｑ４及び
０５〜Ｑ８は共にオン状態状にされている。

例えば、読み出し動作において、ロウアドレスストロー
ブ信号ＲＡＳの立ち下がりに同期して、外部端子から供
給されたアドレス信号Ｘｉをロウアドレスバッファが取
り込み、Ｘアドレスデコーダに伝える。このアドレス信
号Ｘ１により指示されたアドレスに従い、例えば、左側
のメモリアレイＭ　Ａ　ＲＹ　Ｉ、のワード線Ｗが選択
されるとき、選択信号ＳＨＲが同図に実線で示すように
ロウレベルにされる。これによりセンスアンプＳＡと右
側のメモリアレイＭ　Ａ　ＲＹ　Ｒの相補データ線とを
接続する伝送ゲートＭ　ＯＳ　Ｆ　Ｅ　Ｔ　０．５〜Ｑ
８がオフ状態にされる。このように、非選択状態にされ
た相補データ綿り、Ｄは、上記選択信号ＳＨＲのロウレ
ベルによってオン状態にされるスイッチＭＯＳＦＥＴＱ
１６．Ｑ１７によって短絡状態にされる。一方、選択信
号ＳＨＬは、同図に点線で示すようにハイレベルのまま
にされる。これによっ°ζ、センスアンプＳＡと左側の
メモリアレイＭＡＲＹＬの各相補データ線とが結合され
る。上記アドレス信号×１により指示された左側の１本
のワード線Ｗがハイレベルにされることにより、相補デ
ータ線り、Ｄのうち、一方のメモリセルのアドレス選択
用のＭＯ５ＦＥＴＱｍがオン状態にされて、記憶用キャ
パシタＣ３の電荷がそのデータ線に読み出される。この
後、タイミング信号φｐａがハイレベルに、タイミング
信号φρａがロウレベルにされることによって、パワー
スイッチＭＯＳＦＥＴＱ１２とＱｌ３がオン状態にされ
るので、センスアンプＳＡは左側の相補データ線のレベ
ル差を増幅する。

次に、カラムアドレスストローブ信号ＣＡＳがロウレベ
ルにされると、カラム系のアドレスバッファとアドレス
デコーダが動作状態にされ、外部端子から供給されたア
ドレス信号Ｙ１を取り込み、上記センスアンプＳＡのう
ちの１つの増幅出力を共通データ線とメインアンプ及び
出力バッファ（図示せず）を通して外部端子Ｄａｕｔか
ら読み出しデータＤＩとして送出させる。この実施例で
は、カラム系回路をスタティック型回路により構成する
ものであるので、アドレス信号をＹ２〜Ｙ４のように変
化させると、上記各回路がこれに応答して、上記センス
アンプＳＡを切り替えて、次々にその出力信号Ｄ２〜Ｄ
４を送出させる。このようなスタティックカラムモード
により、例えば、約１Ｍビットの記憶容量を持つダイナ
ミック型ＲＡＭでは、最大１０２４ビツトものデータを
連続して読み出すことができる。

このようなスタティックカラムモードにおいて、右側の
メモリアレイＭＡＲＹ−Ｌの相補データ線が比較的長時
間にわたってフローティング状態のままにされ、次々に
切り換えられるカラム選択線ＹＳとの容量カップリング
によって電位変動を受ける。しかしながち、上記非選択
相補データ線は、スイッチＭＯＳＦＥＴＱＩ　６．Ｑｌ
　７等によって短絡されているので、その相対的電位差
が生じることはない。このため、右側のメモリアレイＭ
ＡＲＹＲの読み出しを行うと″き、相補データ線が同じ
電位にされていたため、メモリセルが結合されたデータ
線には、上記電位を基準にしてそのメモリセルの記憶情
報に従ったハイレベル又はロウレベルに変化するものと
なる。これにより、センスアンプＳＡの動作に必要なレ
ベルマージンの確保を行うことができる。

〔効　果〕

（１）データ方向に分割されたメモリアレイのうち、非
選択状態にされたメモリアレイの相補データ線を短絡状
態にさせることによって、相補データ線と並行に走るカ
ラム選択線との容量カップリングに対して、相補データ
線の電位を等しくさせることができる。これにより、上
記非選択とされた相補データ線の読み出し動作のための
基準電圧が確保できるので上記カンプリングによる誤動
作を防止することができるという効果が得られる。

（２）上記＋１１により、カラム選択線をデータ線と近
接させて直線的に並行に配置できるから、レイアウトの
簡素化が図られるという効果が得られる。

（３）上記（１）により、カラム選択線を直線的に最短
距離により配置できるから、その浮遊容量及び分布抵抗
が小さくでき、カラム選択動作の高速化を図ることがで
きるという効果が得られる。

（４）相補データ線を分割することによっζ、その寄生
容Ｒ値を小さくでき、メモリセルの微細化と上記＋１）
の効果と相俟って大記憶容量化を図ったダイナミック型
ＲＡ　Ｍを得ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、相補データ線
を短絡させるＭＯＳＦＥＴは、相補データ線をセンスア
ンプＳＡに接続させる伝送ゲー）ＭＯＳＦＥＴと同じ導
電型のＭＯ３ＦＥ’ｒを用いるものであってもよい。こ
の場合には、互いに逆相の選択信号を供給することによ
ってこれらのＭＯＳ　Ｆ　ＥＴを相補的に動作させるこ
とができる。また、カラム系回路は、ダイナミック型回
路により構成するものであってもよい。この場合、カラ
ムアドレスストローブ信％ＣＡｓを一旦ハイレベルにし
てからロウレベルにして次々にカラムアドレス信号を取
り込みことによって、上記類似の連続アクセス（ページ
モード）を行うことができる。また、ロウアドレス信号
とカラムアドレス信号とは、それぞれ独立した外部端子
から供給するものであってもよい。この場合、上記アド
レスストローブ信号に代え、チップ選択信号によりその
選択／非選択が制御される。また、アドレス信号の変化
を検出して、それに基づいて内部回路に必要な一連のタ
イミング信号を形成する内部同期式を採るものであって
もよい。

〔利用分野〕

この発明は、単位のメモリアレイの分割して共通のセン
スアンプＳＡを両メモリアレイの相補データ線に選択的
に接続するとともに、ハーフプリチャージにより、メモ
リセルの読み出し基準電圧を形成するダイナミック型Ｒ
ＡＭに広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明に係るダイナミック型ＲＡＭにおけ
るメモリアレイの一実施例を示す概略構成図、 第２図は、その動作の一例を説明するためのタイミング
図である。 ＭＡＲＹＬ、ＭＡＲＹＲ・・メモリアレイ、５Ａ−−セ
フスフ７プ、ＸＤＣＲＲ，ＸＤＣＲＬ−・Ｘアドレスデ
コーダ、ＹＤＣＲ・・Ｙアドレスデコーダ Ｉ−ト 代理人弁理士　小川　勝馬゛′、

Claims (1)

1. 【特許請求の範囲】 １、中央で分割された一対の相補データ線とワード線と
   の交差点に設けられ、アドレス選択用ＭＯＳＦＥＴと情
   報記憶用キャパシタとからなる複数のメモリセルと、上
   記分割された相補データ線に対してそれぞれ伝送ゲート
   ＭＯＳＦＥＴを介して結合される共通のセンスアンプと
   、上記伝送ゲートＭＯＳＦＥＴを介して、相補データ線
   を約１／２の電源電圧にプリチャージするプリチャージ
   回路と、上記センスアンプが結合される一対の入出力ノ
   ードに設けられ、データ線と並行に配置された選択線に
   よって制御されるカラム選択用ＭＯＳＦＥＴと、上記分
   割された相補データ線間に設けられ、上記センスアンプ
   と相補データ線とを結合させる伝送ゲートＭＯＳＦＥＴ
   と相補的に動作させられるスイッチＭＯＳＦＥＴとを含
   むことを特徴とするダイナミック型ＲＡＭ。 ２、上記センスアンプと相補データ線とを結合される伝
   送ゲートは、ＮチャンネルＭＯＳＦＥＴにより構成され
   、上記相補データ線間を短絡させるスイッチＭＯＳＦＥ
   Ｔは、ＰチャンネルＭＯＳＦＥＴにより構成され、共通
   の制御信号によって相補的に動作させられるものである
   ことを特徴とする特許請求の範囲第１項記載のダイナミ
   ック型ＲＡＭ。