JPH09128980A - メモリのセンス増幅回路 - Google Patents

メモリのセンス増幅回路

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JPH09128980A
JPH09128980A JP8000813A JP81396A JPH09128980A JP H09128980 A JPH09128980 A JP H09128980A JP 8000813 A JP8000813 A JP 8000813A JP 81396 A JP81396 A JP 81396A JP H09128980 A JPH09128980 A JP H09128980A
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JP
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sense amplifier
enabled
bit
column
amplifier circuit
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JP8000813A
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Goso In
午相 尹
Yong S Kim
龍洙 金
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SK Hynix Inc
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LG Semicon Co Ltd
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    • G—PHYSICS
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Abstract

(57)【要約】 【課題】本発明は、カラム選択信号がイネーブルされワ
ードラインがディスエーブルされたときカラムセンス増
幅器から発生するグラウンドバウンシングを改善し、電
力消耗を減らし得るメモリのセンス増幅回路を提供しよ
うとするものである。 【解決手段】複数個のセルアレイブロックの各カラムセ
ンス増幅器の接地端子に夫々一つのスイッチング素子を
連結し、それら１ーｎセルアレイブロックの電圧を安定
化させるようにメモリのセンス増幅回路が構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリのセンス増
幅回路に係り、特に、カラム選択信号がイネーブルされ
ワードラインがディスエーブルされたときカラム増幅器
から発生するグラウンドバウンシング（ground bounci
ng）を改善し、電力消耗を減らし得るメモリのセンス増
幅回路に関するものである。
【０００２】
【従来の技術】従来メモリのセンス増幅回路において
は、図４に示すように、複数個のセルアレイブロック１
ーｎから構成され、それら各セルアレイブロック１ーｎ
は複数個のセンス増幅回路１ーｍを夫々備え、それら各
センス増幅回路１ーｍはビットラインｂｉｔ、ｂｉｔｂ
に夫々連結されたビットラインセンス増幅器ＢＬＳＡと
カラムセンス増幅器ＣＳＡとを夫々備えたいた。且つ、
該カラムセンス増幅器ＣＳＡはライトイネーブル信号ラ
インＷＥＳ、リードデータバスＲＤＢ、ＲＤＢｂ、及び
ライトデータバスＷＤＢ、ＷＤＢｂに夫々連結され、二
つ以上のカラムセンス増幅器ＣＳＡにはカラム選択信号
ＣＳＳ１ーＣＳＳＮラインが夫々連結されていた。
【０００３】そして、従来の各センス増幅回路において
は、、図５に示しすように、カラム選択信号ＣＳＳ１
ライン及びライトイネーブル信号ＷＥＳラインによりラ
イトデータバスＷＤＢ、ＷＤＢｂを通って入力するデー
タを、一対のビットラインｂｉｔ、ｂｉｔｓを経てメモ
リセル（図示せず）に記録する記録ゲート回路ＷＧＣ
と、前記カラム選択信号ＣＳＳ１ライン及びビットライ
ンｂｉｔ、ｂｉｔｂの電位によりリードデータバスＲＤ
Ｂ、ＲＤＢｂに既にロードされたデータを出力する判読
増幅回路ＲＡＣと、を備えたカラムセンス増幅器ＣＳＡ
と、ビットラインセンス増幅器ＢＬＳＡとから構成され
ていた。
【０００４】且つ、前記記録ゲート回路ＷＧＣにおいて
は、各ゲート端子にライトイネーブル信号ＷＥＳライン
が共通連結され各ドレイン端子にライトデータバスＷＤ
Ｂ、ＷＤＢｂが夫々連結された各ＮＭＯＳトランジスタ
ＮＭ１、ＮＭ２と、各ドレイン端子にそれらＮＭＯＳト
ランジスタＮＭ１、ＮＭ２のソース端子が夫々連結され
ゲート端子にカラム選択信号ＣＳＳ１ラインが共通連結
されソース端子にビットラインｂｉｔ、ｂｉｔｂが夫々
連結されたＮＭＯＳトランジスタＮＭ３、ＮＭ４と、を
備えていた。
【０００５】叉、前記判読増幅回路ＲＡＣにおいては、
各ゲート端子に前記カラム選択信号ＣＳＳ１ラインが共
通連結され各ドレイン端子にリードデータバスＲＤＢ、
ＲＤＢｂが夫々連結された各ＮＭＯＳトランジスタＮＭ
５、ＮＭ６と、各ドレイン端子にそれらＮＭＯＳトラン
ジスタＮＭ５、ＮＭ６のドレイン端子が夫々連結され各
ゲート端子にそれらビットラインｂｉｔ、ｂｉｔｂが夫
々連結され各ソース端子に接地端子が共通連結された各
ＮＭＯＳトランジスタＮＭ７、ＮＭ８と、を備えてい
た。
【０００６】そして、従来各センス増幅回路の他の例と
して、、図６に示すように、ビットラインセンス増幅
器ＢＬＳＡ及びカラムセンス増幅器ＣＳＡがビットライ
ンｂｉｔ、ｂｉｔｂに夫々連結されて構成され、該カラ
ムセンス増幅器ＣＳＡはライトイネーブル信号ＷＥＳラ
イン、リードデータバスＲＤＢ、ＲＤＢｂ、ライトデー
タバスＷＤＢ、ＷＤＢｂ、及びリードイネーブル信号Ｒ
ＥＳラインに夫々連結され、二つ以上のカラムセンス増
幅器ＣＳＡにはカラム選択信号ＣＳＳ１−ＣＳＳＮライ
ンが夫々連結されていた。
【０００７】且つ、前記カラムセンス増幅器ＣＳＡにお
いては、記録ゲート回路ＷＧＣと、前記カラム選択信号
ＣＳＳ１、ビットラインｂｉｔ、ｂｉｔｂにロードされ
た電位、及びリードイネーブルＲＥＳによりリードデー
タバスＲＤＢ、ＲＤＢｂに既にロードされた電位を出力
する判読増幅回路ＲＡＣと、を備えていた。叉、前記記
録ゲート回路ＷＧＣにおいては、前記の従来例と同様
に、ＮＭＯＳトランジスタＮＭ１ーＮＭ４を有し、前記
判読増幅回路ＲＡＣにおいては、各ゲート端子にカラム
選択信号ＣＳＳ１ラインが共通連結され各ドレイン端子
にリードデータバスＲＤＢ、ＲＤＢｂが夫々連結された
各ＮＭＯＳトランジスタＭＮ５、ＭＮ６と、各ドレイン
端子にそれらＮＭＯＳトランジスタＭＮ５、ＭＮ６のド
レイン端子が夫々連結され各ゲート端子に前記ビットラ
インｂｉｔ、ｂｉｔｂが夫々連結されるＮＭＯＳトラン
ジスタＭＮ７、ＭＮ８と、ドレイン端子はそれらＮＭＯ
ＳトランジスタＭＮ７、ＭＮ８のソース端子に共通連結
されゲート端子にリードイネーブル信号ＲＥＳラインが
連結されソース端子は接地されるＮＭＯＳトランジスタ
ＭＮ９と、を備えていた。
【０００８】このように構成された従来メモリのセンス
増幅回路の動作に対し説明する。使用者が所望のデータ
を記録するためにアドレスを指定するライトサイクル
（write cycle）の場合は、カラムディコーダー（図示
せず）により複数個のカラム選択信号ＣＳＳ１ーＣＳＳ
Ｎ中何れ一つのカラム選択信号がイネーブルされ、ロー
(row)ディコーダー（図示せず）により任意のセルアレ
イブロックのワードライン（図示せず）がイネーブルさ
れて、ハイ状態のライトイネーブル信号ＷＥＳが入力す
る。この場合、説明を容易に行うため、カラム選択信号
ＣＳＳ１がイネーブルされる場合及び任意のセルアレイ
ブロックｎのワードライン（図示せず）がイネーブルさ
れる場合に対し説明する。
【０００９】即ち、図５に示したように、記録ゲート回
路ＷＧＣのＮＭＯＳトランジスタＭＮ１、ＭＮ２は、入
力されたハイ状態のライトイネーブル信号ＷＥＳにより
ターンオンされ、ＮＭＯＳトランジスタＮＭ３、ＮＭ４
は入力されたハイ状態のカラム選択信号ＣＳＳ１により
ターンオンされ、ライトデータバスＷＤＢ、ＷＤＢｂを
通ったデータは、夫々ＮＭＯＳトランジスタＭＮ１、Ｍ
Ｎ３、ＮＭＯＳトランジスタＭＮ２、ＭＮ４、及びビッ
トラインｂｉｔ、ｂｉｔｂを順次通ってメモリセル（図
示せず）に貯蔵される。
【００１０】一方、該メモリセルに貯蔵されたデータを
読み出すためアドレスを指定する場合のリードサイクル
（read cycle）の時は、カラム選択信号ＣＳＳ１がイネ
ーブルされセルアレイブロックｎのワードラインがイネ
ーブルされる場合と、カラム選択信号ＣＳＳ１がイネー
ブルされセルアレイブロックｎのワードラインがディス
エーブルされる場合とがあり、それら二つの場合には、
前記ライトサイクル時にイネーブルされたライトイネー
ブル信号ＷＥＳがディスエーブルされる。先ず、カラム
選択信号ＣＳＳ１がイネーブルされセルアレイブロック
ｎのワードラインがイネーブルされる場合に対し説明す
ると、前記ワードラインがイネーブルされる前にビット
ラインｂｉｔ、ｂｉｔｂはプリチャージング回路（図示
せず）により所定のプリチャージレベルに維持され、例
えば、前記プリチャージ回路の内部電位がＶＤＤである
場合はプリチャージレベルはＶＤＤ／２になる。
【００１１】次いで、前記ワードラインがイネーブルさ
れメモリセルに貯蔵された電位がビットラインｂｉｔ、
ｂｉｔｂにロードされると、該ビットラインｂｉｔ、ｂ
ｉｔｂには電位差が発生するが、該電位差は極めて微細
であるためビットラインセンス増幅器ＢＬＳＡを通って
増幅された後、ビットラインｂｉｔ、ｂｉｔｂを経てＮ
ＭＯＳトランジスタＭＮ７、ＭＮ８のゲート端子に夫々
印加される。この場合、前記ビットラインｂｉｔ、ｂｉ
ｔｂに発生される電位差は、ビットラインｂｉｔにメモ
リセルの電位がロードされて発生する場合と、ビットラ
インｂｉｔｂにメモリセルの電位がロードされて発生す
る場合とがある。
【００１２】先ず、ビットラインｂｉｔにメモリセルの
電位がロードされて電位差が発生する場合に対し説明す
ると、前記ビットラインセンス増幅器ＢＬＳＡを通って
増幅された電位はビットラインｂｉｔに高電位に印加さ
れ、ビットラインｂｉｔｂには低電位に印加され、各Ｎ
ＭＯＳトランジスタＭＮ７、ＭＮ８はゲート端子に夫々
印加された高電位と低電位とにより夫々ターンオン、タ
ーンオフされる。次いで、各ＮＭＯＳトランジスタＭＮ
５、ＭＮ６は前記印加されたハイ状態のカラム選択信号
ＣＳＳ１により夫々ターンオンされる。
【００１３】従って、リードデータバスＲＤＢに既にロ
ードされた電位はＮＭＯＳトランジスタＭＮ５、ＭＮ７
を順次通って接地され、リードデータバスＲＤＢｂに既
にロードされた電位は出力バッファー（図示せず）を通
って出力される。且つ、カラム選択信号ＣＳＳ１がイネ
ーブルされワードラインはディスエーブルされる場合
は、前述したように、ビットラインｂｉｔ、ｂｉｔｂは
任意のプリチャージレベルのＶＤＤ／２の状態を維持し
て前記ＮＭＯＳトランジスタＭＮ７、ＭＮ８のゲート端
子に夫々印加し、前記カラム選択信号ＣＳＳ１がイネー
ブル状態を維持する間各ＮＭＯＳトランジスタＭＮ５ー
ＭＮ８はターンオンされるので、ライトデータバスＲＤ
Ｂ、ＲＤＢｂから接地電圧へ電流が流れるようになる。
【００１４】一方、図６に示すように、従来の他の例と
してカラムセンス増幅器ＣＳＡにリードイネーブル信号
ＲＥＡラインの連結されたメモリのセンス増幅回路の動
作を説明すると、ライトサイクル時のカラムセンス増幅
器ＣＳＡの動作は前記の従来例と同様で、リードサイク
ル時の動作は次のようである。即ち、カラム選択信号Ｃ
ＳＳ１及びセルアレイブロックｎのワードラインがイネ
ーブルされると、ハイ状態のリードイネーブル信号ＲＥ
ＳがＮＭＯＳトランジスタＭＮ９のゲート端子に印加し
ＮＭＯＳトランジスタＭＮ９はターンオンされる。
【００１５】ここで、前記リードイネーブル信号ＲＥＳ
の状態は、ワードラインがイネーブルされるとハイ状態
になり、ワードラインがディスエーブルされるとロー状
態になって、リードデータバスＲＤＢに既に貯蔵された
電位はＮＭＯＳトランジスタＭＮ５、ＭＮ７、ＭＮ９を
順次通って接地され、リードデータバスＲＤＢｂに既貯
蔵された電位は出力バッファーを通って出力される。次
いで、カラム選択信号ＣＳＳ１がイネーブルされワード
ラインがディスエーブルされると、ロー状態のリードイ
ネーブル信号ＲＥＳがＮＭＯＳトランジスタＭＮ９のゲ
ート端子に印加してＮＭＯＳトランジスタＭＮ９はター
ンオフされ、前述したように、前記カラム選択信号ＣＳ
Ｓ１がイネーブル状態に維持される間、ライトデータバ
スＲＤＢ、ＲＤＢｂから接地端子へ流れる電流はＮＭＯ
ＳトランジスタＭＮ９により遮断されるようになる。
【００１６】
【発明が解決しようとする課題】然るに、このような従
来メモリのセンス増幅回路においては、前記項記載の
従来例の場合、カラムセンス増幅器のＮＭＯＳトランジ
スタが接地端子に直接連結され、メモリセルに貯蔵され
たデータのセンシング時に発生したセンシングノイズ
（senseing noise）が直接接地端子に伝達されるた
め、グラウンドバウンシングが発生するという不都合な
点があった。且つ、カラム選択信号がイネーブルされワ
ードラインがディスエーブルされる間、リードデータバ
スから判読増幅器の接地端子へ電流が流れて電力の消耗
が発生するという不都合ながあった。
【００１７】叉、前記項記載の従来例の場合は、各カ
ラムセンス増幅器に接地用のＮＭＯＳトランジスタを一
々追加設置するようになっているため、回路を設計する
ときレイアウト上問題が発生し、容積が増大されるとい
う不都合な点があった。本発明の目的は、複数個のセル
アレイブロックの各カラムセンス増幅器の接地端子に夫
々のスイッチング素子を連結し、カラムセンス増幅器か
ら発生するグラウンドバウンシングを改善し、電力消耗
を減らし得るメモリのセンス増幅回路を提供しようとす
るものである。
【００１８】
【課題を解決するための手段】このような本発明に係る
メモリのセンス増幅回路においては、第１ーｎセルアレ
イブロックと、ワードラインのイネーブルされるときイ
ネーブルされるスイッチング信号によりスイッチングさ
れ前記第１ーｎセルアレイブロックのグラウンド電圧を
安定化し、それら第１ーｎセルアレイブロックの接地電
流を夫々調節する第１ーｎスイッチング回路と、から構
成される。
【００１９】
【発明の実施の形態】以下本発明に係るメモリのセンス
増幅回路の実施の形態に対し説明する。本発明に係るメ
モリのセンス増幅回路においては、図１に示すように、
複数個のセルアレイブロック１ーｎと、ワードラインの
イネーブルされるときイネーブルされる各スイッチング
信号ＳＷ１ーＳＷＮによりスイッチングされそれら複数
個の各セルアレイブロック１ーｎの電流を調整する複数
個のスイッチング回路ＳＷ１ーＳＷＮと、から構成され
る。
【００２０】且つ、各セルアレイブロック１ーｎにおい
ては、複数個のセンス増幅回路１ーｍを有し、それら各
センス増幅回路１ーｍはビットラインに連結されたビッ
トラインセンス増幅器ＢＬＳＡ及びカラムセンス増幅器
ＣＳＡを有し、前記各スイッチング回路ＳＷ１−ＳＷＮ
は夫々ＮＭＯＳトランジスタＱ１−ＱＮを有している。
叉、前記カラムセンス増幅器ＣＳＡにおいては、ライト
イネーブル信号ＷＥＳ、リードデータバスＲＤＢ、ＲＤ
Ｂｂ、ライトデータバスＷＤＢ、ＷＤＢｂ、及び各スイ
ッチング回路ＳＷ１−ＳＷＮの各ＮＭＯＳトランジスタ
Ｑ１ーＱＮのドレイン端子が夫々連結され、二つ以上の
カラムセンス増幅器ＣＳＡには各カラム選択信号ＣＳＳ
１−ＣＳＳＮラインが連結される。
【００２１】更に、該カラムセンス増幅器ＣＳＡにおい
ては、図２に示すように、記録ゲート回路ＷＧＣと判読
増幅回路ＲＡＣとを備えている。且つ、前記記録ゲート
回路ＷＧＣにおいては、ＮＭＯＳトランジスタＭＮ１ー
ＭＮ４を有し、前記判読増幅回路ＲＡＣにおいては、各
ゲート端子にカラム選択信号ＣＳＳ１ラインが共通連結
され各ドレイン端子にリードデータバスＲＤＢ、ＲＤＢ
ｂが夫々連結されたＮＭＯＳトランジスタＭＮ５、ＭＮ
６と、各ドレイン端子に前記ＮＭＯＳトランジスタＭＮ
５、ＭＮ６のソース端子が夫々連結され各ゲート端子に
前記ビットラインｂｉｔ、ｂｉｔｂが夫々連結され各ソ
ース端子に前記スイッチング回ＳＷ１ーＳＷＮの連結ラ
インＲＤＹＳが共通連結されるＮＭＯＳトランジスタＭ
Ｎ７、ＭＮ８と、を備えている。
【００２２】このように構成された本発明に係るメモリ
のセンス増幅回路の動作に対し説明する。先ず、ライト
サイクル時のセンス増幅回路の動作は従来と同様である
ので説明を省略し、リードサイクル時のセンス増幅回路
の動作に対し説明する。図１に示すように、カラム選択
信号ＣＳＳ１がイネーブルされセルアレイブロックｎの
ワードラインがイネーブルされる場合は、前記ライトサ
イクルの時にイネーブルされたライトイネーブル信号Ｗ
ＥＳがディスエーブルされる。次いで、該ワードライン
のイネーブルに従いスイッチング信号ＢＥＮがスイッチ
ング回路ＳＷＮに印加される。
【００２３】この場合、前記スイッチング信号ＢＥＮの
状態（ハイ叉はロー）は回路の内部で調整可能であるた
め、スイッチング素子ＳＷＮはＮＭＯＳトランジスタ叉
はＰＭＯＳトランジスタにて構成し得るが、図１に示し
たように、夫々一つのＮＭＯＳトランジスタＱ１−ＱＮ
にて構成された場合を説明する。即ち、前記セルアレイ
ブロックｎのワードラインがイネーブルされ、ハイ状態
のスイッチング信号ＢＥＮがスイッチング素子ＳＷＮの
ＮＭＯＳトランジスタＱＮのゲート端子に印加すると、
前述したように、ワードラインがイネーブルされる前に
任意のプリチャージレベルにいたビットラインｂｉｔ、
ｂｉｔｂは、前記ワードラインがのネーブルによりメモ
リセルに貯蔵された電位をビットラインに供給して、電
位差が発生される。
【００２４】次いで、それらビットラインｂｉｔ、ｂｉ
ｔｂに発生された電位差はビットラインセンス増幅器Ｂ
ＬＳＡを通って増幅された後、ＮＭＯＳトランジスタＭ
Ｎ７、ＭＮ８の各ゲート端子にハイ状態及びロー状態に
夫々印加し、ＮＭＯＳトランジスタＭＮ７は該印加され
たハイ状態の電位によりターンオンされ、ＮＭＯＳトラ
ンジスタＭＮ８は該印加されたロー状態の電位によりタ
ーンオフされる。且つ、ＮＭＯＳトランジスタＭＮ５、
ＭＮ６はそれら印加されたハイ状態のカラム選択信号Ｃ
ＳＳ１により夫々ターンオンされる。
【００２５】従って、リードデータバスＲＤＢに既ロー
ドされた電位は、ＮＭＯＳトランジスタＭＮ５、ＭＮ７
を順次通ってスイッチング回路ＳＷＮのＮＭＯＳトラン
ジスタＱＮのドレイン端子に印加され、該印加した電圧
はＮＭＯＳトランジスタＱＮを通って接地される。一
方、カラム選択信号ＣＳＳ１がイネーブルされワードラ
インがディスエーブルされると、ビットラインｂｉｔ、
ｂｉｔｂには所定のプリチャージング電位が維持され、
前記ＮＭＯＳトランジスタＭＮ７、ＭＮ８の各ゲート端
子に夫々印加される。次いで、前記ワードラインのディ
スエーブルに従いスイッチング素子のＮＭＯＳトランジ
スタＱＮのゲート端子にロー状態のスイッチング信号Ｂ
ＥＮが印加し、該ＮＭＯＳトランジスタＱＮはターンオ
フされる。
【００２６】従って、前記カラム選択信号ＣＳＳ１がイ
ネーブル状態に維持される間は前記ＮＭＯＳトランジス
タＭＮ５ーＭＮ８は夫々ターンオンされるため、リード
データバスＲＤＢ、ＲＤＢｂからスイッチング素子の連
結ラインＲＤＹＳに流れる電流は前記ターンオフ状態の
ＮＭＯＳトランジスタＱＮにより遮断される。そして、
本発明に係るメモリのセンス増幅回路の他の実施の形態
として次のように構成することもできる。即ち、図３に
示したように他の実施形態のメモリのセンス増幅回路に
おいては、複数個のセルアレイブロック１ーｎと、それ
らセルアレイブロック１ーｎの接地電圧を夫々安定化さ
せるグラウンド電圧安定化回路ＧＳＣ１、ＧＳＣ２と、
ワードラインがイネーブルされるときイネーブルされる
スイッチング信号ＢＥ１−ＢＥＮによりスイッチングさ
れ、前記グラウンド電圧安定化回路ＧＳＣ１、ＧＳＣ２
の電流を調整する複数個のスイッチング回路ＳＷ１−Ｓ
ＷＮと、から構成される。
【００２７】且つ、前記各グラウンド電圧安定化回路Ｇ
ＳＣ１、ＧＳＣ２においては、並列連結された複数個の
抵抗及びコンデンサー（Ｒ１，Ｃ１）ー（ＲＮ−ＣＮ）
が夫々直列連結されて構成される。このように構成され
た本発明に係るメモリのセンス増幅回路の他の実施形態
の動作を説明する。ライトサイクル時のセンス増幅回路
の動作は前述の実施形態と同様であるので省略し、リー
ドサイクル時のセンス増幅回路の動作に対し説明する。
【００２８】先ず、カラム選択信号ＣＳＳ１がイネーブ
ルされセルアレイブロックｎのワードラインがイネーブ
ルされる場合は、前記ライトサイクル時にイネーブルさ
れたライトイネーブル信号ＷＥＳはディスエーブルされ
る。次いで、該セルアレイブロックｎのワードラインの
イネーブルに従いハイ状態のスイッチング信号ＢＥＮが
スイッチング素子ＳＷＮのＮＭＯＳトランジスタＱＮの
ゲート端子に印加し、ＮＭＯＳトランジスタＱＮはター
ンオンされる。従って、前述したように、ワードライン
のイネーブルされる前に任意のプリチャージレベルにい
たビットラインｂｉｔ、ｂｉｔｂは、該ワードラインの
イネーブルされるにより、メモリセルに貯蔵された電位
をビットラインｂｉｔに供給して、それらビットライン
ｂｉｔ、ｂｉｔｂには、電位差が発生し、該電位差はビ
ットラインセンス増幅器ＢＬＳＡを通って増幅された
後、ＮＭＯＳトランジスタＭＮ７、ＭＮ８のゲート端子
にハイ状態及びロー状態に夫々印加される。
【００２９】次いで、それらＮＭＯＳトランジスタＭＮ
７、ＭＮ８は該印加されたハイ状態の電位及びロー状態
の電位により夫々ターンオン、ターンオフされ、ＮＭＯ
ＳトランジスタＭＮ５、ＭＮ６は前記印加されたハイ状
態のカラム選択信号ＣＳＳ１により夫々ターンオンされ
る。従って、リードデータバスＲＤＢに既ロードされた
電位は、ＮＭＯＳトランジスタＭＮ５、ＭＮ７を順次通
ってグラウンド電圧安定化回路ＧＳＣ１、ＧＳＣ２の複
数個の抵抗及びコンデンサー（Ｒ１、Ｃ１）（ＲＮ，Ｃ
Ｎ）により遅延された後、スイッチング素子ＳＷＮのＮ
ＭＯＳトランジスタＱＮのドレイン端子に印加され、該
印加された電圧は前記ターンオンされたＮＭＯＳトラン
ジスタＱＮを通って接地される。
【００３０】一方、カラム選択信号ＣＳＳ１がイネーブ
ルされワードラインがディスエーブルされると、ビット
ラインｂｉｔ、ｂｉｔｂには任意のプリチャージング電
位が維持され、前記ＮＭＯＳトランジスタＭＮ７、ＭＮ
８のゲート端子に夫々印加される。従って、前記カラム
選択信号ＣＳＳ１がイネーブル状態を維持する間、前記
ＮＭＯＳトランジスタＭＮ５ーＭＮ８は夫々ターンオン
され、リードデータバスＲＤＢ、ＲＤＢｂからＮＭＯＳ
トランジスタＭＮ７、ＭＮ８のソース端子に流れる電流
はグラウンド電圧安定化回路ＧＳＣ１、ＧＳＣ２の複数
個の抵抗及びコンデンサー（Ｒ１，Ｃ１）（ＲＮ，Ｎ）
を通ってＮＭＯＳトランジスタＱＮのドレイン端子に印
加される。
【００３１】且つ、該ＮＭＯＳトランジスタＱＮのドレ
イン端子に印加された電流は、ＮＭＯＳトランジスタＱ
Ｎのゲート端子に印加されたロー状態のスイッチング信
号ＢＥＮにより該ＮＭＯＳトランジスタＱＮがターンオ
フされるため、ＮＭＯＳトランジスタＱＮにより遮断さ
れる。
【００３２】
【発明の効果】以上説明したように本発明に係るメモリ
のセンス増幅回路においては、カラムセンス増幅器のＮ
ＭＯＳトランジスタが接地端子により分離され、センシ
ングノイズが直接接地端子に伝達されないようになって
いるため、接地端子のグラウンドバウンシングが改善さ
れるという効果がある。且つ、カラム選択信号がイネー
ブルされワードラインがディスエーブルされる間はリー
ドデータバスから判読増幅器の接地端子へ流れる電流が
遮断されるため、電力の消耗を減らし得るという効果が
ある。
【００３３】叉、各セルアレイブロックに夫々のスイッ
チング素子が連結されているため、回路の設計時にレイ
アウト上の面積を減らし得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係るメモリのセンス増幅回路の第１実
施形態を示したブロック図である。
【図２】本発明に係るセンス増幅器の回路図である。
【図３】本発明に係るメモリのセンス増幅回路の他の実
施形態を示したブロック図である。
【図４】従来メモリのセンス増幅回路のブロック図であ
る。
【図５】従来センス増幅器の１例を示した回路図であ
る。
【図６】従来センス増幅器の他の例を示した回路図であ
る。
【符号の説明】
１ーｎ：セルアレイブロック １ーｍ：センス増幅回路 ＣＳＡ：カラムセンス増幅器 ＢＬＳＡ：ビットラインセンス増幅器 ＷＧＣ：記録ゲート回路 ＲＡＣ：判読増幅回路 ＳＷ１−ＳＷＮ：スイッチング回路 ＣＳＳ１−ＣＳＳＮ：カラム選択信号 ＧＳＣ１，ＧＳＣ２：接地電圧安定化回路

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】メモリのセンス増幅回路であって、 複数個の第１ーｎセルアレイブロックと、ワードライン
    がイネーブルされる時イネーブルされたスイッチング信
    号によりスイッチングされ、それら第１ーｎセルアレイ
    ブロックの接地電圧を安定化し接地電流を調節する複数
    個の第１ーｎスイッチング回路と、を備えたメモリのセ
    ンス増幅回路。
  2. 【請求項２】前記第１ーｎスイッチング回路は、夫々Ｎ
    ＭＯＳトランジスタを備えた請求項１記載のメモリのセ
    ンス増幅回路。
  3. 【請求項３】前記第１ーｎスイッチング回路は、夫々Ｐ
    ＭＯＳトランジスタを備えた請求項１記載のメモリのセ
    ンス増幅回路。
  4. 【請求項４】前記第１ーｎセルアレイブロックと前記第
    １ーｎスイッチング回路との間には接地電圧安定化回路
    が夫々設置された請求項１記載のメモリのセンス増幅回
    路。
  5. 【請求項５】前記接地電圧安定化回路は、複数個の並列
    連結された抵抗及びコンデンサーが備えられた請求項４
    記載のメモリのセンス増幅回路。
JP8000813A 1995-10-18 1996-01-08 メモリのセンス増幅回路 Pending JPH09128980A (ja)

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