JPS61217992A - ダイナミツク型ｒａｍ - Google Patents
ダイナミツク型ｒａｍInfo
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- JPS61217992A JPS61217992A JP60058405A JP5840585A JPS61217992A JP S61217992 A JPS61217992 A JP S61217992A JP 60058405 A JP60058405 A JP 60058405A JP 5840585 A JP5840585 A JP 5840585A JP S61217992 A JPS61217992 A JP S61217992A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ダイナミック型ＲＡＭに関するもので、例
えば、大記憶容量のダイナミック型ＲＡＭに有効な技術
に関するものである。
えば、大記憶容量のダイナミック型ＲＡＭに有効な技術
に関するものである。
ダイナミック型ＲＡＭにおける１ビツトのメモリセルＭ
Ｃは、情報記憶キャパシタＣｓとアドレス選択用ＭＯＳ
ＦＥＴＱｍとからなり、論理“１“、′Ｏｓの情報はキ
ャパシタＣ３に電荷が有るか無いかの形で記憶される。
Ｃは、情報記憶キャパシタＣｓとアドレス選択用ＭＯＳ
ＦＥＴＱｍとからなり、論理“１“、′Ｏｓの情報はキ
ャパシタＣ３に電荷が有るか無いかの形で記憶される。
そして、情報の読み出しは、ＭＯＳＦＥＴＱｍをオン状
態にしてキャパシタＣｓを共通のデータ線りにつなぎ、
データ線りの電位がキャパシタＣｓに蓄積された電荷量
に応じてどのような変化が起きるかをセンスすることに
よって行われる。
態にしてキャパシタＣｓを共通のデータ線りにつなぎ、
データ線りの電位がキャパシタＣｓに蓄積された電荷量
に応じてどのような変化が起きるかをセンスすることに
よって行われる。
高集積大容量のメモリアレイの場合、メモリセルＭＣが
小さく形成され、かつ共通のデータ線りに多（のメモリ
セルがつながれる。これに応じて上記キャパシタＣａと
、共通のデータ線りの浮遊容置ＣＯとの比、すなわち、
Ｃｓ ／ Ｃｏは非常に小さな値になる。約１Ｍビット
のような記憶容量を持つダイナミック型ＲＡＭの開発に
あたっては、メモリセルを構成する素子が微細化される
ものであるため、上記Ｃｓ ／ Ｃｏの比が益々小さく
なり、大記憶容量化を行う上でのネックになっている。
小さく形成され、かつ共通のデータ線りに多（のメモリ
セルがつながれる。これに応じて上記キャパシタＣａと
、共通のデータ線りの浮遊容置ＣＯとの比、すなわち、
Ｃｓ ／ Ｃｏは非常に小さな値になる。約１Ｍビット
のような記憶容量を持つダイナミック型ＲＡＭの開発に
あたっては、メモリセルを構成する素子が微細化される
ものであるため、上記Ｃｓ ／ Ｃｏの比が益々小さく
なり、大記憶容量化を行う上でのネックになっている。
そこで、本願発明者等は、データ線の浮遊容量について
検針した結果、回路的手段によって上記共通データ線り
の浮遊容量Ｃｏの容量値を小さくできることを見い出し
た。すなわち、データ線を分割して、その分割点に伝送
ゲートＭＯＳＦＥＴを介して共通のセンスアンプを配置
する。これによって、データ線長及びそれに接続される
メモリセルの数を半減できるから、上記浮遊容量ＣＯを
約半減させることができる。
検針した結果、回路的手段によって上記共通データ線り
の浮遊容量Ｃｏの容量値を小さくできることを見い出し
た。すなわち、データ線を分割して、その分割点に伝送
ゲートＭＯＳＦＥＴを介して共通のセンスアンプを配置
する。これによって、データ線長及びそれに接続される
メモリセルの数を半減できるから、上記浮遊容量ＣＯを
約半減させることができる。
しかしながら、データ線を約１／２の電源電圧にプリチ
ャージして、それを読み出し基準電圧として利用するハ
ーフプリチャージ方式を採用した場合には、次のような
問題が生じることが明らかとなった。すなわち、ロウ（
Ｘ）アドレスを固定して１つのワード線を選択状態にし
ておいて、カラム（Ｙ）アドレスを切り替えて、カラム
（Ｙ）方向に連続的な読み出し／又は書き込みを行うベ
ージモード又はスタティックカラムモードの時に、非選
択ワード線側のデータ線は、この間フローティング状態
で上記ハーフプリチャージレベルを保持することになる
。この場合、カップリングノイズやデータ線に結合され
るＰＮ接合におけるリーク電流等によって上記非選択側
のデータ線におけるプリチャージレベルが変動してしま
う虞れがある。このハーフプリチャージレベルは、メモ
リセルの読み出し基準電圧として利用されるから、上記
レベル変動によって動作マージンが悪化する原因になる
。
ャージして、それを読み出し基準電圧として利用するハ
ーフプリチャージ方式を採用した場合には、次のような
問題が生じることが明らかとなった。すなわち、ロウ（
Ｘ）アドレスを固定して１つのワード線を選択状態にし
ておいて、カラム（Ｙ）アドレスを切り替えて、カラム
（Ｙ）方向に連続的な読み出し／又は書き込みを行うベ
ージモード又はスタティックカラムモードの時に、非選
択ワード線側のデータ線は、この間フローティング状態
で上記ハーフプリチャージレベルを保持することになる
。この場合、カップリングノイズやデータ線に結合され
るＰＮ接合におけるリーク電流等によって上記非選択側
のデータ線におけるプリチャージレベルが変動してしま
う虞れがある。このハーフプリチャージレベルは、メモ
リセルの読み出し基準電圧として利用されるから、上記
レベル変動によって動作マージンが悪化する原因になる
。
なお、ダイナミック型ＲＡＭについては、例えば特開昭
５１−７４５３５号公報参照。スタティックカラムモー
ド機能を持つダイナミック型ＲＡＭについては、例えば
日経マグロウヒル社１９８３年７月１８日（寸のｒ日経
エレクトロニクスＪの頁１６９〜頁１９３参照。
５１−７４５３５号公報参照。スタティックカラムモー
ド機能を持つダイナミック型ＲＡＭについては、例えば
日経マグロウヒル社１９８３年７月１８日（寸のｒ日経
エレクトロニクスＪの頁１６９〜頁１９３参照。
この発明の目的は、動作の安定化を図ったダイナミック
型ＲＡＭを提供することにある。
型ＲＡＭを提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、センスアンプを中心として分割された相補デ
ータ線にそれぞれレベル補償回路を設けて、ワード線が
非選択状態にされた相補データ線に伝、送ゲートＭＯＳ
ＦＥＴを介してプリチャージレベルを補償する電流を供
給するものである。
ータ線にそれぞれレベル補償回路を設けて、ワード線が
非選択状態にされた相補データ線に伝、送ゲートＭＯＳ
ＦＥＴを介してプリチャージレベルを補償する電流を供
給するものである。
第１図には、この発明に係るダイナミック型ＲＡＭにお
けるメモリアレイ部の一実施例の要部概略構成図が示さ
れている。
けるメモリアレイ部の一実施例の要部概略構成図が示さ
れている。
特に制限されないが、同図に破線で示すように単位のメ
モリアレイは、データ線方向で分割された一対のメモリ
アレイＭＡＲＹ−Ｌ、ＭＡＲＹ−Ｒにより構成される。
モリアレイは、データ線方向で分割された一対のメモリ
アレイＭＡＲＹ−Ｌ、ＭＡＲＹ−Ｒにより構成される。
すなわち、上記各メモリアレイＭＡＲＹ−Ｌ、ＭＡＲＹ
−Ｒは、同図において、左右に２分割され、その中央に
共通のセンスアンプＳＡが設けられる。センスアンプＳ
Ａの一対の入出力ノードは、それぞれ伝送ゲートＭＯ３
ＦＥ’ｌ”Ｑ５．Ｑ６ （Ｑ７．Ｑ８）と伝送ゲートＭ
ＯＳＦＥＴＱ９．Ｑｌ Ｏ（Ｑｌ １．Ｑｌ ２）を介
して左側の相補データ線り、 Ｄと、右側の相補デ＝り
線（図示せず）にそれぞれ結合される。これにより、１
本のデータ線長さ及び結合されるメモリセルの数が半減
させられるので、データ線の浮遊容量Ｇｏ（図示せず）
を減少することができる。
−Ｒは、同図において、左右に２分割され、その中央に
共通のセンスアンプＳＡが設けられる。センスアンプＳ
Ａの一対の入出力ノードは、それぞれ伝送ゲートＭＯ３
ＦＥ’ｌ”Ｑ５．Ｑ６ （Ｑ７．Ｑ８）と伝送ゲートＭ
ＯＳＦＥＴＱ９．Ｑｌ Ｏ（Ｑｌ １．Ｑｌ ２）を介
して左側の相補データ線り、 Ｄと、右側の相補デ＝り
線（図示せず）にそれぞれ結合される。これにより、１
本のデータ線長さ及び結合されるメモリセルの数が半減
させられるので、データ線の浮遊容量Ｇｏ（図示せず）
を減少することができる。
これによって、データ線に現れるメモリセルからの読み
出し信号レベルを大きくできる。
出し信号レベルを大きくできる。
センスアンプＳＡは、特に制限されないが、ＣＭＯＳラ
ッチ回路により構成される。すなわち、センスアンプＳ
Ａは、２つのＣＭＯＳインバータ回路の入力と出力とが
交差結合されることにより構成される。上記センスアン
プＳＡを構成するＰチャンネルＭＯＳＦＥＴのソースは
、他のセンスアンプＳＡの同様なＰチャンネルＭＯＳＦ
ＥＴのソースとともに共通化されてＰチャンネル型のス
イッチＭＯＳＦＥＴＱＩ ５を介して電源電圧ＶＣＣが
供給される。上記センスアンプＳＡを構成するＮチャン
ネルＭＯＳＦＥＴのソースは、他のセンスアンプＳＡの
同様なＮチャンネルＭＯＳＦＥＴのソースとともに共通
化されてＮチャンネル型ノスイッチＭＯＳＦＥＴＱＩ
４を介して回路の接地電位が供給される。センスアンプ
ＳＡは、上記ノようなスイッチＭＯＳＦＥＴＱＩ ５．
Ｑｌ ４を介して電源電圧Ｖｃｃと回路の接地電位が供
給されることによって動作状態にされる。
ッチ回路により構成される。すなわち、センスアンプＳ
Ａは、２つのＣＭＯＳインバータ回路の入力と出力とが
交差結合されることにより構成される。上記センスアン
プＳＡを構成するＰチャンネルＭＯＳＦＥＴのソースは
、他のセンスアンプＳＡの同様なＰチャンネルＭＯＳＦ
ＥＴのソースとともに共通化されてＰチャンネル型のス
イッチＭＯＳＦＥＴＱＩ ５を介して電源電圧ＶＣＣが
供給される。上記センスアンプＳＡを構成するＮチャン
ネルＭＯＳＦＥＴのソースは、他のセンスアンプＳＡの
同様なＮチャンネルＭＯＳＦＥＴのソースとともに共通
化されてＮチャンネル型ノスイッチＭＯＳＦＥＴＱＩ
４を介して回路の接地電位が供給される。センスアンプ
ＳＡは、上記ノようなスイッチＭＯＳＦＥＴＱＩ ５．
Ｑｌ ４を介して電源電圧Ｖｃｃと回路の接地電位が供
給されることによって動作状態にされる。
１ビツトのメモリセルは、その代表として示されている
ように情報記憶キャパシタＣ３とアドレス選択用Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑ ｍとからなり、論理“１”、“Ｏ
”の情報はキャパシタＣ３に電荷が有るか無いかの形で
記憶される。情報の読み出しは、ＭＯ３ＦＥ′ｌ’Ｑｍ
をオン状態にしてキャパシタＣ３を共通のデータ線り又
はＤにつなぎ、データ線Ｄ（又はＤ）の電位がキャパシ
タＣｓに蓄積された電荷量に応じてどのような変化が起
きるかをセンスすることによって行われる。すなわち、
左側のメモリアレイＭＡＲＹ−Ｌのワード線が選択され
ると、タイミング信号φＬのハイレベルによって左側の
伝送ゲートＭＯＳＦＥＴＱ５〜Ｑ８がオン状態にされて
いるので、センスアンプＳＡは左側のメモリアレイＭＡ
ＲＹ−Ｌのデータ線に結合され、上記選択されたメモリ
セルのキャパシタＣ３に蓄積された電荷量に従った電位
変化を増幅するものである。
ように情報記憶キャパシタＣ３とアドレス選択用Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑ ｍとからなり、論理“１”、“Ｏ
”の情報はキャパシタＣ３に電荷が有るか無いかの形で
記憶される。情報の読み出しは、ＭＯ３ＦＥ′ｌ’Ｑｍ
をオン状態にしてキャパシタＣ３を共通のデータ線り又
はＤにつなぎ、データ線Ｄ（又はＤ）の電位がキャパシ
タＣｓに蓄積された電荷量に応じてどのような変化が起
きるかをセンスすることによって行われる。すなわち、
左側のメモリアレイＭＡＲＹ−Ｌのワード線が選択され
ると、タイミング信号φＬのハイレベルによって左側の
伝送ゲートＭＯＳＦＥＴＱ５〜Ｑ８がオン状態にされて
いるので、センスアンプＳＡは左側のメモリアレイＭＡ
ＲＹ−Ｌのデータ線に結合され、上記選択されたメモリ
セルのキャパシタＣ３に蓄積された電荷量に従った電位
変化を増幅するものである。
このようなメモリセルからの微少な信号を検出するため
、相補データ線り、Ｄは、約１／２の電源電圧Ｖｃｃ／
２にプリチャージされる。すなわち、センスアンプＳＡ
の一対の入出力ノード間には、それを短絡するプリチャ
ージＭＯＳＦＥＴＱＩ ６゜Ｑｌ７が設けられる。また
、チップ非選択期間における上記プリチャージレベルの
レベル補償を行うため、センスアンプＳＡの一対の動作
電圧供給線には、ＭＯＳＦＥＴＱ１ Ｂを介して分圧抵
抗Ｒ３、Ｒ４により形成されたＶｃｃ／２の電圧が供給
される。なお、ＭＯＳＦＥＴＱＩ ８がタイミング信号
φｐａによってオン状態にされるとき、センスアンプＳ
Ａの動作電圧供給端子は短＃ｌ！ｒＭＯＳＦＥＴＱ１３
によって短絡される。この実施例に従うと、メモリセル
のアクセスにおいて、ワード線が非選択とされたメモリ
アレイＭＡＲＹ−Ｌ、ＭＡＲＹ−Ｒのデータ線がフロー
ティング状態にれされることにより、そのプリチャージ
レベルがカンプリング又はリーク電流によるレベル変動
してしまうのを防止するため、次のレベル補償回路が設
けられる。
、相補データ線り、Ｄは、約１／２の電源電圧Ｖｃｃ／
２にプリチャージされる。すなわち、センスアンプＳＡ
の一対の入出力ノード間には、それを短絡するプリチャ
ージＭＯＳＦＥＴＱＩ ６゜Ｑｌ７が設けられる。また
、チップ非選択期間における上記プリチャージレベルの
レベル補償を行うため、センスアンプＳＡの一対の動作
電圧供給線には、ＭＯＳＦＥＴＱ１ Ｂを介して分圧抵
抗Ｒ３、Ｒ４により形成されたＶｃｃ／２の電圧が供給
される。なお、ＭＯＳＦＥＴＱＩ ８がタイミング信号
φｐａによってオン状態にされるとき、センスアンプＳ
Ａの動作電圧供給端子は短＃ｌ！ｒＭＯＳＦＥＴＱ１３
によって短絡される。この実施例に従うと、メモリセル
のアクセスにおいて、ワード線が非選択とされたメモリ
アレイＭＡＲＹ−Ｌ、ＭＡＲＹ−Ｒのデータ線がフロー
ティング状態にれされることにより、そのプリチャージ
レベルがカンプリング又はリーク電流によるレベル変動
してしまうのを防止するため、次のレベル補償回路が設
けられる。
すなわち、代表として示されている左側のメモリアレイ
ＭＡＲＹ−Ｌの相補データ線り、Ｄには、タイミング信
号φＬ°により制御される伝送ゲートＭＯＳＦＥＴＱＩ
〜Ｑ４を介して、分圧抵抗Ｒ１、Ｒ２によって形成さ
れたＶｃｃ／２の分圧電圧を供給するものである。右側
のメモリアレイＭＡＲＹ−Ｈにも、上記類似のレベル補
償回路が設けられる（図示せず）。
ＭＡＲＹ−Ｌの相補データ線り、Ｄには、タイミング信
号φＬ°により制御される伝送ゲートＭＯＳＦＥＴＱＩ
〜Ｑ４を介して、分圧抵抗Ｒ１、Ｒ２によって形成さ
れたＶｃｃ／２の分圧電圧を供給するものである。右側
のメモリアレイＭＡＲＹ−Ｈにも、上記類似のレベル補
償回路が設けられる（図示せず）。
なお、上記メモリアレイＭＡＲＹ−Ｌ、ＭＡＲＹ−Ｒの
メモリセルを選択するアドレスデコーダと、外部端子か
らのアドレス信号を受けて、上記アドレスデコーダに内
部アドレス信号を供給するアドレスバッファ及び外部端
子からの制御信号に従って内部回路の動作に必要な各種
タイミング信号を形成するタイミング制御回路は、公知
の回路と類似の回路により構成される。特に制限されな
いが、アドレス信号は、共通の外部端子からアドレスス
トローブ信号ＲＡＳ、ＣＡＳに同期して時系列的に供給
されるいうアドレスマルチ方式により供給される。また
、カラム系の′ｒドレスバッファとアドレスデコーダは
、スタティック型回路が採用される。
メモリセルを選択するアドレスデコーダと、外部端子か
らのアドレス信号を受けて、上記アドレスデコーダに内
部アドレス信号を供給するアドレスバッファ及び外部端
子からの制御信号に従って内部回路の動作に必要な各種
タイミング信号を形成するタイミング制御回路は、公知
の回路と類似の回路により構成される。特に制限されな
いが、アドレス信号は、共通の外部端子からアドレスス
トローブ信号ＲＡＳ、ＣＡＳに同期して時系列的に供給
されるいうアドレスマルチ方式により供給される。また
、カラム系の′ｒドレスバッファとアドレスデコーダは
、スタティック型回路が採用される。
この実施例回路の動作の一例を第２図に示したタイミン
グ図を参照して、次に説明する。
グ図を参照して、次に説明する。
ロウアドレスストローブ信号ＲＡＳとカラムアドレスス
トローブ信号ＣＡＳがハイレベルのチップ非選択状態に
おいは、プリチャージ信号φｐはハイレベルにされる。
トローブ信号ＣＡＳがハイレベルのチップ非選択状態に
おいは、プリチャージ信号φｐはハイレベルにされる。
また、タイミング信号φＬとφＲは共にハイレベルにさ
れることによって、上記センスアンプＳＡを選択的に分
割されたメモリアレイＭＡＲＹ−ＬとＭＡＲＹ−Ｒの相
補データ線に接続する伝送ゲートＭＯＳＦＥＴＱ５〜Ｑ
８及びＱ９〜Ｑ１２は共にオン状態状にされている０選
択されたメモリアレイＭＡＲＹ−Ｌ又はＭＡＲＹ−Ｒが
非選択状態にされる時、センスアンプＳＡの動作タイミ
ング信号φｐａはロウレベルに、タイミング信号φｐａ
はハイレベルにされるのでスイッチＭＯ３ＦＢＴＱ１４
とＱ１５が共にオフ状態にされる。これにより、センス
アンプＳＡはその入出力ノードがハイインピーダンス状
態にされる。この後、ハイレベルにされるプリチャージ
信号φｐによってプリチャージＭＯＳＦＥＴＱＩ ６゜
Ｑ１７がオン状態にされる。これにより、読み出し／又
は書き込み動作によって選択制のメモリアレイにおける
相補データ線り、Ｄのハイレベルとロウレベルが短絡さ
れるので上記プリチャージレベルが形成される。また、
非選択側のメモリアレイの相補データ線は、プリチャー
ジレベルのままとされている。
れることによって、上記センスアンプＳＡを選択的に分
割されたメモリアレイＭＡＲＹ−ＬとＭＡＲＹ−Ｒの相
補データ線に接続する伝送ゲートＭＯＳＦＥＴＱ５〜Ｑ
８及びＱ９〜Ｑ１２は共にオン状態状にされている０選
択されたメモリアレイＭＡＲＹ−Ｌ又はＭＡＲＹ−Ｒが
非選択状態にされる時、センスアンプＳＡの動作タイミ
ング信号φｐａはロウレベルに、タイミング信号φｐａ
はハイレベルにされるのでスイッチＭＯ３ＦＢＴＱ１４
とＱ１５が共にオフ状態にされる。これにより、センス
アンプＳＡはその入出力ノードがハイインピーダンス状
態にされる。この後、ハイレベルにされるプリチャージ
信号φｐによってプリチャージＭＯＳＦＥＴＱＩ ６゜
Ｑ１７がオン状態にされる。これにより、読み出し／又
は書き込み動作によって選択制のメモリアレイにおける
相補データ線り、Ｄのハイレベルとロウレベルが短絡さ
れるので上記プリチャージレベルが形成される。また、
非選択側のメモリアレイの相補データ線は、プリチャー
ジレベルのままとされている。
なお、比較的長時間にわたってチップ非選択状態にされ
ると、上記相補データ線のプリチャージレベルがリーク
電流によって低下してしまう、これを防止するため、分
圧抵抗Ｒ３，Ｒ４によって形成されたＶｃｃ／２の分圧
電圧は、ＭＯＳＦＥＴＱ１３、Ｑ１８、センスアンプＳ
Ａを構成する増幅ＭＯＳ Ｆ ＥＴとの動作電圧供給線
（共通ソース線）を介して相補データ線り、Ｄに供給さ
れる。
ると、上記相補データ線のプリチャージレベルがリーク
電流によって低下してしまう、これを防止するため、分
圧抵抗Ｒ３，Ｒ４によって形成されたＶｃｃ／２の分圧
電圧は、ＭＯＳＦＥＴＱ１３、Ｑ１８、センスアンプＳ
Ａを構成する増幅ＭＯＳ Ｆ ＥＴとの動作電圧供給線
（共通ソース線）を介して相補データ線り、Ｄに供給さ
れる。
例えば、読み出し動作において、ロウアドレスストロー
ブ信号ＲＡＳの立ち下がりに同期して、外部端子から供
給されたアドレス信号Ｘ１をロウアドレスバッファが取
り込み、アドレスデコーダに伝える。このアドレス信号
Ｘ１により指示されたアドレスに従い、例えば、右側の
メモリアレイＭＡＲＹ−Ｒのメモリセルが選択されると
、タイミング信号φＬがロウレベルにされる。これによ
りセンスアンプＳＡと左側のメモリアレイＭＡＲＹ−Ｌ
の相補データ線とを接続する伝送ゲートＭＯＳＦＥＴＱ
５〜Ｑ８がオフ状態にされる。なお、タイミング信号φ
Ｒは、同図に点線で示すようにハイレベルのままにされ
る。
ブ信号ＲＡＳの立ち下がりに同期して、外部端子から供
給されたアドレス信号Ｘ１をロウアドレスバッファが取
り込み、アドレスデコーダに伝える。このアドレス信号
Ｘ１により指示されたアドレスに従い、例えば、右側の
メモリアレイＭＡＲＹ−Ｒのメモリセルが選択されると
、タイミング信号φＬがロウレベルにされる。これによ
りセンスアンプＳＡと左側のメモリアレイＭＡＲＹ−Ｌ
の相補データ線とを接続する伝送ゲートＭＯＳＦＥＴＱ
５〜Ｑ８がオフ状態にされる。なお、タイミング信号φ
Ｒは、同図に点線で示すようにハイレベルのままにされ
る。
上記アドレス信号Ｘ１により指示された右側の１本のワ
ード線Ｗはハイレベルにされる。これにより、相補デー
タ線り、 Ｄのうち、一方のメモリセルのアドレス選
択用のＭＯＳＦＥＴＱｍがオン状態にされて、記憶用キ
ャパシタＣｓの電荷がそのデータ線に読み出される。こ
の後、タイミング信号φｐａがハイレベルに、タイミン
グ信号φｐａがロウレベルにされることによって、パワ
ースイッチＭＯＳＦＥＴＱＩ ３とＱ１４がオン状態に
されるので、センスアンプＳＡは右側の相補データ線の
レベル差を増幅する。
ード線Ｗはハイレベルにされる。これにより、相補デー
タ線り、 Ｄのうち、一方のメモリセルのアドレス選
択用のＭＯＳＦＥＴＱｍがオン状態にされて、記憶用キ
ャパシタＣｓの電荷がそのデータ線に読み出される。こ
の後、タイミング信号φｐａがハイレベルに、タイミン
グ信号φｐａがロウレベルにされることによって、パワ
ースイッチＭＯＳＦＥＴＱＩ ３とＱ１４がオン状態に
されるので、センスアンプＳＡは右側の相補データ線の
レベル差を増幅する。
次に、カラムアドレスス°トロープ信号ＣＡＳがロウレ
ベルにされると、カラム系のアドレスバッフ１とアドレ
スデコーダが動作状態にされ、外部端子から供給された
アドレス信号Ｙ１を取り込み、上記センスアンプＳＡの
うちの１つの増幅出力を共通入出力線（Ｉ １０）とメ
インアンプ及び出カバソファ（図示せず）を通して外部
端子Ｄｏｕｔから読み出しデータＤ１として送出させる
。この実施例では、カラム系回路をスタティック型回路
により構成するものであるので、アドレス信号をＹ２〜
Ｙ４のように変化させると、上記各回路がこれに応答し
て、上記センスアンプＳＡと共通入出力線（Ｉ １０）
の接続を切り替えて、次々にその出力信号Ｄ２〜Ｄ４を
送出させる。このようなスタティックカラムモードによ
り、例えば、約１Ｍビットの記憶容量を持つダイナミッ
ク型ＲＡＭでは、最大１０２４ビツトものデータを連続
して読み出すことができる。
ベルにされると、カラム系のアドレスバッフ１とアドレ
スデコーダが動作状態にされ、外部端子から供給された
アドレス信号Ｙ１を取り込み、上記センスアンプＳＡの
うちの１つの増幅出力を共通入出力線（Ｉ １０）とメ
インアンプ及び出カバソファ（図示せず）を通して外部
端子Ｄｏｕｔから読み出しデータＤ１として送出させる
。この実施例では、カラム系回路をスタティック型回路
により構成するものであるので、アドレス信号をＹ２〜
Ｙ４のように変化させると、上記各回路がこれに応答し
て、上記センスアンプＳＡと共通入出力線（Ｉ １０）
の接続を切り替えて、次々にその出力信号Ｄ２〜Ｄ４を
送出させる。このようなスタティックカラムモードによ
り、例えば、約１Ｍビットの記憶容量を持つダイナミッ
ク型ＲＡＭでは、最大１０２４ビツトものデータを連続
して読み出すことができる。
このようなスタティックカラムモードにおいて、左側の
メモリアレイＭＡＲＹ−Ｌの相補データ線が比較的置時
間にわたってフローティング状態のままにされると、カ
ップリング又はリーク電流によって、上記ハーフプリチ
ャージレベルが変動としてしまう。この実施例回路では
、上記ロウ系のアドレス指示により、タイミング信号φ
Ｌがロウレベルにされると、タイミング信号φＬ′がハ
イレベルにされる。これにより、伝送ゲートＭＯＳＦＥ
ＴＱＩ〜Ｑ４はオン状態にされ、分圧抵抗Ｒ１，Ｒ２に
より形成したＶｃｃ／２の電圧を各データ線に供給する
。なお、選択された方のメモリアレイＭＡＲＹ−Ｒにお
ける類似のタイミング信号φＲ゛は点線で示すようにロ
ウレベルのままにされ、上記メモリセルの読み出し動作
には何等影響を及ぼさない。
メモリアレイＭＡＲＹ−Ｌの相補データ線が比較的置時
間にわたってフローティング状態のままにされると、カ
ップリング又はリーク電流によって、上記ハーフプリチ
ャージレベルが変動としてしまう。この実施例回路では
、上記ロウ系のアドレス指示により、タイミング信号φ
Ｌがロウレベルにされると、タイミング信号φＬ′がハ
イレベルにされる。これにより、伝送ゲートＭＯＳＦＥ
ＴＱＩ〜Ｑ４はオン状態にされ、分圧抵抗Ｒ１，Ｒ２に
より形成したＶｃｃ／２の電圧を各データ線に供給する
。なお、選択された方のメモリアレイＭＡＲＹ−Ｒにお
ける類似のタイミング信号φＲ゛は点線で示すようにロ
ウレベルのままにされ、上記メモリセルの読み出し動作
には何等影響を及ぼさない。
（１）データ方向に分割されたメモリアレイのうち、一
方のメモリアレイに対してスタティックカラムモードや
ページモードのように連続的なアクセスを行うても、他
方の非選択側のメモリアレイの相補データ線に対して、
レベル補償回路によってハーフプリチャージレベルを供
給し続けることにより、メモリセルの読み出し基準電圧
としてのハーフプリチャージレベルを一定にできるから
、動作の安定化を実現できるという効果が得られる。
方のメモリアレイに対してスタティックカラムモードや
ページモードのように連続的なアクセスを行うても、他
方の非選択側のメモリアレイの相補データ線に対して、
レベル補償回路によってハーフプリチャージレベルを供
給し続けることにより、メモリセルの読み出し基準電圧
としてのハーフプリチャージレベルを一定にできるから
、動作の安定化を実現できるという効果が得られる。
（２）上記（１）により、動作中に電源電圧に変動した
場合でも、これに応じた基準電圧としてのプリチャージ
レベルを得ることができるから、電源電圧変動に対して
も安定した動作を行うことができるという効果が得られ
る。
場合でも、これに応じた基準電圧としてのプリチャージ
レベルを得ることができるから、電源電圧変動に対して
も安定した動作を行うことができるという効果が得られ
る。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を通説しない範囲で種々変更可
能であることはいうまでもない０例えば、カラム系回路
は、ダイナミック型回路により構成するものであっても
よい。この場合、カラムアドレスストローブ信号ＣＡＳ
を一旦ハイレベルにしてからロウレベルにして次々にカ
ラムアドレス信号を取り込みことによって、上記類似の
連続アクセス（ページモード）を行うことができる。ま
た、ロウアドレス信号とカラムアドレス信号とは、それ
ぞれ独立した外部端子から供給するものであってもよい
。この場合、上記アドレスストローブ信号に代え、チッ
プ選択信号によりその選択／非選択が制御される。また
、アドレス信号の変化を検出して、それに基づいて内部
回路に必要な一連のタイミング信号を形成する内部同期
式を採るものであってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を通説しない範囲で種々変更可
能であることはいうまでもない０例えば、カラム系回路
は、ダイナミック型回路により構成するものであっても
よい。この場合、カラムアドレスストローブ信号ＣＡＳ
を一旦ハイレベルにしてからロウレベルにして次々にカ
ラムアドレス信号を取り込みことによって、上記類似の
連続アクセス（ページモード）を行うことができる。ま
た、ロウアドレス信号とカラムアドレス信号とは、それ
ぞれ独立した外部端子から供給するものであってもよい
。この場合、上記アドレスストローブ信号に代え、チッ
プ選択信号によりその選択／非選択が制御される。また
、アドレス信号の変化を検出して、それに基づいて内部
回路に必要な一連のタイミング信号を形成する内部同期
式を採るものであってもよい。
この発明は、単位のメモリアレイの分割して共通のセン
スアンプを両メモリアレイの相補データ線に選択的に接
続するとともに、ハーフプリチャージによりメモリセル
の読み出し基準電圧を形成するダイナミック型ＲＡＭに
広く利用できるものである。
スアンプを両メモリアレイの相補データ線に選択的に接
続するとともに、ハーフプリチャージによりメモリセル
の読み出し基準電圧を形成するダイナミック型ＲＡＭに
広く利用できるものである。
第１図は、この発明に係るダイナミック型ＲＡＭにおけ
るメモリアレイの一実施例を示す概略構成図、 第２図は、その動作の一例を説明するためのタイミング
図である。 ＭＡＲＹ−Ｌ、ＭＡＲＹ−Ｒ・・メモリアレイ、ＳＡ・
・センスアンプ 第１図
るメモリアレイの一実施例を示す概略構成図、 第２図は、その動作の一例を説明するためのタイミング
図である。 ＭＡＲＹ−Ｌ、ＭＡＲＹ−Ｒ・・メモリアレイ、ＳＡ・
・センスアンプ 第１図
Claims (1)
- 【特許請求の範囲】 １、分割された一対の相補データ線とワード線との交差
点に設けられ、アドレス選択用ＭＯＳＦＥＴと情報記憶
用キャパシタとからなる複数のメモリセルと、上記分割
された相補データ線に対してそれぞれ伝送ゲートＭＯＳ
ＦＥＴを介して結合される共通のセンスアンプと、上記
伝送ゲートＭＯＳＦＥＴを介して、相補データ線を約１
／２の電源電圧にプリチャージするプリチャージ回路と
、上記分割された相補データ線にそれぞれ設けられ、ワ
ード線が非選択とされた相補データ線側に伝送ゲートＭ
ＯＳＦＥＴを介してそのリーク電流の補償を行うレベル
補償回路とを含むことを特徴とするダイナミック型ＲＡ
Ｍ。 ２、上記データ線選択回路は、スタティック型回路によ
り構成されるものであることを特徴とする特許請求の範
囲第１項記載のダイナミック型ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60058405A JPH07109707B2 (ja) | 1985-03-25 | 1985-03-25 | ダイナミツク型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60058405A JPH07109707B2 (ja) | 1985-03-25 | 1985-03-25 | ダイナミツク型ｒａｍ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8278227A Division JP2802300B2 (ja) | 1996-10-21 | 1996-10-21 | ダイナミック型ｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61217992A true JPS61217992A (ja) | 1986-09-27 |
| JPH07109707B2 JPH07109707B2 (ja) | 1995-11-22 |
Family
ID=13083450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60058405A Expired - Lifetime JPH07109707B2 (ja) | 1985-03-25 | 1985-03-25 | ダイナミツク型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07109707B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5222041A (en) * | 1990-08-03 | 1993-06-22 | Fujitsu Vlsi Limited | Data amplifying system in semiconductor memory device |
| US5689470A (en) * | 1995-11-29 | 1997-11-18 | Sharp Kabushiki Kaisha | Semiconductor memory device and method for accessing a memory in the same |
| US5768199A (en) * | 1995-09-08 | 1998-06-16 | Sharp Kabushiki Kaisha | Semiconductor memory device with dual precharge operations |
| JP2008052810A (ja) * | 2006-08-24 | 2008-03-06 | Nec Electronics Corp | イコライズ回路及びその制御方法 |
-
1985
- 1985-03-25 JP JP60058405A patent/JPH07109707B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5222041A (en) * | 1990-08-03 | 1993-06-22 | Fujitsu Vlsi Limited | Data amplifying system in semiconductor memory device |
| US5768199A (en) * | 1995-09-08 | 1998-06-16 | Sharp Kabushiki Kaisha | Semiconductor memory device with dual precharge operations |
| US5689470A (en) * | 1995-11-29 | 1997-11-18 | Sharp Kabushiki Kaisha | Semiconductor memory device and method for accessing a memory in the same |
| JP2008052810A (ja) * | 2006-08-24 | 2008-03-06 | Nec Electronics Corp | イコライズ回路及びその制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07109707B2 (ja) | 1995-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| EXPY | Cancellation because of completion of term | ||
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |