KR100574962B1 - 반도체 메모리 장치의 데이터 입출력 회로 - Google Patents

반도체 메모리 장치의 데이터 입출력 회로 Download PDF

Info

Publication number
KR100574962B1
KR100574962B1 KR1020030096290A KR20030096290A KR100574962B1 KR 100574962 B1 KR100574962 B1 KR 100574962B1 KR 1020030096290 A KR1020030096290 A KR 1020030096290A KR 20030096290 A KR20030096290 A KR 20030096290A KR 100574962 B1 KR100574962 B1 KR 100574962B1
Authority
KR
South Korea
Prior art keywords
output
line
data input
signal
column decoder
Prior art date
Application number
KR1020030096290A
Other languages
English (en)
Other versions
KR20050064709A (ko
Inventor
권기원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030096290A priority Critical patent/KR100574962B1/ko
Publication of KR20050064709A publication Critical patent/KR20050064709A/ko
Application granted granted Critical
Publication of KR100574962B1 publication Critical patent/KR100574962B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

반도체 메모리 장치의 데이터 입출력 회로가 개시된다. 데이터 입출력 회로는 복수개의 메모리 뱅크들 각각에 연결된 복수개의 비트 라인(BL, BLB) 쌍, 복수개의 비트 라인 쌍들 각각의 데이터를 증폭하기 위한 복수개의 비트 라인 센스 앰프(sense amplifier), 복수개의 블록 선택 신호들(BDCAi, BDCAj, BDCAiB, BDCAjB)에 응답하여 칼럼 선택 라인(CSL)의 신호를 칼럼 디코더 신호(CDi, CDj) 라인으로 출력하는 셀프 부스팅 회로 및 칼럼 디코더 신호 라인의 신호들에 응답하여 복수개의 비트 라인 신호 쌍(BL, BLB)들의 데이터를 로컬 데이터 입출력 라인(LIO) 쌍으로 출력하는 복수개의 칼럼 디코더 스위치들을 구비한다. 본 발명에 따른 데이터 입출력 회로는, 셀프 부스트 되는 칼럼 선택 라인 신호를 이용하는 회로 구조를 통해 반도체 설계시 레이아웃 면적을 최소화 할 수 있으며, 데이터가 이동하는 트랜지스터의 수를 줄일 수 있어 데이터의 입출력 속도를 빠르게 한다.
반도체 메모리 장치, CSL, 데이터 입출력 라인

Description

반도체 메모리 장치의 데이터 입출력 회로{Data input/output circuit of semiconductor memory device}
도 1은 종래의 계층적 칼럼 선택 라인 회로를 구비하는 반도체 메모리 장치의 개략적인 블록도를 나타내고 있다.
도 2는 도 1에 있어서 비트 라인에서 시모스 레벨의 데이터 입출력 라인까지의 데이터 입출력 경로를 나타내는 부분 회로도이다.
도 3은 본 발명의 일 실시예에 따른 비트 라인에서 시모스 레벨의 데이터 입출력 라인까지의 데이터 입출력 경로를 보여주는 부분 회로도이다.
도 4는 본 발명의 다른 실시예에 따른 비트 라인에서 시모스 레벨의 데이터 입출력 라인까지의 데이터 입출력 경로를 보여주는 부분 회로도이다.
도 5는 도 4에 도시된 셀프 부스팅 회로의 레이아웃을 나타내는 도이다.
본 발명은 반도체 메모리(Memory) 장치에 관한 것으로서, 특히 레이아웃의 면적을 최소화하면서 데이터의 입출력속도를 빠르게 한 센스 증폭기를 가진 반도체 장치에 관한 것이다.
DRAM의 동작특성 중에서 가장 빠른 속도가 요구되는 부분 중의 하나는 칼럼(Column)과 관련된 회로들이다. 일반적으로 로(Row)와 관련된 회로들은 수십 ns 의 동작 속도를 필요로 한다. 하지만, 칼럼과 관련된 회로에서의 타이밍(timing constant)은 수 ns를 요구하고 있다.
칼럼과 관련된 동작은 복수개의 메모리 뱅크로부터 출력되고 비트 라인(B/L) 센스 앰프(S/A)를 통해 증폭된 데이터 중에서 정해진 칼럼의 데이터를 칼럼 선택 스위치를 통해 로컬 데이터 입출력 라인(LIO) 쌍 및 글로벌 데이터 입출력 라인(GIO) 쌍으로 출력되고, 데이터 입출력 센스 앰프(I/O S/A)에서 시모스(CMOS) 레벨의 데이터(RD)로 전환하는 과정에 관련되는 것들이다.
도 1은 종래의 계층적 칼럼 선택 라인 회로를 구비하는 반도체 메모리 장치의 개략적인 블록도를 나타내고 있다.
다수의 메모리 뱅크(Bank)들을 구비하는 메모리 어레이(Array) 구조를 가지는 반도체 메모리 장치에 있어서는 워드 라인(Word Line)을 구동하는 로 디코더(Row Decoder)와 비트 라인(Bit Line)을 구동하는 칼럼 디코더(Column Decoder)를 배치할 때, 각 뱅크마다 로 디코더와 칼럼 디코더를 각각 배치하거나 각 뱅크에 대한 블록 정보(Information)를 가지는 로 디코더와 칼럼 디코더를 사용해서 설계한다.
각 뱅크에 대한 블록 정보를 가지는 로 디코더와 칼럼 디코더를 사용하는 반도체 메모리 장치는 블록 정보를 가지는 칼럼 선택 라인 회로를 사용하는 계층적 칼럼 선택 라인 회로를 구비하고 있다.
도 1을 참조하면, 종래의 계층적 칼럼 선택 라인 회로를 구비하는 반도체 장치는 메모리 뱅크들(110,140), 비트 라인들(BLSi,BLSiB,BLSj,BLSjB), 글로벌 칼럼 선택 라인(GCSL), 전원 라인(VSSL), 및 칼럼 디코더(170)를 구비한다.
비트 라인들(BLSi,BLSiB)은 메모리 뱅크(110)에 대하여 글로벌 칼럼 선택 라인(GCSL) 회로를 인에이블 시키기 위한 것이다.
비트 라인들(BLSj,BLSjB)은 메모리 뱅크(140)에 대하여 글로벌 칼럼 선택 라인(GCSL) 회로를 인에이블 시키기 위한 것이다.
칼럼 디코더(170)는 칼럼 어드레스(CAi)를 입력하여 이에 따라 글로벌 칼럼 선택 라인(GCSL,...) 중에서 해당되는 글로벌 칼럼 선택 라인을 인에이블 시킨다.
글로벌 칼럼 선택 라인(GCSL)은 메모리 뱅크들(110,140)을 구성하고 있는 메모리 셀 어레이 블록들에 대한 정보를 가진다. 즉, 글로벌 칼럼 선택 라인(GCSL)은 각각, 메모리 뱅크들(110,140)을 구성하고 있는 메모리 셀 어레이 블록들 중에서 특정 메모리 셀 어레이 블록에 대하여 해당되는 로칼 칼럼 선택 라인(LCSLi)을 인에이블 시키기 위한 것이다.
전원 라인(VSS)은 메모리 뱅크들(110,140)을 구성하고 있는 메모리 셀 어레이 블록들과 별도로 글로벌 칼럼 선택 라인(GCSL)을 구성하고 있는 회로에 접지 전원(VSS)을 인가하기 위한 것이다.
메모리 뱅크(110)는 메모리 셀 어레이들(112,122), 센싱 블록들(114,116,124,126), 워드 라인들(WL,...), 로칼 칼럼 선택 라인(LCSLi), 및 로 디코더(100)를 구비한다.
로 디코더(100)는 외부로부터 입력되는 로 어드레스(Row Address)를 입력하여 이에 따라 워드 라인들(WL,...) 중에서 해당되는 워드 라인을 인에이블 시킨다.
메모리 셀 어레이들(112,122)은 각각, 워드 라인들(WL,...)과 비트 라인들(BLi,BLiB) 사이에 접속되어 있는 다수의 메모리 셀들로써 구성되어 있다. 메모리 셀들은 각각 하나의 셀 트랜지스터와 셀 커패시터로 구성되어 있다. 메모리 셀들은 각각 대응되는 어드레스에 의해서 엑세스 되며, 대응되는 셀 커패시터에 차징 되어 있는 전하량의 형태로써 데이터를 보유하고 있다. 셀 트랜지스터는 해당되는 워드 라인에 의해서 게이팅 되고 셀 커패시터에 저장되어 있는 전하를 해당되는 비트 라인으로 스위칭하는 기능을 가진다.
비트 라인들(BLi,BLiB)은 해당되는 메모리 셀에 대해서 비트 라인(BL) 및 반전 비트 라인(/BL)으로 작용한다. 즉 정보의 독출을 위하여 선택되는 메모리 셀이 비트 라인(BLi)에 연결되어 있으면, 비트 라인(BLi)이 비트 라인(BL)이 되고 비트 라인(BLiB)은 반전 비트 라인(/BL)이 된다. 그리고 정보의 독출을 위하여 선택되는 메모리 셀이 비트 라인(BLiB)에 연결되어 있으면, 비트 라인(BLiB)이 비트 라인(BL)이 되고 비트 라인(BLi)은 반전 비트 라인(/BL)이 된다.
센싱 블록들(114,116,124,126)은 각각, 해당되는 비트 라인들(BLi,BLiB)의 레벨 차이를 감지하고 이를 증폭하여 전송한다.
로칼 칼럼 선택 라인(LCSLi)은 해당되는 글로벌 칼럼 선택 라인(GCSL)에 의해서 인에이블 되어 해당되는 비트 라인들(BLi,BLiB)에 실려있는 해당되는 메모리 셀의 데이터를 입출력 라인(IO)으로 전송한다.
메모리 뱅크(140)는 메모리 셀 어레이들(142,152), 센싱 블록들(144,146,154,156), 워드 라인들(WL,...), 로칼 칼럼 선택 라인(LCSLj), 및 로 디코더(130)를 구비한다. 메모리 셀 어레이들(142,152), 센싱 블록들(144,146,154,156), 워드 라인들(WL,...), 로칼 칼럼 선택 라인(LCSLj), 및 로 디코더(130)는 각각, 메모리 뱅크(110)를 구성하고 있는 메모리 셀 어레이들(112,122), 센싱 블록들(114,116,124,126), 워드 라인들(WL,...), 로칼 칼럼 선택 라인(LCSLi), 및 로 디코더(100)와 동일한 구성을 갖는다.
본 발명이 이루고자 하는 기술적 과제는, 레이아웃의 면적을 최소화하기 위한 다수개의 독립적인 메모리 뱅크를 가지는 반도체 메모리 장치에서의 데이터 입출력 회로를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 데이터가 출력되는 스위치의 수를 줄여 데이터 입출력 속도가 우수한 반도체 메모리 장치의 데이터 입출력 회로를 제공하는 것이다.
반도체 메모리 장치에 구비되는 제1 메모리 뱅크 및 제2 메모리 뱅크에 대하여 데이터를 입출력하기 데이터 입출력 회로에 있어서, 본 발명에 따른 데이터 입출력 회로는 제1 비트 라인 쌍 및 제2 비트 라인 쌍, 제1 비트 라인 센스 앰프 및 제2 비트 라인 센스 앰프, 셀프 부스팅 회로 제1 칼럼 디코더 스위치 및 제2 칼럼 디코더 스위치를 구비한다. 상기 제1 비트 라인 쌍 및 제2 비트 라인 쌍은 상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크 각각에 연결된다. 상기 제1 비트 라인 센스 앰프 및 제2 비트 라인 센스 앰프는 상기 제1 비트 라인 쌍 및 상기 제2 비트 라인 쌍 각각의 데이터를 증폭하는 역할을 담당한다. 상기 셀프 부스팅 회로는 제1 블록 선택 신호에 응답하여 칼럼 선택 라인 신호를 제1 칼럼 디코더 라인으로 출력하거나, 제2 블록 선택 신호에 응답하여 상기 칼럼 선택 라인 신호를 제2 칼럼 디코더 라인으로 출력하거나, 제1 반전 블록 선택 신호에 응답하여 접지 전압 레벨을 상기 제1 칼럼 디코더 라인으로 출력하거나, 제2 반전 블록 선택 신호에 응답하여 상기 접지 전압 레벨을 상기 제2 칼럼 디코더 라인으로 출력하는 역할을 담당한다. 상기 제1 칼럼 디코더 스위치는 상기 제1 칼럼 디코더 라인의 출력 신호에 응답하여 상기 제1 비트 라인 센스 앰프의 출력 신호를 로컬 데이터 입출력 라인 쌍으로 전달하는 역할을 담당한다. 상기 제2 칼럼 디코더 스위치는 상기 제2 칼럼 디코더 라인의 출력 신호에 응답하여 상기 제2 비트 라인 센스 앰프의 출력 신호를 상기 로컬 데이터 입출력 라인 쌍으로 전달하는 역할을 담당한다.
삭제
삭제
본 발명에 있어서, 상기 데이터 입출력 회로는, 상기 로컬 데이터 입출력 라인 쌍을 글로벌 데이터 입출력 라인 쌍에 연결시키기 위하여, 상기 제1 블록 선택 신호 또는 상기 제2 블록 선택 신호에 응답하여 상기 로컬 데이터 입출력 라인 쌍과 상기 글로벌 데이터 입출력 라인 쌍을 연결시키는 데이터 입출력 스위치를 구비한다.
본 발명에 있어서, 상기 데이터 입출력 회로는, 상기 글로벌 데이터 입출력 라인 쌍의 데이터를 출력하거나 상기 글로벌 데이터 입출력 라인 쌍에 데이터를 입력시키기 위하여, 상기 글로벌 데이터 입출력 라인 쌍의 데이터를 증폭하여 출력하기 위한 데이터 입출력 센스 앰프; 및 외부에서 입력되는 데이터를 상기 글로벌 데이터 입출력 라인 쌍으로 드라이빙하기 위한 입출력 드라이버를 구비한다.
본 발명에 있어서, 상기 셀프 부스팅 회로로 입력되는 신호들을 전송하는 라인들 각각은 인접하는 메모리 뱅크들 간에 공유되는 것을 특징으로 한다.
본 발명에 있어서, 상기 제1 칼럼 디코더 스위치, 상기 제2 칼럼 디코더 스위치 및 상기 데이터 입출력 스위치 각각은 NMOSFET인 것을 특징으로 할 수 있다.
본 발명에 있어서, 상기 제1 반전 블록 선택 신호와 상기 제2 반전 블록 선택 신호는 동일한 신호인 것을 특징으로 할 수 있다.
본 발명과 본 발명의 동작성의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 도 1에 있어서 비트 라인에서 시모스 레벨의 데이터 입출력 라인까지의 데이터 입출력 경로를 나타내는 부분 회로도이다.
도 2를 참조하면, 다수의 메모리 뱅크(201i, 201j)에서 출력된 데이터는 각각 대응되는 감지 증폭기(Sense Amplifier; 203i, 203j)를 통해 데이터가 증폭된다. 하지만, 하나의 로컬 데이터 입출력 라인(LIO) 쌍에 대응되는 메모리 뱅크는 다수개가 존재한다. 따라서, 이 다수개의 메모리 뱅크로부터 출력된 데이터 중 정해진 칼럼의 데이터만을 출력하기 위해서 블록 선택 스위치(205i, 205j) 및 칼럼 선택 스위치(207)가 필요하다.
제1 블록 선택 신호(BDCAi)가 하이 레벨로 천이되고, 제2 블록 선택 신호(BDCAj)가 로우 레벨이면, 스위치(205i)는 턴 온되고, 스위치(205j)는 턴 오프된다. 따라서, 로컬 데이터 입출력 라인 쌍(LIO pair)의 윗 부분에 존재하는 메모리 뱅크(201i)에 저장된 데이터가 선택된다. 그리고 칼럼 선택 스위치(207)는 칼럼 선택 라인(CSL) 신호에 응답하여 로컬 입출력 데이터 라인 쌍의 윗 부분에 존재하는 다수의 메모리 뱅크로부터 출력된 데이터 중 원하는 칼럼의 데이터만을 출력한다.
이렇게 로컬 데이터 입출력 라인(LIO) 쌍으로 출력된 데이터는 데이터 입출력 스위치(209)를 통해 글로벌 입출력 라인(GIO)로 출력된다. 데이터 입출력 스위치(209)는 뱅크 선택 신호(BDDAij)에 의해 제어된다.
도 2에 도시된 바와 같이 메모리 뱅크에서 출력된 데이터가 비트 라인 센스 앰프(B/L S/A)에서 데이터 입출력 센스 앰프(I/O S/A)까지 전달되어 CMOS 레벨의 데이터로 전환되기까지는 세 개의 직렬 연결 스위치들(205ij, 207, 209)을 통과해야 한다. 상술한 동작을 통해 메모리 뱅크에서의 약한 아날로그 데이터가 전파되는 속도는 직렬로 연결되는 스위치의 개수와 스위치 트랜지스터의 크기에 의해 결정된다.
상술한 바와 같이 DRAM의 동작 특성 중에서 칼럼과 관련된 회로는 수 ns의 타이밍 컨스턴스(timing constant)를 요구하기 때문에 데이터 입출력 속도에 한계가 있게 된다.
상술한 세 개의 직렬 연결 스위치 중에서 블록 선택 스위치(205i, 205j)와 칼럼 선택 스위치(207)는 셀 어레이의 정해진 피치(pitch)에 따라 그려야 하기 때문에 그 크기를 축소하는 데에는 제한이 있다. 따라서 비트 라인 센스 앰프(203i, 203j)에서 데이터 입출력 센스 앰프(I/O S/A)까지의 신호 전달은 상당히 지연되게 된다.
또한 대역폭(bandwidth)를 높이기 위해서 프리펫치(prefetch) 비트 수가 증가하고 있어서, 하나의 칼럼 선택(CSL) 신호에 의하여 4 내지 8 개의 I/O 쌍에 동시에 데이터가 전달되어야 하기 때문에 이 회로를 레이아웃 하는 것도 상당히 복잡하게 된다.
예를 들어, 하나의 칼럼 선택 라인(CSL)에 8 개의 데이터 입출력 라인(I/O)이 연결된 경우를 살펴보면, 두 종류의 블록 선택 신호(BDCAi 및 BDCAj)와 칼럼 선택 라인(CSL)의 직렬 트랜지스터 8개를 좁은 영역에 설계하는 것이 쉽지 않다. 도 2에 도시된 두 개의 비트 라인 센스 앰프(B/L S/A) 가 로컬 데이터 입출력 라인(LIO)를 공유하지 않으면, 연결이 용이해 질 수도 있지만, 로컬 입출력 라인(LIO)을 위한 공간확보에 면적이 소모되고, 또한 칼럼 선택 라인(CSL)의 커패시터를 충전하는데 걸리는 양(capacitive loading)도 두 배로 늘어나는 문제점이 발생한다.
도 3은 본 발명의 일 실시예에 따른 비트 라인에서 시모스 레벨의 데이터 입 출력 라인까지의 데이터 입출력 경로를 보여주는 부분 회로도이다.
도 3을 참조하면, 본 발명에 따른 데이터 입출력 회로는 칼럼 선택 라인(CSL) 신호와 블록 선택 신호(BDCAij)에 따라 메모리 뱅크로부터의 데이터 출력을 제어하는 셀프 부스팅 회로(300)를 포함한다.
또한, 본 발명에 따른 데이터 입출력 회로는 셀프 부스팅 회로(300)에서 출력되는 칼럼 선택 라인(CSL) 신호를 비트 라인 쌍으로 출력시키는 칼럼 디코더 라인(CDi, CDj)을 갖는다. 또한, 칼럼 디코더 라인 신호에 응답하여 메모리 뱅크에서 출력된 데이터 중 정해진 칼럼의 데이터를 로컬 데이터 입출력 라인(LIO) 쌍으로 출력하기 위한 칼럼 디코더 스위치(305i, 305j)를 포함한다.
셀프 부스팅 회로(300)의 구성을 살펴보면, 노드(31)로 칼럼 선택 라인(CSL) 신호가 입력된다. 그리고, 노드(31)와 노드(32) 사이에는 제1 블록 선택 신호(BDCAi)에 응답하여 제어되는 NMOS 트랜지스터(37)가 연결된다. 제1 블록 선택 신호(BDCAi)는 NMOS 트랜지스터(35)를 통해 트랜지스터(37)의 게이트에 연결된다.
노드(31)와 노드(33) 사이에는 제2 블록 선택 신호(BDCAj)에 응답하여 제어되는 NMOS 트랜지스터(38)가 연결된다. 제2 블록 선택 신호(BDCAj)는 NMOS 트랜지스터(36)를 통해 트랜지스터(38)의 게이트에 연결된다. 트랜지스터(35, 36)의 게이트에는 전원 전압이 연결된다.
노드(32)와 노드(34) 사이에는 제1 반전 블록 선택 신호(BDCAiB)에 응답하여 제어되는 NMOS트랜지스터(39)가 연결된다. 노드(33)와 노드(34) 사이에는 제2 반 전 블록 선택 신호(BDCAjB)에 응답하여 제어되는 NMOS 트랜지스터(40)가 연결된다. 노드(34)에는 접지 전원이 연결된다.
노드(32)에 연결되는 제1 칼럼 디코더 라인(CDi)은 제1 블록 선택 신호(BDCAi)에 응답하여 칼럼 선택 라인(CSL) 신호를 칼럼 디코더 스위치(305i)로 전달한다.
노드(33)에 연결되는 제2 칼럼 디코더 라인(CDj)은 제2 블록 선택 신호(BDCAj)에 응답하여 칼럼 선택 라인(CSL) 신호를 칼럼 디코더 스위치(305j)로 전달한다.
칼럼 디코더 스위치들(305i, 305j)은 비트 라인 쌍에 연결된 2쌍의 NMOS 트랜지스터들로 구성되어 있으며, 각각 대응되는 칼럼 디코더 신호들(CDi, CDj)에 응답하여 데이터를 출력한다.
셀프 부스팅 회로(300)의 동작을 살펴보면, 제1 블록 선택 신호(BDCAi)가 하이 레벨로 천이되고, 제2 블록 선택 신호(BDCAj)가 로우 레벨이면, 트랜지스터(37)은 턴 온 되고 트랜지스터(38)는 턴 오프되어, 노드(31)의 칼럼 선택 라인(CSL) 신호가 노드(32)로 전달된다. 만일 칼럼 선택 라인 신호가 로우 레벨이면, 셀브 부스팅 회로(300)는 로우 레벨의 신호가 출력되고, 이 칼럼 선택 라인 신호에 대응되는 메모리 뱅크의 데이터는 판독되거나 기록되지 않는다.
즉, 칼럼 선택 라인 신호(CSL)가 하이 레벨이고, 제1 블록 선택 신호(BDCAi)가 하이 레벨일 경우, 노드(32)가 하이 레벨로 천이된다. 그러면, 제1 칼럼 디코더 라인(CDi)이 하이 레벨이 되고, 제1 칼럼 디코더 스위치(305i)가 턴 온 된다. 그러면, 제1 블록 선택 신호(BDCAi)에 대응되는 메모리 뱅크(301i)로부터의 데이터가 로컬 데이터 입출력 라인(LIO) 쌍으로 출력된다.
칼럼 선택 라인 신호(CSL)가 하이 레벨이고, 제2 블록 선택 신호(BDCAj)가 하이 레벨일 경우, 노드(33)가 하이 레벨로 천이된다. 그러면, 제2 칼럼 디코더 라인(CDj)이 하이 레벨이 되고, 제2 칼럼 디코더 스위치(305j)가 턴 온 된다. 그러면, 제2 블록 선택 신호(BDCAj)에 대응되는 메모리 뱅크(301j)로부터의 데이터가 로컬 데이터 입출력 라인(LIO) 쌍으로 출력된다.
또한, 제1 블록 선택 신호(BDCAi)가 로우 레벨이면, 제1 반전 블록 선택 신호(BDCAiB)는 하이 레벨이 되어 노드(32)를 로우 레벨로 유지하고, 제2 블록 선택 신호(BDCAj)가 로우 레벨이면, 제2 반전 블록 선택 신호(BDCAjB)는 하이 레벨이 되어 노드(33)를 로우 레벨로 유지시킨다.
제1 블록 선택 신호(BDCAi) 또는 제2 블록 선택 신호(BDCAj)가 하이 레벨이면 데이터 입출력 스위치(307)는 턴 온 되어 로컬 데이터 입출력 라인(LIO)의 데이터를 글로벌 데이터 입출력 라인(GIO) 쌍으로 출력한다.
글로벌 데이터 입출력 라인(GIO) 쌍에는 출력된 데이터를 증폭하기 위한 데이터 입출력 센스 앰프(I/O S/A) 및 입력되는 데이터를 상기 글로벌 데이터 라인 쌍으로 드라이빙 하기 위한 입출력 드라이버 회로를 더 포함한다.
본 발명에 따른 셀프 부스팅 회로(300)를 구비한 데이터 입출력 회로는 칼럼과 블록을 선택하는 신호에 응답하여 정해진 메모리 뱅크의 데이터를 반도체 메모리 장치의 외부로 출력할 수 있게 된다.
또한, 본 발명에서 제시하는 셀프 부스팅 회로를 이용하면 데이터 경로가 종래의 3개의 스위치에서 2개의 스위치, 즉, 칼럼 디코더 스위치(305i, 305j) 와 데이터 입출력 스위치(307)로 줄어들게 되어, 데이터 입출력 속도가 증가하게 된다.
또한, 8개의 데이터 입출력 회로가 하나의 칼럼 선택 라인(CSL) 신호에 연결된 경우, 공유된 로컬 데이터 입출력 라인(LIO) 때문에 그 중에 4 쌍의 데이터 입출력 회로가 메모리 뱅크의 윗부분에 연결되고, 나머지 4쌍은 아래로 연결된다. 본 발명에 따른 데이터 입출력 회로에 의하면 상기 4쌍의 데이터 입출력 회로에서 각각 2개의 트랜지스터가 줄어들고 6개의 트랜지스터로 구성된 셀프 부스팅 회로가 추가되어 전체적으로 트랜지스터의 개수가 줄어든다. 다라서, 전체적인 트랜지스터의 개수가 줄어들면서 빠른 데이터의 전달 속도를 얻을 수가 있으며, 이와 동시에 반도체 메모리 장치의 레이아웃 면적을 최소화 할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 비트 라인에서 시모스 레벨의 데이터 입출력 라인까지의 데이터 입출력 경로를 보여주는 부분 회로도이다.
도 4를 참조하면, 데이터 입출력 회로는 제1 반전 블록 선택 신호(BDCAiB)와 제2 반전 블록 선택 신호(BDCAjB)를 하나로 합친 셀프 부스팅 회로(400)를 구비한다.
본 발명의 다른 실시예에 따른 데이터 입출력 회로의 다른 구성요소는 도 3에 도시된 회로와 동일하기 때문에 다른 설명은 생략한다.
제1 반전 블록 선택 신호(BDCAiB)와 제2 반전 블록 선택 신호(BDCAjB)를 하나로 합쳐 반전 블록 선택 신호(BDCAijB)로 사용함으로써 컨정션(conjuctin) 영역 에 있는 로컬 드라이버의 개수도 줄어들게 된다. 또한, 줄어든 신호 라인으로 인해 입출력 회로에서 발생하는 버싱(busing)도 줄어드는 효과가 있다.
도 5는 도 4에 도시된 셀프 부스팅 회로의 레이아웃을 나타내는 도이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 데이터 입출력 회로의 셀프 부스팅 회로(400)의 레이아웃을 살펴보면, 셀프 부스팅 회로(400)는 제1 블록 선택 신호(BDCAi)와 연결되는 제1 N 웰 영역(501)과 제2 블록 선택 신호(BDCAj)와 연결되는 제2 N 웰 영역(503)을 형성한다.
그리고, 제1 및 제2 N 웰 영역 상에 전원 전압(VDD)과 연결되는 제1 게이트 영역(521)을 형성한다.
제1 및 제2 N 웰 영역 아래 부분에 제3 N 웰 영역(505)을 형성하고, 제1 N 웰 영역(501) 영역의 타단에서 제1 게이트(521)를 지난 영역과 연결되고, 제3 N 웰 영역(505)을 가로질러서 제2 게이트(523)가 형성된다.
또한, 제2 N 웰 영역(503) 영역의 타단에서 제1 게이트(521)를 지난 영역과 연결되고, 제3 N 웰 영역(505)을 가로질러서 제3 게이트(525)가 형성된다.
제3 N 웰 영역 (505) 아래부분에는 접지 전압(VS)과 연결되는 제4 N 웰 영역(507)이 형성되고, 제3 N 윌 영역(505)의 일단과 제4 N 웰 영역의 일단(507)을 연결하는 제5 N 웰 영역(509)와, 제3 N 웰 영역(505)의 타단과 상기 제4 N 웰 영역의 타단(507)을 연결하는 제6 N 웰 영역(511)이 형성된다.
그리고, 제5 N 웰 영역(509) 및 제6 N 웰 영역(511) 상을 가로질러 반전 블록 선택신호(BDCAijB)가 입력되는 제 4 게이트 영역(527)이 형성된다
제3 N 웰 영역(505) 중 제2 게이트 영역(523)과 제3 게이트 영역(525)이 형성되는 사이의 영역에는 칼럼 선택 라인 신호(CSL)가 입력되고, 제2 게이트 영역(523)의 좌측으로는 제1 칼럼 디코더 라인(CDi)이 연결되며, 제3 게이트 영역(525)의 우측으로는 제2 칼럼 디코더 라인(CDj)이 연결된다.
본 발명의 일 실시예에 따른 데이터 입출력 회로의 셀프 부스팅 회로 레이아웃을 보면, 인접 메모리 셀 어레이 블록과 센스 앰프를 공유하는 경우, 센스 앰프 양단의 데이터 로딩(loading)을 균형있게 하며, 데이터 버싱(busing)이 줄어들게 된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 반도체 메모리 장치의 데이터 입출력 회로에 따르면, 셀프 부스트 되는 칼럼 선택 라인 신호를 이용하는 회로 구조를 통해 반도체 설계시 레이아웃 면적을 최소화 할 수 있으며, 데이터가 이동하는 트랜지스터의 수를 줄일 수 있어 데이터의 입출력 속도가 빨라지게 된다.

Claims (16)

  1. 반도체 메모리 장치에 구비되는 제1 메모리 뱅크 및 제2 메모리 뱅크에 대하여 데이터를 입출력하기 데이터 입출력 회로에 있어서,
    상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크 각각에 연결되는 제1 비트 라인 쌍 및 제2 비트 라인 쌍;
    상기 제1 비트 라인 쌍 및 상기 제2 비트 라인 쌍 각각의 데이터를 증폭하기 위한 제1 비트 라인 센스 앰프 및 제2 비트 라인 센스 앰프;
    제1 블록 선택 신호에 응답하여 칼럼 선택 라인 신호를 제1 칼럼 디코더 라인으로 출력하거나, 제2 블록 선택 신호에 응답하여 상기 칼럼 선택 라인 신호를 제2 칼럼 디코더 라인으로 출력하거나, 제1 반전 블록 선택 신호에 응답하여 접지 전압 레벨을 상기 제1 칼럼 디코더 라인으로 출력하거나, 제2 반전 블록 선택 신호에 응답하여 상기 접지 전압 레벨을 상기 제2 칼럼 디코더 라인으로 출력하는 셀프 부스팅 회로;
    상기 제1 칼럼 디코더 라인의 출력 신호에 응답하여 상기 제1 비트 라인 센스 앰프의 출력 신호를 로컬 데이터 입출력 라인 쌍으로 전달하는 제1 칼럼 디코더 스위치; 및
    상기 제2 칼럼 디코더 라인의 출력 신호에 응답하여 상기 제2 비트 라인 센스 앰프의 출력 신호를 상기 로컬 데이터 입출력 라인 쌍으로 전달하는 제2 칼럼 디코더 스위치를 구비하는 것을 특징으로 하는 데이터 입출력 회로.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 데이터 입출력 회로는,
    상기 로컬 데이터 입출력 라인 쌍을 글로벌 데이터 입출력 라인 쌍에 연결시키기 위하여, 상기 제1 블록 선택 신호 또는 상기 제2 블록 선택 신호에 응답하여 상기 로컬 데이터 입출력 라인 쌍과 상기 글로벌 데이터 입출력 라인 쌍을 연결시키는 데이터 입출력 스위치를 구비하는 것을 특징으로 하는 데이터 입출력 회로.
  5. 제4항에 있어서,
    상기 데이터 입출력 회로는, 상기 글로벌 데이터 입출력 라인 쌍의 데이터를 출력하거나 상기 글로벌 데이터 입출력 라인 쌍에 데이터를 입력시키기 위하여,
    상기 글로벌 데이터 입출력 라인 쌍의 데이터를 증폭하여 출력하기 위한 데이터 입출력 센스 앰프; 및
    외부에서 입력되는 데이터를 상기 글로벌 데이터 입출력 라인 쌍으로 드라이빙하기 위한 입출력 드라이버를 구비하는 것을 특징으로 하는 데이터 입출력 회로.
  6. 제1항에 있어서,
    상기 셀프 부스팅 회로로 입력되는 신호들을 전송하는 라인들 각각은 인접하는 메모리 뱅크들 간에 공유되는 것을 특징으로 하는 데이터 입출력 회로.
  7. 제4항에 있어서,
    상기 제1 칼럼 디코더 스위치, 상기 제2 칼럼 디코더 스위치 및 상기 데이터 입출력 스위치 각각은 NMOSFET인 것을 특징으로 하는 데이터 입출력 회로.
  8. 제1항에 있어서,
    상기 제1 반전 블록 선택 신호와 상기 제2 반전 블록 선택 신호는 동일한 신호인 것을 특징으로 하는 데이터 입출력 회로.
  9. 복수개의 메모리 뱅크들로부터 대응되는 데이터를 입출력하기 위한 반도체 메모리 장치의 데이터 입출력 회로에 있어서,
    다수개의 제어신호들에 응답하여 칼럼 디코더 신호를 발생하는 셀프 부스팅 회로;
    상기 메모리 뱅크들 각각으로부터 출력된 데이터를 증폭하기 위한 복수개의 비트 라인 센스 앰프;
    제1 비트 라인 센스 앰프에서 출력된 비트 라인과 연결되고 제1 메모리 뱅크로부터 출력된 데이터를 로컬 데이터 입출력 라인으로 연결시키기 위한 제1 트랜지 스터;
    상기 제1 비트 라인 센스 앰프에서 출력된 반전 비트 라인과 연결되고 상기 제1 메모리 뱅크로부터 출력된 반전 데이터를 반전 로컬 데이터 입출력 라인으로 연결시키기 위한 제2 트랜지스터;
    제2 비트 라인 센스 앰프에서 출력된 비트 라인과 연결되고 제2 메모리 뱅크로부터 출력된 데이터를 상기 로컬 데이터 입출력 라인으로 연결시키기 위한 제3 트랜지스터;
    상기 제2 비트 라인 센스 앰프에서 출력된 반전 비트 라인과 연결되고 상기 제2 메모리 뱅크로부터 출력된 반전 데이터를 상기 반전 로컬 데이터 입출력 라인으로 연결시키기 위한 제4 트랜지스터를 포함하고,
    상기 제1 트랜지스터 및 상기 제3 트랜지스터는 상기 로컬 데이터 입출력 라인과 연결되며,
    상기 제2 트랜지스터 및 상기 제4 트랜지스터는 상기 반전 로컬 데이터 입출력 라인과 연결되고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트는 제1 칼럼 디코더 라인(CDi)과 연결되며,
    상기 제3 트랜지스터 및 상기 제4 트랜지스터의 게이트는 제2 칼럼 디코더 라인(CDj)과 연결되고,
    상기 셀프 부스팅 회로는,
    제1 블록 선택 신호를 전달하기 위한 제5 트랜지스터;
    제2 블록 선택 신호를 전달하기 위한 제6 트랜지스터;
    상기 제5 트랜지스터에서 출력되는 신호에 응답하여 칼럼 선택 라인(CSL) 신호를 상기 제1 칼럼 디코더 라인으로 전달하기 위한 제7 트랜지스터;
    상기 제6 트랜지스터에서 출력되는 신호에 응답하여 상기 칼럼 선택 라인(CSL) 신호를 상기 제2 칼럼 디코더 라인으로 전달하기 위한 제8 트랜지스터;
    제1 반전 블록 선택 신호에 응답하여 상기 제1 칼럼 디코더 라인과 그라운드를 연결하기 위한 제9 트랜지스터; 및
    제2 반전 블록 선택 신호에 응답하여 상기 제2 칼럼 디코더 라인과 그라운드를 연결하기 위한 제10 트랜지스터를 구비하는 것을 특징으로 하는 데이터 입출력 회로.
  10. 제9항에 있어서,
    상기 데이터 입출력 회로는
    상기 제1 또는 제2 블록 선택(BDCAij) 신호에 응답하여 상기 로컬 데이터 입출력 라인 과 글로벌 데이터 입출력 라인을 연결시키는 제11 트랜지스터; 및
    상기 제1 또는 제2 블록 선택(BDCAij) 신호에 응답하여 상기 반전 로컬 데이터 입출력 라인 과 반전 글로벌 데이터 입출력 라인을 연결시키는 제12 트랜지스터를 더 구비하는 것을 특징으로 하는 데이터 입출력 회로.
  11. 제9항에 있어서,
    상기 제1 반전 블록 선택 신호와 상기 제2 반전 블록 선택 신호는 동일한 신호인 것을 특징으로 하는 데이터 입출력 회로.
  12. 다수개의 메모리 뱅크들;
    상기 다수개의 메모리 뱅크들로부터 각각 출력되는 데이터 신호들을 감지하여 증폭하는 다수개의 센스 앰프들;
    로컬 데이터 입출력 라인 쌍;
    제1 블록 선택 신호에 응답하여 칼럼 선택 라인 신호를 제1 칼럼 디코더 라인으로 출력하거나, 제2 블록 선택 신호에 응답하여 상기 칼럼 선택 라인 신호를 제2 칼럼 디코더 라인으로 출력하거나, 제1 반전 블록 선택 신호에 응답하여 접지 전압 레벨을 상기 제1 칼럼 디코더 라인으로 출력하거나, 제2 반전 블록 선택 신호에 응답하여 상기 접지 전압 레벨을 상기 제2 칼럼 디코더 라인으로 출력하는 셀프 부스팅 회로;
    상기 제1 칼럼 디코더 라인의 출력 신호에 응답하여 대응되는 센스 앰프의 출력 신호를 상기 로컬 데이터 입출력 라인 쌍으로 전달하는 제1 전송회로; 및
    상기 제2 칼럼 디코더 라인의 출력 신호에 응답하여 대응되는 센스 앰프의 출력 신호를 상기 로컬 데이터 입출력 라인 쌍으로 전달하는 제2 전송회로를 구비하는 것을 특징으로 하는 데이터 입출력 회로.
  13. 제12항에 있어서,
    상기 다수개의 메모리 뱅크들은, 상기 로컬 데이터 입출력 라인쌍을 중심으로 대칭적으로 배치되는 1군의 메모리 뱅크들과 2군의 메모리 뱅크들을 구비하고,
    상기 다수개의 센스 앰프들은, 상기 로컬 데이터 입출력 라인쌍을 중심으로 대칭적으로 배치되는 1군의 센스 앰프들과 2군의 센스 앰프들을 구비하는 것을 특징으로 하는 데이터 입출력 회로.
  14. 삭제
  15. 삭제
  16. 복수개의 독립적인 메모리 뱅크로부터 출력되는 데이터를 증폭하여 출력하는 반도체 메모리 장치의 데이터 입출력 회로에 있어서,
    제1 블록 선택 신호와 연결되는 제1 N 웰 영역;
    제2 블록 선택 신호와 연결되는 제2 N 웰 영역;
    상기 제1 및 제2 N 웰 영역 상에 형성되고 전원 전압과 연결되는 제1 게이트 영역;
    상기 제1 N 웰 영역과 연결되고 제3 N 웰 영역 상에 가로질러 형성되는 제2 게이트 영역;
    상기 제2 N 웰 영역과 연결되고 제3 N 웰 영역 상에 가로질러 형성되는 제3 게이트 영역;
    접지 전압과 연결되는 제4 N 웰 영역;
    상기 제3 N 윌 영역의 일단과 상기 제4 N 웰 영역의 일단을 연결하는 제5 N 웰 영역;
    상기 제3 N 웰 영역의 타단과 상기 제4 N 웰 영역의 타단을 연결하는 제6 N 웰 영역; 및
    상기 제5 N 웰 영역 및 상기 제6 N 웰 영역 상에 가로질러 형성되고 반전 블록 선택신호가 입력되는 제 4 게이트 영역을 포함하고,
    상기 제2 게이트 영역과 상기 제3 게이트 영역 사이의 상기 제3 N 웰 영역에는 칼럼 선택 라인 신호가 입력되고,
    상기 제2 게이트 영역과 상기 제4 게이트 영역 사이의 상기 제3 N 웰 영역에 는 상기 메모리 뱅크로부터 출력되는 비트 라인 쌍에 연결되는 제1 칼럼 디코더 라인과 연결되고,
    상기 제3 게이트 영역과 상기 제4 게이트 영역 사이의 상기 제3 N 웰 영역에는 상기 메모리 뱅크로부터 출력되는 비트 라인 쌍에 연결되는 제2 칼럼 디코더 라인과 연결되도록 구성되는 셀프 부스팅 회로를 포함하는 데이터 입출력 회로.
KR1020030096290A 2003-12-24 2003-12-24 반도체 메모리 장치의 데이터 입출력 회로 KR100574962B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030096290A KR100574962B1 (ko) 2003-12-24 2003-12-24 반도체 메모리 장치의 데이터 입출력 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030096290A KR100574962B1 (ko) 2003-12-24 2003-12-24 반도체 메모리 장치의 데이터 입출력 회로

Publications (2)

Publication Number Publication Date
KR20050064709A KR20050064709A (ko) 2005-06-29
KR100574962B1 true KR100574962B1 (ko) 2006-04-28

Family

ID=37256274

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030096290A KR100574962B1 (ko) 2003-12-24 2003-12-24 반도체 메모리 장치의 데이터 입출력 회로

Country Status (1)

Country Link
KR (1) KR100574962B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100728568B1 (ko) * 2005-12-28 2007-06-15 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 입출력 회로
KR100755370B1 (ko) 2006-04-17 2007-09-04 삼성전자주식회사 반도체 메모리 장치
KR100855572B1 (ko) * 2007-04-04 2008-09-01 삼성전자주식회사 반도체 메모리 장치에서의 비트라인 센스앰프의레이아웃구조

Also Published As

Publication number Publication date
KR20050064709A (ko) 2005-06-29

Similar Documents

Publication Publication Date Title
US7697358B2 (en) Semiconductor memory device
US6735135B2 (en) Compact analog-multiplexed global sense amplifier for RAMs
JPH0696582A (ja) メモリアレイアーキテクチャ
US7663942B2 (en) Semiconductor memory device having local and global bit lines
KR100824798B1 (ko) 에지 서브 어레이에 전체 데이터 패턴을 기입할 수 있는 오픈 비트 라인 구조를 가지는 메모리 코어, 이를 구비한 반도체 메모리 장치, 및 에지 서브 어레이 테스트 방법
KR20010107932A (ko) 반도체집적회로장치
JPH04370596A (ja) 高速センシング動作を実行するセンスアンプ
JP2003308693A (ja) 半導体記憶装置
US6768692B2 (en) Multiple subarray DRAM having a single shared sense amplifier
US9293190B2 (en) Semiconductor storage device
US10153007B2 (en) Apparatuses including a memory array with separate global read and write lines and/or sense amplifier region column select line and related methods
US20050213404A1 (en) Semiconductor memory device and precharge control method
JPH10269766A (ja) 半導体記憶装置
US5715209A (en) Integrated circuit memory devices including a dual transistor column selection switch and related methods
KR100295048B1 (ko) 기입시간을최소화하는메모리장치및데이터기입방법
EP0573046B1 (en) Semiconductor memory device with single data line pair shared between memory cell arrays
KR100574962B1 (ko) 반도체 메모리 장치의 데이터 입출력 회로
JP2718577B2 (ja) ダイナミックｒａｍ
KR980012445A (ko) 멀티 뱅크 메모리장치
US6314038B1 (en) Semiconductor memory device for reducing parasitic resistance of the I/O lines
US7936615B2 (en) Methods for supplying power supply voltages in semiconductor memory devices and semiconductor memory devices using the same
US6434079B2 (en) Semiconductor memory device for distributing load of input and output lines
US5262992A (en) Semiconductor memory device having bit line pairs each divided into bit line sections with sense amplifier circuits
KR100369877B1 (ko) 반도체 기억장치와 그 데이터 전송방법
US9646658B1 (en) Sense amplifier and memory apparatus using the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100413

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee