KR20010107932A - 반도체집적회로장치 - Google Patents

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Abstract

본 발명은 메모리집적회로장치에 관한 것으로, 스태틱(정적)형 메모리셀을 이용하여 구성된 메모리셀어레이에 있어서, 상보비트선쌍으로 판독된 메모리셀의 신호를 받는 프리앰프와, 상기 프리앰프의 출력신호를 받는 메인앰프를 설치하고, 워드선이 선택되고나서 상기 메인앰프가 동작을 개시하기 까지의 사이에 있어서, 상기 프리앰프의 출력신호진폭에 대해서, 그 입력에 공급되는 상기 상보비트선쌍으로 판독되는 신호진폭이 커지도록 상기 상보비트선에 접속되는 복수의 메모리셀의 수를 제한한다.

Description

반도체집적회로장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
소자의 미세화와 데이터의 판독속도를 고속화 하는 것을 목표로 하는 반도체기억장치의 예로서, 특개평 9-251782호 공보가 있다. 이 공보기재의 반도체기억장치에 있어서는, 메모리셀어레이의 미세화를 꾀하면서, 데이터의 판독동작시에 비트선을 풀(full)로 진폭시키면서, 데이터판독속도를 고속화하기 위해서, 스태틱형 메모리셀이 입출력노드가 접속되는 비트선쌍에 CMOS래치구성의 프리센스앰프를 설치한다. 상기 프리센스앰프는, 워드선의 선택동작에 의해서 메모리셀에서 비트선쌍에 판독된 미소전압을 증폭하여 비트선쌍을 풀로 진폭시키고, 이러한 풀(FULL)진폭신호를 메인앰프로 공급하는 것이다.
즉, 지금까지의 스태틱형 RAM에서는, 상기 공보에도 지적하고 있듯이, 기억용량의 대기억용량화 때문에, 메모리셀어레이는 점점 미세화되고, 메모리셀의 미세화에 따라서, 각 메모리셀의 부하구동능력이 작아지고 있다. 또, 상보비트선의 기용량 및 기생저항도 증대하고 있다. 이와 같이 커다란 부하를 부하구동능력이 작은메모리셀로 구동하여 상보비트선에 판독신호를 얻는 구성을 취하기 위해서 필요한 신호량을 얻기 까지 장시간을 소비하는 것이 필요하다. 예를 들면, 도 10에 나타낸 파형도와 같이, 클럭신호(CLK)의 상승에 대응하여 워드선을 선택하고, 1개의 메모리셀을 상보비트선(BLT,BLB)에 접속하고, 이러한 상보비트선(BLT,BLB)의 한쪽을 프리차지전위(VDD)에서 메모리셀의 온상태의 구동MOSFET를 통해서 디스차지 (discharged)할 때, 작은 전류구동능력으로 커다란 기생용량과 기생저항을 갖는 비트선의 전위를 디스차지시켜서, 센스앰프의 증폭동작에 필요한 신호량 △VGBL을 얻기까지 장시간을 소비하게 된다.
그래서, 상기의 공보기재의 발명에서는, 스태틱형 메모리셀의 입출력노드가 접속되는 비트선쌍에 CMOS래치구성의 프리센스앰프를 설치하여 비트선쌍에 메모리셀에서 판독된 미소전압을 증폭하여 비트선쌍을 풀로 진폭시켜서 센스앰프로 전달하도록 하는 것이다.
그렇지만, 이 구성에 있어서도, 메모리셀 그것 자체에 의해 프리센스앰프의 증폭동작에 필요한 비트선에서의 신호량을 형성하지 않으면 안된다. 즉, 도 10의 파형도와 같게 워드선이 선택되고나서, 비트선에 프리센스앰프의 증폭동작에 필요한 미소신호가 얻어질 때까지 증폭동작을 늦출 필요가 있다. 특히, 프리센스앰프로서 CMOS래치회로를 이용한 경우에는, 입력신호량이 부족한 상태에서 증폭동작을 개시키는 것에 의해 CMOS래치회로가 오동작해 버리면, 메모리셀의 기억상태를 반전시킨다는 기억데이터의 파괴가 발생하기 때문에 메모리로서의 신뢰성을 유지할 수 없게 된다. 이 때문에, 상기 CMOS래치회로를 이용한 경우에는, 통상의 입력과 출력이전기적으로 분리된 차동증폭회로를 이용한 경우보다도, 동작타이밍마진을 여분으로 확보하는 것이 필요하게 되어, 그 만큼 동작개시타이밍을 더 늦추는 것이 필요하게 되어 버리는 결과가 된다.
또, 상기와 같이 비교적 커다란 기생용량을 갖는 비트선쌍을 고속으로 차지/디스차지 시키기 위해서 설치되는 프리센스앰프에 있어서는, 메모리셀을 구성하는 MOSFET에 비해서 큰 사이즈의 MOSFET를 설치하는 것이 필요해지고, 또 입력과 출력이 교차접속된 CMOS래치회로를 이용하고 있으므로, 그 기생용량도 무시할 수 없을 정도로 커져 있다. 따라서, 본래 고속화를 위해서 당연히 설치한 프리앰프가 그것 자체에 의해서 비트선쌍에 부가되는 기생용량을 더 한층 크게 해버리기 때문에, 프리센스앰프를 설치하지 않는 경우에 비해서 상기 메모리셀에서 비트선쌍으로 판독되는 소망하는 신호량을 얻기까지의 시간을 늦추게 된다는 문제를 가진다.
게다가, 소자의 미세화에 의해 메모리셀의 사이즈는 작아져 있고, 그것에 대응하여 비트선쌍의 피치도 고밀도로 형성되는 것이다. 이와 같은 고밀도의 비트선쌍의 피치 내로 상기와 같이 비트선쌍을 고속으로 차지/디스차지 시키기 위해서 메모리셀을 구성하는 MOSFET에 비해서 큰 사이즈의 MOSFET를 편입하도록 한다는 연구가 필요하다. 또, 상기와 같은 CMOS래치회로을 이용한 프리센스앰프에서는, 다이내믹형 RAM과 동일하게 비트선을 전원전압의 1/2 이 된 프리차지하지 않으면 안되고, 그 때문에 전원전압의 1/2이 된 프리자치전압을 안정적으로 형성하는 전원회로가 필요해 지거나, 프리센스앰프의 증폭개시시에는 다수의 프리센스앰프의 P채널형 MOSFET와 N채널형 MOSFET 사이에서 일제히 직류전류가 흘러버리기 때문에, 소비전류와 전원선의 노이즈를 증대시킨다는 다른 문제도 포함하고 있다.
따라서, 이 발명은, 스태틱형 메모리셀을 이용하여, 간단한 구성으로 고속화를 도모한 반도체기억회로를 구비한 반도체집적회로장치를 제공하는 것을 목적으로 하고 있다. 이 발명의 전기 및 기타 목적과 신규특성은, 본 명세서의 기술 및 첨부도면에서 확실하게 될 것이다.
본 발명은, 반도체집적회로장치에 관한 것으로, 특히 스태틱(정적)형 메모리셀을 이용하여 고속동작으로 한 기억회로를 내장한 것에 이용하여 유효한 기술에 관한 것이다.
도 1 은 이 발명에 따른 반도체기억회로의 한 실시예를 타나내는 개략블록도이다.
도 2 는 이 발명에 따른 반도체기억회로의 한 실시예를 타나내는 개략회로도이다.
도 3 은 도 2에 나타낸 반도체기억회로에서 메모리셀어레이를 구성하는 1개의 메모리블록의 회로도이다.
도 4 는 이 발명에 따른 반도체기억회로의 판독동작을 설명하기 위한 파형도이다.
도 5 는 이 발명에 따른 반도체기억회로의 기록동작을 설명하기 위한 파형도이다.
도 6 은 이 발명에 따른 반도체기억회로에 이용되는 메인앰프의 한 실시예를 나타내는 회로도이다.
도 7 은 이 발명에 따른 반조체기억회로의 한 실시예를 나타내는 전체레이아웃도이다.
도 8 은 이 발명에 따른 반도체기억회로가 탑재된 반도체집적회로장치의 한 실시예를 나타내는 레이아웃도이다.
도 9 는 이 발명을 설명하기 위한 비트선진폭과 비트선용량의 관계를 나타내는 특성도이다.
도 10 은 종래의 스태틱형 RAM의 판독동작을 설명하기 위한 파형도이다.
본원에서 개시된느 발명 가운데 대표적인 개요를 간단하게 설명하면 다음과 같다. 즉, 스태틱형 메모리셀을 이용하여 구성된 메모리셀어레이에 있어서, 상보비트선쌍으로 판독된 메모리셀의 신호를 받는 프리앰프와, 상기 프리앰프의 출력신호를 받는 메인앰프를 설치하고, 워드선이 선택되고나서 상기 메인앰프가 동작을 개시하기까지의 사이에서, 상기 프리앰프의 출력신호진폭에 대해서, 그 입력에 공급되는 상기 상보비트선쌍에 판독되는 신호진폭이 커지도록 상기 상보비트선쌍에 접속되는 복수의 메모리셀의 수를 제한한다.
이 발명을 보다 상세하게 설명하기 위해서, 첨부의 도면을 따라서 이것을 설명한다.
도 1에는, 이 발명에 따른 반도체기억회로의 한실시예의 블록도가 나타나 있다. 도 1의 반도체기억회로는, 특히 제한되지 않지만, 후술하는 바와 같은 CMOS 게이트어레이 등에 의해서 구성되는 디지털집적회로장치에 내장되는 RAM(랜덤 ·액세스 ·메모리) 매크로셀로서 이용된다.
메모리셀어레이는, 복수의 메모리블록(MB0∼MBN)으로 분할된다. 도 1에서는, 1비트분의 메모리셀어레이가 대표로서 예시적으로 나타나 있다. 복수비트의 단위로 데이터리드/라이트를 실시하는 경우에는, 도 1에서의 워드선(MWL, SWL)의 연장방향에 동일한 메모리셀어레이가 복수개 설치된다. 이와 같은 복수개의 메모리셀어레이에 대응하여, 상보의 글로벌비트선(GBLT, GBLB)이 복수 쌍 각각 평행하게 설치된다.
상기와 같은 1 내지 복수의 메모리셀어레이에 대해서, 입력회로(INB, CKB), 디코더(XDEC, YDEC), 제어회로(RWC)가 공통으로 설치된다. 메인앰프(MA)와 출력버퍼 (DOB)는, 상기 복수비트 단위로의 데이터에 대응하여 설치되는 상보의 글로벌비트선 (GBLT, GBLB)의 쌍 수에 대응하여 복수개(0∼j)가 설치된다.
메모리블록(MB0)은, 복수의 서브워드선(SWL)과 복수의 상보비트선(BLT, BLB)의 교점에 복수의 스태틱형 메모리셀(MC)이 설치되어 구성된다. 이하, 상기와 같이 메모리셀(MC)이 접속되는 상보비트선(BLT, BLB)을 상기 글로벌비트선(GBLT, GBLB)과 대비시키기 위해서 로컬비트선이라고 부르기로 한다.
상기 상보로컬비트선(BLB과 BLT)에는, 라이트앰프(WA)의 출력단자와, 프리앰프(PA)의 입력단자가 각각 접속된다. 상기 프리앰프(PA)는, 특히 제한되지 않지만, 3 상태출력기능을 가지고 있고, 그 상보출력단자가 상보의 글로벌비트선 (GBLT, GBLB)에 접속된다. 즉, 1비트의 리드/라이트에 대응한 1개의 메모리셀어레이에 설치되는 복수의 프리앰프(PA)는, 상기 상보의 글로벌비트선(GBLT, GBLB)에 의해 와이어드 OR 논리로 서로 접속된다.
상기 메모리셀어레이의 복수의 메모리블록 가운데, 서브워드선(SWL)은, 상기 복수의 메모리블록(MB0∼MBN) 및 상기 복수 비트의 단위의 데이터에 대응하여 설치되는 상기 메모리셀어레이와 같은 메모리셀어레이를 꼬챙이로 꿴 상태로 하도록 연장되는 메인워드선(MSL)과, 블록선택신호를 받는 워드드라이버(WDV)에 의해서, 1개의 메로리블록에 대응한 서브워드선(SWL)만이 선택상태로 된다.
상기 선택된 메모리블록에 설치되는 복수의 상보로컬비트선(BLT)와 (BLB)에 대응한 복수의 프리앰프(PA) 또는 라이트앰프(WA)가, 블록선택신호와 컬럼선택신 (YS) 및 리드제어신호(φYSR), 라이트제어신호(φYSW)에 의해 1개가 선택된다. 예를 들면 기록동작이라면 1개의 라이트앰프(WA)가 동작상태로 되어 기록데이터에 대응한 기록신호를 상보로컬비트선(BLT, BLB)를 통해서 메인앰프(MA)로 전달한다. 판독동작이라면 1개의 프리앰프가 동작상태로 되어 메모리셀로부터의 판독신호를 상보글로벌비트선(GBLT, GBLB)을 통해서 메인앰프(MA)로 전달하고, 출력버퍼(DOB)를 통해서 출력시킨다.
입력회로(INB)는, 복수비트로 이루어지는 어드레스신호(A0∼Ai)를 받아서, 디코더회로(XDEC & YDEC)로 전달하고, 로컬비트선의 선택동작에 이용되는 Y어드레스신호를 Y디코더회로(YDEC)로 전달한다. 또, 입력회로(INB)는, 리드/라이트 제어신호(R/W)와 복수비트로 이루어지는 기록데이터(DI0∼DIj)를 받아서, 제어회로 (RWC)로 각각 신호를 전달한다. 클럭버퍼(CKB)는, 클럭신호(CLK)를 받아서, 입력회로(INB) 등으로 클럭신호를 공급한다.
도 2에는, 이 발명에 따른 반도체기억회로의 한 실시예의 개략회로도가 나타나 있다. 메모리셀어레이는, 8개의 메모리블록(MB0∼MB7)에 의해 구성된다. 도 2에는, 그 가운데 1개의 메모리블록(MB0)의 회로도와, 메모리블록(MB1)의 블록도가 대표해서 예시적으로 나타내고 있고, 다른 메모리블록(MB2∼MB7)은 블랙박스로 나타내고 있다. 도 3에는, 상기 1개의 메모리블록(MB0)의 회로도를 나타내고 있다.
도 3에서, 1개의 메모리블록은, 1라인의 서브워드선(SWL)에 메모리셀 (MC(0, 0)) ∼ (MC(0, 15))와 같이 16개가 접속되고, 한쌍의 상보로컬비트선(LB)은, (BL0B, BL0T)에 의해 구성되며, MC(0,0) ∼ MC(31,0)과 같이 32개가 접속된다. 따라서, 1개의 메모리블록(MB0)에는, 16 ×32 = 512 개의 메모리셀이 배치된다. 도 2에서, 1개의 메모리셀어레이는, 8개의 메모리블록으로 구성되기 때문에, 상기 1개의 메모리셀어레이 전체에서는, 512 ×8 = 4096 개(비트)의 기억용량을 가지게 된다.
도 3에서, 메모리셀(MC(0, 0))이 대표적인 예로서 구체적회로를 나타내고 있듯이, P채널형 MOSFET(Q1, Q3)와 N채널형 MOSFET(Q2, Q4)로 이루어지는 2개의 CMOS인버터회로의 입력과 출력이 교차접속되어 이루어지는 래치회로와, 이러한 래치회로의 한쌍의 입출력노드와 상보로컬비트선(BL0B와 BL0T) 사이에 설치된 N채널형 전송게이트MOSFET(Q5와 Q6)으로 구성된다. 상기 MOSFET(Q5와 Q6)의 게이트는, 상기 서브워드선(SWL)에 접속된다.
서브워드선(SWL)은, 워드드라이버(WDV)에 의해 구동된다. 워드드라이버(WDV)는, CMOS인버터회로 등으로 이루어지는 드라이버(DV1)와, 그 입력단자와 전원전압 (VDD)의 사이에 설치되고, 메인워드선(MWL0)에 게이트가 접속된 풀업(pull-up)용의P채널형 MOSFET(Q8)와, 상기 메인워드선(MWL)에 게이트가 접속되고, 블록선택신호 (BS0)의 반전신호가 전달되는 N채널형 스위치 MOSFET(Q7)로 구성된다. 상기 MOSFET(Q7)로 전달된느 반전된 블록선택신호(BS0)를 형성하는 인버터회로(N1)는, 상기 제어회로(RWC)에 설치된다. 블록선택신호(BS0)는, Y계의 디코더회로(YDEC)에 의해 형성된다.
예를 들면, 메인워드선(MWL0)이 하이레벨의 선택레벨로 되고, 또, 블록신호 (BS0)가 하이레벨의 선택레벨로 되면, 인버터회로(N1)의 출력신호가 로우레벨로 된다. 상기 메인워드선(MWL0)의 하이레벨에 의해, P채널형 MOSFET(Q8)가 오프상태로, N채널형 MOSFET(Q7)가 온상태로 된다. 따라서, 상기 인버터회로(N1)의 로우레벨의 신호가 MOSFET(Q7)를 통해서 서브워드드라이버(DV1)로 전달되므로, 서브워드선 (SWL0)이 전원전압(VDD)에 대응한 하이레벨의 선택레벨로 된다.
이때, 비선택의 메인워드선(MWL31)은, 로우레벨의 비선택레벨로 되어 있다. 따라서, 상기 블록선택신호(BS0)를 전달하는 N채널형 MOSFET가 오프상태가 되고, P채널형의 풀업 MOSFET가 온상태가 되어 상기 서브워드드라이버의 입력단자에 전원전압(VDD)와 같은 하이레벨을 전달하므로, 서브워드선(SWL31) 등은 로우레벨의 비선택레벨로 된다. 또, 다른 메모리블록에 있어서는, 메인워드선(MWL0)에 대응한 N채널형 MOSFET가 온 상태로 되어 있지만, 블록선택신호(BS1∼BS7)가 비선택의 로우레벨이 되어 있고, 상기 동일한 인버터회로를 통해서 하이레벨을 서브워드드라이버의 입력단자로 전달하므로, 다른 메모리블록(MB1∼MB7)의 상기 메인워드선(MWL0)에 대응한 서브워드선(SWL0)은 로우레벨의 비선택 레벨로 된다. 따라서, 1개의 메모리어레이에 있어서, 복수의 메모리블록 가운데, 블록선택신호(BS0∼BS7)에서 지정된 1개의 메모리블록에 있어서의 1라인의 서브워드선(SWL) 만이 선택상태로 된다.
상기 상보로컬비트선(BL0B와 BL0T)에는, 비트선프리차지회로(BPC)가 접속된다. 비트선프리차지회로(BPC)는, 상기 상보로컬비트선(BL0B와 BL0T)을 전원전압 (VDD)에 프리차지하는 P채널형 MOSFET(Q10, Q11)와, 상보로컬비트선(BL0B와 BL0T)를 단락하는 P채널형 MOSFET(Q12)로 구성된다. 이들 MOSFET(Q10∼Q12)의 게이트에는, 로컬비트선 프리차지신호(φYSW)가 공급된다.
상기 상보로컬비트선(BL0B)와 (BL0T)에는, 라이트앰프(WA)의 출력단자가 접속된다. 라이트앰프(WA)는, 차동형태로 된 구동용의 N채널형 MOSFET(Q13과 Q14), 상기 구동용 MOSFET(Q13과 Q14)의 공통화된 소스와 회로의 접지전위 사이에 설치된 라이트앰프활성화용 스위치 MOSFET(Q15)로 구성된다. 상기 구동용 MOSFET(Q13와 Q14)의 드레인은, 라이트앰프(WA)의 출력단자로 되어서 상기 로컬비트선(BL0B)과 (BL0T)에 접속된다. 상기 구동용 MOSFET(Q13과 Q14)의 게이트는, 라이트앰프 (WA)의 입력단자 되어 상보의 기록데이터가 공급된다. 라이트앰프(WA)의 입력단자에 공급되는 기록데이터는, 상기 블록선택신호(BS0)에 대응한 블록선택신호와, 기록데이터(DT)와 (DB)를 받는 게이트회로(G1과 G2)에 의해 형성된 기록데이터가, 구동용의 인버터회로를 통해서 형성된다. 상기 라이트앰프활성화용 스위치 MOSFET(Q15)의 게이읕에는, 상기 로컬비트선 프리차지신호(φYSW)가 공급된다.
이 실시예의 라이트앰프(WA)는, 로컬비트선 프리차지신호(φYSW)가 하이레벨로 되어, 상기 프리차지동작이 종료하면 리드/라이트동작에 관계없이 라이트앰프(WA)가 활성화된다. 그렇지만, 리드동작 시에는 상기 기록데이터(DT와 DB)가 로우베렐인채로 되어 있으므로, 상기 구동용의 MOSFET(Q13과 Q14)가 함께 오프상태가 되어 라이트동작은 이루어지지 않는다.
상기 상보로컬비트선(BL0B와 BL0T)에는, 프리앰프(PA)의 입력단자가 접속된다. 프리앰프(PA)는, 차동형태로 된 N채널형 MOSFET(Q20과 Q21)와, 상기 차동 MOSFET(Q20과 Q21)의 공통된 소스와 회로의 접지전위 사이에 설치된 프리앰프활성화용 스위치 MOSFET(Q22)와, 상기 차동 MOSFET(Q20와 Q21)의 드레인과 전원전압 (VDD) 사이에 설치된 부하회로와, 상기 차동MOFSET(Q20와 Q21)의 드레인과 글로벌비트선(GBLT와 GBLB) 사이에 설치된 N채널형 출력 MOSFET(Q27, Q28)로 구성된다. 상기 차동 MOSFET(Q20과 Q21)의 게이트가 프리앰프의 입력단자로 되어, 상기 로컬비트선(BL0B와 BL0T)에 접속된다.
상기 부하회로는, 특히 제한되지 않지만, 게이트와 소스가 교차접속된 P채널형 MOSFET(Q23과 Q24)로 구성된다. 또, 이러한 부하 MOSFET(Q23과 Q24)에는, 각각 병렬로 P채널형 프리차지 MOSFET(Q25와 Q26)가 설치된다. 상기 프리앰프활성화용 스위치MOSFET(Q22), 출력MOSFET(Q27,Q28) 및 프리차지MOSFET(Q25와 Q26)의 게이트에는, 프리앰프 기동신호(φYSR)가 공급된다.
상기 로컬비트선 프리차지신호(φYSW)와, 프리앰프기동신호(φYSR)는, 각각 신호발생회로(YSW)와 (YSR)에 의해 형성된다. 신호발생회로(YSW)는, 상기 서브워드드라이버와 동일한 풀업의 P채널형 MOSFET(Q16)와, 선택신호를 전달하는 N채널형 MOSFET(Q17) 및 구동용 인버터회로로 구성된다. 이 신호발생회로(YSW)에는, 블록선택신호(BS0)를 받는 인버터회로(N1)의 출력신호와, 컬럼선택신호(YS0)가 공급된다. 이것에 의해, 선택된 메모리블록이면서, 지정된 로컬비트선에 대응한 신호발생회로 (YSW)에 있어서, 상기 로컬비트선 프리차지신호(φYSW)가 하이레벨로 되어, 비트선 프리차지동작이 종료되어 리드/라이트가 가능하게 된다. 비선택의 메모리블록 및 선택된 메모리블록에 있어서, 상기 컬럼선택신호가 비선택레벨로 되는 신호발생회로(YSW)에서는, 상기 풀업MOSFET(Q16)가 온 상태를 유지하여, 인버터회로의 입력신호를 하이레벨로 하기 때문에, 로우레벨의 출력신호를 형성하여 상기 비트선프리차지회로(BPC)가 동작상태를 유지한다.
신호발생회로(YSR)도 상기 서브워드드라이버와 동일한 풀업의 P채널형 MOSFET(Q18)와, 선택신호를 전달하는 N채널형 MOSFET(Q19) 및 구동용 인버터회로로 구성된다. 이 신호발생회로(YSR)에는, 블록선택신호(BS0)와 리드제어신호(RD)를 받는 게이트회로(G3)의 출력신호, 컬럼선택신호(YS0)가 공급된다. 이것에 의해 선택된 메모리블록이면서, 또 리드제어신호(RD)가 하이레벨로 되는 판독동작일 때에 컬럼선택신호(YS0)가 하이레벨로 되는 로컬비트선에 대응한 신호발생회로(YSR)에 있어서, 하이레벨의 프리앰프 기동신호(φYSR)가 하이레벨로 상승된다. 비선택의 메모리블록 및 선택된 메모리블록에 있어서도, 상기 컬럼선택신호가 비선택으로 되는 발생신호(YSR)에서는, 상기 풀업MOSFET(Q16)가 온 상태를 유지하여, 인버터회로의 입력신호를 하이레벨로 하기 때문에, 로우레벨의 출력신호를 형성하여 프리앰프 (PA)를 비동작상태로 한다. 선택된 프리앰프(PA)에서는, 증폭회로를 출력MOSFET (Q27과 Q28)를 통해서 글로벌비트선(GBLT와 GBLB)으로 출력한다.
도 2에 있어서, 1개의 메모리셀어레이에서는 8개의 메모리블록(MB0∼MB7) 가운데, 블록선택신호(BS)에 의해 지정된 1개의 메모리블록이 선택되고, 이러한 선택된 메모리블록 중의 16쌍의 상보로컬비트선(LB) 가운데, 컬럼선택신호(YS)에 의해 지정된 한쌍의 상보로컬비트선에 대응한 라이트앰프(WA) 또는 프리앰프(PA)만이 라이트/리드의 동작모드에 따라서 활성화되는 것이다.
상기 글로벌비트선(GBLT와 GBLB)에는, 1개의 메모리블록당 16개의 프리앰프가 접속되고, 1개의 메모리어레이에 8개의 메모리블록이 설치되기 때문에, 전체 128개의 프리앰프가 접속된다. 그 가운데, 상기 선택된 프리앰프(PA)의 증폭신호가 상기 출력MOSFET를 통해서 글로벌비트선(GBLT와 GBLB)로 판독된다. 특히 제한되지 않지만, 메모리셀어레이를 구성하는 복수의 메모리블록이, 워드선의 연장방향으로 늘어서서 구성된다. 그러므로, 상기 글로벌비트선(GBLB와 GBLT)의 길이가 비교적 길게되는 것, 및 상기와 같이 다수의 프리앰프(PA)가 접속되는 것에 의해, 그 기생용량 및 기생저항이 비교적 커지게 되어 버린다. 이 때문에, 글로벌비트선(GBLB와 GBLT)에 설치되는 프리차지회로는, 글로벌비트선(GBLB와 GBLT)의 양쪽에 배치된다. 이 글로벌비트선(GBLB와 GBLT)은, 판독전용의 출력신호선으로 되기 때문에, 리드제어신호(RD)가 상기 프리차지회로의 동작제어가 이루어진다. 즉, 리스제어신호(RD)가 하이레벨로 되는 리드동작으로 될때, 프리차지회로를 구성하는 P채널형 MOSFET가 오프 상태로 되어, 프리앰프(PA)로부터의 판독신호의 전달이 가능하게 된다.
워드드라이버(MDV)는, 특히 제한되지 않지만, 인접하는 2개의 메모리블록 (MB0와 MB1)의 인접부분에 형성된다. 즉, 2개의 메모리블록(MB0와 MB1)의 인접하는부분에 각각에 대응한 워드드라이버(WDV)가 좌우대칭적으로 거울반사시킨 형태로 배치된다. 이 구성에 의해, 워드드라이버(WDV)로 공급되는 각종 신호배선의 공통화 등을 합리화할 수 있다.
도 4에는, 이 발명에 따른 반도체기억회로의 판독동작을 설명하기 위한 파형도를 나타내고 있다.
클럭신호(CLK)에 동기하여 어드레스신호와 제어신호가 입력되어, 상기 디코더회로, 워드드라이버(WDV)의 동작에 의해서 1개의 메모리블록 중의 1라인의 워드선(서브워드선)(SWL) 및 로컬비트선 프리차지신호(φYSW)가 하이레벨로 된다. 상기 로컬비트선 프리차지신호(φYSW)의 하이레벨에 의해 비트선 프리차지회로(BPC)가 비동작상태가 되고, 로컬비트선(BLT, BLB)이 부동(floating)상태로 되어 있으므로, 상기 서브워드선(SWL)의 하이레벨에 의해 로컬비트선(BLB와 BLT)에 접속된 메모리셀에 의해, 한쪽 비트선(BLB) 또는 (BLT)가 디스차지된다. 즉, 메모리셀은 기억정보에 대응하여 N채널형 구동MOSFET(Q2) 또는 (Q4)가 온 상태로 되어 있기 때문에, 워드선(SWL)의 선택동작에 의해서 온 상태로 되어 있는 전송모드 MOSFET(Q5, Q6)에 의해 로컬비트선(BLB) 또는 (BLT)가 디스차지된다.
이 실시예에서는, 로컬비트선(BLT, BLB)에는 상기와 같이 제한된 수의 메모리셀밖에 접속하고 있지 않으므로, 그 배선길이가 짧고, 또, 메모리셀이 수에 대응하여 접속되는 전송게이트 MOSFET의 수도 32개로 적기 때문에 기생용량 및 기생저항이 작게 되어 있다. 그 결과, 미세화한 MOSFET(Q1∼Q6)에 의해 메모리셀을 구성하여도, 상기 디즈차지동작을 짧은 시간내에 저하시킬 수 있다. 그 결과프리앰프(PA)의 증폭동작에 필요한 신호량(상보비트선의 전위차)(△VBL)을 얻기 까지의 시간을 대폭을 단축할 수 있다.
상기와 같이 신호전압(△VBL)에 대응하여 프리앰프(PA)의 기동타이밍신호 (φYSR)를 워드선(SWL)의 선택직후까지 빨리할 수 있다. 이 실시예에서는, 프리앰프 (PA)로서, 입력과 출력를 전기적으로 분리한 차동증폭회로를 이용하고 있다. 이 때문에, 프리앰프(PA)의 동작개시타이밍을 CMOS래치회로를 이용한 경우와 비교하여 시간마진을 작게할 수 있다. 즉, 신호량(△VBL)이 부족한 상태에서 프리앰프(PA)를 활성화하여도, 신호량(△VBL)의 증대에 대응하여 출력신호를 수정할 수 있다. 특히, 이 실시예와 같이 비트선의 시간당 신호변화를 급준(가파르고 험함)하게 한 경우에는, 즉시 신호량(△VBL)의 부족이 수정되기 때문에 도중에서 출력신호를 역전시키는 것에 의해 출력신호의 확정을 늦게 해 버린다는 것과 같은 문제는 발생하지 않는다. 이것에 대해서, CMOS래치회로를 이용한 경우에는, 그 정귀환동작에 의해서 상기와 같은 수정을 할 수 없게 되므로 동작개시타이밍은, 워스트케이스를 고려하여 충분한 시간마진을 설정하는 것이 필요하게 되는 것이다.
상기 프리앰프(PA)의 증폭동작에 의해서, 글로벌비트선(GBLT, GBLB)으로 증폭신호가 전달된다. 이 실시예에서는, 글로벌비트선(GBLT, GBLB)은 128개의 프리앰프를 접속하는 것에 의해, 배선길이를 길게하는 동시에 그 기생용량 및 기생저항을 크게하고 있다.
이와 같이 글로벌비트선(GBLT, GBLB)에 있어서의 기생용량 및 기생저항을 크게하고, 또, 프리앰프(PA)의 구동능력을 비교적 작게 형성하는 것에 의해, 글로벌비트선(GBLT, GBLB)에 있어서의 신호진폭을 작게 제한하는 것이다. 즉, 글로벌비트선(GBLT, GBLB)에 있어서의 신호진폭은, 메인앰프(MA)의 증폭동작에 필요한 신호량(△VGBL)을 얻는데 필요한 제한된 레벨로 설정된다. 이와 같은 신호진폭을 작게 하는 것에 의해, 배선길이가 길어져 기생용량 및 기생저항이 커진 신호전달경로에서의 신호전달을 고속으로 하는 것이다.
상기 프리앰프(PA)의 구동능력을 작게 하는 것은, 반도체기억회로의 레이아웃에서도 형편이 좋다. 즉, 미세화된 메모리셀에 대응하여 로컬비트선의 피치도 좁게 형성된다. 이와 같은 좁은 피치 내에 일대일로 대응하여 프리앰프(PA)를 배치하지 않으면 안되기 때문에, 프리앰프(PA)를 구성하는 MOSFET의 사이즈는 크게 형성할 수 없다. 이 때문에, 프리앰프(PA)는 글로벌비트선(GBLT, GBLB)에서의 기생용량 및 기생저항에 대응하여 필요최소한 MOSFET 사이즈로 형성된다. 거꾸로 말하면, 1개의 메모리어레이에 형성되는 메모리블록의 수, 즉 글로벌비트선(GBLT, GBLB)의 길이 등이, 상기 로컬비트선의 피치에 맞추어서 형성할 수 있는 MOSFET의 구동능력에 대응한 기생용량 및 기생저항을 가지도록 선택된다.
라이트앰프(WA)와 비트선프리차지회로(BPC)도 상기 로컬비트선의 피치에 맞추어서 형성된다. 상기와 같이 상기 로컬비트선은, 미세화된 메모리셀에서 고속으로 구동할 수 있도록 작은 기생용량 및 기생저항 밖에 갖지 않으므로 라이트앰프 (WA)와 비트선프리차지회로(BPC)를 구성하는 MOSFET의 사이즈는 작아서 좋으므로 각별한 문제는 발생하지 않는다.
이 실시예에 있어서는, 특징적인 것은 메모리셀로부터의 판독신호를 로컬비트선, 글로벌비트선과 같이 계층적구조로 하여 프리앰프, 메인앰프와 같은 다단증폭회로를 이용하고 있음에도 불구하고, 신호레벨에서 보면 증폭동작을 하지 않는다는 점이다. 즉, 프리앰프(PA)는 증폭회로이라는 것과 같이 설명하고 있지만, 신호레벨에서 보는 한에서는, 증폭동작을 하고 있지 않다. 그것은, 로컬비트선 (BLT,BLB)의 신호진폭이 거의 전원전압(VDD)에 대응한 풀진폭의 형태를 취하고 있는데 비해서, 그것을 증폭하는 프리앰프(PA)의 출력신호인 글로벌비트선 (GBLT,GBLB)의 신호진폭이 제한된 작은 신호진폭이 되어 있기 때문이다.
이 실시예의 프리앰프(PA)의 증폭동작은, 신호진폭으로서의 증폭동작이 아니라, 전류증폭을 하고 있다는데 특징이 있다. 즉, 메모리셀이 갖는 전류구동능력을 보충하도록 프리앰프(PA)가 전류증폭작용을 하여 커다란 기생용량 및 기생저항을 구동하여 메인앰프(MA)의 동작에 필요한 신호량(△VGBL)을 고속으로 형성하는 것에 의해서, 동작의 고속화를 도모하는 것이라고 볼 수 있다. 혹은, 메모리셀의 부하를 가볍게 하여, 메모리셀에서는 전압신호의 발생원으로 간주하고, 프리앰프는 이러한 전압신호를 전류신호로 변환하는 전압전류변환동작을 계속 하면서, 증폭도작을 하는 것이라는 것도 할 수 있다.
상기와 같은 판독동작을 위해서는, 로컬비트선에 판독되는 신호진폭은, 전원전압(VDD)에 대응한 풀진폭일 필요는 없다. 즉, 상기와 같이 로컬비트선에 판독되는 신호진폭(신호변화분)이 전원전압(VDD)에 대응한 전위로까지 되어 버리는 것은, 서브워드선의 선택기간에서 로컬비트선의 부하가 가벼워 메모리셀에 의해 접지전위까지 저하시켜 버리기 때문이다. 프리앰프(PA)의 증폭동작에 필요한 것은, △VBL이라면 좋다. 따라서, △VBL이 얻어지기까지의 시간이 짧다면, 로컬비트선의 최저전위는 접지전위까지 저하시킬 필요는 없고, 전원전압(VDD)의 절반정도라도 좋다.
도 5에는, 이 발명에 따른 반도체기억회로의 기록동작을 설명하기 위한 파형도를 나타내고 있다.
클럭신호(CLK)에 동기하여 어드레스신호 및 기록용 데이터입력신호와 제어신호가 입력된다. 상기 어드레스신호를 받아 디코더회로, 워드드라이버(WDV) 동작에 의해서 1개의 메모리블록 중 1라인의 워드선(서브워드선)(SWL) 및 로컬비트선프리차지신호(φYSW)가 하이레벨로 된다. 상기 로컬비트선프리차지신호(φYSW)의 하이레벨에 의해 비트선프리차지회로(BPC)가 비동작상태가 되고, 로컬비트선(BLT, BLB)이 부동상태가 된다.
상기 데이터입력신호에 대응하여 라이트데이터신호(DT와 DB)가 발생되고, 상기 서브워드선(SWL)의 하이레벨에 의해 로컬비트선(BLB와 BLT)에 접속된 메모리셀에는, 상기 라이트데이터신호(DT와 DB)를 받는 라이트앰프(WA)의 출력신호에 의해 한쪽 비트선(BLB) 또는 (BLT)가 디스차지되고, 이러한 로컬비트선(BLB, BLT)의 하이레벨/로우레벨이 메모리셀의 내부노드에 기록된다.
라이트앰프(WA)를 구성하는 MOSFET는, 메모리셀의 기억상태를 반전시키기 위해서, 메모리셀보다도 큰 구동능력을 갖도록 형성되어 있으므로, 로컬비트선(BLB) 또는 (BLT)의 라이트데이터신호(DT) 또는 (DB)에 대응한 디차지속도는 메모리셀로부터의 판독동작의 경우에 비해 빨라져 있다.
도 6에는, 이 발명에 따른 반도체기억호로에 이용되는 메인앰프의 한 실시예의 회로도를 나타내고 있다.
메인앰프(MA)는, 전체로서 3단의 증폭회로로 구성된다. 초단(初段) 증폭회로 (A1)와 다음단 증폭회로(A2)는, 직류레벨의 시프트동작을 계속 하면서, 판독신호의 증폭을 실시한다. 최종단의 증폭회로(A3)는, CMOS레벨에 대응한 메인앰프출력신호를 형성한다.
초단증폭회로(A1)는, 글로벌비트선(GBLB와 GBLT)에 게이트가 접속된 N채널형 차동MOSFET(Q30, Q31)와, 각각의 드레인과 전원전압(VDD)의 사이에 설치되고, 게이트에 정상적으로 회로의 접지전위가 공급되는 것에 의해 부하저항으로서 동작하는 P채널형 MOSFET(Q32, Q33)와, 메인앰프기동신호(φSA)를 받아 온 상태가 되고, 상기 차동MOSFET(Q23과 Q33)에 동작전류를 흐르게 하는 N채널형 MOSFET(Q34)를 포함한다. 이 실시예에서는, 상기 차동MOSFET(Q30, Q31)과 각각에 대응하여 설치된 부하 MOSFET(Q32, Q33)의 입출력 전달특성이 가장 감도가 높은 영역에 상기 입력신호가 설정되도록 하기 때문에, 상기 MOSFET(Q34)와, 상기 차동MOSFET(Q30과 Q31)의 공통소스와의 사이에 고저항소자로서 동작하는 병렬형태의 N채널형 MOSFET(Q35와 Q36)이 설치된다. 이들 MOSFET(Q35와 Q36)의 게이트에는, 상기 초단증폭호로의 출력신호가 공급된다.
상기 메인앰프기동신호(φSA)에 의해 온 상태로 되는 MOSFET(Q34)에 의해 형성된 전류가 상기 고저항소자로서 작용하는 MOSFET(Q35와 Q36)의 병렬회로로 흐르는 것에 의해, 상기 차동 MOSFET(Q30과 Q31)의 소스전위가 전원전압(VDD) 측으로 상승한다. 이 결과, MOSFET(Q30)과 부하MOSFET(Q32) 및 MOSFET(Q31)과 부하MOSFET(Q33)은, 외관상 반전증폭회로로서 동작한다.
이와 같은 반전증폭회로의 입력신호는, 상기와 같은 글로벌비트선(GBLT와 GBLB)에 있어서 전달되는 전원전압(VDD) 근방에서 변화하는 소진폭의 신호이라는 점에서, 반전증폭회로를 구성하는 N채널형 MOSFET(Q30과 Q31)의 소스에 전달되는 기준전위를 상기와 같은 고저항소자 (Q35와 Q36)에 의해 전원전압(VDD) 측으로 시프트시키는 것에 의해, 상기와 같은 신호전달특성의 감도가 좋은 영역에서 동작시킬 수 있는 동시에, 그 증폭동작에 대응하여 교류신호성분의 증대와 직류성분을 로우레벨 측으로 레벨시프트시키는 것이다.
상기 고저항소자로서 동작하는 MOSFET(Q30과 Q31)의 게이트에는, 상기 증폭출력신호가 공급되고 있다. 이 때문에, 증폭개시시에는 양출력 모두 비교적 높은 전위인 것에 의해 저항치가 작아져서, 증폭MOSFET(Q30과 Q31)의 게이트, 소스간 전압을 크게 하여 감도를 높게한다. 증폭출력신호가 커지면 그것에 대응하여 MOSFET(Q30과 Q31)의 게이트전압이 저하하여 저항치를 크게 한다. 이것에 의해 이른바 증폭동작에 부귀환이 걸리고, 출력신호는 일정 레벨제한된 출력신호로 된다.
다음단 증폭회로(A2)는, 상기 초단증폭회로(A1)과 같은 회로구성으로 된다. 단, 초단증폭회로의 출력신호가 레벨시프트되어 진폭이 커지고 있으므로, 그것에 대응하여 상기 고저항으로 작용하는 MOSFET 의 저항치가 초단증폭회로의 MOSFET(Q35, Q36)보다도 작아 진다.
최종단의 증폭회로(A3)는, 상기 증폭회로(A2)로부터의 상보출력신호를 받는 N채널형 MOSFET(Q40, Q41)과, 각각의 드레인과 전원전압(VDD)와의 사이에 설치되고, 전류미러형태로 되어 액티브부하회로를 구성하는 P채널형 MOSFET(Q42와 Q43)과, 상기 메인앰프기동신호(φSA)를 받아 차동 MOSFET(Q40과 Q41)에 동작전류를 흐르게 하도록 된 N채널형 MOSFET(Q46)으로 구성된다. 이밖에, 상기 부하MOSFET(Q42와 Q43)에는, 각각 병렬형태로 프리차지용 P채널형 MOSFET(Q44와 Q45)가 설치된다. 이들 프리차지용 MOSFET(Q44와 Q45)의 게이트에는, 상기 메인앰프기동신호(φSA)가 공급된다. 이 실시예에서는, 특히 제한되지 않지만, 상기 부하MOSFET(Q42와 Q43)의 게이트는, 출력용량과의 밸런스를 잡아서 동작의 안정화를 도모하는 등을 위한 용량으로서 작용하는 P채널형 MOSFET(Q47과 Q48)가 설치된다.
도 7에는, 이 발며에 따른 반도체기억회로의 한 실시예의 전체레이아웃도를 나타내고 있다.
메모리블록은, 도 7에 확대하여 나타낸 바와 같이 서브워드선 방향에는 16개의 메모리셀이 접속되고, 로컬비트선에는 32개의 메모리셀이 접속된다. 이와 같은 메모리블록이 워드선의 연장방향으로 1입출력비트분에 대응하여 8개 설치된다. 메모리블록은 2개씩 4조로 나뉘고, 메모리블록간에는 워드드라이버가 배치된다. 상기 1입출력비트분에 의해 1개의 메모리셀어레이가 구성된다. 복수의 비트단위로 메모리액세를 하는 경우에는, 동일한 메모리셀어레이가 복수개, 워드선의 연장방향으로 늘어서게 된다.
상기 메모리블록의 로컬비트선의 일측단에는 라이트앰프(WA)가 배치되고, 이러한 라이트앰프(WA)의 상기 비트선 방향에 인접하여 프리앰프(PA)가 배치된다. 상기 프리앰프(PA)에 인접하여 글로벌비트선이, 상기 워드선의 연장방향으로 연장된다. 즉, 상기 메모리블록, 라이트앰프(WA), 프리앰프(PA) 및 글로벌비트선의 상호 배치관계는, 비트선 방향에서 글로벌비트선, 프리앰프(PA), 라이트앰프(WA), 메모리블록의 순으로 포개어져 있다.
상기 메모리블록의 배열방향의 일단측에는 디코더가 설치된다. 이 디코더에는, 어드레스신호를 포착하는 입력호로도 포함된다. 상기 메모리블록의 배열방향에 대응한 라이트앰프(WA), 프리앰프(PA) 및 글로벌비트선의 일측단에는, 제어회로, 메인앰프 및 출력버퍼가 설치된다. 상기 제어회로에는, 제어입력의 입력회로 및 클럭버퍼도 포함된다.
이 실시예에서는, 복수의 비트선 단위로 메모리액세를 하는 경우, 상기와 같이 메모리블록의 배열방향으로 복수의 메모리셀어레이를 배치하면, 디코더회로와 제어회로 및 메인앰프로부터의 거리가 너무 길어져서, 거기서의 신호지연에 의해서 고속화가 방해된다.
따라서, 메모리블록이 배열방향에서의 신호지연이 그다지 문제가 되지 않을 정도로 메모리셀어레이를 배치하고, 그것을 기본회로로서 비트선의 연장방향에 복수의 기본회로를 배치하는 것이다. 이 실시예에서는, 3개의 기본회로를 배치한 예가 나타나 있다. 이와 같이 데이터의 비트폭에 대응하여 상기 기본회로를 증감시키는 것에 의해, 임의의 비트폭을 가진 반도체기억회로(RAM매크로)를 구성할 수 있다.
그리고, 반도체기억회로는, 상기 디코더와 제어회로 및 출력버퍼에 대응하여 입출력단자가 설치된다. 이때문에, 이 실시예의 반도체기억회로에서는, 방형으로된 기억회로 에리어의 1개의 변을 따라서 입출력단자가 설치된다는 특징을 가지고 있다.
도 8에는, 이 발명에 따른 반도체기억회로가 탑재한 반도체집적회로장치의 한 실시예의 레이아웃도를 나타내고 있다.
이 실시예에서는, CMOS 게이트어레이에 의해 구성된 내부논리게이트회로와, 그 논리회로에 의해 메모리 동작의 제어가 이루어지는 RAM매크로로 구성된다. 이 경우에서, 상기 실시예와 같이 반도체기억회로(RAM매크로)는, 그 일단측에 입출력단자가 집중하여 배치된다. 따라서, 이 입출력단자가 설치되는 영역을 반도체기판의 중앙부를 향하도록 복수의 RAM매크로가 배치된다. 이 실시예에서는, 반도체 칩의 주위에는, 다른 전자장치와의 전기적 접속을 하기 위한 입출력회로가 배치되고, 그것을 제외한 반도체 칩의 내부영역이 전체로서 도 8의 종방향으로 3등분되고, 양측에 RAM매크로의 입출력단자가내부측을 향하도록 배치되고, 이러한 RAM매크로에 끼워진 영역은 게이트어레이로 구성된 내부회로가 설치된다.
이밖에, RAM매크로 상호는 반도체집적호로장치로서의 입출력회로와 내부회로의 신호전달과 논리처리를 하기 위한 게이트어레이가 형성되는 스페이스가 확보되어 있다.
도 9에는, 이 발명을 설명하기 위한 비트선진폭과 비트선용량의 특성도를 나타내고 있다. 메모리셀전류와 워드선의 펄스폭을 일정하게 했을 때, 비트선용량이 증대하면 비트선 진폭이 작아진다는 관계에 있다. 종래에는, 이 관계를 이용하여 비트선 진폭이 작아지도록 다수의 메모리셀을 접속하고, 비트선에서의 신호진폭을작게 하여 고속판독동작을 실시하는 것이다. 비트선진폭이 작으면 워드선의 절환에 의해 차례차례로 메모리셀을 선택하여 판독동작을 실시할 때에 유리해진다. 상기 비트선의 신호진폭이 작아진다는 것의 신호지연은, 센스앰프의 감도를 높게 함으로써 해겨하는 것이다.
그렇지만, 반도체기술의 진전에 따른 소자의 미세화에 의해서, 센스앰프의 감도에도 한계가 있기 때문에, 상기와 같은 발상으로는 소자의 미세화와 고속화 양쪽을 만족시킬 수 없게 된는 것이다.
본원 발명에서는, 종래의 발상을 역전시켜서 센스앰프의 감도에 한계가 있다면 메모리셀 그 자체에 의해 커다란 진폭을 형성하면 좋다는 것을 알게 되었다. 메모리셀자체는, 소자의 미세화에 의해 절대적인 구동능력이 저하하는 것이기 때문에, 메모리셀이 접속되는 비트선의 부하를 가볍게 하는 것에 의해, 도 9에 나타낸 특성도에서 이해되는 바와 같이 등가적으로 메모리셀의 구동능력을 크게 하는 것이다.
이와 같은 메모리셀로부터의 판독진폭의 증대에 의해서, 프리앰프의 동작개시타이밍을, 거의 워드선의 선택타이밍에 맞추어서 빨리 할 수 있다는 점에서, 메모리셀의 미세화를 도모한 경우에서도 고속판독이 가능하게 되는 것이다.
이 실시예에서는, 판독동작일 때에 비트선의 신호진폭이 커지게 되기 때문에, 종래의 발상으로는 다음 판독을 늦게 되어 버린다는 불안이 발생하지만, 비트선의 부하를 가볍게 하는 것에 의해 신호진폭이 커지고 있기 때문에 다음 판독을 위한 프리차지동작도 고속으로 할 수 있고, 라이트동작에서도 작은 사이즈의MOSFET를 이용하면서 저소비전력으로 기록이 가능하게 되는 것이다.
상기 메모리블록에서, 로컬비트선에 접속되는 메모리셀의 수는 64개와 같이 증가시켜도 좋다. 즉, 종래의 스태틱형 RAM에서는, 대기억용량화 때문에 비트선에는 256개와 512개와 같이 다수의 메모리셀이 접속된다. 이와 같은 수에 비해서, 상기 64개라는 수치는, 그 1/4 내지 1/8이다. 즉, 비트선의 기생용량도 1/4 내지 1/8로 작아진다는 것을 의미한다. 이 결과, 메모리셀의 부하가 상기아 같이 대폭으로 가벼워 지는 점에서, 그것에 대응하여 신호진폭의 시간당 변화가 고속으로 되어 프리앰프의 동작개시타이밍을 빨리 할 수 있는 것이다.
상기의 실시예에서 얻어지는 작용효과는, 다음과 같다.
(1) 스태틱형 메모리셀을 이용하여 구성된 메모리셀어레이에 있어서, 상보비트선쌍으로 판독된 메모리셀의 신호를 받는 프리앰프와, 상기 프리앰프의 출력신호를 받는 메인앰프를 설치하고, 워드선이 선택되고나서 상기 매인앰프가 동작을 개시하기 까지의 사이에서, 상기 프리앰프의 출력신호진폭에 대해서, 그 입력에 공급되는 상기 상보비트선쌍으로 판독되는 신호진폭이 커지도록 상기 상보미트선에 접속되는 복수의 메모리셀의 수를 제한하는 것에 의해, 미세화된 메모리셀을 이용하면서 고속판독이 가능하게 된다는 효과를 얻을 수 있다.
(2) 상기 상보비트선쌍으로 판독되는 신호진폭을 전원전압에 대응한 풀진폭으로 하고, 상기 프리앰프의 출력신호진폭을 상기 메인앰프의 증폭동작에 필요한 신호량에 대응한 소진폭으로 하는 것에 의해, 프리앰프의 동작개시타이밍을 빨리 하면서, 그 출력신호의 전달을 고속으로 할 수 있다는 점에서, 고속판독동작을 실현할 수 있다는 효과를 얻을 수 있다.
(3) 상기 상보비트선쌍으로 판독되는 신호진폭을 기록동작에서의 신호진폭과 거의 같게, 상기 프리앰프의 출력신호증폭은 상기 메인앰프의 증폭동작에 필요한 신호량에 대응한 소진폭으로 하는 것에 의해, 프리앰프의 동작개시타이밍을 빨리 하면서, 그 출력신호의 전달을 고속으로 할 수 있는 점에서, 고속판독동작을 실현할 수 있다는 효과를 얻을 수 있다.
(4) 상기 상보비트선쌍으로 판독된느 신호증폭은, 기록동작에서의 신호진폭의 절반이상으로 하고, 상기 프리앰프의 출력신호증폭을 상기 메인앰프의 증폭동작에 필요한 신호량에 대응한 소진폭으로 하는 것에 의해, 프리앰프의 동작개시타이밍을 빨리 하면서, 그 출력신호의 전단을 고속으로 할 수 있다는 점에서, 고속판독동작을 실현할 수 있다는 효과를 얻을 수 있다.
(5) 상기 상보비트선쌍에 접속되는 메모리셀의 수를 64개 이하로 제한하는 것에 의해, 프리앰프의 동작개시타이밍을 빨리 하면서, 그 출력신호의 전달을 고속으로 할 수 있다는 점에서, 고속판독동작을 실현할 수 있다는 효과를 얻을 수 있다.
(6) 상기 스태틱형 메모리셀을, P채널형 MOSFET와 N채널형 MOSFET로 이루어지는 2개의 CMOS인버터회로의 입력과 출력을 교차접속시킨 CMOS래치회로와, 상기 CMOS래치회로의 한쌍의 입출력노드와 상보비트선쌍과의 사이에 설치되고, 게이트가 워드선에 접속된 N채널형 전송게이트 MOSFET로 구성하는 것에 의해, 고속판독동작을 실현하면서 저소비전력으로 안정된 기억동작을 실시하게 할 수 있다는 효과를얻을 수 있다.
(7) 상기 프리앰프로서, 상기 상보비트선쌍에 입력이 접속된 차동 MOSFET와, 상기 차동 MOSFET의 드레인에 설치된 부하수단과, 컬럼선택신호에 의해 동작상태로 되어 상기 차동MOSFET에 동작전류를 흐르게 하는 스위치MOSFET와, 상기 컬럼선택신호에 의해 스위치제어되어 차동증폭출력단자를 글로벌비트선에 접속하는 출력선택 MOSFET로 구성하는 것에 의해, 동작개시타이밍마진을 작게하고, 또, 출력을 와이드 OR논리에 의해 접속할 수 있다는 점에서, 고속동작과 회로의 간소화를 도모할 수 있다는 효과를 얻을 수 있다.
(8) 상기 차동 MOSFET를 N채널형 MOSFET로 하여 상기 부하 MOSFET를 게이트와 드레인을 교차접속하고, 소스에 전원전압이 공급된 P채널형 MOSFET를 이용하는 것에 의해, 부하 MOSFET에도 증폭작용을 갖게할 수 있고, 프리차지 MOSFET에 의해 간단하게 리셋할 수 있다는 점에서 고속화가 가능하게 된다는 효과를 얻을 수 있다.
(9) 상기 상보비트선쌍에 전원전압과 회로의 접지전위와 같은 풀진폭의 기록신호를 전달하는 라이트앰프를 출력단자에 접속하는 것에 의해, 기록동작도 고속으로 할 수 있다는 효과를 얻을 수 있다.
(10) 상기 라이트앰프를 상기 컬럼선택신호에 의해 동작상태로 하고, 기록데이터에 대응하여 한쪽의 비트선을 디스차지시키는 한쌍의 MOSFET를 이용하는 것에 의해, 간단한 구성으로 고속기록이 가능하게 된다는 효과를 얻을 수 있다.
(11) 상기 메인앰프로서, 전원전압 근방의 상기 소진폭신호를 회로의 접지전위측으로 레벨시프트시키는 초단과 다음단 증폭회로가 종렬 접속된 입력증폭회로와, 상기 입력증폭회로의 증폭신호를 받아서, 전원전압에 대응한 풀진폭의 증폭신호를 형성하는 출력증폭회로를 이용하는 것에 의해, 고속동작을 실시하게 할 수 있다는 효과를 얻을 수 있다.
(12) 상기 컬럼선택신호에 의해 스위치제어되는 출력선택MOSFET를 통해서 복수의 프리앰프를 상기 글로벌비트선에 접속시키고, 이러한 글로벌비트선쌍에 상기 메인앰프의 입력단자를 접속하는 것에 의해, 와이어드OR논리에 의한 간단한 구성으로 판독계 회로를 형성할 수 있다는 효과를 얻을 수 있다.
(13) 상기 글로벌비트선에는, 전원전압을 공급하는 복수의 프리차지회로를 분산하여 배치되는 것에 의해 글로벌비트선의 리셋을 고속으로 실행할 수 있고, 복수의 메모리셀로부터의 연속한 판독동작을 고속으로 할 수 있다는 효과를 얻을 수 있다.
(14) 상기 워드선을 제 1 방향으로 연장하고, 상기 상보비트선쌍을 상기 제 1 방향에 대해서 직교하는 제 2 방향으로 연장하고, 상기 상보비트선쌍의 일단에 상기 프리앰프와 라이트앰프가 배치되어 1개의 메모리블록을 배치하고, 이러한 메모리블록의 복수개를 상기 제 1 방향으로 늘어서게 하여 배치하여 메모리셀어레이를 구성하고, 상기 메모리셀어레이의 제 1 방향의 일단측에 워드선과 비트선의 선택신호를 형성하는 디코더를 배치하여 상기 복수의 메모리블록에 대응한 프리앰프와 라이트앰프의 상기 제 1 방향에 대응한 배열방향을 따라서 상기 글로벌비트선을 연장하고, 상기 글로벌비트선의 상기 디코더에 대응한 일단측에 제어회로와 상기메인앰프와 출력버퍼가 설치되어 어드레스신호 및 제어신호와 기록과 판독데이터에 대응한 입출력단자를, 상기 디코더, 제어회로 및 출력버퍼에 대응한 일단측을 따라서 배치하는 것에 의해, 반도체집적회로장치에 탑재되는 RAM매크로로서 사용하기에 편하고, 입출력단자에 인접하여 메모리제어회로를 집중하여 형성할 수 있다는 점에서 고속동작을 실시하게 할 수 있다는 효과를 얻을 수 있다.
(15) 상기 메모리블록에는, 상기 복수의 메모리블록을 연장하는 메인워드선의 신호와, 블록선택신호를 받는 워드드라이버를 설치하고, 상기 스태틱형 메모리셀은, 상기 워드드라이버에 의해 선택되는 서브워드선에 접속되는 것에 의해, 워드선도 계층구조로 하여 고속선택 및 비선택의 메모리셀에서의 전류소비를 저감시킬 수 있다는 효과를 얻을 수 있다.
(16) 상기 반도체기억회로의 상기 입출력단자가 설치된 일단측을 반도체칩의 중앙측을 향해서 복수개 배열하는 것에 의해, 입출력단자를 인접하여 메모리제어회로를 집중하여 형성할 수 있다는 점에서 고속동작을 실시하게 할 수 있다는 효과를 얻을 수 있다.
이상 본 발명자에 의해 이루어진 발명을 실시예에 의거하여 구체적으로 설명하였지만, 본원 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러가지로 변경가능하다는 것은 말할 필요도 없다. 예를 들면, 메모리셀은, CMOS인버터회로의 입력과 출력을 교차접속시킨 완전스태틱형 메모리셀 이외에, P채널형 MOSFET를 고저항수단으로 치환한 것이라도 좋다. 비트선에 접속되는 메모리셀의 수는, 상기 64개와 32개의 수 이외에, 예를 들면 메모리셀의 구동전류를 크게 하여 128개와 같이 많게 해도 좋다. 라이트앰프, 프리앰프 및 메인앰프의 각 회로의 구체적 구성은 여러종류의 실시예를 채용할 수 있다. 반도체기억회로의 레이아웃은, 도 7에 한정되지 않고, 여러종류의 실시예를 채용할 수 있다.
이 발명은, 스태틱형 메모리셀을 이용한 반도체기억회로를 포함하는 각종 반도체집적회로장치에 넓게 이용할 수 있는 것이다.

Claims (17)

  1. 복수의 워드선과 복수의 상보비트선쌍의 교점에 복수의 스태틱형 메모리셀이 설치된 메모리셀어레이와,
    상기 상보비트선쌍을 전원전압에 의해 프리차지 하는 프리차지회로와,
    상기 상보비트선쌍으로 판독된 메모리셀의 신호를 받는 프리앰프와,
    상기 프리앰프의 출력신호를 받는 메인앰프를 구비하고,
    상기 워드선이 선택되고나서 상기 메인앰프가 동작을 개시하기까지의 사이에 있어서, 상기 프리앰프의 출력신호진폭에 대해서, 그 입력에 공급되는 상기 상보비트선쌍으로 판독되는 신호진폭이 커지도록 상기 상보비트선에 접속되는 복수의 메모리셀의 수를 제한한 반도체기억회로를 내장하여 이루어지는 것을 특징으로 하는 반도체집적회로장치.
  2. 청구항 1 에 있어서,
    상기 상보비트선쌍으로 판독되는 신호진폭은 전원전압에 대응한 풀(full)진폭이고,
    상기 프리앰프의 출력신호진폭은 상기 메인앰프의 증폭동작에 필요한 신호량에 대응한 소진폭인 것을 특징으로 하는 반도체집적회로장치.
  3. 청구항 1 에 있어서,
    상기 상보비트선쌍으로 판독되는 신호진폭은, 기록동작에서의 신호진폭과 거의 같게 되는 것이고,
    상기 프리앰프의 출력신호진폭은 상기 메인앰프의 증폭동작에 필요한 신호량에 대응한 소진폭인 것을 특징으로 하는 반도체집적회로장치.
  4. 청구항 1 에 있어서,
    상기 상보비트선쌍으로 판독되는 신호진폭은, 기록동작에서의 신호진폭의 절반이상이고,
    상기 프리앰프의 출력신호진폭은 상기 메인앰프의 증폭동작에 필요한 신호량에 대응한 소진폭인 것을 특징으로 하는 반도체집적회로장치.
  5. 청구항 1 에 있어서,
    상기 상보비트선쌍에 접속되는 메모리셀의 수는, 64개 이하인 것을 특징으로 하는 반도체집적회로장치.
  6. 청구항 1 에 있어서,
    상기 스태틱형 메모리셀은,
    P채널형 MOSFET와 N채널형 MOSFET로 이루어지는 2개의 CMOS인버터회로의 입력과 출력을 교차접속시킨 CMOS래치회로와,
    상기 CMOS래치회로의 한쌍의 입출력노드와 상보비트선쌍의 사이에 설치되고,게이트가 워드선에 접속된 N채널형의 전송게이트 MOSFET로 구성되는 것인 것을 특징으로 하는 반도체집적회로장치.
  7. 청구항 1 에 있어서,
    상기 프리앰프는,
    상기 상보비트선쌍에 입력이 접속된 차동 MOSFET와,
    상기 차동 MOSFET의 드레인에 설치된 부하수단과,
    컬럼선택신호에 의해 동작상태로 되어 상기 차동 MOSFET에 동작전류를 흐르게 하는 스위치 MOSFET와,
    상기 컬럼선택신호에 의해 스위치제어되어 차동증폭출력단자를 글로벌비트선으로 접속하는 출력선택 MOSFET로 이루어지는 것을 특징으로 하는 반도체집적회로장치.
  8. 청구항 7 에 있어서,
    상기 차동 MOSFET는, N채널형 MOSFET로 이루어지고,
    상기 부하 MOSFET는 게이트와 드레인이 교차접속되고, 소스에 전원전압이 공급된 P채널형 MOSFET로 이루어지고,
    상기 부하 MOSFET에는, 상기 컬럼선택신호가 게이트에 공급된 P채널형 프리차지용 MOSFET가 병렬로 설치되는 것인 것을 특징으로 하는 반도체집적회로장치.
  9. 청구항 7 에 있어서,
    상기 상보비트선쌍에는, 상보비트선쌍에 전원전압과 회로의 접지전위와 같은 풀진폭의 기록신호를 전달하는 라이트앰프의 출력단자가 접속되는 것인 것을 특징을 하는 반도체집적회로장치.
  10. 청구항 9 에 있어서,
    상기 라이트앰프는, 상기 컬럼신호에 의해 동작상태로 되고,
    기록데이터에 대응하여 한쪽의 비트선을 디스차지시키는 한쌍의 MOSFET를 포함하는 것을 특징으로 하는 반도체집적회로장치.
  11. 청구항 1 에 있어서,
    상기 메인앰프는,
    전원전압 근방의 상기 소진폭신호를 회로의 접지전위측으로 레벨시프트시키는 초단과 다음단 증폭회로가 종열 접속된 입력증폭회로와,
    상기 입력증폭회로의 증폭신호를 받아서, 전원전압에 대응한 풀진폭의 증폭신호를 형성하는 출력증폭회로로 구성되는 것을 특징으로 하는 반도체집적회로장치.
  12. 청구항 7 에 있어서,
    상기 컬럼선택신호에 의해 복수의 프리앰프가 스위치제어되는 출력선택MOSFET를 통해서 상기 글로벌비트선에 접속되고,
    이러한 글로벌비트선쌍은, 상기 메인앰프의 입력단자에 접속되는 것인 것을 특징으로 하는 반도체집적회로장치.
  13. 청구항 12 에 있어서,
    상기 메인앰프는,
    전원전압 근방의 상기 소진폭신호를 회로의 접지전위측으로 레벨시프트시키는 초단과 다음단 증폭회로가 종열접속된 입력증폭회로와,
    상기 입력증폭회로의 증폭신호를 받아, 전원전압에 대응한 풀진폭의 증폭신호를 형성하는 출력증폭회로로 구성되는 것을 특징으로 하는 반도체집적회로장치.
  14. 청구항 13 에 있어서,
    상기 글로벌비트선에는, 전원전압을 공급하는 복수의 프리차지회로가 분산하여 배치되는 것을 특징으로 하는 반도체집적회로장치.
  15. 청구항 12 에 있어서,
    상기 워드선이 제 1 방향으로 연장되고, 상기 상보비트선쌍은 상기 제 1 방향에 대해서 직교하는 제 2 방향으로 연장되고, 상기 상보비트선쌍의 일단에 상기 프리앰프와 라이트앰프가 배치되어 1개의 메모리블록이 구성되고,
    상기 메모리셀어레이는, 상기 메모리블록의 복수개가 상기 제 1 방향으로 늘어 놓여져 배치되는 것이고,
    상기 메모리셀어레이의 제 1 방향의 일단측에 워드선과 비트선의 선택신호를 형성하는 디코더가 배치되고,
    상기 복수의 메모리블록에 대응한 프리앰프와 라이트앰프의 상기 제 1 방향에 대응한 배열방향을 따라서 상기 글로벌비트선이 연장되고,
    상기 글로벌비트선의 상기 디코더에 대응한 일단측에 제어회로와 상기 메인앰프와 출력버퍼가 설치되는 것이고,
    상기 반도체기억회로에 대한 어드레스신호 및 제어신호와 기록과 판독데이터에 대응한 입출력단자는, 상기 디코더, 제어회로 및 출력버퍼에 대응한 일단측을 따라서 배치되는 것인 것을 특징으로 하는 반도체집적회로장치.
  16. 청구항 15 에 있어서,
    상기 메모리블록에는, 상기 복수의 메모리블록을 연장하는 메인워드선의 신호와, 블록선택신호를 받는 워드드라이버가 설치되는 것이고,
    상기 스태틱형 메모리셀은, 상기 워드드라이버에 의해 선택되는 서브워드선에 접속되는 것인 것을 특징으로 하는 반도체집적회로장치.
  17. 청구항 15 에 있어서,
    상기 반도체기억회로의 상기 입출력단자가 설치된 일단측을 반도체 칩의 중앙측을 향해서 복수개가 배열되는 것을 특징으로 하는 반도체집적회로장치.
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE366418T1 (de) 1996-04-25 2007-07-15 Bioarray Solutions Ltd Licht-regulierte, elektrokinetische zusammensetzung von partikeln an oberflächen
WO2001057875A1 (fr) 2000-02-04 2001-08-09 Hitachi, Ltd. Dispositif semi-conducteur
US9709559B2 (en) 2000-06-21 2017-07-18 Bioarray Solutions, Ltd. Multianalyte molecular analysis using application-specific random particle arrays
US7262063B2 (en) 2001-06-21 2007-08-28 Bio Array Solutions, Ltd. Directed assembly of functional heterostructures
US6625081B2 (en) * 2001-08-13 2003-09-23 Micron Technology, Inc. Synchronous flash memory with virtual segment architecture
CA2497740C (en) 2001-10-15 2011-06-21 Bioarray Solutions, Ltd. Multiplexed analysis of polymorphic loci by probe elongation-mediated detection
US6687168B2 (en) * 2002-01-18 2004-02-03 Hewlett-Packard Development Company, L.P. Method for writing data bits to a memory array
JP2004047003A (ja) * 2002-07-15 2004-02-12 Renesas Technology Corp 記憶装置
US7061792B1 (en) * 2002-08-10 2006-06-13 National Semiconductor Corporation Low AC power SRAM architecture
KR100434515B1 (ko) * 2002-09-17 2004-06-05 삼성전자주식회사 전류감지 회로용 능동 부하 회로를 구비하는 반도체메모리장치
AU2003298655A1 (en) 2002-11-15 2004-06-15 Bioarray Solutions, Ltd. Analysis, secure access to, and transmission of array images
US6816401B2 (en) * 2003-04-03 2004-11-09 Ami Semiconductor, Inc. Static random access memory (SRAM) without precharge circuitry
US6870398B2 (en) 2003-04-24 2005-03-22 Ami Semiconductor, Inc. Distributed memory and logic circuits
ATE532066T1 (de) 2003-09-22 2011-11-15 Bioarray Solutions Ltd Oberflächenimmobilisierter polyelektrolyt mit mehreren, zur kovalenten bindung an biomoleküle fähigen funktionellen gruppen
NZ547492A (en) 2003-10-28 2009-12-24 Bioarray Solutions Ltd Optimization of gene expression analysis using immobilized capture probes of different lengths and densities
US7848889B2 (en) 2004-08-02 2010-12-07 Bioarray Solutions, Ltd. Automated analysis of multiplexed probe-target interaction patterns: pattern matching and allele identification
US7286423B2 (en) * 2006-02-27 2007-10-23 Freescale Semiconductor, Inc. Bit line precharge in embedded memory
KR101297754B1 (ko) * 2006-07-11 2013-08-26 삼성전자주식회사 메모리 컴파일링 시스템 및 컴파일링 방법
US7839697B2 (en) * 2006-12-21 2010-11-23 Panasonic Corporation Semiconductor memory device
JP5594927B2 (ja) * 2007-04-11 2014-09-24 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置
JP2008282459A (ja) * 2007-05-08 2008-11-20 Elpida Memory Inc 半導体記憶装置
JP2008294310A (ja) * 2007-05-25 2008-12-04 Elpida Memory Inc 半導体記憶装置
US7733724B2 (en) * 2007-11-30 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling global bit line pre-charge time for high speed eDRAM
JP2009289784A (ja) * 2008-05-27 2009-12-10 Nec Electronics Corp 半導体集積回路装置
US8305827B2 (en) * 2010-07-13 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Dual rail memory
KR20130034934A (ko) * 2011-09-29 2013-04-08 삼성전자주식회사 반도체 장치 및 이의 동작 방법, 및 이를 포함하는 메모리 시스템
US8593860B2 (en) 2011-12-09 2013-11-26 Gsi Technology, Inc. Systems and methods of sectioned bit line memory arrays
US8693236B2 (en) * 2011-12-09 2014-04-08 Gsi Technology, Inc. Systems and methods of sectioned bit line memory arrays, including hierarchical and/or other features
US8659937B2 (en) * 2012-02-08 2014-02-25 International Business Machines Corporation Implementing low power write disabled local evaluation for SRAM
US9013940B2 (en) * 2013-02-28 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Sense amplifier
US9070433B1 (en) * 2014-03-11 2015-06-30 International Business Machines Corporation SRAM supply voltage global bitline precharge pulse
US10311191B2 (en) * 2017-01-26 2019-06-04 Advanced Micro Devices, Inc. Memory including side-car arrays with irregular sized entries
US11923035B2 (en) * 2021-05-12 2024-03-05 Samsung Electronics Co., Ltd. Pseudo dual port memory devices

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01192078A (ja) 1988-01-28 1989-08-02 Hitachi Ltd 半導体記憶装置及びレベルシフト回路
JP2865762B2 (ja) 1989-01-20 1999-03-08 株式会社日立製作所 増幅回路
US5170375A (en) * 1989-04-21 1992-12-08 Siemens Aktiengesellschaft Hierarchically constructed memory having static memory cells
US4928268A (en) 1989-04-21 1990-05-22 Motorola, Inc. Memory using distributed data line loading
EP0393434B1 (de) 1989-04-21 1996-01-03 Siemens Aktiengesellschaft Statischer Speicher
JPH06267271A (ja) 1993-03-16 1994-09-22 Hitachi Ltd 半導体集積回路
JPH09251782A (ja) 1996-03-14 1997-09-22 Fujitsu Ltd 半導体記憶装置
US5798972A (en) * 1996-12-19 1998-08-25 Mitsubishi Semiconductor America, Inc. High-speed main amplifier with reduced access and output disable time periods

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