WO2000026920A1

WO2000026920A1 - Dispositif de circuit integre semi-conducteur

Info

Publication number: WO2000026920A1
Application number: PCT/JP1998/004902
Authority: WO
Inventors: Hitoshi Endo; Katsuhiko Wakasugi; Youichi Sato; Kazuyoshi Sato
Original assignee: Hitachi, Ltd.; Hitachi Ulsi Systems Co., Ltd.
Priority date: 1998-10-29
Filing date: 1998-10-29
Publication date: 2000-05-11
Also published as: KR20010107932A; US6452851B1; KR100576844B1

Description

明細書半導体集積回路装置技術分野

この発明は、半導体集積回路装置に関するものであり、特にスタティック型メモリセルを用いて高速動作とした記憶回路を内蔵したものに利用して有効な技術に関するものである,，背景技術

素子の微細化とデータの読み出し速度を高速化することを狙つた半導体記憶装置の例として、特開平 9 - 2 5 1 7 8 2号公報がある。この公報記載の半導体記憶装置においては、メモリセルァレイの微細化を図りつつ、データの読み出し動作時にビット線をフル振幅させながら、デ一夕読み出し速度を高速化するために、スタティック型メモリセルの入出カノードが接続されるビット線対に C M O Sラッチ構成のプリセンスァンプを設ける,:，上記のプリセンスアンプは、ワード線の選択動作によつてメモリセルからビッ卜線対に読み出された微小 ¾Eを增幅してビット線対をフル振幅させ、かかるフル振幅信号をメインアンプに供給するものである。

つまり、それまでのスタティック型 R AMでは、上記公報にも指摘されているように、記憶容量の大記憶容量化のために、メモリセルアレイはますます微細化され、メモリセルの微細化にともなって、各メモリセルの負荷駆動能力が小さくなつている。また、相補ビッ卜線の寄生容量及び寄生抵抗も増大している。このように大きな負荷を負荷駆動能力の小さなメモリセルで駆動して相補ビット線に読み出し信号を得る構成をとるために必要な信号量を得るまでに長い時間を費やすこと力〈必要になる。例えば、第 10図に示した波形図のように、クロック信号 C L の立ち上がりに対応してヮ一ド線を選択し、 1つのメモリセルを相捕ビッ卜線 BLT， BLBに接続し、かかる相補ビッ卜線 BLTと BLBの一方をプリチャージ電位 VDDからメモリセルのオン状態の駆動 MOS F ETを通してディスチャージするとき、小さな電流駆動能力で大きな寄生容量と寄生抵抗を持つビッ卜線の電位をデイスチャージさせて、センスアンプの増幅動作に必要な信号量 Δ V G B Lを得るまでに長い時間を費やしまうものとなる。

そこで、上記の公報記載の発明では、スタティック型メモリセルの入出カノ一ドが接続されるビット線対に C M 0 Sラッチ構成のプリセンスアンプを設けてビット線対にメモリセルから読み出された微小電圧を增幅してビッ卜線対をフル振幅させてメインセンスアンプに伝えるようにするものである。

しかしながらは、この構成においても、メモリセルそれ自体によりプリセンスアンプの増幅動作に必要なビット線での信号量を形成しなければならない。つまり、第 1 0図の波形図と同じようにヮード線が選択されてから、ビット線にプリセンスアンプの増幅動作に' な微小信号が得られるまで増幅動作を遅らせる必要がある。特に、プリセンスアンプとして CMOSラッチ回路を用いた場合には、入力信号量が不足した状態で増幅動作を開始させることにより CMO Sラツチ回路が誤動作してしまうと、メモリセルの記憶状態を反転させるという記憶デ一夕の破壊力く生じるためにメモリとしての信頼性が維持できなくなる。このため、上記 CMOSラッチ回路を用いた場合には、通常の入力と出力とが電気的に分離された差動増幅回路を用いた場合よりも、動作タイミングマ一ジンを余分に確保すること力く必要となって、その分動作開始タイミングをいつそう遅らせること力 £ となってしまう結果となる。

また、上記のように比較的大きな寄生容量を持つビッ卜線対を高速にチャージ/ディスチャージさせるために設けられるプリセンスアンプにおいては、メモリセルを構成する M O S F E Tに比べて大きなサイズの M O S F E Tを設けること力〈必要となり、かつ入力と出力とが交差接続された C MO Sラッチ回路を用いているので、その寄生容量も無視できない程度に大きくなつている。したがって、本来高速化のために設けたはずのプリセンスアンプそれ自体によってビット線対に付加される寄生容量をいつそう大きくさせてしまうために、プリセンスアンプを設けない場合に比べて上記メモリセルからビッ卜線対に読み出される所望の信号量を得るまでの時間を遅らせてしまうという問題を有する,-，

その上に、素子の微細化によりメモリセルのサイズは小さくなつており、それに対応してビット線対のピッチも高密度に形成されるものである。このような高密度のビッ卜線対のピッチ内に上記のようにビッ卜線対を高速にチヤ一ジノディスチャージさせるためにメモリセルを構成する M 0 S F E Tに比べて大きなサイズの M O S F E Tを組み込むようにするという工夫が必要となる,，また、上記のような C MO Sラッチ回路を用いたプリセンスアンプでは、ダイナミック型 R AMと同様にビッ卜線を電源 ¾ϊの 1 Ζ 2にプリチャージしなければならず、そのために電源電圧の 1 / 2にされたプリチヤ一ジ電圧を安定的に形成する電源回路力必要になつたり、プリセンスアンプの增幅開始時には多数のプリセンスアンプの Ρチャンネル型 MO S F Ε Τと Νチヤンネル型 MO S F E Τ との間でいっせ L、に直流電流が流れてしまうので、消費電流や電源線のノィズを増大させるという別の問題も含んでいる。

した力くつて、この発明は、スタティック型メモリセルを用い、簡単な構成で高速化を図った半導体記憶回路を備えた半導体集積回路装置を提供することを目的としている。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。発明の開示

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、スタティック型メモリセルを用いて構成されたメモリセルアレイにおいて、相補ビット線対に読み出されたメモリセルの信号を受けるプリアンプと、上記プリァンプの出力信号を受けるメインアンプを設け、ワード線力 <選択されてから上記メインアンプが動作を開始するまでの間において、上記プリアンプの出力信号振幅に対して、その入力に供給される上記相補ビット線対に読み出される信号振幅が大きくなるように上記相補ビット線に接続される複数のメモリセルの数を制限する,:，図面の簡単な説明

第 1図は、この発明に係る半導体記憶回路の一実施例を示す概略プロック図であり、

第 2図は、この発明に係る半導体記憶回路の一実施例を示す概略回路図であり、

第 3図は、第 2図に示した半導体記憶回路におけるメモリセルアレイを構成する 1つのメモリブロックの回路図であり、

第 4図は、この発明に係る半導体 ΐ己憶回路の読み出し動作を説明するための波形図であり、

第 5図は、この発明に係る半導体言己憶回路の書き込み動作を説明するための波形図であり、第 6図は、この発明に係る半導体記憶回路に用い

の一実施例を示す回路図であり、

第 7図は、この発明に係る半導体記憶回路の一実施例を示す全体レイァゥ卜図であり、

第 8図は、この発明に係る半導体記憶回路が搭載された半導体集積回路装置の一実施例を示すレイァゥ卜図であり、

第 9図は、この発明を説明するためのビット線振幅とビッ卜線容量の関係を示す特性図であり、

第 10図は、従来のスタティック型 RAMの読み出し動作を説明するための波形図である,，発明を実施するための最良の形態

この発明をより詳細に説述するために、添付の図面に従つてこれを説明する。

第 1図には、この発明に係る半導体記憶回路の一実施例のプロック図が示されている,，同図の半導体記憶回路は、特に制限されないが、後述するような CMOSゲートアレイ等によつて構成されるデジ夕ル集積回路装置に内蔵される RAM (ランダム ·アクセス ' メモリ）マクロセルとして用いられる,，

メモリセルアレイは、複数のメモリプロック MB 0~MBNに分割される。同図においては、 1ビッ卜分のメモリセルアレイが代表として例示的に示されている。複数ビットの単位でのデ一夕のリード/ライトを行う場合には、同図におけるワード線（MWL， SWL) の延長方向に同様なメモリセルアレイが複数個設けられる。このような複数個のメモリセルアレイに対応して、相補のグローバルビット線 GBLT, GBL Bが複数対それぞれ平行に設けられる。上記のような 1ないし複数のメモリセルアレイに対して、入力回路 I NB, CKB、デコーダ XDE YDE C、制御回路 RWCが共通に設けられる。メインアンプ MAと出力バッファ DOBは、上記複数ビットの単位でのデータに対応して設けられる相補のグロ一 <ルビット線 G B LT, GB L Bの対数に対応して複数個（0~ j 力 <設けられる。メモリプロック MB 0は、複数のサブヮード線 SWLと複数の相補ビッ卜線 BLT B L Bの交点に複数のスタティック型メモリセル MC力、' 設けられて構成される, > 以下、上記のようにメモリセル MC力〈接続される相補ビッ卜線 B L T, B L Bを上記グロ一バルビッ卜線 G BLT, G B L Bと対比させるためにカルビット線と呼ぶものとする。

上記相補ローカルビッ卜線 BLBと BLTには、ライトアンプ WAの出力端子と、プリアンプ PAの入力端子がそれぞれ接続される。上記プリアンプ P Aは、特に制限されないが、 3状態出力機能を有しており、その相補出力端子が相補のグローバルビット線 G B L T, GB L Bに接続される。つまり、 1ビットのリード Zライトに対応した 1つのメモリセルアレイに設けられる複数のプリアンプ P Aは、上記相捕のグローバルビッ卜線 GBLT, GB LBによりワイヤードオア論理で相互に接続される。

上記メモリセルアレイの複数のメモリブロックのうち、サブヮ一ド線 SWLは、上記複数のメモリブロック M B 0 ~M B N及び上記複数ビットの単位でのデータに対応して設けられる上記メモリセルァレイと同様なメモリセルアレイをくし刺し状態にするように延長されるメインヮード線 MWしと、ブロック選択信号とを受けるヮードドラ <ΨΌ Vによつて、 1つのメモリブロックに対応したサブヮ一ド線 S WLのみが選択状態にされる。

上記選択されたメモリブロックに設けられる複数の相補カルビッ卜線 BLTと BLBに対応した複数のプリアンプ PA又はライトアンプ WA力〈、ブロック選択信号とカラム選択信号 YS及びリード制御信号 ø YSR、ライト制御信号 0YSWにより 1つが選択される。例えば書き込み動作なら 1つのライトアンプ W Aが動作状態にされて書き込みデー夕に対応した書き込み信号を相補ローカルビット線 BLT， BLBに伝える。読み出し動作なら 1つのプリアンプが動作状態にされてメモリセルからの読み出し信号を相補のグロ一バルビッ卜線 GBLT， GBLB を介してメインアンプ MAに伝え、出力バッファ DOBを通して出力させる。

入力回路 I N Bは、複数ビッ卜からなるアドレス信号 A 0~A iを受けて、デコーダ回路 XDE C&YDE Cにヮ一ド線の選択動作に用いられる Xアドレス信号を Xデコーダ回路 XD ECに伝え、口一カルビッ卜線の選択動作に用、られる Yアドレス信号を Yデコーダ回路 Y D E Cに伝える,，また、入力回路 I NBは、リード/ライト制御信号 RZWと複数ビッ卜からなる書き込みデータ D I 0〜D I jを受けて、制御回路 R WCにそれぞれの信号を伝える,，クロックノくッファ C KBは、クロック信号 CLKを受け、入力回路 I NB等にクロック信号を供給する。第 2図には、この発明に係る半導体記憶回路の一実施例の概略回路図が示されている,，メモリセルアレイは、 8個のメモリブロック MB 0〜 MB 7により構成される。同図には、そのうちの 1つのメモリブロック MB 0の回路図と、メモリブロック MB 1のブロック図が代表として例示的に示されており、他のメモリブロック MB 2〜MB 7はブラックボックスとして示されている。第 3図には、上記 1つのメモリブロック M B 0の回路図が示されている。

第 3図において、 1つのメモリブロックは、一本のサブワード線 SW Lにメモリセル MC (0， 0) 〜MC (0， 15) のように 16個が接続され、一対の相補ローカルビット線 L Bは、 B L 0 B， BL O Tにより構成されて、 MC (0， 0) 〜MC (31， 0) のように 32個が接続される。したがって、 1つのメモリブロック MB 0には、 16 x 32 = 5 12個のメモリセルが配置される。第 2図において、 1つのメモリセルアレイは、 8個のメモリブロックから構成されるから、上記 1つのメモリセルアレイ全体では、 5 12 X 8 = 4096個（ビット）の記憶容量を持つようにされる。

第 3図において、メモリセル MC (0， 0) が代表として具体的回路が示されているように、 Pチャンネル型 MOS FETQ 1， Q3と Nチヤンネル型 MO S F ETQ 2， Q 4からなる 2つの CMO Sインバー夕回路の入力と出力とが交差接続されてなるラッチ回路と、かかるラッチ回路の一対の入出力ノ一ドと相補ローカルビッ卜線 B L 0 Bと B L 0 T との間に設けられた Nチヤンネル型の伝送ゲ一 MO SFETQ5と Q 6力、ら構成される。上記 M〇S FETQ5と Q 6のゲートは、上記サブヮ一ド線 S W Lに接続される。

サブワード線 SWLは、ワードドライバ WDVにより駆動される。ヮ —ドドライバ WDVは、 CMOSインバー夕回路等からなるドライノく D V Iと、その入力端子と電源電圧 VDDとの間に設けられ、メインヮ一ド線 MWL 0にゲ一卜力く接続されたプルアップ用の Pチヤンネル型 MO S F E TQ 8と、上記メィンヮード線 MWLにゲ一卜が接続され、プロック選択信号 B S 0の反転信号が伝えられる Nチャンネル型のスィッチ MO S F ETQ 7から構成される。上記 MOS F ETQ 7に伝えられる反転されたプロック選択信号 B S 0を形成するィンバータ回路 N 1は、前記制御回路 RWCに設けられるりブロック選択信号 BS 0は、 Y系のデコーダ回路 YD E Cにより形成される。

例えば、メインヮ一ド線 MWL 0がハイレベルの選択レベルにされ、かつ、ブロック選択信号 B S 0がハイレベルの選択レベルにされると、ィンバータ回路 N 1の出力信号がロウレベルにされる。上言己メインヮード線 MWL 0のハイレベルにより、 Pチヤンネル型 MO S F ETQ 8力オフ状態に、 Nチャンネル型 MOSFETQ7がオン状態にされる。したがって、上記ィンバ一夕回路 N 1のロウレベルの信号が MO S FET Q 7を介してサブヮードドライバ DV 1に伝えられるので、サブヮ一ド線 SWL 0力く電源電圧 VDDに対応したハイレベルの選択レベルにされる。

このとき、非選択のメインワード線 MWL 3 1は、ロウレベルの非選択レベルにされているにしたがって、上記ブロック選択信号 BS 0を伝える Nチヤンネル型 MO S F E Tがオフ状態となり、 Pチヤンネル型のプルアップ MO S F E Tがォン状態になって上記サブヮードドライバの入力端子に電源 ¾EVDDのようなハイレベルを伝えるので、サブヮード線 SWL 3 1等はロウレベルの非選択レベルにされる。また、他のメモリブロックにおいては、メインワード線 MWL 0に対応した Nチャンネル型 M〇 S FE Tがォン状態にされているが、プロック選択信号 B S 1〜BS 7が非選択のロウレベルとなっており、前記同様なインバー夕回路を通してハイレベルをサブヮードドライバの入力端子に伝えるので、他のメモリブロック M B 1 ~M B 7の上記メインヮード線 MWL 0に対応したサブヮ一ド線 SWL 0はロウレベルの非選択レベルにされる。したがって、 1つのメモリアレイにおいて、複数のメモリブロックのうち、プロック選択信号 B S 0〜 B S 7で指定された 1つのメモリプロックにおける 1本のサブヮード線 SWLのみが選択状態にされる。

上記相補口一カルビッ卜線 B L 0 Bと B L 0 Tには、ビット線プリチャ一ジ回路 B P Cが接続される,，ビット線プリチャージ回路 B P Cは、上記相補口一カルビット線 BL 0 Bと BL 0 Tを電源 ¾EVDDにプリチャージする Pチヤンネル型 MOS FETQ 1 0、 Q 1 1と、相補口一カルビッ卜線 B L 0 Bと B L 0 Tとを短絡する Pチヤンネル型 MOS F ETQ 12から構成される,，これらの MOSFETQ 10〜Q 12のゲ一卜には、ローカルビット線プリチヤ一ジ信号 YS Wが供給される。上記相補口一カルビット線 BL 0 Bと BL 0Tには、ライトアンプ W Aの出力端子が接続される，ライ卜アンプ WAは、差動形態にされた駆動用の Nチヤンネル型 MOSFETQ 13と Q 14、上記駆動用の MO SFETQ13と Q 14の共通化されたソースと回路の接地電位との間に設けられたライ卜アンプ活性化用のスィツチ M〇S FETQ 15から構成される。上記駆動用の MOSFETQ 13と Q 14のドレインは、ライ卜アンプ WAの出力端子とされて上記口一カルビッ卜線 BL O Bと B L 0 Tに接続される上記駆動用の MOSFETQ 13と Q14のゲ —トは、ライ卜アンプ WAの入力端子とされて相補の書き込みデータが供給される。ライ卜アンプ WAの入力端子に供給される書き込みデータは、上記プロック選択信号 B S 0に対応したプロック選択信号と、書き込みデ一夕 DTと DBとを受けるゲ一卜回路 G 1と G2により形成された書き込みデータ力^ 駆動用のインバー夕回路を介して形成される。上記ライトアンプ活性化用のスィツチ MOS FETQ 15のゲ一卜には、上記ローカルビット線プリチヤ一ジ信号 ø Y S Wが供給される。

この実施例のライトアンプ WAは、口一カルビット線プリチャージ信号 0 YSWがハイレベルにされて、上記プリチャージ動作が終了するとリード Zライ卜動作に無関係にライ卜アンプ WAが活性ィヒされる。しかしながら、リード動作のときには上記書き込みデータ DTと DBがロウレベルのままにされるから、上記駆動用の MOS FETQ 13と Q 14 が共にオフ状態になりライ卜動作は行われない。

上記相補口一カルビット線 BL 0 Bと BL 0Tには、プリアンプ P A の入力端子が接続される。プリアンプ P Aは、差動形態にされた Nチヤンネル型 MOSFETQ2 0と Q2 1と、上記差動 MOSFETQ2 0 と Q 2 1の共通化されたソースと回路の接地電位との間に設けられたプリアンプ活性化用のスィツチ MOSFETQ2 2と、上記差動 MOS F ETQ2 0と Q2 1のドレインと電源電圧 V D Dとの間に設けられた負荷回路と、上記差動 MOS FETQ2 0と Q2 1のドレインとグローバルビット線 G B L Tと G B L Bとの間に設けられた Nチャンネル型の出力 MOSFETQ2 7、 Q 2 8カヽら構成される。上記差動 MOSFET Q 2 0と Q 2 1のゲ一卜がプリアンプの入力端子とされて、上記ロー力ルビット線 BL 0 Bと BL 0 Tに接続される。

上記負荷回路は、特に制限されないが、ゲートとソースとが交差接続された Pチヤンネル型 MO S F ETQ 2 3と Q 2 4から構成される。また、かかる負荷 MOSFETQ 23と Q2 4には、それぞれ並列に Pチャンネル型のプリチャージ MO SFETQ25と Q2 6が設けられる。上記プリアンプ活性化用のスィッチ MOS FETQ2 2、出力 MOS F ETQ2 7、 Q 2 8及びプリチャージ MOSF ETQ 25と Q2 6のゲ ―卜には、プリアンプ起動信号 Y S Rが供給される。

上記口一カルビッ卜線プリチャージ信号 0YSWと、プリアンプ起動信号 ø Y S Rは、それぞれ信号発生回路 Y SWと YSRとにより形成される.. 信号発生回路 YSWは、前記サブワードドライバと同様なブルアップの Pチヤンネル型 MOSFETQ 1 6と、選択信号を伝える Nチヤンネル型 MOS FETQ 1 7及び駆動用のインバ一タ回路から構成される。この信号発生回路 YSWには、ブロック選択信号 BS 0を受けるィンバ一夕回路 N 1の出力信号と、カラム選択信号 YS 0とが供給される。これにより、選択されたメモリブロックであって、指定されたロー力ルビット線に対応した信号発生回路 Y S Wにおいて、上記口一力ルビッ卜線プリチヤ一ジ信号 YS wカヽィレベルにされて、ビット線プリチヤージ動作が終了されてリード/ライ卜が可能にされる。非選択のメモリプロック及び選択されたメモリプロックにおいて、上記カラム選択信号力く非選択レベルにされる信号発生回路 YSWでは、上記プルアップ M OS FETQ 1 6がオン状態を維持して、インバ一タ回路の入力信号をハイレベルにするので、ロウレベルの出力信号を形成し前記ビット線プリチャージ回路 B P Cが動作状態を維持する。

信号発生回路 Y S Rも前記サブワードドライバと同様なプルアップの Pチヤンネル型 MOSFETQ 1 8と、選択信号を伝える Nチヤンネル型 MOS FETQ 1 9及び駆動用のインバー夕回路から構成される。この信号発生回路 Y S Rには、プロック選択信号 B S 0とリ一ド制御信号 RDとを受けるゲート回路 G 3の出力信号、カラム選択信号 YS 0と力く供給される。これにより選択されたメモリブロックであって、かつリード制御信号 R Dがハイレベルにされる読み出し動作のときにカラム選択信号 YS 0がハイレベルにされる口一カルビッ卜線に対応した信号発生回路 YSRにおいて、ハイレベルのプリアンプ起動信号 0YSR力ヽィレベルに立ち上げられる,，非選択のメモリプロック及び '選択されたメモリプロックにおいても、上記カラム選択信号が非選択にされる信号発生回路 Y S Rでは、上記ブルアップ MO S F E T Q 1 6がォン状態を維持して、インバ一タ回路の入力信号をハイレベルにするので、ロウレベルの出力信号を形成しブリアンプ P Aを非動作状態にする。選択されたプリアンプ P Aでは、增幅信号を出力 MOS FETQ2 7と Q 28を介してグローバルビッ卜線 GB LTと GB L Bに出力する。

第 2図において、 1つのメモリセルアレイでは 8個のメモリブロック MB 0〜MB 7のうち、ブロック選択信号 B Sにより指定された 1つのメモリブロック力く選択され、かかる選択されたメモリブロックの中の 1 6対の相補ローカルビット線 L Bのうち、カラム選択信号 YSにより指定された一対の相捕口一カルビット線に対応したライトアンプ WA又はプリアンプ P Aのみがライト Zリードの動作モードに応じて活性化されるものである。

上記グロ一バルビット線 GB LTと GB L Bには、 1つのメモリブ口ック当たり 1 6個のプリアンプ力 <接続され、 1つのメモリアレイに 8個のメモリプロックが設けられるから、全体で 128個のプリアンプが接続される。そのうち、上記選択されたプリアンプ P Aの増幅信号力〈上記出力 MO S F E Tを介してグローバルビッ卜線 GBLTと GBL Bに読み出される。特に制限されないが、メモリセルアレイを構成する複数のメモリプロック力く、ヮード線の延長方向に並べられて構成される。それ故、上記グロ一バルビッ卜線 GBL Bと GBLTの長さが比較的長くされること、及び上記のように多数のプリアンプ PAが接続されることにより、その寄生容量及び寄生抵抗が比較的大きくなつてしまう。このため、グロ一バルビット線 GBL Bと GBLTに設けられるプリチャージ回路は、グローバルビッ卜線 GBL Bと GBLTの両端に配置される。このグロ一バルビッ卜線 GBLBと GBLTは、読み出し専用の出力信号線とされので、リ一ド制御信号 R Dにより上記プリチヤージ回路の動作制御が行われる。つまり、リ一ド制御信号 RDがハイレベルにされるリード動作にされるとき、プリチャージ回路を構成する Pチャンネル型 MO S F ETがオフ状態にされて、プリアンプ P Aからの読み出し信号の伝達が可能にされる。

ワードドライバ MDVは、特に制限されないが、隣接する 2つのメモリブロック MB 0と MB 1の隣接部分に形成される。つまり、 2つのメモリプロック MB 0と MB 1の隣接する部分にそれぞれに対応したヮードドライバ WD Vが左右対称的にミラ一反転させた形態で配置される。この構成により、ワードドライバ W D Vに供給される各種信号配線の共通化等の合理化ができる。

第 4図には、この発明に係る半導体記憶回路の読み出し動作を説明するための波形図が示されている.，

クロック信号 C L Kに同期してァドレス信号や制御信号が入力されて、前記デコーダ回路、ワードドライバ WDVの動作によって 1つのメモリブロックの中の 1本のワード線（サブワード線） SWL及びローカルビット線プリチャージ信号 0YSWがハイレベルにされる。上記ロー力ルビット線プリチャージ信号 ø YSWのハイレベルによりビッ卜線プリチャージ回路 B P C力非動作状態となり、口一カルビット線 B L T， B L Bがフローティング状態にされているので、上記サブヮ一ド線 SWL のハイレベルにより口一カルビッ卜線 B L Bと B L Tに接続されたメモリセルにより、一方のビッ卜線 BL B又は BLTがデイスチャージされる。つまり、メモリセルは記'慮'清報に対応して Nチャンネル型の環区動 M OS FETQ 2又は Q4がオン状態にされているので、ワード線 SWL の選択動作によってオン状態にされている伝送ゲ一ト MOS FETQ5 ， Q 6とにより口一カルビッ卜線 BLB又は BLTをディスチャージさせる。

この実施例では、ローカルビット線 BLT, BLBには前記のように 32個のように制限された数のメモリセルしか接続してないので、その配線長が短く、力、つ、メモリセルの数に対応して接続される伝送ゲ一卜 MOSFETの数も 32個と少ないので寄生容量及び寄生抵抗が小さくなっている。この結果、微細化した M0SFETQ1〜Q6によりメモリセルを構成しても、上記ディスチャージ動作を短い時間内に低下させることができる。この結果、プリアンプ P Aの増幅動作に必要な信号量 (相補ビット線の電^) △ V B Lを得るまでの時間を大幅に短縮することができる。

上記のように信号 ¾Ε Δ V B Lに対応してプリアンプ PAの起動夕ィミング信号 YSRをヮ一ド線 SWLの選択直後まで早くすることができる。この実施例では、プリアンプ P Aとして、入力と出力とを電気的に分離した差動增幅回路を用いている。このため、プリアンプ P Aの動作開始タイミングを CMOSラッチ回路を用いた場合に比べて時間マ一ジンを小さくできるりつまり、信号量 AVBLが不足した状態でブリアンプ P Aを活性化しても、信号量 Δ V B Lの増大に対応して出力信号を修正することができる.:，特に、この実施例のようにビッ卜線の時間当たりの信号変化を急峻にした場合には、直ちに信号量 AVBLの不足が修正されるので途中から出力信号を逆転させることにより出力信号の確定を遅くしてしまうというような問題は生じない。これに対して、 CMO Sラッチ回路を用いた場合には、その正帰還動作によって上記のような修正が出来なくなるから動作開始のタイミングは、ワーストケースを考慮して十分な時間マ一ジンを設定することカ<必要になるものである。上記プリアンプ P Aの增幅動作によって、グロ一バルビット線 G B L T, GB L Bに增幅信号が伝えられる,:，この実施例では、グロ一バルビッ卜線 GBLT， GBL Bには 128個ものプリアンプを接続することにより、 ¾線長を長くするとともにその寄生容量及び寄生抵抗を大きくしている。

このようにグローバルビッ卜線 GBLT, GBLBにおける寄生容量及び寄生抵抗を大きくし、力、つ、プリアンプ P Aの駆動能力を比較的小さく形成することにより、グローバルビット線 GBLT, GBLBにおける信号振幅を小さく制限するものである。つまり、グローバルビット線 GBLT, GBLBにおける信号振幅は、メインアンプ MAの增幅動作に必、要な信号量△ V G B Lを得るに必要な制限されたレベルに設定される。このような信号振幅の小さくすることにより、 £線長力 <長くされて寄生容量及び寄生抵抗が大きくされた信号伝達経路での信号伝達を高速するするものである。

上記プリアンプ P Aの駆動能力を小さくすることは、半導体記憶回路のレイアウトにおいても都合がよい。つまり、微細化されたメモリセルに対応して口一カルビッ卜線のピッチも狭く形成される。このような狭ぃピッチ内に一対一に対応してプリアンプ PAを配置しなければならないので、プリアンプ P Aを構成する M OS FETのサイズは大きく形成することができない,:，このため、プリアンプ PAは、グローバルビット線 GBLT, GBL Bにおける寄生容量及び寄生抵抗に対応して必要最小な MO S F E Tサイズで形成される逆に言うならば、 1つのメモリアレイに形成されるメモリブロックの数、つまりグロ一バルビット線 G BLT, GBLBの長さ等が、上記口一カルビット線のピッチに合わせて形成することができる M 0 S F E Tの駆動能力に対応した寄生容量及び寄生抵抗を持つように選択される。

ライトアンプ WAゃビッ卜線プリチャージ回路 B PCも上記ローカルビット線のピッチに合わせて形成されるり上記のように上記口一カルビット線は、微細化されたメモリセルで高速に駆動できるように小さい寄生容量及び寄生抵抗しか持たないからライトアンプ WAゃビッ卜線プリチャージ回路 BP Cを構成する MOSFETのサイズは小さくてよいので格別な問題は生じない。

この実施例においては、特徴的なのはメモリセルからの読み出し信号を口一カルビット線、グローバルビッ卜線といったように階層構造としてプリアンプ、メインアンプといったような多段增幅回路を用いているにもかかわらず、信号レベルでみると増幅動作をおこなっていないという点である。つまり、プリアンプ PAは増幅回路であるというように説明してる力信号レベルでみる限りにおいては增幅動作を行っていない o それは、ローカルビット線 B L T, B L Bの信号振幅がほぼ電源電圧 V D Dに対応したフル振幅の形態をとっているに対して、それを增幅するプリアンプ P Aの出力信号であるグローバルビット線 G B L T， G B L Bの信号振幅が制限された小さな信号振幅になっているからである,:，この実施例のプリアンプ P Aの増幅動作は、信号振幅としての増幅動作ではなく、電流増幅を行っていることに特徴がある。つまり、メモリセルの持つ電流駆動能力を捕うようにプリ了ンプ P Aが電流増幅作用を行つて大きな寄生容量及び寄生抵抗の駆動してメインァンプ M Aの動作に必、要な信号量 Δ V G B Lを高速に形成することによつて動作の高速化を図るものであるとみることができる。あるいは、メモリセルの負荷を軽くして、メモリセルでは電圧信号の発生源とみなし、プリアンプはかかる電圧信号を電流信号に変換する電圧電流変換動作を行、つつ、増幅動作を行うものであるということもできるものである。

上記のような読み出し動作のためには、ローカルビット線に読み出される信号振幅は、電源電圧 V D Dに対応したフル振幅である必要はな L、 .、つまり、上記のように口一カルビット線に読み出される信号振幅（信号変化分）力〈電源電圧 V D Dに対応した電位にまでなつてしまうのは、サブヮ一ド線の選択期間において口一カルビット線の負荷が軽くしてメモリセルにより接地電位まで低下させられてしまうからである。ブリアンプ P Aの増幅動作に必要なのは、 A V B Lであればよい。したがって、 A V B Lが得られるまでの時間力く短いなら、ローカルビット線の最低電位は接地電位まで低下させる必はなく、電源 MffiV D Dの半分程度でもよい。

第 5図には、この発明に係る半導体記憶回路の書き込み動作を説明するための波形図が示されている。クロック信号 C L Kに同期してァドレス信号及び書き込み用のデータ入力信号や制御信号が入力される.、上記ァドレス信号を受けてデコーダ回路、ヮードドライノく WDVの動作によって 1つのメモリブロックの中の 1本のヮ一ド線（サブヮ一ド線） S W L及び口一カルビッ卜線プリチヤージ信号 0YSWがハイレベルにされる。上記口一カルビット線プリチャージ信号 ø YSWのハイレベルによりビット線プリチャージ回路 B PCが非動作状態となり、ローカルビット線 BLT， BLBがフローティング状態にされる,，

上記デ一タ入力信号に対応してライトデータ信号 D Tと D Bが発生され、上記サブワード線 SWLのハイレベルによりローカルビット線 B L Bと BLTに接続されたメモリセルには、上記ライ卜デ一夕信号 D丁と DBを受けるライ卜アンプ WAの出力信号により一方のビッ卜線 BLB 又は BLTがデイスチャージされて、かかる口一カルビット線 BLB、 B L Tのハイレベル Zロウレベルがメモリセルの内部ノードに書き込まれる。

ライトアンプ WAを構成する MOS FETは、メモリセルの記憶状態を反転させるために、メモリセルよりも大きな駆動能力を持つように形成されているので、ローカルビッ卜線 BLB又は BLTのライトデ一夕信号 D T又は D Bに対応したディチャージ速度はメモリセルからの読み出し動作の場合に比べて速くなつている。

第 6図には、この発明に係る半導体記憶回路に用いられるメインアンプのー実施例の回路図が示されている。

メインアンプ MAは、全体として 3段の増幅回路から構成される。初段増幅回路 A 1と次段増幅回路 A 2とは、直流レベルのシフト動作を行いつつ、読み出し信号の増幅を行う。最終段の増幅回路 A 3は、 CMO Sレベルに対応したメインアンプ出力信号を形成する。初段增幅回路 A 1は、グローバルビッ卜線 G B L Bと G B L Bにゲ一卜が接続された Nチャンネル型の差動 MOSFETQ30， Q3 1と、それぞれのドレインと電源 ¾EVDDとの間に設けられ、ゲー卜に定常的に回路の接地電位が供給されることにより負荷抵抗として動作する P チャンネル型 MOS FETQ3 2， Q 33と、メインアンプ起動信号 ø S Aを受けてオン状態となり、上記差動 MOSFETQ2 3と Q 33に動作電流を流す Nチャンネル型の MOSFETQ34を含む。この実施例では、上記差動 MOS FETQ3 0, Q3 1と、それぞれに対応して設けられた負荷 MO SFETQ 32, Q 33との入出力伝達特性力く最も感度の高い領域に上記入力信号力 <設定されるようにするため、上記 M〇 SFETQ3 4と、上記差動 MOS FETQ3 0と Q3 1の共通ソースとの間に高抵抗素子として動作する並列形態の Nチヤンネル型の MO S FETQ35と Q3 6が設けられる。これらの MOS FETQ35と Q 3 6のゲートには、上記初段増幅回路の出力信号が供給される。

上記メインアンプ起動信号 ø SAによりオン状態にされる MOSFE TQ3 4により形成された電流が上記高抵抗素子として作用する MO S F E T Q 35と Q 3 6の並列回路に流れることにより、上記差動 MO S FETQ 30と Q3 1のソース電位が電源 ¾E V D D側に上昇する。この結果、 MOS FETQ3 0と負荷 MOSFETQ32及び MOSFE TQ 3 1と負荷 MOSFETQ 33とは、みかけ上反転増幅回路として動作する。このような反転増幅回路の入力信号は、前記のようなグロ一バルビッ卜線 GBLTと GBL Bにおいて伝えられる電源電圧 VDD近傍で変化する小振幅の信号であることから、反転増幅回路を構成する N チヤンネル型 MQSFETQ3 0と Q3 1のソースに与えられる基準電位を上記のような高抵抗素子 Q 35と Q 3 6により電源電圧 V D D側にシフ卜させることにより、上記のような信号伝達特性の感度のよい領域で動作させることができるとともに、その増幅動作に対応して交流信号成分の増大と直流信号成分をロウレベル側にレベルシフ卜させるものある。

上記高抵抗素子として動作する MO SFETQ30と Q3 1のゲ一トには、上記増幅出力信号が供給されている。このため、増幅開始時には両出力共に比較的高い電位であることにより抵抗値が小さくなって増幅 MOSFETQ3 0と Q3 1のゲート，ソース間 ¾Eを大きくして感度を高くする。増幅出力信号が大きくなるとそれに対応して MO S FET Q3 0又は Q3 1のゲート ¾ffが低下して抵抗値を大きくする。これにより L、わば增幅動作に負帰還がかかり、出力信号は一定のレベル制限された出力信号とされる,.

次段増幅回路 A 2は、前記初段増幅回路 A 1と同じ回路構成とされる o ただし、初段増幅回路の出力信号がレベルシフトされて振幅が大きくなっているので、それに対応して上記高抵抗として作用する M OSFE Tの抵抗値が初段増幅回路の M〇 S F ETQ35, Q36よりも小さくれるし、

最終段の増幅回路 A 3は、上記増幅回路 A 2からの相捕出力信号を受ける Nチャンネル型の差動 MOSFETQ4 0, Q4 1と、それぞれのドレインと電源 SEVDDとの間に設けられ、電流ミラ一形態にされてァクティブ負荷回路を構成する Pチヤンネル型 MOSFETQ4 2と Q 4 3と、上記メインアンプ起動信号 0 SAを受けて差動 MOSFETQ 4 0と Q4 1に動作電流を流すようにされた Nチャンネル型の MOS F ETQ4 6から構成される,，なお、上記負荷 MOSFETQ42と Q4 3には、それぞれ並列形態にプリチヤ一ジ用の Pチヤンネル型 M OS F ETQ 4 4と Q 45力く設けられる ,₃ これらのプリチャージ用の MO S F ETQ44と Q45のゲー卜には、上記メインアンプ起動信号 ø S A力く供給される。この実施例では、特に制限されないが、上記負荷 M O S F E T Q 4 2と Q 4 3のゲ一トは、出力容量とのバランスを採って動作の安定化を図る等のためにための容量として作用する Pチヤンネル型 M O S F E T Q 4 7と Q 4 8力 <設けられる。

第 7図には、この発明に係る半導体記憶回路の一実施例の全体レイァゥ卜図が示されている。

メモリプロックは、同図に拡大して示したようにサブヮード線方向には 1 6個のメモリセルが接続され、ローカルビット線には 3 2個のメモリセルが接続される,，このようなメモリブロックがヮ一ド線の延長方向に 1入出力ビット分に対応して 8個設けられる。メモリブロックは 2個ずつの 4組に分けられ、メモリプロック間にはヮ一ドドラィバが配置される,—. 上記 1入出力ビッ卜分により 1つのメモリセルアレイが構成される複数ビッ卜の単位でのメモリアクセスを行う場合には、同様なメモリセルアレイが複数個、ヮード線の延長方向に並べられる。

上記メモリブロックの口一カルビッ卜線の一端側にはライ卜アンプ W Aが配置され、かかるライ卜アンプ WAの上記ビッ卜線方向に隣接してプリアンプ P Aが配置される.. 上記プリ Ύンプ P Aに隣接してグローバルビッ卜線が、上記ワード線の延長方向に延長される。つまり、上記メモリブロック、ライトアンプ WA、プリアンプ P A及びグローバルビッ卜線の相互の配置関係は、ビット線方向においてグローバルビット線、プリアンプ P A、ライトアンプ WA、メモリブロックの順に積み重ねられる。

上記メモリプロックの配列方向の一端側にはデコーダ力設けられる。このデコーダには、アドレス信号を取り込む入力回路も含まれる。上記メモリブロックの配列方向に対応したライトアンプ WA、プリアンプ P A及びグローバルビッ卜線の一端側には、制御回路、メインアンプ及び出力バッファが設けられる。上記制御回路には、制御入力の入力回路及びク口ックバッファも含まれる。

この実施例では、複数ビッ卜の単位でのメモリアクセスを行う場合、上記のようにメモリプロックの配列方向に複数のメモリセルアレイを配置すると、デコーダ回路や制御回路及びメインアンプからの距離が長くなり過ぎて、そこでの信号遅延によつて高速化が妨げられる。

したがって、メモリプロックの配列方向にでの信号遅延がそれほど問題にならな L、程度にメモリセルアレイを配置し、それを基本回路としてビット線の延長方向に複数の基本回路を配置するものである。この実施例では、 3個の基本回路を配置した例が示されている,. このようにデー夕のビッ卜幅に対応して上記基本回路を增減させることにより、任意のビット幅を持つ半導体記憶回路（ R A Mマクロ）を構成することができる o

そして、半導体記憶回路は、上記デコーダや制御回路及び出力バッファに対応して入出力端子力く設けられる。このため、この実施例の半導体記憶回路では、方形にされた記憶回路エリァの 1つの辺にそって入出力端子力 <設けられるという特徴を持っている。

第 8図には、この発明に係る半導体記憶回路が搭載された半導体集積回路装置の一実施例のレイァゥ卜図が示されている。

この実施例では、 C M O Sゲートアレイにより構成された内部論理ゲ一卜回路と、その論理回路によりメモリ動作の制御が行われる R AMマクロから構成される。この場合において、前記実施例のように半導体記憶回路（R AMマクロ）は、その一端側に入出力端子力く集中して配置される。した力くつて、この入出力端子が設けられいる領域を半導体基板の中央部に向かうように複数の R AMマクロが配置される。この実施例では、半導体チップの周囲には、他の電子装置との電気的な接続を行うための入出力回路が配置され、それを除いた半導体チップの内部領域が全体として同図の縦方向に 3等分され、両側に R A Mマクロの入出力端子が内部側を向くように配置され、かかる R AMマクロに挟まれた領域はゲートアレイで構成された内部回路が設けられる。

なお、 R AMマクロ相互は半導体集積回路装置としての入出力回路と内部回路との信号伝達や論理処理を行うためのゲートアレイ力形成されるスベースが確保されている。

第 9図には、この発明を説明するためのビッ卜線振幅とビッ卜線容量の特性図が示されている。メモリセル電流とヮ一ド線のルス幅を一定にしたとき、ビット線容量が増大するとビッ卜線振幅は小さくなるという関係にある。従来は、この関係を利用してビッ卜線振幅が小さくなるように多数のメモリセルを接続し、ビット線での信号振幅を小さくして高速読み出し動作を行うものである。ビッ卜線振幅が小さいとワード線の切り換えにより次々にメモリセルを選択して読み出し動作を行うときに有利となる。上記ビッ卜線の信号振幅が小さくなることの信号遅延は、センスアンプの感度を高くすることで解決するものである。

し力、しな力くら、半導体技術の進展に伴う素子の微細化によって、センスアンプの感度にも限界があるために上記のような発想では素子の微細化と高速化の両方を満足するさせることができなくなるものである。本願発明では、従来の発想を逆転させてセンスアンプの感度に限界があるならメモリセルそれ自体により大きな振幅を形成すれればよいことに気が付いた。メモリセル自体は、素子の微細化により絶対的な馬隨能力が低下するのであるので、メモリセルが接続されるビッ卜線の負荷を軽くすることにより、第 9図に示した特性図から理解されるように等価的にメモリセルの.駆動能力を大きくするものである。

このようなメモリセルからの読み出し振幅の増大によって、プリアンプの動作開始タイミングを、ほぼヮ一ド線の選択タイミングに合わせて早くすることができるから、メモリセルの微細化を図った場合でも高速読み出しが可能になるものである。

この実施例では、読み出し動作のときにビット線の信号振幅が大きくされるため、従来の発想では次の読み出しを遅くされてしまうという懸念が生じるが、ビッ卜線の負荷を軽くすることにより信号振幅が大きくなって L、るために次の読み出しのためのプリチヤ一ジ動作も高速に行えるし、ライ卜動作でも小さなサイズの M O S F E Tを用いつつ低消費電力での書き込みが可能になるものである。

上記メモリブロックにおいて、ローカルビット線に接続されるメモリセルの数は 6 4個のように增加させてもよい。つまり、従来のスタティック型 R AMでは、大記憶容量化のためにビッ卜線には 2 5 6個や 5 1 2個のように多数のメモリセルが接続される。このような数に比べて、上記 6 4個といった数値は、その 1 Z 4ないし 1 / 8である。つまり、ビッ卜線の寄生容量も 1ノ 4ないし 1 Z 8に小さくなることを意味する o この結果、メモリセルの負荷力 <上記のように大幅に軽くなるから、それに対応して信号振幅の時間当たりの変化が高速になつてブリアンプの動作開始タイミングを早くすることができるものである。

上記の実施例から得られる作用効果は、下記の通りである。

( 1 ) スタティック型メモリセルを用いて構成されたメモリセルァレィにおいて、相補ビッ卜線対に読み出されたメモリセルの信号を受けるプリアンプと、上記プリアンプの出力信号を受けるメインアンプを設け、ヮ一ド線が選択されてから上記メィンアンプが動作を開始するまでの間において、上記プリアンプの出力信号振幅に対して、その入力に供給される上記相補ビット線対に読み出される信号振幅が大きくなるように上記相補ビット線に接続される複数のメモリセルの数を制限することにより、微細化されたメモリセルを用いつつ高速読み出しが可能になるという効果が得られる。

( 2 ) 上記相補ビッ卜線対に読み出される信号振幅を電源 ¾Ιϊに対応したフル振幅とし、上記プリ了ンプの出力信号振幅を上記メインアンプの増幅動作に必要な信号量に対応した小振幅とすることにより、ブリアンプの動作開始タイミングを早くしつつ、その出力信号の伝達を高速にすることができるから、高速読み出し動作が実現できるという効果が得 4しる ο

( 3 ) 上記相補ビッ卜線対に読み出される信号振幅を書き込み動作での信号振幅とほほ同じく、上記プリアンプの出力信号振幅は上記メインアンプの増幅動作に必要な信号量に対応した小振幅とすることにより、プリアンプの動作開始タイミングを早くしつつ、その出力信号の伝達を高速にすることができるから、高速読み出し動作が実現できるという効果が得られる。

( 4 ) 上記相補ビッ卜線対に読み出される信号振幅は、書き込み動作での信号振幅の半分以上とし、上記プリァンプの出力信号振幅を上記メィンァンプの増幅動作に必要な信号量に対応した小振幅とすることにより、プリアンプの動作開始タイミングを早くしつつ、その出力信号の伝達を高速にすることができるから、高速読み出し動作が実現できるという効果が得られる。

( 5 ) 上記相補ビット線対に接続されるメモリセルの数を 6 4個以下に制限することにより、プリアンプの動作開始タイミングを早くしつつ、その出力信号の伝達を高速にすることができるから、高速読み出し動作が実現できるという効果が得られる。

( 6 ) 上記スタティック型メモリセルを、 Ρチャンネル型 MO S F E Τと Νチャンネル型 M O S F E Tからなる 2つの C M O Sインバ一タ回路の入力と出力とを交差接続させた CMOSラッチ回路と、上記 CMO Sラッチ回路の一対の入出力ノードと相補ビッ卜線対との間に設けられ、ゲ一卜がヮ一ド線に接続された Nチャンネル型の伝送ゲ一卜 MO S F E Tとで構成することにより、高速読み出し動作が実現しつつ低消費電力で安定した記憶動作を行わせることがきると L、う効果が得られる。

(7) 上記プリアンプとして、上記相補ビッ卜線対に入力が接続された差動 M〇S F ETと、上記差動 M〇 S F ETのドレインに設けられた負荷手段と、カラム選択信号により動作状態にされて上記差動 M OSF E Tに動作電流を流すスィツチ MOSFETと、上記力ラム選択信号によりスィツチ制御されて差動増幅出力端子をグロ一バルビッ卜線に接続する出力選択 MOSFETとで構成することにより、動作開始夕イミングマージンを小さくし、かつ出力をワイヤードオア論理により接続できるから、高速動作と回路の簡素化を図ることができるという効果が得られる。

(8) 上記差動 MOSFETを Nチャンネル型 MOSFETとし上記負荷 MOSFETをゲ一卜とドレインとを交差接続し、ソースに電源電圧が供給された Pチヤンネル型 MOS FETとを用いることにより、負荷 M 0 S F E Tにも増幅作用を持たせることができ、プリチャージ M〇 S F E Tにより簡単にリセットができるから高速化が可能になるという効果が得られる。

( 9 ) 上記相補ビット線対に相捕ビット線対に電源 ¾EEと回路の接地電位のようなフル振幅の書き込み信号を伝えるライトアンプを出力端子を接続することにより、書き込み動作も高速にできるという効果が得られる。

(1 0) 上記ライ卜アンプを上記力ラム選択信号により動作状態にし、書き込みデータに対応して一方のビット線をデイスチャージさせる一対の MO S F E Tを用いることにより、簡単な構成で高速な書き込みが可能になるという効果が得られる

( 1 1 ) 上記メインアンプとして、電源電圧近傍の上記小振幅信号を回路の接地電位側にレベルシフ卜させる初段と次段増幅回路とが縦列接続された入力増幅回路と、上記入力増幅回路の増幅信号を受けて、電源電圧に対応したフル振幅の増幅信号を形成する出力増幅回路とを用いることにより、高速動作を行わせることができるという効果が得られる。

( 1 2 ) 上記カラム選択信号によりスィッチ制御される出力選択 M O S F E Tを介して複数のプリアンプを上記グロ一ノくルビッ卜線に接続させ、かかるグロ一バルビッ卜線対に上記メインアンプの入力端子を接続することにより、ワイヤ一ドオア論理による簡単な構成で読み出し系回路を形成することできるという効果が得られる。

( 1 3 ) 上記グロ一バルビット線には、電源電圧を供給する複数のプリチヤ一ジ回路を分散して配置されることによりグロ一バルビット線のリセットを高速に行うことができ、複数のメモリセルからの連続した読み出し動作を高速にすることできるという効果が得られる。

( 1 4 ) 上記ヮ一ド線を第 1方向に延長し、上記相補ビッ卜線対を上記第 1方向に対して直交する第 2方向に延長し、上記相捕ビッ卜線対の一端に上記プリアンプとライトアンプが配置されて 1つのメモリブロックを配置し、かかるメモリプロックの複数個を上記第 1方向に並べられて配置してメモリセルアレイを構成し、上記メモリセルアレイの第 1方向の一端側にヮード線とビッ卜線の選択信号を形成するデコーダを配置し上記複数のメモリブロックに対応したプリアンプとライトアンプの上記第 1方向に対応した配列方向に沿って上記グローバルビット線を延長し、上記グローバルビット線の上記デコーダに対応した一端側に制御回路と上記メインアンプと出カバッファとが設けてァドレス信号及び制御信号と書き込みと読み出しデ一夕に対応した入出力端子を、上記デコ一ダ、制御回路及び出力バッファに対応した一端側に沿って配置することにより、半導体集積回路装置に搭載される R AMマクロとして使 L、勝手がよく、入出力端子に隣接してメモリ制御回路を集中して形成することができるから高速動作を行わせることができるという効果が得られる。

( 1 5 ) 上記メモリブロックには、上記複数のメモリプロックを延長するメインヮード線の信号と、ブロック選択信号とを受けるワードドラィバとを設け、上記スタティック型メモリセルは、上記ワードドライバにより選択されるサブヮ一ド線に接続されることにより、ヮード線も階層構造にして高速選択及び非選択のメモリセルでの電流消費を低減させることができるという効果が得られる。

( 1 6 ) 上記半導体記憶回路の上記入出力端子力設けられた一端側を半導体チップの中央側に向けて複数個を配列することにより、入出力端子に隣接してメモリ制御回路を集中して形成することができるから高速動作を行わせることができるという効果が得られる。以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリセルは、 C M 0 Sインノ <—夕回路の入力と出力とを交差接続させた完全スタティック型メモリセルの他に、 Pチヤンネル型 M O S F E Tを高抵抗手段に置き換えたものであってもよい。ビッ卜線に接続されるメモリセルの数は、前記 6 4個や 3 2個といった数の他に、例えばメモリセルの尾区動電流を大きくして 1 2 8個のように多くしてもよい。ライ卜アンプ、プリアンプ及びメィンアンプの各回路の具体的構成は種々の実施形態を採ることができる。半導体記憶回路のレイアウトは、第 7図に限定されず、種々の実施形態を採ることができる。産業上の利用可肯性

この発明は、スタティック型メモリセルを用いた半導体記憶回路を含む各種半導体集積回路装置に広く利用できるものである。

Claims

請求の範囲

1 . 複数のワード線と複数の相補ビット線対との交点に複数のスタティック型メモリセルが設けられたメモリセルアレイと、

上記相補ビット線対を電源 «ΙΪによりプリチャージするプリチヤ一ジ回路と、

上記相補ビット線対に読み出されたメモリセルの信号を受けるプリアンプと、

上記プリ Ύンプの出力信号を受けるメィンァンプとを備え、上記ヮ一ド線が選択されてから上記メィンアンプ力《動作を開始するまでの間において、上記プリアンプの出力信号振幅に対して、その入力に供給される上記相補ビッ卜線対に読み出される信号振幅が大きくなるように上記相補ビッ卜線に接続される複数のメモリセルの数を制限した半導体記憶回路を内蔵してなることを特徴とする半導体集積回路装置。

2 . 請求の範囲第 1項において、

上記相補ビッ卜線対に読み出される信号振幅は電源電圧に対応したフル振幅であり、

上記プリアンプの出力信号振幅は上記メインアンプの増幅動作に必要な信号量に対応した小振幅であることを特徴とする半導体集積回路装

3 . 請求の範囲第 1項において、

上記相補ビット線対に読み出される信号振幅は、書き込み動作での信号振幅とほほ同じくされるものであり、

上記プリァンプの出力信号振幅は上記メィンアンプの増幅動作に必要な信号量に対応した小振幅であることを特徴とする半導体集積回路装置。

4 . 請求の範囲第 1項において、上記相補ビッ卜線対に読み出される信号振幅は、書き込み動作での信号振幅の半分以上であり、

上記プリァンプの出力信号振幅は上記メィンアンプの増幅動作に必要な信号量に対応した小振幅であることを特徵とする半導体集積回路装

5. 請求の範囲第 1項において、

上記相捕ビッ卜線対に接続されるメモリセルの数は、 6 4個以下であることを特徴とする半導体集積回路装置。

6. 請求の範囲第 1項において、

上記ス夕ティック型メモリセルは、 Pチヤンネル型 MOSFETと Nチャンネル型 MO S F E Tからなる 2つの CMO Sインバー夕回路の入力と出力とを交差接続させた CMOSラッチ回路と、上記 CMOSラツチ回路の一対の入出力ノードと相補ビッ卜線対との間に設けられ、ゲ -卜がヮ一ド線に接続された Nチヤンネル型の伝送ゲ一卜 MOSFET から構成されるものであることを特徴とする半導体集積回路装置。

7. 請求の範囲第 1項において、

上記プリアンプは、

上記相補ビッ卜線対に入力が接続された差動 MO S F E Tと、上記差動 M〇 S F E Tのドレインに設けられた負荷手段と、力ラム選択信号により動作状態にされて上記差動 M 0 S F E Tに動作電流を流すスィッチ MOSFETと、

上記力ラム選択信号によりスイツチ制御されて差動増幅出力端子をグ口一バルビット線に接続する出力選択 M OSFETとからなることを特徴とする半導体集積回路装置。

8. 請求の範囲第 7項において、

上記差動 MOSFETは、 Nチヤンネル型 MOSFETからなり、上記負荷 M O S F E Tはゲートとドレインとが交差接続され、ソースに電源 ¾Eが供給された Pチャンネル型 M O S F E Tからなり、上記負荷 M O S F E Tには、上記カラム選択信号がゲー卜に供給された Pチャンネル型のプリチャージ用の M 0 S F E Tが並列に設けられるものであることを特徴とする半導体集積回路装置。

9 . 請求の範囲第 7項において、

上記相捕ビット線対には、相補ビット線対に電源電圧と回路の接地電位のようなフル振幅の書き込み信号を伝えるライ卜アンプの出力端子が接続されるものであることを特徴とする半導体集積回路装置。

10. 請求の範囲第 9項において、

上記ライ卜アンプは、上記カラム選択信号により動作状態にされ、書き込みデータに対応して一方のビット線をディスチャージさせる一対の M O S F E Tを含むことを特徴とする半導体集積回路装置。

11. 請求の範囲第 1項において、

上記メインアンプは、

電源電圧近傍の上記小振幅信号を回路の接地電位側にレベルシフ卜させる初段と次段増幅回路とが縦列接続された入力増幅回路と、上記入力増幅回路の増幅信号を受けて、電源電圧に対応したフル振幅の増幅信号を形成する出力增幅回路とから構成されることを特徴とする半導体集積回路装置。

12. 請求の範囲第 7項において、

上記力ラム選択信号により複数のプリアンプがスィッチ制御される出力選択 MO S F E Tを介して上記グローバルビッ卜線に接続され、力、かるグローバルビッ卜線対は、上記メインアンプの入力端子に接続されるものであることを特徴とする半導体集積回路装置。

13. 請求の範囲第 12項において、上言己メインアンプは、

電源電圧近傍の上記小振幅信号を回路の接地電位側にレベルシフ卜させる初段と次段増幅回路とが縦列接続された入力増幅回路と、上記入力増幅回路の増幅信号を受けて、電源電圧に対応したフル振幅の増幅信号を形成する出力増幅回路とから構成されることを特徴とする半導体集積回路装置。

14. 請求の範囲第 13項において、

上記グロ一バルビット線には、電源電圧を供給する複数のプリチヤ

―ジ回路が分散して配置されることを特徴とする半導体集積回路装置。

15. 請求の範囲第 12項において、

上記ワード線が第 1方向に延長され、上記相補ビット線対は上記第

1方向に対して直交する第 2方向に延長され、上記相補ビット線対の一端に上記プリアンプとライトァンプが配置されて 1つのメモリプロックが構成され、

上記メモリセルァレイは、上記メモリプロックの複数個が上記第 1 方向に並べられて配置されるものであり、

上記メモリセルアレイの第 1方向の一端側にヮ一ド線とビッ卜線の選択信号を形成するデコ一ダが配置され、

上言己複数のメモリプロックに対応したプリァンプとラィ卜 Ύンプの上記第 1方向に対応した配列方向に沿つて上記グローバルビット線が延長され、

上記グローバルビット線の上記デコーダに対応した一端側に制御回路と上記メインアンプと出力バッファと力く設けられるものであり、上記半導体記憶回路に対するアドレス信号及び制御信号と書き込みと読み出しデ一夕に対応した入出力端子は、上記デコーダ、制御回路及び出カノ 'ッファに対応した一端側に沿つて配置されるものであることを特徴とする半導体集積回路装置，

16. 請求の範囲第 15項において、

上記メモリプロックには、上記複数のメモリプロックを延長するメインヮ一ド線の信号と、プロック選択信号とを受けるヮ一ドドライバが設けられるものであり、

上記スタティック型メモリセルは、上記ワードドライバにより選択されるサブヮード線に接続されるものであることを特徴とする半導体集

17. 請求の範囲第 15項において、

上記半導体記憶回路の上記入出力端子が設けられた一端側を半導体チップの中央側に向けて複数個が配列されることを特徴とする半導体集