JPH03122897A - 分布データライン上に負荷を配置したメモリ及びその負荷配置方法 - Google Patents
分布データライン上に負荷を配置したメモリ及びその負荷配置方法Info
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- JPH03122897A JPH03122897A JP2099158A JP9915890A JPH03122897A JP H03122897 A JPH03122897 A JP H03122897A JP 2099158 A JP2099158 A JP 2099158A JP 9915890 A JP9915890 A JP 9915890A JP H03122897 A JPH03122897 A JP H03122897A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は一般的には集積回路メモリに関し、更に具体的
には、多数の出力が結合される抵抗性データ出力ライン
を持つ分布データライン上に負荷を配置したメモリ及び
その負荷配置方法に関する。
には、多数の出力が結合される抵抗性データ出力ライン
を持つ分布データライン上に負荷を配置したメモリ及び
その負荷配置方法に関する。
集積回路として設計されるスタティックランダムアクセ
スメモリは、商業的に競走力を保持するためにはますま
すより非常に短かいアクセスタイムを必要とする。しか
しながら、より短かいアクセスタイムは困難なことを与
える。集積回路内のメモリブロックは繰返しくｒｅｐｅ
ａｔｅｄ）セル構造にレイアウトされ、この構造はデー
タ出力及び入力のため共通ラインを都合よく使用し、こ
れらのラインが金属であったとしても、著しい抵抗及び
寄生キャパシタンスを持つ伝送線路（ライン）として働
くという点で、困難性を呈示する。これらの長い伝送線
路（ライン）は信号がその定常状態値に到達するために
は大きな時定数を発生し、メモリがアクセスされる速度
を制限する。高抵抗はまた、伝送ラインの１端に位置す
るメモリブロックがアクセスされる場合と、他の端のメ
モリブロックがアクセスされる場合との間の、データ信
号に著しい電圧差をおこし、データ信号の検出をより困
難にする。
スメモリは、商業的に競走力を保持するためにはますま
すより非常に短かいアクセスタイムを必要とする。しか
しながら、より短かいアクセスタイムは困難なことを与
える。集積回路内のメモリブロックは繰返しくｒｅｐｅ
ａｔｅｄ）セル構造にレイアウトされ、この構造はデー
タ出力及び入力のため共通ラインを都合よく使用し、こ
れらのラインが金属であったとしても、著しい抵抗及び
寄生キャパシタンスを持つ伝送線路（ライン）として働
くという点で、困難性を呈示する。これらの長い伝送線
路（ライン）は信号がその定常状態値に到達するために
は大きな時定数を発生し、メモリがアクセスされる速度
を制限する。高抵抗はまた、伝送ラインの１端に位置す
るメモリブロックがアクセスされる場合と、他の端のメ
モリブロックがアクセスされる場合との間の、データ信
号に著しい電圧差をおこし、データ信号の検出をより困
難にする。
したがって本発明の目的の１つは、分布データライン上
に負荷を配置したメモリを提供することである。
に負荷を配置したメモリを提供することである。
本発明の他の目的は、メモリの共通データラインに沿っ
て分布データライン上に負荷を配置したメモリを提供す
ることである。
て分布データライン上に負荷を配置したメモリを提供す
ることである。
本発明のさらに他の目的は、メモリアクセスタイムを改
善するために、分布データライン上に負荷を配置したメ
モリの負荷配置方法を提供することである。
善するために、分布データライン上に負荷を配置したメ
モリの負荷配置方法を提供することである。
これらの及び他の目的、特徴及び利点は添付図面に関連
して記載された以下の詳細な説明によってより明確に理
解できるであろう。
して記載された以下の詳細な説明によってより明確に理
解できるであろう。
本発明のこれらの及び他の目的の遂行において、１つの
形式において、メモリの上部から底部に走る２つのグロ
ーバルデータラインを持つメモリが提供される。グロー
バルデータラインは１つの出力ビット及びその補数（コ
ンプリメンタリ）ビットを供給する。グローバルデータ
ラインにはいくつかのメモリブロックが接続され、これ
らは第１のアレイ及び第２のアレイにグループ分けされ
る。
形式において、メモリの上部から底部に走る２つのグロ
ーバルデータラインを持つメモリが提供される。グロー
バルデータラインは１つの出力ビット及びその補数（コ
ンプリメンタリ）ビットを供給する。グローバルデータ
ラインにはいくつかのメモリブロックが接続され、これ
らは第１のアレイ及び第２のアレイにグループ分けされ
る。
読出しモードでは各々のメモリブロックは選択され、選
択されたメモリがどのアレイに含まれるかに依存して、
第１または第３のグローバルデータライン負荷がグロー
バルデータライン上において切り換えられる。読出しモ
ードでは第２の負荷はメモリブロックが選択される時に
は常にグローバルデータライン上に依存している。
択されたメモリがどのアレイに含まれるかに依存して、
第１または第３のグローバルデータライン負荷がグロー
バルデータライン上において切り換えられる。読出しモ
ードでは第２の負荷はメモリブロックが選択される時に
は常にグローバルデータライン上に依存している。
グローバルデータライン対とその上に分布されたグロー
バルデークライン対に対する複数の負荷とを含むメモリ
である。グローバルデータラインはメモリの長手方向（
ｌｅｎｇｔｈ）を走り、グローバルデータラインに沿っ
て分布された１組（ｓｅｔ）のアレイに結合されていて
、その中では各々のアレイはグローバルデータラインが
選択された時グローバルデータライン上に電圧を供給す
る。第１の負荷は第１のアレイより上に電圧を配置され
しかも最後の負荷は最後のアレイより下に配置されてい
る。他のグローバルデータライン負荷は連続した平行の
（ｃｏｎｓｅｃｊｔｉｖｅ）アレイ間において配置され
ている。読み出しモードの動作においては各々のアレイ
に関係した１対の負荷は対応するアレイが選択される時
イネーブルにされる。このような方法で負荷を配置する
ことによってアクセスタイムはかなり低減化される。
バルデークライン対に対する複数の負荷とを含むメモリ
である。グローバルデータラインはメモリの長手方向（
ｌｅｎｇｔｈ）を走り、グローバルデータラインに沿っ
て分布された１組（ｓｅｔ）のアレイに結合されていて
、その中では各々のアレイはグローバルデータラインが
選択された時グローバルデータライン上に電圧を供給す
る。第１の負荷は第１のアレイより上に電圧を配置され
しかも最後の負荷は最後のアレイより下に配置されてい
る。他のグローバルデータライン負荷は連続した平行の
（ｃｏｎｓｅｃｊｔｉｖｅ）アレイ間において配置され
ている。読み出しモードの動作においては各々のアレイ
に関係した１対の負荷は対応するアレイが選択される時
イネーブルにされる。このような方法で負荷を配置する
ことによってアクセスタイムはかなり低減化される。
〔実施例〕
第１図に示されるのは、−船釣に行アドレスバツフア／
プリデコーダ１２、列アドレスバッファ１６、第１の行
デコーダ１８、第２の行デコーダ２０、第１のセラ［・
のグローバルデータライン２２、第２のセットのグロー
バルデータライン２４、グローバルデータライン負荷セ
ット２５，２６゜２７．２８．２９及び３０．第１のア
レイ３２、第２のアレイ３４、第３のアレイ３６、及び
第４のアレイ３８を含む、メモリ１０である。第１のセ
ットのグローバルデータライン２２は４つのグローバル
データライン対を含み、各対は真のグローバルデータラ
イン及び補数（コンプリメンタリ）のグローバルデータ
ラインを含む。第２のセットのグローバルデータライン
２４は４つのグローバルデータライン対を含み、各対は
真のグローバルデータライン及び補数（コンプリメンタ
リ）のグローバルデータラインを含む。第１のアレイ３
２はメモリブロック４０，４１，４２．４３，４４．４
５，４６．及び４７を含む。第２のアレイ３６４はメモ
リブロック４８，４９，５０，５１゜５２、 ５３．
５４．及び５５を含む。第３のアレイ３６はメモリブロ
ック６０，６１，６２，６３゜６４．６５，６６、及び
６７を含む。第４のアレイ３８はメモリブロック６８．
６９． ７０． ７１゜７２．７３，７４．及び７５
を含む。
プリデコーダ１２、列アドレスバッファ１６、第１の行
デコーダ１８、第２の行デコーダ２０、第１のセラ［・
のグローバルデータライン２２、第２のセットのグロー
バルデータライン２４、グローバルデータライン負荷セ
ット２５，２６゜２７．２８．２９及び３０．第１のア
レイ３２、第２のアレイ３４、第３のアレイ３６、及び
第４のアレイ３８を含む、メモリ１０である。第１のセ
ットのグローバルデータライン２２は４つのグローバル
データライン対を含み、各対は真のグローバルデータラ
イン及び補数（コンプリメンタリ）のグローバルデータ
ラインを含む。第２のセットのグローバルデータライン
２４は４つのグローバルデータライン対を含み、各対は
真のグローバルデータライン及び補数（コンプリメンタ
リ）のグローバルデータラインを含む。第１のアレイ３
２はメモリブロック４０，４１，４２．４３，４４．４
５，４６．及び４７を含む。第２のアレイ３６４はメモ
リブロック４８，４９，５０，５１゜５２、 ５３．
５４．及び５５を含む。第３のアレイ３６はメモリブロ
ック６０，６１，６２，６３゜６４．６５，６６、及び
６７を含む。第４のアレイ３８はメモリブロック６８．
６９． ７０． ７１゜７２．７３，７４．及び７５
を含む。
行アドレスバツフア／プリデコーダ１２は行アドレス信
号ＡＯ，ＡＩ、 Ａ２． Ａ３． Ａ４． Ａ５． Ａ
６． Ａ７． Ａ８゜Ａ９． ＡＩＯ、及びＡｌｌ、チ
ップ選択信号“ＣＳ、及び書き込みモード信号”ＷＥを
受信する。行アドレスバツフア／プリデコーダ１２はメ
モリブロック選択信号ＢＰＯ，ＢＰＩ、 ＢＦ２． Ｂ
Ｆ２． ＢＦ２． ＢＦ２． ＢＦ２ 、及びＢＦ２、
チップ選択／書き込み信号”Ｃ３ｋＶ、Ｅ（Ｌ）及び”
Ｃ３ＷＥ（Ｒ） 、７ Ｌ／イ選択信号ＢＱＯ，ＢＱＩ
、 ＢＯ２、及びＢＯ２及びバッファ行アドレス信号を
供給する。
号ＡＯ，ＡＩ、 Ａ２． Ａ３． Ａ４． Ａ５． Ａ
６． Ａ７． Ａ８゜Ａ９． ＡＩＯ、及びＡｌｌ、チ
ップ選択信号“ＣＳ、及び書き込みモード信号”ＷＥを
受信する。行アドレスバツフア／プリデコーダ１２はメ
モリブロック選択信号ＢＰＯ，ＢＰＩ、 ＢＦ２． Ｂ
Ｆ２． ＢＦ２． ＢＦ２． ＢＦ２ 、及びＢＦ２、
チップ選択／書き込み信号”Ｃ３ｋＶ、Ｅ（Ｌ）及び”
Ｃ３ＷＥ（Ｒ） 、７ Ｌ／イ選択信号ＢＱＯ，ＢＱＩ
、 ＢＯ２、及びＢＯ２及びバッファ行アドレス信号を
供給する。
信号表示名称の前の星印（＊）は、その信号が論理低レ
ベルでアクティブであることを示す。列アドレスバッフ
ァ１６は列アドレス信号ＡＩ２． Ａ１３゜Ａ１４、及
びＡ１５を受信し、またバッファ列アドレスを出力する
。マルチプレクサ１４は信号ＢＱＯ−ＢＱ３を受信し、
グローバルデータライン２２及び２４のセットに結合さ
れる。メモリ１０の読み出しモードにおいては、マルチ
プレクサ１４はグローバルデータライン信号ＧＤＬ（０
）及び”ＧＤＬ（０）、ＧＤＬ（１）及び”ＧＤＬ（１
）、ＧＤＬ（２）及び”ＧＤＬ（２）、ＧＤＬ（３）及
び“ＧＤＬ（３）を第１のセットのグローバルデータラ
イン２２より受信し、グローバルデータライン信号ＧＤ
Ｌ（４）及び“ＧＤＬ（４）、ＧＤＬ（５）及び“ＧＤ
Ｌ（５）、ＧＤＬ（６）及び“ＧＤＬ（６）、及びＧＤ
Ｌ（７）及び”ＧＤＬ（７）を第２のセットのグローバ
ルデータライン２４から受信する。マルチプレクサ１４
はデータ信号Ｄｏ、Ｄｉ。
ベルでアクティブであることを示す。列アドレスバッフ
ァ１６は列アドレス信号ＡＩ２． Ａ１３゜Ａ１４、及
びＡ１５を受信し、またバッファ列アドレスを出力する
。マルチプレクサ１４は信号ＢＱＯ−ＢＱ３を受信し、
グローバルデータライン２２及び２４のセットに結合さ
れる。メモリ１０の読み出しモードにおいては、マルチ
プレクサ１４はグローバルデータライン信号ＧＤＬ（０
）及び”ＧＤＬ（０）、ＧＤＬ（１）及び”ＧＤＬ（１
）、ＧＤＬ（２）及び”ＧＤＬ（２）、ＧＤＬ（３）及
び“ＧＤＬ（３）を第１のセットのグローバルデータラ
イン２２より受信し、グローバルデータライン信号ＧＤ
Ｌ（４）及び“ＧＤＬ（４）、ＧＤＬ（５）及び“ＧＤ
Ｌ（５）、ＧＤＬ（６）及び“ＧＤＬ（６）、及びＧＤ
Ｌ（７）及び”ＧＤＬ（７）を第２のセットのグローバ
ルデータライン２４から受信する。マルチプレクサ１４
はデータ信号Ｄｏ、Ｄｉ。
Ｄ２及びＤ３を読み出しモードで出力し、メモリＩＯの
書き込みモードでデータ入力信号ＤＯ−Ｄ３を受信する
。第１の行デコーダ１８はバッファ行アドレスを受信し
６４個のグローバルワードライントライバ信号及びバッ
ファ行アドレス信号を選択的にメモリブロック４０−５
５に供給する。第２の行デコーダ２０はバッファ行アド
レスを受信し６４個のグローバルワードライントライバ
信号及びバッファ行アドレス信号をメモリブロック６０
−７５に選択的に供給する。
書き込みモードでデータ入力信号ＤＯ−Ｄ３を受信する
。第１の行デコーダ１８はバッファ行アドレスを受信し
６４個のグローバルワードライントライバ信号及びバッ
ファ行アドレス信号を選択的にメモリブロック４０−５
５に供給する。第２の行デコーダ２０はバッファ行アド
レスを受信し６４個のグローバルワードライントライバ
信号及びバッファ行アドレス信号をメモリブロック６０
−７５に選択的に供給する。
アレイ３２はアレイ３４のすぐ直接上に、しかもアレイ
３６及び３８の左に配置される。アレイ３２内のメモリ
ブロックは、アレイ３２の上部に位置するメモリブロッ
ク４０、メモリブロック４０の下に位置するメモリブロ
ック４１等とともに互いに連続的に下に配置されている
。メモリブロック４７はアレイ３２の底部にある。アレ
イ３４内のメモリブロックはメモリブロック４８をアレ
イ３４の上部に、メモリブロック４９をメモリブロック
４８の下に等々と互いに連続的に下に配置されている。
３６及び３８の左に配置される。アレイ３２内のメモリ
ブロックは、アレイ３２の上部に位置するメモリブロッ
ク４０、メモリブロック４０の下に位置するメモリブロ
ック４１等とともに互いに連続的に下に配置されている
。メモリブロック４７はアレイ３２の底部にある。アレ
イ３４内のメモリブロックはメモリブロック４８をアレ
イ３４の上部に、メモリブロック４９をメモリブロック
４８の下に等々と互いに連続的に下に配置されている。
メモリブロック５５はアレイ３４の下部にある。アレイ
３６はアレイ３８のすぐ直接上に配置されている。アレ
イ３６内のメモリブロックは、メモリブロック６０をア
レイ３６の上部に、メモリブロック６１をメモリブロッ
ク６０の下に等々と互いに連続的に下に配置されている
。
３６はアレイ３８のすぐ直接上に配置されている。アレ
イ３６内のメモリブロックは、メモリブロック６０をア
レイ３６の上部に、メモリブロック６１をメモリブロッ
ク６０の下に等々と互いに連続的に下に配置されている
。
メモリブロック６７はアレイ３６の底部にある。
アレイ３８内のメモリブロックは、メモリブロック６８
をアレイ３８の上部に、メモリブロック６９をメモリブ
ロック６８の下に等々と互いに連続的に下に配置されて
いる。メモリブロック７５はアレイ３８の底部にある。
をアレイ３８の上部に、メモリブロック６９をメモリブ
ロック６８の下に等々と互いに連続的に下に配置されて
いる。メモリブロック７５はアレイ３８の底部にある。
第１のセットのグローバルデータライン２２はアレイ３
２の上部において始まり、アレイ３４の底部より下まで
走り、そこでマルチプレクサ１４に接続する。第２のセ
ットのグローバルデータライン２４はアレイ３６の上部
において始まり、アレイ３８の底部より下まで走り、そ
こでマルチプレクサ１４に接続する。
２の上部において始まり、アレイ３４の底部より下まで
走り、そこでマルチプレクサ１４に接続する。第２のセ
ットのグローバルデータライン２４はアレイ３６の上部
において始まり、アレイ３８の底部より下まで走り、そ
こでマルチプレクサ１４に接続する。
グローバルデータライン負荷セット２５はアレイ３２の
上部において第１のセットのグローバルデータライン２
２に結合する。グローバルデータライン負荷セット２５
より下において、第１のアレイ内のメモリブロック４０
−４７は第１のセットのグローバルデータライン２２に
結合する。第１のアレイ３２より下において、グローバ
ルデータライン負荷−セット２７は第１のセットのグロ
ーバルデータライン２２に結合する。グローバルデータ
ライン負荷セット２７より下において、第２のアレイ３
４内のメモリブロック４８−５５は第１のセットのグロ
ーバルデータライン２２に結合する。第２のアレイ３４
より下において、グローバルデータライン負荷セット２
９は第１のセットのグローバルデータライン２２に結合
する。マルチプレクサ１４は第１のセットのグローバル
データライン２２に接続する。読み出しモードにおいて
、マルチプレクサ１４は信号ＧＤＬ（０）／ ”ＧＤＬ
（０）ＧＤＬ（３）／ ”ＧＤＬ（３）を第１のセット
のグローバルデータライン２２内に含まれる４個のグロ
ーバルデータライン対土において受信する。
上部において第１のセットのグローバルデータライン２
２に結合する。グローバルデータライン負荷セット２５
より下において、第１のアレイ内のメモリブロック４０
−４７は第１のセットのグローバルデータライン２２に
結合する。第１のアレイ３２より下において、グローバ
ルデータライン負荷−セット２７は第１のセットのグロ
ーバルデータライン２２に結合する。グローバルデータ
ライン負荷セット２７より下において、第２のアレイ３
４内のメモリブロック４８−５５は第１のセットのグロ
ーバルデータライン２２に結合する。第２のアレイ３４
より下において、グローバルデータライン負荷セット２
９は第１のセットのグローバルデータライン２２に結合
する。マルチプレクサ１４は第１のセットのグローバル
データライン２２に接続する。読み出しモードにおいて
、マルチプレクサ１４は信号ＧＤＬ（０）／ ”ＧＤＬ
（０）ＧＤＬ（３）／ ”ＧＤＬ（３）を第１のセット
のグローバルデータライン２２内に含まれる４個のグロ
ーバルデータライン対土において受信する。
グローバルデータライン負荷セット２６はアレイ３６の
上部において第２のセットのグローバルデータライン２
４に結合する。グローバルデータライン負荷セット２６
より下において、第３のアレイ内におけるメモリブロッ
ク６０−６７は第２セツトのグローバルデータライン２
４に結合する。
上部において第２のセットのグローバルデータライン２
４に結合する。グローバルデータライン負荷セット２６
より下において、第３のアレイ内におけるメモリブロッ
ク６０−６７は第２セツトのグローバルデータライン２
４に結合する。
第３のアレイ３６より下において、グローバルデ−タラ
イン負荷セット２８は第２のセットのグローバルデータ
ライン２４に結合する。グローバルデータライン負荷セ
ット２８よりも下において、第４のアレイ３８内のメモ
リブロック６８−７５は第２のセットのグローバルデー
タライン２４に結合する。第４のアレイ３８よりも下に
おいて、グローバルデータライン負荷セット３０は第２
のセットのグローバルデータライン２４に結合する。
イン負荷セット２８は第２のセットのグローバルデータ
ライン２４に結合する。グローバルデータライン負荷セ
ット２８よりも下において、第４のアレイ３８内のメモ
リブロック６８−７５は第２のセットのグローバルデー
タライン２４に結合する。第４のアレイ３８よりも下に
おいて、グローバルデータライン負荷セット３０は第２
のセットのグローバルデータライン２４に結合する。
マルチプレクサ１４は第２のセットのグローバルデータ
ライン２４に結合する。読み出しモードにおいて、マル
チプレクサ１４は信号ＧＤＬ（４）／ ”ＧＤＬ（４）
−ＧＤＬ（７）／“ＧＤＬ（７）を第２のセットのグロ
ーバルデータライン２４内に含まれる４個のグローバル
データライン対土において受信する。
ライン２４に結合する。読み出しモードにおいて、マル
チプレクサ１４は信号ＧＤＬ（４）／ ”ＧＤＬ（４）
−ＧＤＬ（７）／“ＧＤＬ（７）を第２のセットのグロ
ーバルデータライン２４内に含まれる４個のグローバル
データライン対土において受信する。
グローバルデータライン負荷セット２５はアレイ選択信
号ＢＱＩ及びチップ選択／書き込み信号”Ｃ３ＷＥ（Ｌ
）を受信する。グローバルデータライン負荷セット２７
はチップ選択／書き込み信号８Ｃ８ＷＥ（Ｌ）を受信す
る。グローバルデータライン負荷セット２９はアレイ選
択信号ＢＱＯ及びチップ選択／書き込み信号“Ｃ３ＷＥ
（Ｌ）を受信する。グローバルデータライン負荷セット
２６はアレイ選択信号ＢＱ３及びチップ選択／書き込み
信号”Ｃ３ｔｌ／Ｅ（Ｒ）を受信する。グローバルデー
タライン負荷セット２８はチップ選択／書き込み信号”
Ｃ３ｔＶＥ（Ｒ）を受信する。グローバルデータライン
負荷セット３０はアレイ選択信号ＢＱ２及びチップ選択
／書き込み信号８Ｃ３〜ｖＥ（Ｒ）を受信する。
号ＢＱＩ及びチップ選択／書き込み信号”Ｃ３ＷＥ（Ｌ
）を受信する。グローバルデータライン負荷セット２７
はチップ選択／書き込み信号８Ｃ８ＷＥ（Ｌ）を受信す
る。グローバルデータライン負荷セット２９はアレイ選
択信号ＢＱＯ及びチップ選択／書き込み信号“Ｃ３ＷＥ
（Ｌ）を受信する。グローバルデータライン負荷セット
２６はアレイ選択信号ＢＱ３及びチップ選択／書き込み
信号”Ｃ３ｔｌ／Ｅ（Ｒ）を受信する。グローバルデー
タライン負荷セット２８はチップ選択／書き込み信号”
Ｃ３ｔＶＥ（Ｒ）を受信する。グローバルデータライン
負荷セット３０はアレイ選択信号ＢＱ２及びチップ選択
／書き込み信号８Ｃ３〜ｖＥ（Ｒ）を受信する。
アレイ３２は信号ＢＱＯが論理高レベルの時に選択され
る。メモリブロック４０−４７の内の１つはアレイ３２
が選択される時に選択される。選択されたアレイ３２内
の特別のメモリブロック４〇−４７が、信号ＢＰＯ−Ｂ
Ｐ７のその対応信号か論理高レベルの時に選択される。
る。メモリブロック４０−４７の内の１つはアレイ３２
が選択される時に選択される。選択されたアレイ３２内
の特別のメモリブロック４〇−４７が、信号ＢＰＯ−Ｂ
Ｐ７のその対応信号か論理高レベルの時に選択される。
アレイ３２内において、メモリ４０−４７は第１の行デ
コーダ１８及び列アドレスバッファ１６に結合する。メ
モリブロック４０−４７はメモリブロック選択信号ＢＰ
ＯＢＰ７をそれぞれ受信する。メモリブロック４〇−４
７の各々は行アドレスバツフア／デコーダ１２からアレ
イ選択信号ＢＱＯを受信し、第１のセットのグローバル
データライン２２に結合された４個のデータ出力対を有
する。読み出しモードにおいて、選択されたメモリブロ
ックは選択されたメモリブロックと第１のセットのグロ
ーバルデータライン２２との間に結合された４個のデー
タ出力対を介して、第１のセットのグローバルデータラ
イン２２上に出力信号を供給する。同様に書き込モード
において、マルチプレクサ１４は第１のセットのグロー
バルデータライン２２上に信号を出力し、かつ選択され
たメモリブロックはこれらの信号を読み出す。
コーダ１８及び列アドレスバッファ１６に結合する。メ
モリブロック４０−４７はメモリブロック選択信号ＢＰ
ＯＢＰ７をそれぞれ受信する。メモリブロック４〇−４
７の各々は行アドレスバツフア／デコーダ１２からアレ
イ選択信号ＢＱＯを受信し、第１のセットのグローバル
データライン２２に結合された４個のデータ出力対を有
する。読み出しモードにおいて、選択されたメモリブロ
ックは選択されたメモリブロックと第１のセットのグロ
ーバルデータライン２２との間に結合された４個のデー
タ出力対を介して、第１のセットのグローバルデータラ
イン２２上に出力信号を供給する。同様に書き込モード
において、マルチプレクサ１４は第１のセットのグロー
バルデータライン２２上に信号を出力し、かつ選択され
たメモリブロックはこれらの信号を読み出す。
信号ＢＱＩが論理高レベルの時にはアレイ３４が選択さ
れる。アレイ３４が選択される時には、メモリブロック
４８−５５の内の１つが選択される。
れる。アレイ３４が選択される時には、メモリブロック
４８−５５の内の１つが選択される。
選択されるアレイ３４内の特別のメモリブロック４８−
５５は信号ＢＰＯ−ＢＰ７のその対応信号が論理高レベ
ルの時には選択される。アレイ３４内においては、メモ
リブロック４ Ｂ−５５は、第１の行デコーダ１８及び
列アドレスバッファ１６に結合する。メモリブロック４
８−５５はメモリブロック選択信号ＢＰＯ−ＢＰ７をそ
れぞれ受信する。メモリブロック４８−５５の内の各々
は行アドレスバツフア／デコーダ１２からアレイ選択信
号ＢＱＩを受信し、また第１のセットのグローバルデー
タライン２２に結合された４個のデータ出力対を有する
。読み出しモードにおいては、選択されたメモリブロッ
クは選択されたメモリブロックと第１のセットのグロー
バルデータライン２２との間に結合された４個のデータ
出力対を介して第１のセットのグローバルデータライン
２２上へ出力信号を供給する。同様にして、書き込みモ
ードにおいては、マルチプレクサ１４は第１のセットの
グローバルデータライン２２上へ信号を出力し、しかも
選択されたメモリブロックはこれらの信号を読み出す。
５５は信号ＢＰＯ−ＢＰ７のその対応信号が論理高レベ
ルの時には選択される。アレイ３４内においては、メモ
リブロック４ Ｂ−５５は、第１の行デコーダ１８及び
列アドレスバッファ１６に結合する。メモリブロック４
８−５５はメモリブロック選択信号ＢＰＯ−ＢＰ７をそ
れぞれ受信する。メモリブロック４８−５５の内の各々
は行アドレスバツフア／デコーダ１２からアレイ選択信
号ＢＱＩを受信し、また第１のセットのグローバルデー
タライン２２に結合された４個のデータ出力対を有する
。読み出しモードにおいては、選択されたメモリブロッ
クは選択されたメモリブロックと第１のセットのグロー
バルデータライン２２との間に結合された４個のデータ
出力対を介して第１のセットのグローバルデータライン
２２上へ出力信号を供給する。同様にして、書き込みモ
ードにおいては、マルチプレクサ１４は第１のセットの
グローバルデータライン２２上へ信号を出力し、しかも
選択されたメモリブロックはこれらの信号を読み出す。
アレイ３６は信号ＢＱ２が論理高レベルの時に選択され
る。メモリブロック６０−６７の内の１つはアレイ３６
が選択される時に選択される。選択されるアレイ３６内
の特別のメモリブロック６〇−６７は信号ＢＰＯ−ＢＰ
７のその対応信号が論理高レベルである時に選択される
。アレイ３６において、メモリブロック６０−６７は第
２の行デコーダ２０及び列アドレスバッファＩ６に結合
する。
る。メモリブロック６０−６７の内の１つはアレイ３６
が選択される時に選択される。選択されるアレイ３６内
の特別のメモリブロック６〇−６７は信号ＢＰＯ−ＢＰ
７のその対応信号が論理高レベルである時に選択される
。アレイ３６において、メモリブロック６０−６７は第
２の行デコーダ２０及び列アドレスバッファＩ６に結合
する。
メモリブロック６０−６７はメモリブロック選択信号Ｂ
ＰＯ−ＢＰ７をそれぞれ受信する。メモリブロック６０
−６７の各々は行アドレスバツフア／デコーダ１２から
アレイ選択信号ＢＱ２を受信し、しかも第２のセットの
グローバルデータライン２４に結合された４個のデータ
出力対を有する。読み出しモードにおいては、選択され
たメモリブロックは選択されたメモリブロックと第２の
セットのグローバルデータライン２４との間に結合され
た４個のデータ出力対を介して第２のセットのグローバ
ルデータライン２４上へ出力信号を供給する。
ＰＯ−ＢＰ７をそれぞれ受信する。メモリブロック６０
−６７の各々は行アドレスバツフア／デコーダ１２から
アレイ選択信号ＢＱ２を受信し、しかも第２のセットの
グローバルデータライン２４に結合された４個のデータ
出力対を有する。読み出しモードにおいては、選択され
たメモリブロックは選択されたメモリブロックと第２の
セットのグローバルデータライン２４との間に結合され
た４個のデータ出力対を介して第２のセットのグローバ
ルデータライン２４上へ出力信号を供給する。
同様に、書き込みモードにおいては、マルチプレクサ１
４は第２のセットのグローバルデータライン２４上へ信
号を出力しまた選択されたメモリブロックはこれらの信
号を読み出す。
４は第２のセットのグローバルデータライン２４上へ信
号を出力しまた選択されたメモリブロックはこれらの信
号を読み出す。
アレイ３８は信号ＢＱ３が論理高レベルの時に選択され
る。メモリブロック６８−７５の内の１つはアレイ３８
が選択される時に選択される。選択されるアレイ３８内
の特別なメモリブロック６８７５は信号ＢＰＯ−ＢＰ７
のその対応信号が論理高レベルの時に選択される。アレ
イ３８において、メモリブロック６８−７５は第２の行
デコーダ２０及び列アドレスバッファ１６に結合する。
る。メモリブロック６８−７５の内の１つはアレイ３８
が選択される時に選択される。選択されるアレイ３８内
の特別なメモリブロック６８７５は信号ＢＰＯ−ＢＰ７
のその対応信号が論理高レベルの時に選択される。アレ
イ３８において、メモリブロック６８−７５は第２の行
デコーダ２０及び列アドレスバッファ１６に結合する。
メモリブロック６８−７５はメモリブロック選択信号Ｂ
ＰＯ−ＢＰ７をそれぞれ受信する。メモリブロック６８
−７５の内の各々は行アドレスバツフア／デコーダ１２
からアレイ選択信号ＢＱ３を受信し、しかも第２のセッ
トのグローバルデータライン２４に結合された４個のデ
ータ出力対を有する。読み出しモードにおいて選択され
たメモリブロックは選択されたメモリブロックと第２の
セットのグローバルデータライン２４との間に結合され
た４個のデータ出力対を介して第２のセットのグローバ
ルデータライン２４上へ出力信号を供給する。同様に、
書き込みモードにおいては、マルチプレクサ１４は第２
のセットのグローバルデータライン２４上へ信号を出力
ししかも選択されたメモリブロックはこれらの信号を読
み出す。
ＰＯ−ＢＰ７をそれぞれ受信する。メモリブロック６８
−７５の内の各々は行アドレスバツフア／デコーダ１２
からアレイ選択信号ＢＱ３を受信し、しかも第２のセッ
トのグローバルデータライン２４に結合された４個のデ
ータ出力対を有する。読み出しモードにおいて選択され
たメモリブロックは選択されたメモリブロックと第２の
セットのグローバルデータライン２４との間に結合され
た４個のデータ出力対を介して第２のセットのグローバ
ルデータライン２４上へ出力信号を供給する。同様に、
書き込みモードにおいては、マルチプレクサ１４は第２
のセットのグローバルデータライン２４上へ信号を出力
ししかも選択されたメモリブロックはこれらの信号を読
み出す。
動作状態において、メモリ１０はメモリブロック４０−
５５及び６０−７５内に配置されたメモリセルから読み
出され及び書き込まれることを可能とする。書き込みサ
イクルの期間中に、マルチプレクサ１４はデータ信号Ｄ
ｏ−０３を受信しかつまたそれらをアドレスＡＯ−Ａ１
５に基づく適当なるメモリブロックに供給する。書き込
みモードにおいては、アレイ３２または３４内のブロッ
クを含むメモリ１０の左側のメモリブロックが書き込み
期間中である時には、”Ｃ３ＷＥ（Ｌ）は低レベルでグ
ローバルデータライン負荷セット２５．２７及び２９は
ディスエーブル（ｄｉｓａｂｌｅ）にされる。グローバ
ルデータライン負荷セット２６．２８及び３０は、しか
しながら、イネーブル（ｅｎａｂｌｅ）にされて第２の
セットのグローバルデータラインが中間状態と仮定され
ることを防止する。メモリ１０の右側のメモリブロック
が書き込み期間中である時には、”Ｃ３ＷＥ（Ｒ）は低
レベルで、しかもグローバルデータライン負荷セット２
６．２８、及び３０はディスエーブル（ｄｉｓａｂｌｅ
）にされる。グローバルデータライン負荷セット２５．
２７及び２９は、しかしながら、イネーブルにされて第
１のセットのグローバルデータラインが中間状態（ｉｎ
ｔｅｒｍｅｄｉａｔｅ ５ｔａｔｅ）と仮定することを
防止する。
５５及び６０−７５内に配置されたメモリセルから読み
出され及び書き込まれることを可能とする。書き込みサ
イクルの期間中に、マルチプレクサ１４はデータ信号Ｄ
ｏ−０３を受信しかつまたそれらをアドレスＡＯ−Ａ１
５に基づく適当なるメモリブロックに供給する。書き込
みモードにおいては、アレイ３２または３４内のブロッ
クを含むメモリ１０の左側のメモリブロックが書き込み
期間中である時には、”Ｃ３ＷＥ（Ｌ）は低レベルでグ
ローバルデータライン負荷セット２５．２７及び２９は
ディスエーブル（ｄｉｓａｂｌｅ）にされる。グローバ
ルデータライン負荷セット２６．２８及び３０は、しか
しながら、イネーブル（ｅｎａｂｌｅ）にされて第２の
セットのグローバルデータラインが中間状態と仮定され
ることを防止する。メモリ１０の右側のメモリブロック
が書き込み期間中である時には、”Ｃ３ＷＥ（Ｒ）は低
レベルで、しかもグローバルデータライン負荷セット２
６．２８、及び３０はディスエーブル（ｄｉｓａｂｌｅ
）にされる。グローバルデータライン負荷セット２５．
２７及び２９は、しかしながら、イネーブルにされて第
１のセットのグローバルデータラインが中間状態（ｉｎ
ｔｅｒｍｅｄｉａｔｅ ５ｔａｔｅ）と仮定することを
防止する。
読み出しモードにおいて、メモリ１０はアドレス信号Ａ
Ｏ−Ａ１５によって選択されたデータ信号ＤＯＤ３によ
って表わされる４ビツトのデータを供給する。列アドレ
スバッファ１６は到着（ｉｎｃｏｍｉｎｇ）アドレス信
号Ａ１２−Ａ１５をバッファ（ｂｕｆｆｅｒＬＬかつそ
れらをメモリブロック４０−５５及び６０−７５に対し
て出力する。行アドレスバツフア／プリデコーダ１２は
行アドレスラインＡＯ−Ａｌｌ 、チップ選択信号９Ｃ
８、及び書き込みモード信号”ＷＥをデコードする。応
答して、これは、信号ＢＰＯ−ＢＦ２ 、ＢＱＯ−ＢＱ
３、”Ｃ３ＷＥ（Ｌ）及び”Ｃ３ＷＥ（Ｒ）、及び行ア
ドレスを、行デコーダ１８及び２０に供給する。信号Ｂ
ＰＯ−ＢＰ７は各々のアレイ３２．３４．３６及び３８
の内の８個のメモリブロックの内の１つを選択する。信
号ＢＱＯ−１３Ｑ３は４個のアレイ３２．３４．３Ｇ及
び３８の内のどれが選択されるか選択する。信号ＢＰＯ
−ＢＰ７及び信号ＢＱＯＢＱ３はともに、セットのメモ
リブロック４〇−５５及び６０−７５のセットの内の３
２個のメモリブロックの内の１つのメモリブロックを選
択する。 ９Ｃ３及び”ＷＥの両方がともに真（ｔｒｕ
ｅ）で、かつアレイ３２及び３４を含む右側が選択され
るならば、 ”Ｃ３ＷＥ（Ｒ）は真（ｔｒｕｅ）であり
、メモリ１０は書き込みモードにおいて、メモリ１０は
アクティブ（ａｃｔｉｖｅ）で、しかも第１のセットの
グローバルデータライン２２に結合されたグローバルデ
ータライン負荷はディスエーブル（ｄｉｓａｂｌｅ）に
されなければならないということを表示する。＊Ｃ３及
び”ＷＥの両方がともに真（ｔｒｕｅ）で、かつアレイ
３６及び３８を含む右側が選択されるならば“ＣＳ Ｗ
Ｅ（Ｒ）は真（［ｒｕｅ）であり、メモリ１０は書き
込みモードにおいて、メモリＩＯはアクティブ（ａｃｔ
１ｖｅ）で、第２のセットのグローバルデータライン
２４に結合されたグローバルデータライン負荷はディス
エーブルにされなければならないということを表示する
。
Ｏ−Ａ１５によって選択されたデータ信号ＤＯＤ３によ
って表わされる４ビツトのデータを供給する。列アドレ
スバッファ１６は到着（ｉｎｃｏｍｉｎｇ）アドレス信
号Ａ１２−Ａ１５をバッファ（ｂｕｆｆｅｒＬＬかつそ
れらをメモリブロック４０−５５及び６０−７５に対し
て出力する。行アドレスバツフア／プリデコーダ１２は
行アドレスラインＡＯ−Ａｌｌ 、チップ選択信号９Ｃ
８、及び書き込みモード信号”ＷＥをデコードする。応
答して、これは、信号ＢＰＯ−ＢＦ２ 、ＢＱＯ−ＢＱ
３、”Ｃ３ＷＥ（Ｌ）及び”Ｃ３ＷＥ（Ｒ）、及び行ア
ドレスを、行デコーダ１８及び２０に供給する。信号Ｂ
ＰＯ−ＢＰ７は各々のアレイ３２．３４．３６及び３８
の内の８個のメモリブロックの内の１つを選択する。信
号ＢＱＯ−１３Ｑ３は４個のアレイ３２．３４．３Ｇ及
び３８の内のどれが選択されるか選択する。信号ＢＰＯ
−ＢＰ７及び信号ＢＱＯＢＱ３はともに、セットのメモ
リブロック４〇−５５及び６０−７５のセットの内の３
２個のメモリブロックの内の１つのメモリブロックを選
択する。 ９Ｃ３及び”ＷＥの両方がともに真（ｔｒｕ
ｅ）で、かつアレイ３２及び３４を含む右側が選択され
るならば、 ”Ｃ３ＷＥ（Ｒ）は真（ｔｒｕｅ）であり
、メモリ１０は書き込みモードにおいて、メモリ１０は
アクティブ（ａｃｔｉｖｅ）で、しかも第１のセットの
グローバルデータライン２２に結合されたグローバルデ
ータライン負荷はディスエーブル（ｄｉｓａｂｌｅ）に
されなければならないということを表示する。＊Ｃ３及
び”ＷＥの両方がともに真（ｔｒｕｅ）で、かつアレイ
３６及び３８を含む右側が選択されるならば“ＣＳ Ｗ
Ｅ（Ｒ）は真（［ｒｕｅ）であり、メモリ１０は書き
込みモードにおいて、メモリＩＯはアクティブ（ａｃｔ
１ｖｅ）で、第２のセットのグローバルデータライン
２４に結合されたグローバルデータライン負荷はディス
エーブルにされなければならないということを表示する
。
バッファされた行アドレスは第１の行デコーダ１８及び
第２の行デコーダ２０に入力される。バッファされた行
アドレスの受信に応答して、第１の行デコーダ１８は６
４個のグローバルワードラインをメモリブロック４０−
５５にドライブし、第２の行デコーダ２０は６４個のグ
ローバルワードラインをメモリブロック６０−７５にド
ライブする。ワードラインは、列アドレス及びバッファ
された行アドレス信号に沿って、さらにメモリブロック
それ自体内でデコードされる。特別のメモリブロックが
ＢＰＯ−ＢＦ２及びＢＱＯ−ＢＱ３によって選択された
後に、メモリブロックは６４個のクローバルワードライ
ンとバッファされた行アドレス信号とを組み合わせ、し
かも１２８個のローカルワードラインをドライブ（駆動
）する。メモリブロックは列アドレスを選択されたワー
ドラインに沿ってデコードし、しかも４対のグローバル
データラインの内の各々に対して１個のメモリセルを選
択する。４個のメモリセルは選択されたメモリブロック
が第１のアレイ３２または第２のアレイ３４のいずれか
に配置されるならば、４個のデータビット及び４個のデ
ータビットの補数（コンプリメンタリ）を、第１のセッ
トのグローバルデータライン２２上へ出力し、或いは、
もしも選択されたメモリブロックが第１のアレイ３６か
または第２のアレイ３８内に配置されるならば、４個の
データビット及び４個のデータビットの補数（コンプリ
メンタリ）を第２のセットのグローバルデータライン２
４上へ出力する。マルチプレクサ１４は第１のセットの
グローバルデータライン２２から信号ＧＤＬ（０）／
’″ＧＤＬ（０）−ＧＤＬ（３）／ ”ＧＤＬ（３）、
及び第２のセットのグローバルデータライン２４から信
号ＧＤＬ（４）／ ”ＧＤＬ（４）−ＧＤＬ（７）／
”ＧＤＬ（７）を受信し、応答して出力ＤＯ−Ｄ３を形
成しバッファする。マルチプレクサ１４は信号ＢＱＯ−
ＢＱ３を受信ししかも応答して、もしも第１のアレイ３
２或いは第２のアレイ３４内のメモリブロックがＢＱＯ
またはＢＱＩによってそれぞれ選択されるならば信号Ｇ
ＤＬ（０）／ ”ＧＤＬ（０）−ＧＤＬ（３）／ ”Ｇ
ＤＬ（３）からＤＯ−［１３をドライブし、或いは第３
のアレイ３６または第４のアレイ３８内のメモリブロッ
クがＢＱ２またはＢＱ３によりそれぞれ選択されるなら
ば信号ＧＤＬ（４）／ ”ＧＤＬ（４）−ＧＤＬ（７）
／ ”ＧＤＬ（７）からＤｏ−Ｄ３をドライブ（駆動）
する。
第２の行デコーダ２０に入力される。バッファされた行
アドレスの受信に応答して、第１の行デコーダ１８は６
４個のグローバルワードラインをメモリブロック４０−
５５にドライブし、第２の行デコーダ２０は６４個のグ
ローバルワードラインをメモリブロック６０−７５にド
ライブする。ワードラインは、列アドレス及びバッファ
された行アドレス信号に沿って、さらにメモリブロック
それ自体内でデコードされる。特別のメモリブロックが
ＢＰＯ−ＢＦ２及びＢＱＯ−ＢＱ３によって選択された
後に、メモリブロックは６４個のクローバルワードライ
ンとバッファされた行アドレス信号とを組み合わせ、し
かも１２８個のローカルワードラインをドライブ（駆動
）する。メモリブロックは列アドレスを選択されたワー
ドラインに沿ってデコードし、しかも４対のグローバル
データラインの内の各々に対して１個のメモリセルを選
択する。４個のメモリセルは選択されたメモリブロック
が第１のアレイ３２または第２のアレイ３４のいずれか
に配置されるならば、４個のデータビット及び４個のデ
ータビットの補数（コンプリメンタリ）を、第１のセッ
トのグローバルデータライン２２上へ出力し、或いは、
もしも選択されたメモリブロックが第１のアレイ３６か
または第２のアレイ３８内に配置されるならば、４個の
データビット及び４個のデータビットの補数（コンプリ
メンタリ）を第２のセットのグローバルデータライン２
４上へ出力する。マルチプレクサ１４は第１のセットの
グローバルデータライン２２から信号ＧＤＬ（０）／
’″ＧＤＬ（０）−ＧＤＬ（３）／ ”ＧＤＬ（３）、
及び第２のセットのグローバルデータライン２４から信
号ＧＤＬ（４）／ ”ＧＤＬ（４）−ＧＤＬ（７）／
”ＧＤＬ（７）を受信し、応答して出力ＤＯ−Ｄ３を形
成しバッファする。マルチプレクサ１４は信号ＢＱＯ−
ＢＱ３を受信ししかも応答して、もしも第１のアレイ３
２或いは第２のアレイ３４内のメモリブロックがＢＱＯ
またはＢＱＩによってそれぞれ選択されるならば信号Ｇ
ＤＬ（０）／ ”ＧＤＬ（０）−ＧＤＬ（３）／ ”Ｇ
ＤＬ（３）からＤＯ−［１３をドライブし、或いは第３
のアレイ３６または第４のアレイ３８内のメモリブロッ
クがＢＱ２またはＢＱ３によりそれぞれ選択されるなら
ば信号ＧＤＬ（４）／ ”ＧＤＬ（４）−ＧＤＬ（７）
／ ”ＧＤＬ（７）からＤｏ−Ｄ３をドライブ（駆動）
する。
読み出しアクセスが起きる時には、選択されたメモリブ
ロックは信号を４個のグローバルデータライン対土に出
力する。各々のグローバルデータライン対は一対の伝送
ライン（線路）として表現される。選択されたメモリブ
ロックは差動トランスコンダクタンス（ｔｒａｎｓｃｏ
ｎｄｕｃｔａｎｃｅ）増幅器を用いて各々の長い伝送ラ
イン（線路）上に信号を出力し、増幅器は選択されたメ
モリセルから検出された差動電圧を受信し、かつそれに
応答して差動電流を出力する。グローバルデータライン
負荷は電流の源（ｓｏｕｒｃｅ）となり、しかもそれに
よってトランスコンダクタンス（ｔｒａｎｓｃｏｎｄｕ
ｃｔａｎｃｅ）増幅器の出力をある電圧に変換し、そこ
で従って、信号ＧＤＬ（０）／ ”ＧＤＬ（０）−ＧＤ
Ｌ（７）／ ”ＧＤＬ（７）は８個の差動電圧対を形成
する。
ロックは信号を４個のグローバルデータライン対土に出
力する。各々のグローバルデータライン対は一対の伝送
ライン（線路）として表現される。選択されたメモリブ
ロックは差動トランスコンダクタンス（ｔｒａｎｓｃｏ
ｎｄｕｃｔａｎｃｅ）増幅器を用いて各々の長い伝送ラ
イン（線路）上に信号を出力し、増幅器は選択されたメ
モリセルから検出された差動電圧を受信し、かつそれに
応答して差動電流を出力する。グローバルデータライン
負荷は電流の源（ｓｏｕｒｃｅ）となり、しかもそれに
よってトランスコンダクタンス（ｔｒａｎｓｃｏｎｄｕ
ｃｔａｎｃｅ）増幅器の出力をある電圧に変換し、そこ
で従って、信号ＧＤＬ（０）／ ”ＧＤＬ（０）−ＧＤ
Ｌ（７）／ ”ＧＤＬ（７）は８個の差動電圧対を形成
する。
選択された特別のグローバルデータライン負荷セットは
選択されるメモリブロックを含むアレイに依存する。読
み出しアクセスの期間中に、第１のアレイ３２或いは第
２のアレイ３４が選択されるならば、信号”Ｃ３ＷＥ（
Ｌ）は高レベルである。
選択されるメモリブロックを含むアレイに依存する。読
み出しアクセスの期間中に、第１のアレイ３２或いは第
２のアレイ３４が選択されるならば、信号”Ｃ３ＷＥ（
Ｌ）は高レベルである。
”Ｃ３ＷＥ（Ｌ）が高レベルであるメモリアクセスの期
間中は、グローバルデータライン負荷セット２７は常に
選択される。グローバルデータライン負荷セット２５と
グローバルデータライン負荷セット２９の内のどちらが
選択されるかは第１のアレイ３２または第２のアレイ３
４の内のどのメモリブロックが選択されるかどうかによ
って決定される。
間中は、グローバルデータライン負荷セット２７は常に
選択される。グローバルデータライン負荷セット２５と
グローバルデータライン負荷セット２９の内のどちらが
選択されるかは第１のアレイ３２または第２のアレイ３
４の内のどのメモリブロックが選択されるかどうかによ
って決定される。
第１のアレイ３２内のメモリブロックが選択されるので
あれば、ＢＱＯは高レベルで、ＢＱＩ−ＢＯ２は低レベ
ルで、グローバルデータライン負荷セット２５はイネー
ブル（ｅｎａｂｌｅ）にされ、しかもグローバルデータ
ライン負荷セット２９はディスエーブル（ｄｉｓａｂｌ
ｅ）にされる。第２のアレイ３４内のメモリブロックが
選択されるならば、ＢＱＩは高レベルで、ＢＱＯ及びＢ
Ｏ２−ＢＯ２は低レベルで、グローバルデータライン負
荷セット２９はイネーブル（ｅｎａｂｌｅ）にされ、グ
ローバルデータライン負荷セット２５はディスエーブル
（ｄｉｓａｂｌｅ）にされる。
あれば、ＢＱＯは高レベルで、ＢＱＩ−ＢＯ２は低レベ
ルで、グローバルデータライン負荷セット２５はイネー
ブル（ｅｎａｂｌｅ）にされ、しかもグローバルデータ
ライン負荷セット２９はディスエーブル（ｄｉｓａｂｌ
ｅ）にされる。第２のアレイ３４内のメモリブロックが
選択されるならば、ＢＱＩは高レベルで、ＢＱＯ及びＢ
Ｏ２−ＢＯ２は低レベルで、グローバルデータライン負
荷セット２９はイネーブル（ｅｎａｂｌｅ）にされ、グ
ローバルデータライン負荷セット２５はディスエーブル
（ｄｉｓａｂｌｅ）にされる。
同様に、もしも読み出しアクセス中に第３のアレイ３６
または第４のアレイ３８が選択されるならば信号“Ｃ３
ＷＥ（Ｒ）は高レベルである。＊Ｃ３〜ＶＥ（Ｒ）が高
レベルであるメモリアクセスの期間中、グローバルデー
タライン負荷セット２８は常に選択される。グローバル
データライン負荷セット２６とグローバルデータライン
負荷セット３０とのいずれが選択されるかは、第３のア
レイ３Ｇまたは第４のアレイ３８内のどちらのメモリブ
ロックが選択されるかによって決定される。もしも第３
のアレイ３６内のメモリブロックが選択されるならばＢ
Ｏ２は高レベルで、ＢＱＯ、ＢＱＩ及びＢＯ２は低レベ
ルで、グローバルデータライン負荷セット２６はイネー
ブル（ｅｌａｂｌｅ）にされ、グローバルデータライン
負荷セット３０はディスエーブル（ｄｉｓａｂｌｅ）に
される。第４のアレイ３８内のメモリブロックが選択さ
れるならばＢＯ２は高レベル、ＢＱＯ−ＢＯ２は低レベ
ル、グローバルデータライン負荷セット３０はイネーブ
ルにされ、グローバルデータライン負荷セット２６はデ
ィスエーブルにされる。
または第４のアレイ３８が選択されるならば信号“Ｃ３
ＷＥ（Ｒ）は高レベルである。＊Ｃ３〜ＶＥ（Ｒ）が高
レベルであるメモリアクセスの期間中、グローバルデー
タライン負荷セット２８は常に選択される。グローバル
データライン負荷セット２６とグローバルデータライン
負荷セット３０とのいずれが選択されるかは、第３のア
レイ３Ｇまたは第４のアレイ３８内のどちらのメモリブ
ロックが選択されるかによって決定される。もしも第３
のアレイ３６内のメモリブロックが選択されるならばＢ
Ｏ２は高レベルで、ＢＱＯ、ＢＱＩ及びＢＯ２は低レベ
ルで、グローバルデータライン負荷セット２６はイネー
ブル（ｅｌａｂｌｅ）にされ、グローバルデータライン
負荷セット３０はディスエーブル（ｄｉｓａｂｌｅ）に
される。第４のアレイ３８内のメモリブロックが選択さ
れるならばＢＯ２は高レベル、ＢＱＯ−ＢＯ２は低レベ
ル、グローバルデータライン負荷セット３０はイネーブ
ルにされ、グローバルデータライン負荷セット２６はデ
ィスエーブルにされる。
第２図は１対のグローバルデータライン及び第１図のメ
モリに対応する負荷を図示しており従来技術に対する本
発明におけるグローバルデータライン負荷の配置及び選
択方法（ｇｌｏｂａｌ ｄａｔａ １ｉｎｅｌｏａｄ
ｐｌａｃｅｍｅｎｔ ａｎｄ ５ｅｌｅｃｔｉｏｎ ｍ
ｅｔｈｏｄ）の利点を図示している。第２図に図示され
るのは第２のセットのグローバルデータライン２４の内
の一対のグローバルデータライン８０及び８２であり、
対の信号ＧＤＬ（４）及び”ＧＤＬ（４）をそれぞれ供
給する。
モリに対応する負荷を図示しており従来技術に対する本
発明におけるグローバルデータライン負荷の配置及び選
択方法（ｇｌｏｂａｌ ｄａｔａ １ｉｎｅｌｏａｄ
ｐｌａｃｅｍｅｎｔ ａｎｄ ５ｅｌｅｃｔｉｏｎ ｍ
ｅｔｈｏｄ）の利点を図示している。第２図に図示され
るのは第２のセットのグローバルデータライン２４の内
の一対のグローバルデータライン８０及び８２であり、
対の信号ＧＤＬ（４）及び”ＧＤＬ（４）をそれぞれ供
給する。
第２図に図示されたグローバルデータライン８０及び８
２の対は第１のセットのグローバルデータライン２２に
おける４対のグローバルデータラインの各々を代表して
表わすものであり、しかも第２のセットのグローバルデ
ータライン２４の４対のグローバルデータラインの内の
各々、を示している。第２図は一般的に、グローバルデ
ータライン８０及び８２の対、第１図のグローバルデー
タライン負荷セット２６の一部分であるグローバルデー
タライン負荷９０、メモリブロック６０、第１図のグロ
ーバルデータライン負荷セット２８の一部分であるグロ
ーバルデータライン負荷１００、メモリブロック７５、
及び第１図のグローバルデータライン負荷セット３０の
一部分であるグローバルデータライン負荷１１０、イン
バータ９１、ＮＡＮＤゲート９２、インバータ１０１１
インバータ１１１．及びＮＡＮＤゲート１１２、を含む
。
２の対は第１のセットのグローバルデータライン２２に
おける４対のグローバルデータラインの各々を代表して
表わすものであり、しかも第２のセットのグローバルデ
ータライン２４の４対のグローバルデータラインの内の
各々、を示している。第２図は一般的に、グローバルデ
ータライン８０及び８２の対、第１図のグローバルデー
タライン負荷セット２６の一部分であるグローバルデー
タライン負荷９０、メモリブロック６０、第１図のグロ
ーバルデータライン負荷セット２８の一部分であるグロ
ーバルデータライン負荷１００、メモリブロック７５、
及び第１図のグローバルデータライン負荷セット３０の
一部分であるグローバルデータライン負荷１１０、イン
バータ９１、ＮＡＮＤゲート９２、インバータ１０１１
インバータ１１１．及びＮＡＮＤゲート１１２、を含む
。
第３のアレイ内のすべてのメモリブロック６０６７及び
第４のアレイ３８内のすべてのメモリブロック６８−７
５は、グローバルデータライン８０及び８２の対に結合
され出力を供給するが、図示を容易にするため省略され
ている。
第４のアレイ３８内のすべてのメモリブロック６８−７
５は、グローバルデータライン８０及び８２の対に結合
され出力を供給するが、図示を容易にするため省略され
ている。
グローバルデータライン負荷９０はメモリブロック６０
より上のグローバルデータライン８０及び８２に接続す
る。グローバルデータライン負荷１００はグローバルデ
ータライン８０及び８２に対して、メモリブロック６７
よりも下で、かつメモリブロック６８よりも上で接続す
る。グローバルデータライン負荷１１０はグローバルデ
ータライン８０及び８２に対して、メモリブロック７５
よりも下において接続する。
より上のグローバルデータライン８０及び８２に接続す
る。グローバルデータライン負荷１００はグローバルデ
ータライン８０及び８２に対して、メモリブロック６７
よりも下で、かつメモリブロック６８よりも上で接続す
る。グローバルデータライン負荷１１０はグローバルデ
ータライン８０及び８２に対して、メモリブロック７５
よりも下において接続する。
インバータ９１は信号ＢＱ３を受信するための１つの入
力と及び１つの出力を有する。ＮＡＮＤゲート９２は入
力信号”Ｃ３ＷＥ（Ｒ）を受信するための第１の入力を
有し、インバータ９１の出力に結合された第２の入力を
有し、かつ１つの出力を有する。グローバルデータライ
ン負荷９０はＰチャネルトランジスタ９３、Ｐチャネル
トランジスタ９４、抵抗９６、及び抵抗９８を含む。ト
ランジスタ９３は■ｆ１Ｄに結合するためのソース（ｓ
ｏｕｒｃｅ）を有し、ＮＡＮＤゲート９２の出力に結合
されたゲート、及びドレインを有する。トランジスタ９
４はＶＤＤに結合するためのソースを有し、ＮＡＮＤゲ
ート９２の出力に結合されたゲート、及びドレインを有
する。抵抗９６は第１の端子をトランジスタ９３のドレ
インに結合され、第２の端子をグローバルデータライン
８０に上部で結合されている。抵抗９８は第１の端子を
トランジスタ９４のドレインに結合され、第２の端子を
グローバルデータライン８２に上部で結合されている。
力と及び１つの出力を有する。ＮＡＮＤゲート９２は入
力信号”Ｃ３ＷＥ（Ｒ）を受信するための第１の入力を
有し、インバータ９１の出力に結合された第２の入力を
有し、かつ１つの出力を有する。グローバルデータライ
ン負荷９０はＰチャネルトランジスタ９３、Ｐチャネル
トランジスタ９４、抵抗９６、及び抵抗９８を含む。ト
ランジスタ９３は■ｆ１Ｄに結合するためのソース（ｓ
ｏｕｒｃｅ）を有し、ＮＡＮＤゲート９２の出力に結合
されたゲート、及びドレインを有する。トランジスタ９
４はＶＤＤに結合するためのソースを有し、ＮＡＮＤゲ
ート９２の出力に結合されたゲート、及びドレインを有
する。抵抗９６は第１の端子をトランジスタ９３のドレ
インに結合され、第２の端子をグローバルデータライン
８０に上部で結合されている。抵抗９８は第１の端子を
トランジスタ９４のドレインに結合され、第２の端子を
グローバルデータライン８２に上部で結合されている。
ＮＡＮＤゲート９２の出力は同じ方法でグローバルデー
タライン負荷セット２６内の他のグローバルデータライ
ン負荷にまた接続している。
タライン負荷セット２６内の他のグローバルデータライ
ン負荷にまた接続している。
メモリブロック６０は入力信号ＢＰＯ及びＢＱ２、第２
の行デコーダ２０からの６４個のグローバルワードライ
ン、バッファされた行アドレス信号、及び列アドレスバ
ッファ１６からのバッファされた列アドレスを受信する
。メモリブロック６０はグローバルデータライン８０及
び８２の両方に結合されている。第３のアレイ３６の他
のメモリブロック６１−６７は上部から底部まで連続的
に、メモリブロック６０より下でグローバルデータライ
ン負荷１００よりも上に配置されるが、簡潔のために省
略されている。
の行デコーダ２０からの６４個のグローバルワードライ
ン、バッファされた行アドレス信号、及び列アドレスバ
ッファ１６からのバッファされた列アドレスを受信する
。メモリブロック６０はグローバルデータライン８０及
び８２の両方に結合されている。第３のアレイ３６の他
のメモリブロック６１−６７は上部から底部まで連続的
に、メモリブロック６０より下でグローバルデータライ
ン負荷１００よりも上に配置されるが、簡潔のために省
略されている。
インバータ１０．１は信号”Ｃ３ＷＥ（Ｒ）を受信する
ための１つの入力を有し、また１つの出力を有する。グ
ローバルデータライン負荷１００はＰチャネルトランジ
スタ１０３、Ｐチャネルトランジスタ１０４、抵抗１０
６、及び抵抗１０８を含む。
ための１つの入力を有し、また１つの出力を有する。グ
ローバルデータライン負荷１００はＰチャネルトランジ
スタ１０３、Ｐチャネルトランジスタ１０４、抵抗１０
６、及び抵抗１０８を含む。
トランジスタ１０３はソースをＶＩ）Ｄに結合され、ゲ
ートをインバータ１０１の出力に結合され、またドレイ
ンを有する。トランジスタ１０４はドレインをＶＤＤに
結合され、ゲートをインバータ１゜１の出力に結合され
、また１つのソースを有する。
ートをインバータ１０１の出力に結合され、またドレイ
ンを有する。トランジスタ１０４はドレインをＶＤＤに
結合され、ゲートをインバータ１゜１の出力に結合され
、また１つのソースを有する。
抵抗１０６は第１の端子をトランジスタ１０３のドレイ
ンに結合され、第２の端子をグローバルデータライン８
０にメモリブロック６７よりも下でメモリブロック６８
よりも上において結合される。
ンに結合され、第２の端子をグローバルデータライン８
０にメモリブロック６７よりも下でメモリブロック６８
よりも上において結合される。
抵抗１０８は第１の端子をトランジスタ１０４のトレイ
ンに結合され、第２の端子をグローバルデータライン８
２にメモリブロック６７よりも下でまたメモリブロック
６８よりも上で結合されている。インバータ１０１の出
力はまた、同様の方法においてグローバルデータライン
負荷セット２８内の他のグローバルデータライン負荷に
接続する。
ンに結合され、第２の端子をグローバルデータライン８
２にメモリブロック６７よりも下でまたメモリブロック
６８よりも上で結合されている。インバータ１０１の出
力はまた、同様の方法においてグローバルデータライン
負荷セット２８内の他のグローバルデータライン負荷に
接続する。
メモリブロック７５は入力信号ＢＰ７及びＢＱ３、第２
の行デコーダ２０からの６４個のグローバルワードライ
ン、バッファされた行アドレス信号、及び列アドレスバ
ッファ１６からのバッファされた列アドレスを受信する
。メモリブロック７５はグローバルデータライン８ｏ及
び８２の両方に結合されている。第４のアレイ３８の他
のメモリブロック６８−７４は上部から底部まで連続的
にメモリブロック７５よりも上において配置されている
が、簡潔のために省略されている。
の行デコーダ２０からの６４個のグローバルワードライ
ン、バッファされた行アドレス信号、及び列アドレスバ
ッファ１６からのバッファされた列アドレスを受信する
。メモリブロック７５はグローバルデータライン８ｏ及
び８２の両方に結合されている。第４のアレイ３８の他
のメモリブロック６８−７４は上部から底部まで連続的
にメモリブロック７５よりも上において配置されている
が、簡潔のために省略されている。
インバータ１１１は信号ＢＱ２を受信するための１つの
入力を有し、また１つの出力を有する。ＮＡＮＤゲート
１１２は信号”Ｃ３ＷＥ（Ｒ）を受信するための第１の
入力を有し、第２の入力はインバータ１１１の出力に結
合され、また１つの出力を有する。グローバルデータラ
イン負荷１１０はＰチャネルトランジスタ１１３、Ｐチ
ャネルトランジスタ１１４、抵抗１１６、及び抵抗１１
８を含む。
入力を有し、また１つの出力を有する。ＮＡＮＤゲート
１１２は信号”Ｃ３ＷＥ（Ｒ）を受信するための第１の
入力を有し、第２の入力はインバータ１１１の出力に結
合され、また１つの出力を有する。グローバルデータラ
イン負荷１１０はＰチャネルトランジスタ１１３、Ｐチ
ャネルトランジスタ１１４、抵抗１１６、及び抵抗１１
８を含む。
トランジスタ１１３はソースをＶＨに結合され、ゲート
をＮＡＮＤゲート１１２の出力に結合され、また１つの
ドレインを有する。トランジスタ１１４はソースをＶＤ
Ｄに結合され、ゲートをＮＡＮＤゲート１１２の出力に
結合され、また１つのトレインを有する。抵抗１１６は
第１の端子をトランジスタ１１３のドレインに結合され
、第２の端子をグローバルデータライン８０にメモリブ
ロック７５よりも下において結合されている。抵抗１１
８は第１の端子をトランジスタ１１４のドレインに、第
２の端子をグローバルデータライン８２にメモリブロッ
ク７５よりも下において結合されている。ＮＡＮＤゲー
ト１１２の出力はまた、同様の方法においてグローバル
データライン負荷セット３０内の他のグローバルデータ
ライン負荷に接続する。
をＮＡＮＤゲート１１２の出力に結合され、また１つの
ドレインを有する。トランジスタ１１４はソースをＶＤ
Ｄに結合され、ゲートをＮＡＮＤゲート１１２の出力に
結合され、また１つのトレインを有する。抵抗１１６は
第１の端子をトランジスタ１１３のドレインに結合され
、第２の端子をグローバルデータライン８０にメモリブ
ロック７５よりも下において結合されている。抵抗１１
８は第１の端子をトランジスタ１１４のドレインに、第
２の端子をグローバルデータライン８２にメモリブロッ
ク７５よりも下において結合されている。ＮＡＮＤゲー
ト１１２の出力はまた、同様の方法においてグローバル
データライン負荷セット３０内の他のグローバルデータ
ライン負荷に接続する。
この分布（データライン）負荷方式（ｄｉｓｔｒｉｂｕ
ｔｅｄ−１ｏａｄ ａｐｐｒｏｃｈ）は全グローバルデ
ータラインに対して単一負荷を有する点で優れている。
ｔｅｄ−１ｏａｄ ａｐｐｒｏｃｈ）は全グローバルデ
ータラインに対して単一負荷を有する点で優れている。
動作において、選択されたメモリブロックに基づくメモ
リＩＯのグローバルデータライン負荷９０，１００及び
１１０の配置及び選択（ｐｌａｃｅｍｅｎｔ ａｎｄ
５ｅｌｅｃｔｉｏｎ）は、単一負荷方式（ｓｉｎｇｌｅ
−１ｏａｄ ａｐｐｒｏａｃｈ）の場合に比べて、１つ
のメモリブロックからＶＤＤへの最悪のケース（ｗｏｒ
ｓｔ ｃａｓｅ）の抵抗値を減少化することによってア
クセスタイムを高速化する。
リＩＯのグローバルデータライン負荷９０，１００及び
１１０の配置及び選択（ｐｌａｃｅｍｅｎｔ ａｎｄ
５ｅｌｅｃｔｉｏｎ）は、単一負荷方式（ｓｉｎｇｌｅ
−１ｏａｄ ａｐｐｒｏａｃｈ）の場合に比べて、１つ
のメモリブロックからＶＤＤへの最悪のケース（ｗｏｒ
ｓｔ ｃａｓｅ）の抵抗値を減少化することによってア
クセスタイムを高速化する。
アクセスタイムはまた単一負荷方式に対して著しく改善
されるが、これは本発明が選択されたセルの配置及びマ
ルチプレクサ１４の入力における差電圧における変動に
よって変動分を低減化するからである。最終的に、分布
負荷は与えられた金属ラインの寸法に対して、グローバ
ルデータライン中の最大電流密度を低減化することにな
る。各々のメモリブロック４０−５５は各々のブロック
内に含まれる４つの差動トランスコンダクタンス（ｔｒ
ａｎｓｃｏｎｄｕｃｔａｎｃｅ）増幅器を通じて第１の
セットのグローバルデータライン２２内の４対のグロー
バルデータラインに対して接続する。各々のメモリブロ
ック６０−７５は４つの差動トランスコンダクタンス（
ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ）増幅器を通じて第
２のセットのグローバルデータライン２４内の４対のグ
ローバルデータラインに接続する。各々の差動トランス
コンダクタンス（ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ）
増幅器はイネーブルにされたメモリセルからの差動電圧
出力を検出し、それに接続されたグローバルデータライ
ンの対に対して差動電流を供給する。
されるが、これは本発明が選択されたセルの配置及びマ
ルチプレクサ１４の入力における差電圧における変動に
よって変動分を低減化するからである。最終的に、分布
負荷は与えられた金属ラインの寸法に対して、グローバ
ルデータライン中の最大電流密度を低減化することにな
る。各々のメモリブロック４０−５５は各々のブロック
内に含まれる４つの差動トランスコンダクタンス（ｔｒ
ａｎｓｃｏｎｄｕｃｔａｎｃｅ）増幅器を通じて第１の
セットのグローバルデータライン２２内の４対のグロー
バルデータラインに対して接続する。各々のメモリブロ
ック６０−７５は４つの差動トランスコンダクタンス（
ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ）増幅器を通じて第
２のセットのグローバルデータライン２４内の４対のグ
ローバルデータラインに接続する。各々の差動トランス
コンダクタンス（ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ）
増幅器はイネーブルにされたメモリセルからの差動電圧
出力を検出し、それに接続されたグローバルデータライ
ンの対に対して差動電流を供給する。
グローバルデータライン負荷はグローバルデータライン
対土においてドライブされた差動電流を差動電圧に変換
し、それをマルチプレクサ１４に供給する。
対土においてドライブされた差動電流を差動電圧に変換
し、それをマルチプレクサ１４に供給する。
読み出しモードにおいて、メモリブロック６０が選択さ
れるならば”Ｃ３ＷＥ（Ｒ）は高レベル、ＢＯ２は高レ
ベル、及びＢＱＯ−ＢＱＩ及びＢＯ２は低レベルである
。インバータ９１の出力は高レベル、それに両方の入力
は高レベルであることから、ＮＡＮＤゲート９２の出力
は低レベルである。ＮＡＮＤゲート９２の低出力レベル
はＰチャネルトランジスタ９３及び９４のゲート上にド
ライブされてそれらをターンオンする。メモリブロック
６０内に配置された差動トランスコンダクタンス（ｔｒ
ａ口５ＣＯｎｄｕｃｔａｎｃｅ）増幅器を通してドライ
ブされる電流は今や抵抗９３及び９４を介して供給され
、グローバルデータライン８０及び８２のグローバルデ
ータライン信号ＧＤＬ（４）及び”ＧＤＬ（４）を差動
電圧に変換する。”Ｃ３ＷＥ（Ｒ）はまた、インバータ
１０１の出力を低レベルにし、Ｐチャネルトランジスタ
Ｉ０３及び１０４のゲート上に低電圧をドライブ（駆動
）し、またそれらをターンオンする。グローバルデータ
ライン負荷１００は従って第２のパスを供給しメモリブ
ロック６０内のトランスコンダクタンス（ｔｒａｎｓｃ
ｏｎｄｕｃｔａｎｃｅ）増幅器によってドライブされる
差動電流を導通させる。最終的に、ＢＯ２はインバータ
１１１の出力を低レベルにドライブし、ＮＡＮＤゲート
１１２の出力を高レベルにし、しかもＰチャネルトラン
ジスタ１１３及びＰチャネルトランジスタ１１４をター
ンオフする。
れるならば”Ｃ３ＷＥ（Ｒ）は高レベル、ＢＯ２は高レ
ベル、及びＢＱＯ−ＢＱＩ及びＢＯ２は低レベルである
。インバータ９１の出力は高レベル、それに両方の入力
は高レベルであることから、ＮＡＮＤゲート９２の出力
は低レベルである。ＮＡＮＤゲート９２の低出力レベル
はＰチャネルトランジスタ９３及び９４のゲート上にド
ライブされてそれらをターンオンする。メモリブロック
６０内に配置された差動トランスコンダクタンス（ｔｒ
ａ口５ＣＯｎｄｕｃｔａｎｃｅ）増幅器を通してドライ
ブされる電流は今や抵抗９３及び９４を介して供給され
、グローバルデータライン８０及び８２のグローバルデ
ータライン信号ＧＤＬ（４）及び”ＧＤＬ（４）を差動
電圧に変換する。”Ｃ３ＷＥ（Ｒ）はまた、インバータ
１０１の出力を低レベルにし、Ｐチャネルトランジスタ
Ｉ０３及び１０４のゲート上に低電圧をドライブ（駆動
）し、またそれらをターンオンする。グローバルデータ
ライン負荷１００は従って第２のパスを供給しメモリブ
ロック６０内のトランスコンダクタンス（ｔｒａｎｓｃ
ｏｎｄｕｃｔａｎｃｅ）増幅器によってドライブされる
差動電流を導通させる。最終的に、ＢＯ２はインバータ
１１１の出力を低レベルにドライブし、ＮＡＮＤゲート
１１２の出力を高レベルにし、しかもＰチャネルトラン
ジスタ１１３及びＰチャネルトランジスタ１１４をター
ンオフする。
グローバルデータライン８０及び８２は金属ラインを用
いて製作される。これらの金属ラインは分布抵抗及び分
布キャパシタンスを有する伝送ライン（線路）として模
式的に考察することができる。選択されたメモリブロッ
クに対する２個のイネーブルにされたグローバルデータ
ライン負荷の使用は金属伝送ライン（線路）における抵
抗の影響を、各グローバルデータライン上に単一の負荷
が配置される場合に対して低減化する。
いて製作される。これらの金属ラインは分布抵抗及び分
布キャパシタンスを有する伝送ライン（線路）として模
式的に考察することができる。選択されたメモリブロッ
クに対する２個のイネーブルにされたグローバルデータ
ライン負荷の使用は金属伝送ライン（線路）における抵
抗の影響を、各グローバルデータライン上に単一の負荷
が配置される場合に対して低減化する。
３つの分布負荷（ｄｉｓｔｒｉｂｕｔｅｄ １ｏａｄｓ
）はグローバルデータラインの一端においてただ１つの
負荷があるとしたら起こるであろうアクセスタイムに対
してそれを改善する。グローバルデータラインの一端に
おいて単一の負荷が配置される単一負荷方式（ｓｉｎｇ
ｌｅ−１ｏａｄ ａｐｐｒｏｃｈ）について考えよう。
）はグローバルデータラインの一端においてただ１つの
負荷があるとしたら起こるであろうアクセスタイムに対
してそれを改善する。グローバルデータラインの一端に
おいて単一の負荷が配置される単一負荷方式（ｓｉｎｇ
ｌｅ−１ｏａｄ ａｐｐｒｏｃｈ）について考えよう。
ＲＬで表示される負荷の抵抗が値Ｒ１であるとする。更
に、負荷が結合される金属ラインの一端より他端までの
寄生抵抗の値がＲＭとする。負荷と金属ラインの同じ端
（ｅｎｄ）上でメモリブロックが選択されるならば増幅
器とＶＩ）Ｄとの間の抵抗は本質的にＲ１に等しい。他
方、負荷から金属ラインの反対の端におけるメモリブロ
ックが選択されるならば、ＶＤＤへの抵抗は（Ｒ，十Ｒ
Ｍ ）となるであろう。更に、負荷と同じ端にメモリブ
ロックが選択される場合と負荷と反対の他端でメモリブ
ロックが選択される場合との間のグローバルデータライ
ン上の電圧における差電圧を考えよう。負荷と同じ端に
おけるメモリブロックに対しては、グローバルデータラ
イン上の電圧降下は２１倍の選択メモリブロック内のト
ランスコンダクタンス（ｔｒａｎｓｃｏｎｄｕｃｔａｎ
ｃｅ）増幅器を介して流れる電流値に等しい。負荷と反
対の他の端におけるメモリブロックに対しては、グロー
バルデータライン上の電圧降下は（Ｒ１＋ＲＭ）倍のそ
の電流値に等しい。
に、負荷が結合される金属ラインの一端より他端までの
寄生抵抗の値がＲＭとする。負荷と金属ラインの同じ端
（ｅｎｄ）上でメモリブロックが選択されるならば増幅
器とＶＩ）Ｄとの間の抵抗は本質的にＲ１に等しい。他
方、負荷から金属ラインの反対の端におけるメモリブロ
ックが選択されるならば、ＶＤＤへの抵抗は（Ｒ，十Ｒ
Ｍ ）となるであろう。更に、負荷と同じ端にメモリブ
ロックが選択される場合と負荷と反対の他端でメモリブ
ロックが選択される場合との間のグローバルデータライ
ン上の電圧における差電圧を考えよう。負荷と同じ端に
おけるメモリブロックに対しては、グローバルデータラ
イン上の電圧降下は２１倍の選択メモリブロック内のト
ランスコンダクタンス（ｔｒａｎｓｃｏｎｄｕｃｔａｎ
ｃｅ）増幅器を介して流れる電流値に等しい。負荷と反
対の他の端におけるメモリブロックに対しては、グロー
バルデータライン上の電圧降下は（Ｒ１＋ＲＭ）倍のそ
の電流値に等しい。
２個のメモリブロックの間の電圧降下の差異はＲＭ倍の
その電流値に等しい。その電流値は本質的に両方の場合
に対して同じであるのはトランスコンダクタンス（ｔｒ
ａｎｓｃｏｎｄｕｃｔａｎｃｅ）増幅器が電流源として
作用するからである。そこで、２つの場合の間の電圧差
はＲＭに比例する。
その電流値に等しい。その電流値は本質的に両方の場合
に対して同じであるのはトランスコンダクタンス（ｔｒ
ａｎｓｃｏｎｄｕｃｔａｎｃｅ）増幅器が電流源として
作用するからである。そこで、２つの場合の間の電圧差
はＲＭに比例する。
第２図に図示する２個のイネーブルにされたグローバル
データライン負荷の望ましい実施例の場合をここで考え
よう。ＶＤＤへの最低抵抗（ｌｏｗｅｓｔｒｅｓｉｓｔ
ａｎｃｅ）に対する条件は選択されたメモリブロックが
例えばメモリブロック６０のようにグローバルデータラ
イン負荷に対して直接的に接近して配置される場合に生
ずる。メモリブロック６０が選択される時にはグローバ
ルデークライン負荷９０及び１００はイネーブルにされ
る。各グローバルデータライン上の各々の負荷の抵抗値
はＲＬに等しいとする。第２図において、グローバルデ
ータライン８２上のグローバルデータライン負荷９０を
通る抵抗ＲＬは、トランジスタ９４の抵抗値＋抵抗９８
の抵抗値となるであろう。以前のように、ＲＭは第２図
においてグローバルデータライン８０及び８２となる。
データライン負荷の望ましい実施例の場合をここで考え
よう。ＶＤＤへの最低抵抗（ｌｏｗｅｓｔｒｅｓｉｓｔ
ａｎｃｅ）に対する条件は選択されたメモリブロックが
例えばメモリブロック６０のようにグローバルデータラ
イン負荷に対して直接的に接近して配置される場合に生
ずる。メモリブロック６０が選択される時にはグローバ
ルデークライン負荷９０及び１００はイネーブルにされ
る。各グローバルデータライン上の各々の負荷の抵抗値
はＲＬに等しいとする。第２図において、グローバルデ
ータライン８２上のグローバルデータライン負荷９０を
通る抵抗ＲＬは、トランジスタ９４の抵抗値＋抵抗９８
の抵抗値となるであろう。以前のように、ＲＭは第２図
においてグローバルデータライン８０及び８２となる。
各々の金属ラインの抵抗である。メモリブロック６０か
らＶＤＤへの抵抗は本質的に（ＲＬ＋（１／ ２）ＲＭ
）に並列に接続されたＲＬに等しい。従って、最低抵抗
値（ｌｏｗｅｓｔ ｒｅｓｉｓｔａｎｃｅ）は（ＲＬ”
＋（１／２）ＲＬＲＭ） ／ （２ＲＬ、＋（１／ ２
）ＲＭ）となる。選択されたブロックからＶＤＤへの最
高抵抗（ｈｉｇｈｅｓｔ ｒｅｓｉｓｔａｎｃｅ）値に
対する理論的条件は選択されたブロックが２個の負荷の
間の途中にある時に生ずる。２つの負荷の間には８個の
メモリブロックが存在することから、実際の最高抵抗（
ｈｉｇｈｅｓｔ ｒｅｓｉｓｔａｎｃｅ）は理論的な最
高抵抗値よりも僅かに少ないことは第４のメモリブロッ
クは中間点（ｍｉｄｐｏｉｎｔ）より上に配置され、第
５のメモリブロックは中間点より下に配置されるからで
ある。最高理論抵抗（ｈｉｇｈｅｓｔ ｔｈｅｏｒｅｔ
ｉｃａｌ ｒｅｓｉｓｔａｎｃｅ）は（ＲＬ＋（１／４
）ＲＭ）と並列接続された（ＲＬ＋（１／４）ＲＭ）
、または、（ＲＬ’＋ （１／２）ＲＬＲＭ＋（１／
１６）ＲＭ２） ／ （２ＲＬ ＋ （１／ ２）ＲＭ
）である。従って、最高及び最低抵抗の間の差異は単一
負荷方式に対するＲＭＯ差と比較して、（（１／１６）
ＲＭ”） ／ （２ＲＬ＋ （１／２）ＲＭ）となる。
らＶＤＤへの抵抗は本質的に（ＲＬ＋（１／ ２）ＲＭ
）に並列に接続されたＲＬに等しい。従って、最低抵抗
値（ｌｏｗｅｓｔ ｒｅｓｉｓｔａｎｃｅ）は（ＲＬ”
＋（１／２）ＲＬＲＭ） ／ （２ＲＬ、＋（１／ ２
）ＲＭ）となる。選択されたブロックからＶＤＤへの最
高抵抗（ｈｉｇｈｅｓｔ ｒｅｓｉｓｔａｎｃｅ）値に
対する理論的条件は選択されたブロックが２個の負荷の
間の途中にある時に生ずる。２つの負荷の間には８個の
メモリブロックが存在することから、実際の最高抵抗（
ｈｉｇｈｅｓｔ ｒｅｓｉｓｔａｎｃｅ）は理論的な最
高抵抗値よりも僅かに少ないことは第４のメモリブロッ
クは中間点（ｍｉｄｐｏｉｎｔ）より上に配置され、第
５のメモリブロックは中間点より下に配置されるからで
ある。最高理論抵抗（ｈｉｇｈｅｓｔ ｔｈｅｏｒｅｔ
ｉｃａｌ ｒｅｓｉｓｔａｎｃｅ）は（ＲＬ＋（１／４
）ＲＭ）と並列接続された（ＲＬ＋（１／４）ＲＭ）
、または、（ＲＬ’＋ （１／２）ＲＬＲＭ＋（１／
１６）ＲＭ２） ／ （２ＲＬ ＋ （１／ ２）ＲＭ
）である。従って、最高及び最低抵抗の間の差異は単一
負荷方式に対するＲＭＯ差と比較して、（（１／１６）
ＲＭ”） ／ （２ＲＬ＋ （１／２）ＲＭ）となる。
望ましい実施例におけるＲＬはＲＭよりも大きいので、
ＲＬが単に（３／４）ＲＭに等しいとしても、最大抵抗
と最低抵抗との差異は単に（１／３２）ＲＭとなる。こ
の差はＲｔ、が（３／４）ＲＭよりも大きいならばさら
に少なくなる。従って、ＲＬがＲＭより大きい時には、
選択されたブロックの配置内の変動によって生ずる最大
電圧の差異は増幅器電流倍の（１／３２）ＲＭの値より
も小さくなる。この単一負荷方式において、最大の変動
は増幅器電流倍のＲＭである。従って、望ましい実施例
の方法は選択されたブロック位置内の変動による電圧変
動において少なくとも３２個の要因で改善を供給する。
ＲＬが単に（３／４）ＲＭに等しいとしても、最大抵抗
と最低抵抗との差異は単に（１／３２）ＲＭとなる。こ
の差はＲｔ、が（３／４）ＲＭよりも大きいならばさら
に少なくなる。従って、ＲＬがＲＭより大きい時には、
選択されたブロックの配置内の変動によって生ずる最大
電圧の差異は増幅器電流倍の（１／３２）ＲＭの値より
も小さくなる。この単一負荷方式において、最大の変動
は増幅器電流倍のＲＭである。従って、望ましい実施例
の方法は選択されたブロック位置内の変動による電圧変
動において少なくとも３２個の要因で改善を供給する。
２つの方式を比較すればまた分布負荷方式（ｄｉｓｔｒ
ｉｂｕｔｅｄ １ｏａｄ ａｐｐｒｏａｃｈ）はＶＤＤ
への最高抵抗値を低減化する。このような場合において
は、ＲＬは２Ｒ１に等しい。本発明におけるＶＤＤへの
最悪のケース（ｗｏｒｓｔ ｃａｓｅ）の抵抗値は（（
１／２）ＲＬ＋ （１／８）ＲＭ） −（（１／２）（
２Ｒ１）＋（１／８）ＲＭ） ＝ （Ｒ１＋（１／８）
ＲＭ）に等しく、これは常に（Ｒ１＋ＲＭ）よりも小さ
く、単一負荷方式に対する最高抵抗（ｈｉｇｈｅｓｔ
ｒｅｓｉｓｔａｎｃｅ）の場合（ケース）である。
ｉｂｕｔｅｄ １ｏａｄ ａｐｐｒｏａｃｈ）はＶＤＤ
への最高抵抗値を低減化する。このような場合において
は、ＲＬは２Ｒ１に等しい。本発明におけるＶＤＤへの
最悪のケース（ｗｏｒｓｔ ｃａｓｅ）の抵抗値は（（
１／２）ＲＬ＋ （１／８）ＲＭ） −（（１／２）（
２Ｒ１）＋（１／８）ＲＭ） ＝ （Ｒ１＋（１／８）
ＲＭ）に等しく、これは常に（Ｒ１＋ＲＭ）よりも小さ
く、単一負荷方式に対する最高抵抗（ｈｉｇｈｅｓｔ
ｒｅｓｉｓｔａｎｃｅ）の場合（ケース）である。
また、グローバルデータライン上の電流密度は負荷の分
布によって低減化されている。選択されたメモリブロッ
ク内のトランスコンダクタンス（ｔｒａｎｓｃｏｎｄｕ
ｃｔａｎｃｅ）増幅器は一定電流のソース（ｓｏｕｒｃ
ｅ）となる。望ましい実施例においては、電流を導通ず
るグローバルデータラインのどの与えられた部分も、増
幅器電流の内の約半分の値を導通ずる。これに反して、
単一負荷方式では電流を導通ずるグローバルデータライ
ンのどの部分も全ての増幅器電流を導通ずる。
布によって低減化されている。選択されたメモリブロッ
ク内のトランスコンダクタンス（ｔｒａｎｓｃｏｎｄｕ
ｃｔａｎｃｅ）増幅器は一定電流のソース（ｓｏｕｒｃ
ｅ）となる。望ましい実施例においては、電流を導通ず
るグローバルデータラインのどの与えられた部分も、増
幅器電流の内の約半分の値を導通ずる。これに反して、
単一負荷方式では電流を導通ずるグローバルデータライ
ンのどの部分も全ての増幅器電流を導通ずる。
ＶｏＤへの最悪の場合（ワーストケース）の抵抗値が低
く、しかもグローバルデータラインに沿つて選択された
ブロックの位置による電圧の変化よりも低ければ、両方
ともに単一負荷方式に対して本発明におけるアクセスタ
イムを改善する。さらに加えて、分布されたグローバル
データライン負荷を用いることで達成されるデータライ
ンの与えられる部分における電流値の減少は与えられた
電流密度に対するグローバルデータライン用の幅の狭い
金属ラインを用いること或いは与えられた金属ラインの
寸法に対して電流密度の減少を可能にする。
く、しかもグローバルデータラインに沿つて選択された
ブロックの位置による電圧の変化よりも低ければ、両方
ともに単一負荷方式に対して本発明におけるアクセスタ
イムを改善する。さらに加えて、分布されたグローバル
データライン負荷を用いることで達成されるデータライ
ンの与えられる部分における電流値の減少は与えられた
電流密度に対するグローバルデータライン用の幅の狭い
金属ラインを用いること或いは与えられた金属ラインの
寸法に対して電流密度の減少を可能にする。
今や、グローバルデータラインに沿って負荷を分布する
ことによってアクセスタイムを減少化するメモリが提供
されたということが明らかであろう。負荷の分布により
グローバルデータライン上の出力信号はその値をより高
速なものとして達成する。なぜならば、メモリブロック
出力と供給電圧との間の抵抗値が低減化されるからであ
る。グローバルデータライン負荷に対する装置及び配置
方法（ｐｌａｃｅｍｅｎｔ ｍｅｔｈｏｄ）が説明され
たが、ここに説明されていない数多くの変形が可能であ
る。
ことによってアクセスタイムを減少化するメモリが提供
されたということが明らかであろう。負荷の分布により
グローバルデータライン上の出力信号はその値をより高
速なものとして達成する。なぜならば、メモリブロック
出力と供給電圧との間の抵抗値が低減化されるからであ
る。グローバルデータライン負荷に対する装置及び配置
方法（ｐｌａｃｅｍｅｎｔ ｍｅｔｈｏｄ）が説明され
たが、ここに説明されていない数多くの変形が可能であ
る。
本発明は望ましい実施例に関係して説明されているが、
当業技術者には本発明は数多くの方法で修正可能であり
特別に述べまたは説明された以外の数多くの実施例が考
えられうることは明白であろう。従って、前記特許請求
の範囲の記載によって本発明の真の意図及び範囲の内に
ある本発明のあらゆる修正が包含されているということ
が期待されている。
当業技術者には本発明は数多くの方法で修正可能であり
特別に述べまたは説明された以外の数多くの実施例が考
えられうることは明白であろう。従って、前記特許請求
の範囲の記載によって本発明の真の意図及び範囲の内に
ある本発明のあらゆる修正が包含されているということ
が期待されている。
以下に本発明の実施態様を列挙する。
１、 前記複数の負荷の各々は、更に、第１の電源電圧
端子に結合された第１の電流電極と、制御電極と、及び
第２の電流電極とを具備する第１のトランジスタと、 第１のトランジスタの第２の電流電極に結合された第１
の端子と、前記対のグローバルデータラインの内の第１
のグローバルデータラインへ結合された第２の端子とを
具備する第１の抵抗と、第１の電源電圧端子に結合され
た第１の電流電極と、制御電極と、及び第２の電流電極
とを具備する第２のトランジスタと、 第１のトランジスタの第２の電流電極に結合された第１
の端子と前記対のグローバルデータラインの第２のグロ
ーバルデータラインへ結合された第２の端子とを具備す
る第２の抵抗と、第１のトランジスタの制御電極と第２
のトランジスタの制御電極とに結合されて、選択された
アレイ上に基礎を置（負荷を選択する選択手段とを含む
、特許請求の範囲第２項記載の分布データライン上に負
荷を配置したメモリ。
端子に結合された第１の電流電極と、制御電極と、及び
第２の電流電極とを具備する第１のトランジスタと、 第１のトランジスタの第２の電流電極に結合された第１
の端子と、前記対のグローバルデータラインの内の第１
のグローバルデータラインへ結合された第２の端子とを
具備する第１の抵抗と、第１の電源電圧端子に結合され
た第１の電流電極と、制御電極と、及び第２の電流電極
とを具備する第２のトランジスタと、 第１のトランジスタの第２の電流電極に結合された第１
の端子と前記対のグローバルデータラインの第２のグロ
ーバルデータラインへ結合された第２の端子とを具備す
る第２の抵抗と、第１のトランジスタの制御電極と第２
のトランジスタの制御電極とに結合されて、選択された
アレイ上に基礎を置（負荷を選択する選択手段とを含む
、特許請求の範囲第２項記載の分布データライン上に負
荷を配置したメモリ。
２、 前記アレイのセットは第１のアレイと第２のアレ
イを含む、特許請求の範囲第２項記載の分布データライ
ン上に負荷を配置したメモリ。
イを含む、特許請求の範囲第２項記載の分布データライ
ン上に負荷を配置したメモリ。
３、 前記第１の負荷、前記第２の負荷及び前記第３の
負荷の各々は更に、 第１の電源電圧端子に結合された第１の電流電極と、制
御電極と、及び第２の電流電極とを具備する第１のトラ
ンジスタと、 第１のトランジスタの第２の電流電極に結合された第１
の端子と、前記対のグローバルデータラインの内の第１
のグローバルデータラインへ結合された第２の端子とを
具備する第１の抵抗と、第１の電源電圧端子に結合され
た第１の電流電極と、制御電極と、及び第２の電流電極
とを具備する第２のトランジスタと、 第１のトランジスタの第２の電流電極に結合された第１
の端子と前記対のグローバルデータラインの内の第２の
グローバルデータラインへ結合された第２の端子とを具
備する第２の抵抗と、第１のトランジスタの制御電極と
第２のトランジスタの制御電極とに結合されて、選択さ
れたアレイ上に基礎を置（負荷を選択する選択手段とを
含む、特許請求の範囲第３項記載の分布データライン上
に負荷を配置したメモリ。
負荷の各々は更に、 第１の電源電圧端子に結合された第１の電流電極と、制
御電極と、及び第２の電流電極とを具備する第１のトラ
ンジスタと、 第１のトランジスタの第２の電流電極に結合された第１
の端子と、前記対のグローバルデータラインの内の第１
のグローバルデータラインへ結合された第２の端子とを
具備する第１の抵抗と、第１の電源電圧端子に結合され
た第１の電流電極と、制御電極と、及び第２の電流電極
とを具備する第２のトランジスタと、 第１のトランジスタの第２の電流電極に結合された第１
の端子と前記対のグローバルデータラインの内の第２の
グローバルデータラインへ結合された第２の端子とを具
備する第２の抵抗と、第１のトランジスタの制御電極と
第２のトランジスタの制御電極とに結合されて、選択さ
れたアレイ上に基礎を置（負荷を選択する選択手段とを
含む、特許請求の範囲第３項記載の分布データライン上
に負荷を配置したメモリ。
４、 前記第１の負荷、前記第２の負荷及び前記第３の
負荷の各々は更に、 第１の電源電圧端子に結合された第１の電流電極と、制
御電極と、及び第２の電流電極とを具備する第１のトラ
ンジスタと、 第１のトランジスタの第２の電流電極に結合された第１
の端子と、前記対のグローバルデータラインの内の第１
のグローバルデータラインへ結合された第２の端子とを
具備する第１の抵抗と、第１の電源電圧端子に結合され
た第１の電流電極と、制御電極と、及び第２の電流電極
とを具備する第２のトランジスタと、 第１のトランジスタの第２の電流電極に結合された第１
の端子と前記対のグローバルデータラインの内の第２の
グローバルデータラインへ結合された第２の端子とを具
備する第２の抵抗と、第１のトランジスタの制御電極と
第２のトランジスタの制御電極とに結合されて、選択さ
れたアレイ上に基礎を置く負荷を選択する選択手段とを
含む、特許請求の範囲第４項記載の分布データライン上
に負荷を配置したメモリ。
負荷の各々は更に、 第１の電源電圧端子に結合された第１の電流電極と、制
御電極と、及び第２の電流電極とを具備する第１のトラ
ンジスタと、 第１のトランジスタの第２の電流電極に結合された第１
の端子と、前記対のグローバルデータラインの内の第１
のグローバルデータラインへ結合された第２の端子とを
具備する第１の抵抗と、第１の電源電圧端子に結合され
た第１の電流電極と、制御電極と、及び第２の電流電極
とを具備する第２のトランジスタと、 第１のトランジスタの第２の電流電極に結合された第１
の端子と前記対のグローバルデータラインの内の第２の
グローバルデータラインへ結合された第２の端子とを具
備する第２の抵抗と、第１のトランジスタの制御電極と
第２のトランジスタの制御電極とに結合されて、選択さ
れたアレイ上に基礎を置く負荷を選択する選択手段とを
含む、特許請求の範囲第４項記載の分布データライン上
に負荷を配置したメモリ。
５、 第１のアレイと第２のアレイの各々は更に８個の
メモリブロックからなる、実施態様項４記載の分布デー
タライン上に負荷を配置したメモリ。
メモリブロックからなる、実施態様項４記載の分布デー
タライン上に負荷を配置したメモリ。
６、 メモリの第１の半分と第２の半分の内の１つを選
択する半分選択手段と、 書き込みモードにおいて選択されていない半分における
第１．第２及び第３の負荷の内の少なくとも１つをイネ
ーブルにするイネーブル手段とを更に含む、特許請求の
範囲第５項記載の分布データライン上に負荷を配置した
メモリ。
択する半分選択手段と、 書き込みモードにおいて選択されていない半分における
第１．第２及び第３の負荷の内の少なくとも１つをイネ
ーブルにするイネーブル手段とを更に含む、特許請求の
範囲第５項記載の分布データライン上に負荷を配置した
メモリ。
７、 書き込みモードは、
書き込みモード内におけるメモリの第１の半分を選択す
る工程と、及び ゛ 選択されていない半分内における１つの負荷をイネーブ
ルにする工程とを含む、特許請求の範囲第７項記載の分
布データライン上に負荷を配置したメモリの負荷配置方
法。
る工程と、及び ゛ 選択されていない半分内における１つの負荷をイネーブ
ルにする工程とを含む、特許請求の範囲第７項記載の分
布データライン上に負荷を配置したメモリの負荷配置方
法。
ファ、１８・・・第１の行デコーダ、２０・・・第２の
行デコーダ、２２．２４．８０．８２・・・グローバル
データライン、２５、２６．２７．２８．２９．３０．
９０．１００． ｌ １０・・・グローバルデータライ
ン負荷（セット）、３２・・・第１のアレイ、３４・・
・第２のアレイ、３６・・・第３のアレイ、３８・・・
第４のアレイ、４０−４７．４８−５５．６０−６７、
６８−７５・・・メモリブロック、９１．１０１．１１
１・・・インバータ、９２．１１２・・・ＮＡＮＤゲー
ト、９３．９４．１０３．１０４．１１３．１１４・・
・Ｐチャネルトランジスタ、９６．９．８．１０６．１
０８．１１６．１１８・・・抵抗
行デコーダ、２２．２４．８０．８２・・・グローバル
データライン、２５、２６．２７．２８．２９．３０．
９０．１００． ｌ １０・・・グローバルデータライ
ン負荷（セット）、３２・・・第１のアレイ、３４・・
・第２のアレイ、３６・・・第３のアレイ、３８・・・
第４のアレイ、４０−４７．４８−５５．６０−６７、
６８−７５・・・メモリブロック、９１．１０１．１１
１・・・インバータ、９２．１１２・・・ＮＡＮＤゲー
ト、９３．９４．１０３．１０４．１１３．１１４・・
・Ｐチャネルトランジスタ、９６．９．８．１０６．１
０８．１１６．１１８・・・抵抗
第１図は本発明に従うメモリをブロックの形式で図示し
ており、また 第２図は本発明に関連する第１図に図示されたメモリの
１部分をより詳細に図示している。
ており、また 第２図は本発明に関連する第１図に図示されたメモリの
１部分をより詳細に図示している。
Claims (7)
- （１）上部と底部を有するメモリであって、メモリの上
部から底部まで走る一対のグローバルデータラインと、 前記メモリのグローバルデータラインに長さ方向に沿っ
て分布された第１のアレイと最後のアレイを含み、上部
と底部を具備し、グローバルデータラインが選択された
時グローバルデータラインへ一対のコンプリメンタリ信
号を提供する複数アレイからなるアレイセットと、 複数のアレイに結合され、アレイのセットの中から１つ
のアレイを選択するアレイ選択手段と、グローバルデー
タラインへ結合され、グローバルデータラインの前記対
に沿って実質的に均等にデータライン上に負荷を配置し
たメモリ。 - （２）上部と底部を有するメモリであって、メモリの上
部から底部まで走る一対のグローバルデータラインと、 前記メモリのグローバルデータラインに長さ方向に沿っ
て分布された第１のアレイと最後のアレイを含み、上部
と底部を具備し、グローバルデータラインが選択された
時グローバルデータラインへ一対のコンプリメンタリ信
号を提供する複数アレイからなるアレイセットと、 複数のアレイに結合され、アレイのセットの中から１つ
のアレイを選択するアレイ選択手段と、グローバルデー
タラインへ結合され、各々のアレイに接続された一対の
負荷を含み、前記対はそれが接続されているアレイが選
択される時イネーブルにされる、複数の負荷とを含む、
分布データライン上に負荷を配置したメモリ。 - （３）上部と底部を有するメモリであって、メモリの上
部から底部まで走る一対のグローバルデータラインと、 前記メモリの上部近くに配置され、上部と底部を具備し
、グローバルデータラインが選択された時グローバルデ
ータラインへ一対のコンプリメンタリ信号を提供する第
１のアレイと、 前記メモリの底部近くに配置され、上部と底部を具備し
、グローバルデータラインが選択された時グローバルデ
ータラインへ一対のコンプリメンタリ信号を提供する第
２のアレイと、 前記第１及び第２のアレイからなるアレイのセットの中
から１つのアレイを選択するアレイ選択手段と、 グローバルデータラインの対へ結合され、第１のアレイ
の上部及びその近傍に配置され、しかも第１のアレイが
選択される時に選択される第１の負荷と、 グローバルデータラインの対に結合され第１のアレイと
第２のアレイとの間に配置された第２の負荷と、 グローバルデータラインの対へ結合され、第２のアレイ
の底部及びその近傍に配置され第２のアレイが選択され
る時に選択される第３の負荷とを含む、分布データライ
ン上に負荷を配置したメモリ。 - （４）上部と底部を有するメモリであって、メモリの上
部から底部まで走る一対のグローバルデータラインと、 前記メモリの上部近傍に配置され、第１の複数のメモリ
ブロックからなる第１のアレイであって、前記第１のア
レイは上部と底部を具備し、前記第１の複数のメモリブ
ロックは第１のアレイの上部から底部へ配置構成され、
前記第１のアレイの各メモリブロックはグローバルデー
タラインが選択された時グローバルデータラインへ一対
のコンプリメンタリ信号を提供する、第１のアレイと、
前記メモリの底部近傍に配置され、第２の複数のメモリ
ブロックからなる第２のアレイであって、前記第２のア
レイは上部と底部を具備し、前記第２の複数のメモリブ
ロックは第２のアレイの上部から底部へ配置構成され、
前記第２のアレイの各メモリブロックはグローバルデー
タラインが選択された時クローバルデータラインへ一対
のコンプリメンタリ信号を提供する、第２のアレイと、
第１の信号に応答して第１及び第２のアレイからなるア
レイのセットの中から１つのアレイを選択するアレイ選
択手段と、 選択されたアレイ内のメモリブロックの１つを選択する
ブロック選択手段と、 グローバルデータラインの対へ結合され、第１のアレイ
の上部及びその近傍に配置され、しかも第１のアレイが
選択される時に選択される第１の負荷と、 グローバルデータラインの対に結合され第１のアレイと
第２のアレイとの間に配置された第２の負荷と、及び グローバルデータラインの対へ結合され、第２のアレイ
の底部及びその近傍に配置され第２のアレイが選択され
る時に選択される第３の負荷とを含む、分布データライ
ン上に負荷を配置したメモリ。 - （５）上部と底部を有し、読み出しモード及び書き込み
モードを具備し、左半分のアレイ及び右半分のアレイか
らなるメモリであって、各々の半分のメモリアレイは、
更に、 メモリの上部から底部まで走る一対のグローバルデータ
ラインと、 前記メモリの上部近くに配置され、上部と底部を具備し
、グローバルデータラインが選択された時グローバルデ
ータラインへ一対のコンプリメンタリ信号を提供する第
１のアレイと、 前記メモリの底部近くに配置され、上部と底部を具備し
、グローバルデータラインが選択された時グローバルデ
ータラインへ一対のコンプリメンタリ信号を提供する第
２のアレイと、 前記第１及び第２のアレイからなるアレイのセットの中
から１つのアレイを選択するアレイ選択手段と、 グローバルデータラインの対へ結合され、第１のアレイ
の上部及びその近傍に配置され、しかも第１のアレイが
選択される時に選択される第１の負荷と、 グローバルデータラインの対に結合され第１のアレイと
第２のアレイとの間に配置された第２の負荷と、及び グローバルデータラインの対へ結合され、第２のアレイ
の底部及びその近傍に配置され第２のアレイが選択され
る時に選択される第３の負荷とを含む、分布データライ
ン上に負荷を配置したメモリ。 - （６）上部と底部を有するメモリにおいてメモリのデー
タライン上に負荷を配置する方法であって、メモリの上
部から底部へ複数のグローバルデータラインを経路接続
する工程と、 前記グローバルデータラインへ複数のアレイを結合する
工程と、 前記グローバルデータラインへ結合されその各々が前記
複数のアレイの１つに対応する複数の負荷を提供する工
程と、 前記複数のアレイの中から１つのアレイを選択する工程
と、 前記選択されたアレイに対応する負荷をイネーブルにす
る工程とを含む、分布データライン上に負荷を配置した
メモリの負荷配置方法。 - （７）左半分のアレイと右半分のアレイからなり、上部
と底部を有し、読み出しモードと書き込みモードを有す
るメモリにおいて、各々の半分のデータライン上に負荷
を配置する方法であって、複数のグローバルデータライ
ンをメモリの上部から底部へ経路接続する工程と、 前記グローバルデータラインへ複数のアレイを結合する
工程と、 読み出しモードにおいて前記複数のアレイの中から１つ
のアレイを選択する手段を提供する工程と、 前記グローバルデータラインに結合された複数の負荷を
提供する工程と、 前記アレイの各々と一対の負荷を接続する工程と、及び 前記２つの負荷は選択されたアレイと接続されたもので
ある、選択されたアレイ上に基礎を置いた２つの負荷を
イネーブルにする工程とを含む、分布データライン上に
負荷を配置したメモリの負荷配置方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US342,160 | 1989-04-21 | ||
| US07/342,160 US4928268A (en) | 1989-04-21 | 1989-04-21 | Memory using distributed data line loading |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8273024A Division JP2903064B2 (ja) | 1989-04-21 | 1996-09-24 | 分布データライン上に負荷を配置したメモリ及びその負荷配置方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03122897A true JPH03122897A (ja) | 1991-05-24 |
| JP2651948B2 JP2651948B2 (ja) | 1997-09-10 |
Family
ID=23340622
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2099158A Expired - Fee Related JP2651948B2 (ja) | 1989-04-21 | 1990-04-13 | 分布データライン上に負荷を配置したメモリ及びその負荷配置方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4928268A (ja) |
| EP (1) | EP0394652B1 (ja) |
| JP (2) | JP2651948B2 (ja) |
| KR (1) | KR960002815B1 (ja) |
| DE (1) | DE69021617T2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05290575A (ja) * | 1992-03-30 | 1993-11-05 | Samsung Electron Co Ltd | 半導体メモリ装置 |
| JPH08221990A (ja) * | 1995-02-17 | 1996-08-30 | Nec Corp | 半導体記憶装置 |
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