JP2953847B2 - 半導体メモリ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリに関し、特
にＦＩＦ０（先入れ先出し）メモリ等、読出し用のディ
ジット線を１列あたり１本備えた回路のディジット線の
負荷抵抗を制御する半導体メモリに関する。

【０００２】

【従来の技術】従来の半導体メモリにおいては、通常、
行及び列の２次元的に配置されたメモリセルを有し、指
定されたアドレスに基づいて１本のワード線及び１組又
は１本のディジット線を選択し、このワード線及びディ
ジット線の交点にあるメモリセルに対して書込み又は読
出しのアクセス処理が行われていた。

【０００３】図４は従来のスタティック型メモリの主要
部の回路構成図である。但し、本明細書においては、便
宜上、反転信号は符号を（ ）で囲んで示す。しかし、
図面においては、通常表記通り、符号の上にバーを付し
て反転信号を表す。ＣＡはセルアレイ、ＭＣは単位メモ
リセル、Ｗはワード線、Ｄ，（Ｄ）はディジット線、Ｑ
Ｐ３１，ＱＰ３２はＰ型ＭＯＳＦＥＴで構成されたディ
ジット線の負荷素子、ＸＤＥＣ１〜ＸＤＥＣｍはＸ
（行）デコーダ、Ｂ１〜Ｂｍはワード線をドライブする
バッファ、ＩＯＴ／ＩＯＢはＩ／Ｏバスである。Ｙｎは
Ｙ（列）デコーダ（図示せず）からの出力信号であり、
ディジット線Ｄ，（Ｄ）とＩ／ＯバスＩＯＴ，ＩＯＢを
接続するスイッチング用のＭＯＳＦＥＴＱＮ３１，ＱＮ
３２のゲートに入力され、このＭＯＳＦＥＴのオン・オ
フ信号として使われる信号である。

【０００４】次に、この従来の半導体メモリの動作につ
いて説明する。いま、メモリセルＭＣにアクセスする場
合、ワード線Ｗを選択レベル（ハイレベル）にし、Ｙデ
コーダ出力信号Ｙｎを選択レベル（ハイレベル）にする
ことにより、読出しの場合は、メモリセルＭＣの保持し
ているデータをディジット線Ｄ，（Ｄ）に伝達し、更
に、Ｉ／ＯバスＩＯＴ，ＩＯＢに伝達することによっ
て、Ｉ／Ｏバスに接続されているセンスアンプ（図示せ
ず）で増幅し、出力データとして読出しを行う。

【０００５】次に、書込みの場合は、Ｉ／Ｏバスに入力
した書込みデータをＱＮ３１，ＱＮ３２を経由してディ
ジット線Ｄ，（Ｄ）に伝達し、メモリセルの情報をディ
ジット線の書込み情報に応じて書換えることにより、書
込み動作が行われる。

【０００６】この回路においてワード線が選択された場
合に、メモリセルのトランスファートランジスタを通
じ、且つメモリセルの持っている情報に応じてディジッ
ト線Ｄかディジット線（Ｄ）の一方のレベルを低下させ
る。このとき、低下させるレベルはディジット線の負荷
素子ＱＰ３１，ＱＰ３２の抵抗値と、メモリセルの電流
ドライブ能力によって決まる。

【０００７】このようなスタティック型の場合は、負荷
素子ＱＰ３１，ＱＰ３２の抵抗値は比較的小さく作られ
るため、ディジット線Ｄ，（Ｄ）の差電位はあまり大き
くないが、読出しデータがＤ，（Ｄ）の差信号として与
えられるため、差信号レベルが大きくなくても安定して
高速にセンスアンプで増幅し、読出しできるというメリ
ットを有している。

【０００８】また、ワード線Ｗが選択された場合、ワー
ド線上のメモリセルがすべて電流を流すため、合計で大
きな電流が流れるが、このような場合には、ディバイデ
ッドワードライン構成（サブワード線構成）などの採用
により、１本の行のワード線に接続されるメモリセルの
数を、区間毎に分け、細分化することにより、実際に活
性化レベルとなるメモリセル数を区間単位に限定するこ
とができ、電流の消費を抑制することができる。なお、
この場合には、この区間の指定は外部から入力するアド
レス信号により行われるため、特にアクセス時間に対す
る影響はわずかである。

【０００９】次に、ＦＩＦＯ（先入れ先出し）型メモリ
の従来例について、図５を用いてその主要回路部を説明
する。ＸＤＥＣ１，ＸＤＥＣ１′〜ＸＤＥＣｍ，ＸＤＥ
Ｃｍ′はＸ（行）デコーダ、Ｂ１，Ｂ１′〜Ｂｍ，Ｂ
ｍ′はワード線をドライブするバッファＱＬ１′，ＱＬ
２１′〜ＱＬＫ′，ＱＬ２Ｋ′はＰ型ＭＯＳＦＥＴで構
成された読出し用ディジット線の負荷素子、ＲＤｎは読
出し用ディジット線、ＲＷ１は読出し用ワード線、ＷＤ
ｎは書込み用ディジット線、ＷＷ１は書込み用ワード
線、ＭＣは単位メモリセル、ＲＢ１、ＲＢ２はリードバ
ス、ＱＣ１，ＱＣ１′〜ＱＣＫ，ＱＣＫ′は読出し用デ
ィジット線とリードバスを接続するＭＯＳＦＥＴであ
り、Ｙ１，Ｙ２１〜Ｙｋ，Ｙ２ｋは前記ＭＯＳＦＥＴを
オン・オフするＹ（列）デコーダ（図示せず）からの出
力信号である。

【００１０】次に、図５を参照してこの従来のスタティ
ック型メモリの動作について説明する。

【００１１】ＦＩＦＯ型メモリは同時に読出し及び書込
みがメモリセルに対して行えるようなデュアルポート型
メモリセルが用いられている。図５に示すメモリセルＭ
Ｃは、ダイナミック型のデュアルポートセルであり、書
込み用ワード線ＷＷｌと書込み用ディジット線ＷＤｎを
通じて電荷蓄積用コンデンサＣ１に書込みを行い、読出
し用ワード線ＲＷｌと読出し用ディジット線ＲＤｎを通
じて読出しを行う。デュアルポートセルを用いる場合
は、ワード線及びビット線が書込み用と読出し用に別々
に用意されるので、チップ面積が増大する。そのため、
読出し用ビット線は汎用ＳＲＡＭ等の２本に比して、１
本のみ用いてチップ面積削減が行われている。読出しの
場合、読出し用ワード線ＲＷ１が選択（Ｈ）レベルにな
ると、メモリセルの持っている情報、例えば電荷蓄積用
コンデンサＣ１のレベルがハイレベルか又はローレベル
かによって、読出し用ディジット線ＲＤｎに対応したデ
ータが伝達される。例えば、メモリセルデータがハイレ
ベルの場合はメモリセルが電流を流し、読出し用ディジ
ット線ＲＤｎレベルを低下させる。また、メモリセルデ
ータがローレベルの場合は、メモリセルは電流を流さ
ず、読出し用ディジット線ＲＤｎのレベルは元のハイレ
ベルを維持する。この回路では、読出し用ディジット線
ＲＤｎにはＰチャネル型のＭＯＳＦＥＴが常時オンレベ
ルの抵抗素子として接続されているため、元のレベルは
Ｖcc（電源）レベルとなっている。

【００１２】従って、読出し用ディジット線ＲＤｎに伝
達したメモリセル情報は、ＭＯＳＦＥＴＱＣｎを通じて
選択的にリードバスＲＢ１に伝達し、センスアンプ（図
示せず）で増幅されてから出力端子（図示せず）から読
出される。

【００１３】

【００１４】

【発明が解決しようとする課題】この図５に示すような
従来のＦＩＦ０型メモリにおいては、構成及び動作の制
約上、次にあげる問題点を有している。

【００１５】デュアルポートセルの使用に伴うチップ面
積の増加を最小限にするために、汎用ＳＲＡＭ等ではリ
ード用としてＤ，（Ｄ）の２本（１組）のディジット線
を１セルに対して使っていたものを、ＲＤｎの１本にし
たことに起因するものであり、これにより、従来は読出
しデータがＤ，（Ｄ）の差信号として与えられていたた
め、Ｄ，（Ｄ）の読み出し電位差が比較的に小さくて
も、リードバス上の差動型のセンスアンプにより、それ
らのリードデータを高速に増加することが可能であり、
高速の読出しが可能である。

【００１６】ところが、図５に示すような読出し用のデ
ィジット線を１本で構成した場合には、差動信号として
与えられないため、高速読出し動作が行えないばかり
か、時として読出しが不可能となる場合もあった。これ
を防ぐため、図５に示すような構成の場合は、ディジッ
ト線ＲＤｎの読出し時の電位の違い、即ち、情報０を読
むときと、情報１を読むときのディジット線ＲＤｎの電
位差を大きくつけるようにしていた。即ち、読出し用デ
ィジット線ＲＤｎの負荷抵抗として働くＱＬｎ′の抵抗
値を大きく取り、メモリセルが情報１を持っているとき
には、ディジット線ＲＤｎのレベルをＧＮＤレベル近く
まで十分低下させ、反対にメモリセルが情報０を持って
いるときには、ディジット線ＲＤｎのレベルは、もとの
電源電圧レベルになるようにしていた。

【００１７】このため、ＲＤｎの負荷抵抗値が大きいの
で、ワード線が切り換わる際のディジット線のリカバリ
（回復）が遅く、特に、１列あたりの接続セル数が多
く、リード用ディジット線の負荷容量が大きい場合には
ワード線が切り換わってから、セルデータに対応してデ
ィジットレベルがローからハイに戻る速度がかなりかか
ってしまうという不具合を生じていた。従って、このＦ
ＩＦ０メモリのサイクルタイムを高速化できないとう問
題を生じていた。

【００１８】

【００１９】本発明はかかる問題点に鑑みてなされたも
のであって、セルアレイの低電流化が可能であると共
に、サイクルタイムを高速化することができ、高速アク
セスが可能な半導体メモリを提供することを目的とす
る。

【００２０】

【課題を解決するための手段】本発明に係る半導体メモ
リは、ＦＩＦＯメモリから成る第１及び第２のメモリセ
ルアレイと、前記第１及び第２のメモリセルアレイの各
ディジット線毎に設けられた第１及び第２の負荷抵抗群
と、前記第１及び第２のメモリセルアレイに接続された
第１及び第２のワード線と、前記第１のワード線の活性
化期間の前記第１の負荷抵抗群の電流供給能力を非活性
化期間の前記第１の負荷抵抗群の電流供給能力よりも減
少させ、前記第２のワード線の活性化期間の前記第２の
負荷抵抗群の電流供給能力を非活性化期間の前記第２の
負荷抵抗群の電流供給能力よりも減少させる手段と、前
記第１のワード線の活性化期間が終了する前に、前記第
２のメモリセルアレイに接続されたディジット線をプリ
チャージしてから前記第２のワード線の活性化を開始
し、該第２のワード線の活性化期間が終了する前に、前
記第１のメモリセルアレイに接続されたディジット線を
プリチャージしてから前記第１のワード線の活性化を開
始する手段とを有することを特徴とする。

【００２１】

【作用】本発明においては、各メモリセルアレイの読み
出し用のワード線の活性期間に同期して対応したメモリ
セルアレイの読み出し用ディジット線の負荷抵抗値を第
１のレベルから第２のレベルに変換するようにしたの
で、ワード線が選択レベルにあるときのディジット線の
負荷抵抗値が大きくなる。このため、セル電流の低減が
可能であり、セルデータが「ハイ」のときと、「ロウ」
のときのディジット線の読み出しレベル差を大きくで
き、読み出し用ディジット線が１本のときでも安定して
読み出すことができる。更に、ワード線が非選択レベル
にあるときは、高速に読み出し用ディジット線のプリチ
ャージを行うことができる。このため、ワード線を切り
換えるサイクルタイムの高速化が可能であり、ＦＩＦＯ
型のような半導体メモリの高速アクセスが可能となる。

【００２２】

【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。

【００２３】図１は本発明の実施例に係る半導体メモリ
の主要部を示す回路構成図である。図５に示す従来例と
同一機能部材には同一符号を付してその詳細な説明は省
略し、以下、特に従来例と異なる点を中心に詳細に説明
する。

【００２４】ＳＡＳ１とＳＡＳ２はセルアレイの選択信
号であり、ＳＡＳ１はＸＤＥＣ１〜ＸＤＥＣｍ側のワー
ド線が選択されている場合には選択レベル（ハイレベ
ル）となり、選択されていない場合には、非選択レベル
（ローレベル）となる信号である。また、ＳＡＳ２はＸ
ＤＥＣ１′〜ＸＤＥＣｍ′側のワード線が選択されてい
る場合には、選択レベル（ハイレベル）となり、選択さ
れていない場合には、非選択レベル（ローレベル）とな
る信号である。ＩＮ１，ＩＮ２はインバータＱＰ１，Ｑ
Ｏ２とＱＮ１，ＱＮ２は夫々Ｐ型及びＮ型のＭＯＳＦＥ
Ｔであり、ＱＰ１とＱＮ１及びＱＰ２，ＱＮ２はインバ
ータを構成し、その出力信号はリードディジット線の負
荷抵抗として働く、Ｐ型ＭＯＳＦＥＴＱＬ1 〜ＱＬk の
ゲート端子に接続している。

【００２５】また、Ｐ型ＭＯＳＦＥＴＱＰ1とＱＰ2のソ
ース端子は、電源電圧の（1/2）倍、即ち（1/2）Ｖccの
電圧が供給されている。その他の回路構成は図５に示す
従来例と同じである。

【００２６】次に、図１に示す本発明の実施例に係る半
導体メモリの動作について、図２のタイミング図を参照
して説明する。

【００２７】はＸＤＥＣ１の活性期間を示し、この期
間にＸＤＥＣ１により駆動されるワード線に接続される
メモリセルがアクセスされる。このメモリセルがアクセ
スされている途中で、に示すように、ＸＤＥＣ１′が
前もって活性化される。ＸＤＥＣ１により駆動されるメ
モリセルのアクセスが終了すると、ＸＤＥＣ１′により
駆動されるメモリセルのアクセスが開始する。このメモ
リセルがアクセスされている途中でに示されるよう
に、ＸＤＥＣ２が前もって活性化され、ＸＤＥＣ１′に
より駆動されるメモリセルのアクセスが終了すると、Ｘ
ＤＥＣ２により駆動されるメモリセルのアクセスが開始
する。以下同様な動作を繰り返す。

【００２８】この場合に、ＸＤＥＣ１′，ＸＤＥＣ２，
…，が前もって活性化されるタイミングは１つのワード
線に接続されるメモリセルの数、この半導体メモリの動
作スピード（サイクルタイム）及びリード用ディジット
線へのデータの読出しに必要な時間等により決定され
る。このような動作を行うことにより、セルアレイの選
択信号ＳＡＳ１及びＳＡＳ２は、及びに示すように
活性化する。これらの信号がハイレベルになっている期
間、即ち、対応するセルアレイ側のワード線が選択レベ
ルとなり、メモリセルからの読出し動作が行われている
間には、リードディジット線の負荷トランジスタである
Ｐ型ＭＯＳＦＥＴのゲートレベルは、図１の実施例では
（1/2）Ｖccレベルとなり、逆にこれらの信号がローレ
ベルになっている期間、即ち対応するセルアレイ側のワ
ード線が全て非選択の場合は、リード用ディジット線の
負荷トランジスタであるＰ型ＭＯＳＦＥＴのゲートレベ
ルはＧＮＤレベルとなる。これらの場合のＰ型ＭＯＳＦ
ＥＴの電流能力を比較する。Ｐ型ＭＯＳＦＥＴのドレイ
ンレベルは十分低く、飽和領域にあると仮定する。ま
た、電源電圧Ｖccを５Ｖ、このＭＯＳＦＥＴの電流増幅
系数をβ、閾値電圧を−１Ｖとする。ゲート電圧が（1/
2）Ｖcc、即ち２．５Ｖの場合は、下記数式１が成立す
る。

【００２９】

【数１】Ｉ＝（1/2）β［ＶG-ＶT ］²＝（1/2）β［−
２．５−（−１）］²＝１．１２５β また、ゲート電圧がＧＮＤレベルである場合は、下記数
式２が成立する。

【００３０】

【数２】Ｉ＝（1/2）β［ＶG-ＶT ］² ＝（1/2）β［−
５−（−１）］² ＝８β

【００３１】このため、電流能力比は約１：７となる。
従って、ワード線が活性化されているとき、即ち数式１
のときは、 ディジット線負荷トランジスタの電流能力
は通常の場合の（1/7）に低下するので、セルデータ
「ハイ」読出し時の読み出し用ディジット線のレベルを
十分低くでき、それに伴うセル電流の低下とセルデータ
の「ハイ」及び「ロウ」時の読出し用ディジット線の読
出しレベルの差を十分大きく取ることができ、安定した
高速動作が可能となる。

【００３２】また、セルアレイにおけるワード線の切換
え時、即ち図２のａ及びｂで示される期間は、読み出し
用ディジット線のプリチャージを行う期間であり、読出
し用ディジット線の負荷トランジスタの電流能力が数式
２にて示されるので、読み出し用ディジット線の高速な
プリチャージが可能となり、ワード線の選択サイクルの
高速化を行うことができる。

【００３３】なお、以上はＰ型ＭＯＳＦＥＴＱＰ１，Ｑ
Ｐ２のソース端子に（1/2）Ｖccの電圧を加えたが、（3
/4）Ｖccの電圧を加えても良い。この場合には前記数式
１、即ち、読出し用のディジット線の負荷トランジスタ
の電流能力が低下するときには、ゲートレベルが３．７
５Ｖとなるため、電流は、下記数式３にて表わされる。

【００３４】

【数３】Ｉ＝（1/2）β［ＶG-ＶT ］² ＝（1/2）β［−
１２．５−（−１）］²＝０．０３１２５β

【００３５】また、電流能力が低下しないときの電流は
前記数式２により表されるものとなるため、電流能力比
は１：２５６となり、より一層のリード時のセル電流の
低減などが可能となる。

【００３６】図３に本発明の他の実施例に係る半導体メ
モリを示す回路構成図である。図１の実施例と同一物に
は同一符号を付してその詳細な説明を省略する。以下、
異なる点を中心に説明する。

【００３７】図３においては、Ｐ型ＭＯＳＦＥＴ、ＱＰ
１，ＱＰ２のソース端子は電源Ｖccに接続され、Ｎ型Ｍ
ＯＳＦＥＴＱＮ１，ＱＮ２のソース端子には（1/2）Ｖc
cの電圧が加えられている。

【００３８】以下、本実施例の動作について説明する。
セルアレイの選択信号であるＳＡＳ１又はＳＡＳ２が選
択レベル（ハイレベル）であるときには、リード用ディ
ジット線のＰ型負荷ＭＯＳＦＥＴのゲート端子にはＶcc
レベルが、また、非選択レベル（ローレベル）の場合に
は、（1/2）Ｖccレベルが加わるため、Ｖccレベルが加
わるときには負荷ＭＯＳＦＥＴは完全にカットオフし、
（1/2）Ｖccレベルが加わるときには、それに応じた電
流を流すことになる。この実施例の特徴はＳＡＳ１／２
信号非選択レベル時の電流駆動能力の制御が簡単である
という点にある。

【００３９】

【発明の効果】以上説明したように、本発明は特にＦＩ
ＦＯ型半導体メモリのように、１行あたり１本の読出し
用ワード線と、１列あたり１本の読み出し用ディジット
線を備えたメモリセルアレイを複数有し、この各メモリ
セルアレイの読出し用ワード線の活性期間に同期して、
対応したメモリセルアレイの読出し用ディジット線の負
荷抵抗値を第１のレベルから第２のレベルに変換するよ
うにしたので、ワード線が選択レベルにあるときのディ
ジット線の負荷抵抗値が大きくなり、セル電流の低減が
可能であると共に、セルデータが「ハイ」のときと「ロ
ウ」のときのディジット線の読出しレベル差を大きくで
き、読出し用ディジット線が１本のときでも、安定して
読み出すことができる。また、ワード線が非選択レベル
にあるときは、高速に読出し用ディジット線をプリチャ
ージできるため、ワード線を切り替えるサイクルタイム
の高速化が可能であり、ＦＩＦＯ型のような半導体メモ
リの高速アクセスを行うことができるという効果を有す
る。

【図面の簡単な説明】

【図１】本発明の実施例に係る半導体メモリを示す回路
構成図である。

【図２】本実施例の動作を示すタイミング図である。

【図３】本発明の他の実施例に係る半導体メモリを示す
回路構成図である。

【図４】従来の汎用的なＳＲＡＭの主要部を示す回路構
成図である。

【図５】従来のＦＩＦ０型半導体メモリの主要部を示す
回路構成図である。

【符号の説明】

ＸＤＥＣ１〜ＸＤＥＣｍ′；Ｘ（行）デコーダ Ｂ１〜Ｂｍ′；バッファ ＲＷｌ；読出し用ワード線 ＲＤｎ；読出し用ディジット線 ＭＣ；メモリセル ＷＷｌ；書き込み用ワード線 ＷＤｎ；書き込み用ディジット線 ＱＬ１〜ＱＬｋ，ＱＬ２１〜ＱＬ２ｋ；読出し用ディジ
ット線のＰ型負荷ＭＯＳＦＥＴ ＱＰ１，ＱＰ２，ＱＮ１，ＱＮ２；Ｐ型及びＮ型のＭＯ
ＳＦＥＴ ＩＮ１，ＩＮ２；インバータ ＳＡＳ１，ＳＡＳ２；セルアレイの選択信号 ＱＣ１〜ＱＣｋ，ＱＣ２１〜ＱＣ２ｋ；ＭＯＳＦＥＴ Ｙ1 〜Ｙk ，Ｙ21〜Ｙ2k；列（カラム）選択信号 ＲＢ1 ，ＲＢ2 ；リードバス Ｗ；ワード線 Ｄ，（Ｄ）；ディジット線 ＩＯＴ，ＩＯＢ；Ｉ／Ｏバス

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ＦＩＦＯメモリから成る第１及び第２の
   メモリセルアレイと、前記第１及び第２のメモリセルア
   レイの各ディジット線毎に設けられた第１及び第２の負
   荷抵抗群と、前記第１及び第２のメモリセルアレイに接
   続された第１及び第２のワード線と、前記第１のワード
   線の活性化期間の前記第１の負荷抵抗群の電流供給能力
   を非活性化期間の前記第１の負荷抵抗群の電流供給能力
   よりも減少させ、前記第２のワード線の活性化期間の前
   記第２の負荷抵抗群の電流供給能力を非活性化期間の前
   記第２の負荷抵抗群の電流供給能力よりも減少させる手
   段と、前記第１のワード線の活性化期間が終了する前
   に、前記第２のメモリセルアレイに接続されたディジッ
   ト線をプリチャージしてから前記第２のワード線の活性
   化を開始し、該第２のワード線の活性化期間が終了する
   前に、前記第１のメモリセルアレイに接続されたディジ
   ット線をプリチャージしてから前記第１のワード線の活
   性化を開始する手段とを有することを特徴とする半導体
   メモリ。
2. 【請求項２】 前記第１及び第２の負荷抵抗群はそれぞ
   れ第１及び第２のＭＯＳＦＥＴ群で構成され、該第１及
   び第２のＭＯＳＦＥＴ群の電流能力は該第１及び第２の
   ＭＯＳＦＥＴ群のゲート電位により制御されることを特
   徴とする請求項１記載の半導体メモリ。