JPH09180461A - 分布データライン上に負荷を配置したメモリ及びその負荷配置方法 - Google Patents
分布データライン上に負荷を配置したメモリ及びその負荷配置方法Info
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- JPH09180461A JPH09180461A JP8273024A JP27302496A JPH09180461A JP H09180461 A JPH09180461 A JP H09180461A JP 8273024 A JP8273024 A JP 8273024A JP 27302496 A JP27302496 A JP 27302496A JP H09180461 A JPH09180461 A JP H09180461A
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Abstract
(57)【要約】
【目的】 本発明の目的は、多数の出力が結合される抵
抗性データ出力ラインを持つ分布データライン上に負荷
を配置したメモリ及びその負荷配置方法を提供すること
にある。 【構成】グローバルデータライン対とその上に分布され
たグローバルデータライン対に対する複数の負荷とを含
むメモリであり、グローバルデータラインはメモリの長
手方向を走り、グローバルデータラインに沿って分布さ
れた１組のアレイに結合されていて、その中では各々の
アレイはグローバルデータラインが選択された時グロー
バルデータライン上に電圧を供給し、第１の負荷は第１
のアレイより上に電圧を配置されしかも最後の負荷は最
後のアレイより下に配置され、他のグローバルデータラ
イン負荷は連続した平行のアレイ間において配置され、
読み出しモードの動作においては各々のアレイに関係し
た１対の負荷は対応するアレイが選択される時イネーブ
ルにされ、このような方法で負荷を配置することによっ
てアクセスタイムはかなり低減化される、分布データラ
イン上に負荷を配置したメモリ及びその負荷配置方法。
抗性データ出力ラインを持つ分布データライン上に負荷
を配置したメモリ及びその負荷配置方法を提供すること
にある。 【構成】グローバルデータライン対とその上に分布され
たグローバルデータライン対に対する複数の負荷とを含
むメモリであり、グローバルデータラインはメモリの長
手方向を走り、グローバルデータラインに沿って分布さ
れた１組のアレイに結合されていて、その中では各々の
アレイはグローバルデータラインが選択された時グロー
バルデータライン上に電圧を供給し、第１の負荷は第１
のアレイより上に電圧を配置されしかも最後の負荷は最
後のアレイより下に配置され、他のグローバルデータラ
イン負荷は連続した平行のアレイ間において配置され、
読み出しモードの動作においては各々のアレイに関係し
た１対の負荷は対応するアレイが選択される時イネーブ
ルにされ、このような方法で負荷を配置することによっ
てアクセスタイムはかなり低減化される、分布データラ
イン上に負荷を配置したメモリ及びその負荷配置方法。
Description
【０００１】
【産業上の利用分野】本発明は一般的には集積回路メモ
リに関し、更に具体的には、多数の出力が結合される抵
抗性データ出力ラインを持つ分布データライン上に負荷
を配置したメモリ及びその負荷配置方法に関する。
リに関し、更に具体的には、多数の出力が結合される抵
抗性データ出力ラインを持つ分布データライン上に負荷
を配置したメモリ及びその負荷配置方法に関する。
【０００２】
【従来の技術】集積回路として設計されるスタティック
ランダムアクセスメモリは、商業的に競走力を保持する
ためにはますますより非常に短かいアクセスタイムを必
要とする。しかしながら、より短かいアクセスタイムは
困難なことを与える。集積回路内のメモリブロックは繰
返しセル構造にレイアウトされ、この構造はデータ出力
及び入力のため共通ラインを都合よく使用し、これらの
ラインが金属であったとしても、著しい抵抗及び寄生キ
ャパシタンスを持つ伝送線路として働くという点で、困
難性を呈示する。これらの長い伝送線路は信号がその定
常状態値に到達するためには大きな時定数を発生し、メ
モリがアクセスされる速度を制限する。高抵抗はまた、
伝送線路の１端に位置するメモリブロックがアクセスさ
れる場合と、他の端のメモリブロックがアクセスされる
場合との間の、データ信号に著しい電圧差を起こし、デ
ータ信号の検出をより困難にする。
ランダムアクセスメモリは、商業的に競走力を保持する
ためにはますますより非常に短かいアクセスタイムを必
要とする。しかしながら、より短かいアクセスタイムは
困難なことを与える。集積回路内のメモリブロックは繰
返しセル構造にレイアウトされ、この構造はデータ出力
及び入力のため共通ラインを都合よく使用し、これらの
ラインが金属であったとしても、著しい抵抗及び寄生キ
ャパシタンスを持つ伝送線路として働くという点で、困
難性を呈示する。これらの長い伝送線路は信号がその定
常状態値に到達するためには大きな時定数を発生し、メ
モリがアクセスされる速度を制限する。高抵抗はまた、
伝送線路の１端に位置するメモリブロックがアクセスさ
れる場合と、他の端のメモリブロックがアクセスされる
場合との間の、データ信号に著しい電圧差を起こし、デ
ータ信号の検出をより困難にする。
【０００３】
【発明が解決しようとする課題】従って本発明の目的の
１つは、分布データライン上に負荷を配置したメモリを
提供することである。
１つは、分布データライン上に負荷を配置したメモリを
提供することである。
【０００４】本発明の他の目的は、メモリの共通データ
ラインに沿って分布データライン上に負荷を配置したメ
モリを提供することである。
ラインに沿って分布データライン上に負荷を配置したメ
モリを提供することである。
【０００５】本発明の更に他の目的は、メモリアクセス
タイムを改善するために、分布データライン上に負荷を
配置したメモリの負荷配置方法を提供することである。
タイムを改善するために、分布データライン上に負荷を
配置したメモリの負荷配置方法を提供することである。
【０００６】
【課題を解決するための手段】本発明のこれらの及び他
の目的の遂行において、１つの形式において、メモリの
上部から底部に走る２つのグローバルデータラインを持
つメモリが提供される。グローバルデータラインは１つ
の出力ビット及びそのコンプリメンタリビットを供給す
る。グローバルデータラインにはいくつかのメモリブロ
ックが接続され、これらは第１のアレイ及び第２のアレ
イにグループ分けされる。読み出しモードでは各々のメ
モリブロックは選択され、選択されたメモリがどのアレ
イに含まれるかに依存して、第１又は第３のグローバル
データライン負荷がグローバルデータライン上において
切り換えられる。読み出しモードでは第２の負荷はメモ
リブロックが選択される時には常にグローバルデータラ
イン上に依存している。
の目的の遂行において、１つの形式において、メモリの
上部から底部に走る２つのグローバルデータラインを持
つメモリが提供される。グローバルデータラインは１つ
の出力ビット及びそのコンプリメンタリビットを供給す
る。グローバルデータラインにはいくつかのメモリブロ
ックが接続され、これらは第１のアレイ及び第２のアレ
イにグループ分けされる。読み出しモードでは各々のメ
モリブロックは選択され、選択されたメモリがどのアレ
イに含まれるかに依存して、第１又は第３のグローバル
データライン負荷がグローバルデータライン上において
切り換えられる。読み出しモードでは第２の負荷はメモ
リブロックが選択される時には常にグローバルデータラ
イン上に依存している。
【０００７】従って、本発明の構成は以下に示す通りで
ある。即ち、上部と底部を有するメモリであって、メモ
リの上部から底部まで走る一対のグローバルデータライ
ンと、前記メモリの前記グローバルデータラインに長さ
方向に沿って分布された第１のアレイと最後のアレイを
含み、上部と底部を具備し、前記グローバルデータライ
ンが選択された時前記グローバルデータラインへ一対の
コンプリメンタリ信号を提供する複数のアレイからなる
アレイのセットと、前記複数のアレイに結合され、前記
複数のアレイからなるアレイのセットの中から１つのア
レイを選択するアレイ選択手段と、前記グローバルデー
タラインへ結合され、前記複数のアレイの各々のアレイ
に接続された一対の負荷を含み、前記一対の負荷が接続
されているアレイが選択される時前記一対の負荷は両方
とも同時にイネーブルにされる、複数の負荷と、各対の
負荷は接続されているアレイの上部近傍もしくは上側に
配置された第１の負荷と、接続されているアレイの底部
近傍もしくは下側に配置された第２の負荷とを含む、分
布データライン上に負荷を配置したメモリとしての構成
を有する。
ある。即ち、上部と底部を有するメモリであって、メモ
リの上部から底部まで走る一対のグローバルデータライ
ンと、前記メモリの前記グローバルデータラインに長さ
方向に沿って分布された第１のアレイと最後のアレイを
含み、上部と底部を具備し、前記グローバルデータライ
ンが選択された時前記グローバルデータラインへ一対の
コンプリメンタリ信号を提供する複数のアレイからなる
アレイのセットと、前記複数のアレイに結合され、前記
複数のアレイからなるアレイのセットの中から１つのア
レイを選択するアレイ選択手段と、前記グローバルデー
タラインへ結合され、前記複数のアレイの各々のアレイ
に接続された一対の負荷を含み、前記一対の負荷が接続
されているアレイが選択される時前記一対の負荷は両方
とも同時にイネーブルにされる、複数の負荷と、各対の
負荷は接続されているアレイの上部近傍もしくは上側に
配置された第１の負荷と、接続されているアレイの底部
近傍もしくは下側に配置された第２の負荷とを含む、分
布データライン上に負荷を配置したメモリとしての構成
を有する。
【０００８】或いはまた、上部と底部を有するメモリに
おいてメモリのデータライン上に負荷を配置する方法で
あって、メモリの上部から底部へ複数のグローバルデー
タラインを経路接続する工程と、前記グローバルデータ
ラインへ複数のアレイを結合する工程と、前記グローバ
ルデータラインへ複数の負荷を結合する工程と、接続さ
れているアレイの上部近傍もしくは上側に配置された第
１の負荷と、接続されているアレイの底部近傍もしくは
下側に配置された第２の負荷とを含む各対の負荷を各々
のアレイに接続する工程と、前記複数のアレイの中から
１つのアレイを選択する工程と、前記選択されたアレイ
に接続されている２つの負荷を同時にイネーブルにする
工程とを含む、分布データライン上に負荷を配置したメ
モリの負荷配置方法としての構成を有する。
おいてメモリのデータライン上に負荷を配置する方法で
あって、メモリの上部から底部へ複数のグローバルデー
タラインを経路接続する工程と、前記グローバルデータ
ラインへ複数のアレイを結合する工程と、前記グローバ
ルデータラインへ複数の負荷を結合する工程と、接続さ
れているアレイの上部近傍もしくは上側に配置された第
１の負荷と、接続されているアレイの底部近傍もしくは
下側に配置された第２の負荷とを含む各対の負荷を各々
のアレイに接続する工程と、前記複数のアレイの中から
１つのアレイを選択する工程と、前記選択されたアレイ
に接続されている２つの負荷を同時にイネーブルにする
工程とを含む、分布データライン上に負荷を配置したメ
モリの負荷配置方法としての構成を有する。
【０００９】
【概要】グローバルデータライン対とその上に分布され
たグローバルデータライン対に対する複数の負荷とを含
むメモリである。グローバルデータラインはメモリの長
手方向を走り、グローバルデータラインに沿って分布さ
れた１組のアレイに結合されていて、その中では各々の
アレイはグローバルデータラインが選択された時グロー
バルデータライン上に電圧を供給する。第１の負荷は第
１のアレイより上に電圧を配置されしかも最後の負荷は
最後のアレイより下に配置されている。他のグローバル
データライン負荷は連続した平行のアレイ間において配
置されている。読み出しモードの動作においては各々の
アレイに関係した１対の負荷は対応するアレイが選択さ
れる時イネーブルにされる。このような方法で負荷を配
置することによってアクセスタイムはかなり低減化され
る。
たグローバルデータライン対に対する複数の負荷とを含
むメモリである。グローバルデータラインはメモリの長
手方向を走り、グローバルデータラインに沿って分布さ
れた１組のアレイに結合されていて、その中では各々の
アレイはグローバルデータラインが選択された時グロー
バルデータライン上に電圧を供給する。第１の負荷は第
１のアレイより上に電圧を配置されしかも最後の負荷は
最後のアレイより下に配置されている。他のグローバル
データライン負荷は連続した平行のアレイ間において配
置されている。読み出しモードの動作においては各々の
アレイに関係した１対の負荷は対応するアレイが選択さ
れる時イネーブルにされる。このような方法で負荷を配
置することによってアクセスタイムはかなり低減化され
る。
【００１０】
【実施例】図１は本発明の実施例としての分布データラ
イン上に負荷を配置したメモリのブロック構成図を示
す。図１に示されるのは、一般的に行アドレスバッファ
／プリデコーダ１２、列アドレスバッファ１６、第１の
行デコーダ１８、第２の行デコーダ２０、第１のセット
のグローバルデータライン２２、第２のセットのグロー
バルデータライン２４、グローバルデータライン負荷セ
ット２５，２６，２７，２８，２９及び３０、第１のア
レイ３２、第２のアレイ３４、第３のアレイ３６及び第
４のアレイ３８を含む、メモリ１０である。第１のセッ
トのグローバルデータライン２２は４つのグローバルデ
ータライン対を含み、各対は真のグローバルデータライ
ン及びコンプリメンタリのグローバルデータラインを含
む。第２のセットのグローバルデータライン２４は４つ
のグローバルデータライン対を含み、各対は真のグロー
バルデータライン及びコンプリメンタリのグローバルデ
ータラインを含む。第１のアレイ３２はメモリブロック
４０，４１，４２，４３，４４，４５，４６及び４７を
含む。第２のアレイ３４はメモリブロック４８，４９，
５０，５１，５２，５３，５４及び５５を含む。第３の
アレイ３６はメモリブロック６０，６１，６２，６３，
６４，６５，６６及び６７を含む。第４のアレイ３８は
メモリブロック６８，６９，７０，７１，７２，７３，
７４及び７５を含む。
イン上に負荷を配置したメモリのブロック構成図を示
す。図１に示されるのは、一般的に行アドレスバッファ
／プリデコーダ１２、列アドレスバッファ１６、第１の
行デコーダ１８、第２の行デコーダ２０、第１のセット
のグローバルデータライン２２、第２のセットのグロー
バルデータライン２４、グローバルデータライン負荷セ
ット２５，２６，２７，２８，２９及び３０、第１のア
レイ３２、第２のアレイ３４、第３のアレイ３６及び第
４のアレイ３８を含む、メモリ１０である。第１のセッ
トのグローバルデータライン２２は４つのグローバルデ
ータライン対を含み、各対は真のグローバルデータライ
ン及びコンプリメンタリのグローバルデータラインを含
む。第２のセットのグローバルデータライン２４は４つ
のグローバルデータライン対を含み、各対は真のグロー
バルデータライン及びコンプリメンタリのグローバルデ
ータラインを含む。第１のアレイ３２はメモリブロック
４０，４１，４２，４３，４４，４５，４６及び４７を
含む。第２のアレイ３４はメモリブロック４８，４９，
５０，５１，５２，５３，５４及び５５を含む。第３の
アレイ３６はメモリブロック６０，６１，６２，６３，
６４，６５，６６及び６７を含む。第４のアレイ３８は
メモリブロック６８，６９，７０，７１，７２，７３，
７４及び７５を含む。
【００１１】行アドレスバッファ／プリデコーダ１２は
行アドレス信号A0, A1, A2, A3, A4，A5, A6, A7, A8,
A9, A10 及び A11、チップ選択信号 *CS及び書き込みモ
ード信号 *WEを受信する。行アドレスバッファ／プリデ
コーダ１２はメモリブロック選択信号BP0, BP1, BP2, B
P3, BP4, BP5, BP6 及び BP7、チップ選択／書き込み信
号 *CSWE(L) 及び *CSWE(R) 、アレイ選択信号BQ0, BQ
1, BQ2 及びBQ3 及びバッファ行アドレス信号を供給す
る。信号表示名称の前の星印（＊）は、その信号が論理
低レベルでアクティブであることを示す。列アドレスバ
ッファ１６は列アドレス信号A12, A13, A14 及び A15を
受信し、またバッファ列アドレスを出力する。マルチプ
レクサ１４はアレイ選択信号 BQ0−BQ3 を受信し、グロ
ーバルデータライン２２及び２４のセットに結合され
る。メモリ１０の読み出しモードにおいては、マルチプ
レクサ１４はグローバルデータライン信号GDL(0)及び *
GDL(0)、GDL(1)及び *GDL(1)、GDL(2)及び *GDL(2)、GD
L(3)及び *GDL(3)を第１のセットのグローバルデータラ
イン２２より受信し、グローバルデータライン信号GDL
(4)及び *GDL(4)、GDL(5)及び *GDL(5)、GDL(6)及び *G
DL(6)、及びGDL(7)及び *GDL(7)を第２のセットのグロ
ーバルデータライン２４から受信する。マルチプレクサ
１４はデータ信号D0, D1, D2及び D3 を読み出しモード
で出力し、メモリ１０の書き込みモードでデータ入力信
号D0− D3 を受信する。第１の行デコーダ１８はバッフ
ァ行アドレスを受信し６４個のグローバルワードライン
ドライバ信号及びバッファ行アドレス信号を選択的にメ
モリブロック４０−５５に供給する。第２の行デコーダ
２０はバッファ行アドレスを受信し６４個のグローバル
ワードラインドライバ信号及びバッファ行アドレス信号
をメモリブロック６０−７５に選択的に供給する。
行アドレス信号A0, A1, A2, A3, A4，A5, A6, A7, A8,
A9, A10 及び A11、チップ選択信号 *CS及び書き込みモ
ード信号 *WEを受信する。行アドレスバッファ／プリデ
コーダ１２はメモリブロック選択信号BP0, BP1, BP2, B
P3, BP4, BP5, BP6 及び BP7、チップ選択／書き込み信
号 *CSWE(L) 及び *CSWE(R) 、アレイ選択信号BQ0, BQ
1, BQ2 及びBQ3 及びバッファ行アドレス信号を供給す
る。信号表示名称の前の星印（＊）は、その信号が論理
低レベルでアクティブであることを示す。列アドレスバ
ッファ１６は列アドレス信号A12, A13, A14 及び A15を
受信し、またバッファ列アドレスを出力する。マルチプ
レクサ１４はアレイ選択信号 BQ0−BQ3 を受信し、グロ
ーバルデータライン２２及び２４のセットに結合され
る。メモリ１０の読み出しモードにおいては、マルチプ
レクサ１４はグローバルデータライン信号GDL(0)及び *
GDL(0)、GDL(1)及び *GDL(1)、GDL(2)及び *GDL(2)、GD
L(3)及び *GDL(3)を第１のセットのグローバルデータラ
イン２２より受信し、グローバルデータライン信号GDL
(4)及び *GDL(4)、GDL(5)及び *GDL(5)、GDL(6)及び *G
DL(6)、及びGDL(7)及び *GDL(7)を第２のセットのグロ
ーバルデータライン２４から受信する。マルチプレクサ
１４はデータ信号D0, D1, D2及び D3 を読み出しモード
で出力し、メモリ１０の書き込みモードでデータ入力信
号D0− D3 を受信する。第１の行デコーダ１８はバッフ
ァ行アドレスを受信し６４個のグローバルワードライン
ドライバ信号及びバッファ行アドレス信号を選択的にメ
モリブロック４０−５５に供給する。第２の行デコーダ
２０はバッファ行アドレスを受信し６４個のグローバル
ワードラインドライバ信号及びバッファ行アドレス信号
をメモリブロック６０−７５に選択的に供給する。
【００１２】アレイ３２はアレイ３４のすぐ直接上に、
しかもアレイ３６及び３８の左に配置される。アレイ３
２内のメモリブロックは、アレイ３２の上部に位置する
メモリブロック４０、メモリブロック４０の下に位置す
るメモリブロック４１等とともに互いに連続的に下に配
置されている。メモリブロック４７はアレイ３２の底部
にある。アレイ３４内のメモリブロックはメモリブロッ
ク４８をアレイ３４の上部に、メモリブロック４９をメ
モリブロック４８の下に等々と互いに連続的に下に配置
されている。メモリブロック５５はアレイ３４の下部に
ある。アレイ３６はアレイ３８のすぐ直接上に配置され
ている。アレイ３６内のメモリブロックは、メモリブロ
ック６０をアレイ３６の上部に、メモリブロック６１を
メモリブロック６０の下に等々と互いに連続的に下に配
置されている。メモリブロック６７はアレイ３６の底部
にある。アレイ３８内のメモリブロックは、メモリブロ
ック６８をアレイ３８の上部に、メモリブロック６９を
メモリブロック６８の下に等々と互いに連続的に下に配
置されている。メモリブロック７５はアレイ３８の底部
にある。第１のセットのグローバルデータライン２２は
アレイ３２の上部において始まり、アレイ３４の底部よ
り下まで走り、そこでマルチプレクサ１４に接続する。
第２のセットのグローバルデータライン２４はアレイ３
６の上部において始まり、アレイ３８の底部より下まで
走り、そこでマルチプレクサ１４に接続する。
しかもアレイ３６及び３８の左に配置される。アレイ３
２内のメモリブロックは、アレイ３２の上部に位置する
メモリブロック４０、メモリブロック４０の下に位置す
るメモリブロック４１等とともに互いに連続的に下に配
置されている。メモリブロック４７はアレイ３２の底部
にある。アレイ３４内のメモリブロックはメモリブロッ
ク４８をアレイ３４の上部に、メモリブロック４９をメ
モリブロック４８の下に等々と互いに連続的に下に配置
されている。メモリブロック５５はアレイ３４の下部に
ある。アレイ３６はアレイ３８のすぐ直接上に配置され
ている。アレイ３６内のメモリブロックは、メモリブロ
ック６０をアレイ３６の上部に、メモリブロック６１を
メモリブロック６０の下に等々と互いに連続的に下に配
置されている。メモリブロック６７はアレイ３６の底部
にある。アレイ３８内のメモリブロックは、メモリブロ
ック６８をアレイ３８の上部に、メモリブロック６９を
メモリブロック６８の下に等々と互いに連続的に下に配
置されている。メモリブロック７５はアレイ３８の底部
にある。第１のセットのグローバルデータライン２２は
アレイ３２の上部において始まり、アレイ３４の底部よ
り下まで走り、そこでマルチプレクサ１４に接続する。
第２のセットのグローバルデータライン２４はアレイ３
６の上部において始まり、アレイ３８の底部より下まで
走り、そこでマルチプレクサ１４に接続する。
【００１３】グローバルデータライン負荷セット２５は
アレイ３２の上部において第１のセットのグローバルデ
ータライン２２に結合する。グローバルデータライン負
荷セット２５より下において、第１のアレイ内のメモリ
ブロック４０−４７は第１のセットのグローバルデータ
ライン２２に結合する。第１のアレイ３２より下におい
て、グローバルデータライン負荷セット２７は第１のセ
ットのグローバルデータライン２２に結合する。グロー
バルデータライン負荷セット２７より下において、第２
のアレイ３４内のメモリブロック４８−５５は第１のセ
ットのグローバルデータライン２２に結合する。第２の
アレイ３４より下において、グローバルデータライン負
荷セット２９は第１のセットのグローバルデータライン
２２に結合する。マルチプレクサ１４は第１のセットの
グローバルデータライン２２に接続する。読み出しモー
ドにおいて、マルチプレクサ１４はグローバルデータラ
イン信号GDL(0)／ *GDL(0)−GDL(3)／ *GDL(3)を第１の
セットのグローバルデータライン２２内に含まれる４個
のグローバルデータライン対上において受信する。
アレイ３２の上部において第１のセットのグローバルデ
ータライン２２に結合する。グローバルデータライン負
荷セット２５より下において、第１のアレイ内のメモリ
ブロック４０−４７は第１のセットのグローバルデータ
ライン２２に結合する。第１のアレイ３２より下におい
て、グローバルデータライン負荷セット２７は第１のセ
ットのグローバルデータライン２２に結合する。グロー
バルデータライン負荷セット２７より下において、第２
のアレイ３４内のメモリブロック４８−５５は第１のセ
ットのグローバルデータライン２２に結合する。第２の
アレイ３４より下において、グローバルデータライン負
荷セット２９は第１のセットのグローバルデータライン
２２に結合する。マルチプレクサ１４は第１のセットの
グローバルデータライン２２に接続する。読み出しモー
ドにおいて、マルチプレクサ１４はグローバルデータラ
イン信号GDL(0)／ *GDL(0)−GDL(3)／ *GDL(3)を第１の
セットのグローバルデータライン２２内に含まれる４個
のグローバルデータライン対上において受信する。
【００１４】グローバルデータライン負荷セット２６は
アレイ３６の上部において第２のセットのグローバルデ
ータライン２４に結合する。グローバルデータライン負
荷セット２６より下において、第３のアレイ内における
メモリブロック６０−６７は第２のセットのグローバル
データライン２４に結合する。第３のアレイ３６より下
において、グローバルデータライン負荷セット２８は第
２のセットのグローバルデータライン２４に結合する。
グローバルデータライン負荷セット２８よりも下におい
て、第４のアレイ３８内のメモリブロック６８−７５は
第２のセットのグローバルデータライン２４に結合す
る。第４のアレイ３８よりも下において、グローバルデ
ータライン負荷セット３０は第２のセットのグローバル
データライン２４に結合する。マルチプレクサ１４は第
２のセットのグローバルデータライン２４に結合する。
読み出しモードにおいて、マルチプレクサ１４はグロー
バルデータライン信号GDL(4)／ *GDL(4)−GDL(7)／ *GD
L(7)を第２のセットのグローバルデータライン２４内に
含まれる４個のグローバルデータライン対上において受
信する。
アレイ３６の上部において第２のセットのグローバルデ
ータライン２４に結合する。グローバルデータライン負
荷セット２６より下において、第３のアレイ内における
メモリブロック６０−６７は第２のセットのグローバル
データライン２４に結合する。第３のアレイ３６より下
において、グローバルデータライン負荷セット２８は第
２のセットのグローバルデータライン２４に結合する。
グローバルデータライン負荷セット２８よりも下におい
て、第４のアレイ３８内のメモリブロック６８−７５は
第２のセットのグローバルデータライン２４に結合す
る。第４のアレイ３８よりも下において、グローバルデ
ータライン負荷セット３０は第２のセットのグローバル
データライン２４に結合する。マルチプレクサ１４は第
２のセットのグローバルデータライン２４に結合する。
読み出しモードにおいて、マルチプレクサ１４はグロー
バルデータライン信号GDL(4)／ *GDL(4)−GDL(7)／ *GD
L(7)を第２のセットのグローバルデータライン２４内に
含まれる４個のグローバルデータライン対上において受
信する。
【００１５】グローバルデータライン負荷セット２５は
アレイ選択信号BQ1 及びチップ選択／書き込み信号 *CS
WE(L) を受信する。グローバルデータライン負荷セット
２７はチップ選択／書き込み信号 *CSWE(L) を受信す
る。グローバルデータライン負荷セット２９はアレイ選
択信号BQ0 及びチップ選択／書き込み信号 *CSWE(L) を
受信する。グローバルデータライン負荷セット２６はア
レイ選択信号BQ3 及びチップ選択／書き込み信号 *CSWE
(R) を受信する。グローバルデータライン負荷セット２
８はチップ選択／書き込み信号 *CSWE(R) を受信する。
グローバルデータライン負荷セット３０はアレイ選択信
号BQ2 及びチップ選択／書き込み信号 *CSWE(R) を受信
する。
アレイ選択信号BQ1 及びチップ選択／書き込み信号 *CS
WE(L) を受信する。グローバルデータライン負荷セット
２７はチップ選択／書き込み信号 *CSWE(L) を受信す
る。グローバルデータライン負荷セット２９はアレイ選
択信号BQ0 及びチップ選択／書き込み信号 *CSWE(L) を
受信する。グローバルデータライン負荷セット２６はア
レイ選択信号BQ3 及びチップ選択／書き込み信号 *CSWE
(R) を受信する。グローバルデータライン負荷セット２
８はチップ選択／書き込み信号 *CSWE(R) を受信する。
グローバルデータライン負荷セット３０はアレイ選択信
号BQ2 及びチップ選択／書き込み信号 *CSWE(R) を受信
する。
【００１６】アレイ３２はアレイ選択信号BQ0 が論理高
レベルの時に選択される。メモリブロック４０−４７の
内の１つはアレイ３２が選択される時に選択される。選
択されたアレイ３２内の特別のメモリブロック４０−４
７が、メモリブロック選択信号 BP0−BP7 のその対応信
号が論理高レベルの時に選択される。アレイ３２内にお
いて、メモリ４０−４７は第１の行デコーダ１８及び列
アドレスバッファ１６に結合する。メモリブロック４０
−４７はメモリブロック選択信号 BP0−BP7 を各々受信
する。メモリブロック４０−４７の各々は行アドレスバ
ッファ／デコーダ１２からアレイ選択信号BQ0 を受信
し、第１のセットのグローバルデータライン２２に結合
された４個のデータ出力対を有する。読み出しモードに
おいて、選択されたメモリブロックは選択されたメモリ
ブロックと第１のセットのグローバルデータライン２２
との間に結合された４個のデータ出力対を介して、第１
のセットのグローバルデータライン２２上に出力信号を
供給する。同様に書き込みモードにおいて、マルチプレ
クサ１４は第１のセットのグローバルデータライン２２
上に信号を出力し、かつ選択されたメモリブロックはこ
れらの信号を読み出す。
レベルの時に選択される。メモリブロック４０−４７の
内の１つはアレイ３２が選択される時に選択される。選
択されたアレイ３２内の特別のメモリブロック４０−４
７が、メモリブロック選択信号 BP0−BP7 のその対応信
号が論理高レベルの時に選択される。アレイ３２内にお
いて、メモリ４０−４７は第１の行デコーダ１８及び列
アドレスバッファ１６に結合する。メモリブロック４０
−４７はメモリブロック選択信号 BP0−BP7 を各々受信
する。メモリブロック４０−４７の各々は行アドレスバ
ッファ／デコーダ１２からアレイ選択信号BQ0 を受信
し、第１のセットのグローバルデータライン２２に結合
された４個のデータ出力対を有する。読み出しモードに
おいて、選択されたメモリブロックは選択されたメモリ
ブロックと第１のセットのグローバルデータライン２２
との間に結合された４個のデータ出力対を介して、第１
のセットのグローバルデータライン２２上に出力信号を
供給する。同様に書き込みモードにおいて、マルチプレ
クサ１４は第１のセットのグローバルデータライン２２
上に信号を出力し、かつ選択されたメモリブロックはこ
れらの信号を読み出す。
【００１７】アレイ選択信号BQ1 が論理高レベルの時に
はアレイ３４が選択される。アレイ３４が選択される時
には、メモリブロック４８−５５の内の１つが選択され
る。選択されるアレイ３４内の特別のメモリブロック４
８−５５はメモリブロック選択信号 BP0−BP7 のその対
応信号が論理高レベルの時には選択される。アレイ３４
内においては、メモリブロック４８−５５は、第１の行
デコーダ１８及び列アドレスバッファ１６に結合する。
メモリブロック４８−５５はメモリブロック選択信号 B
P0−BP7 を各々受信する。メモリブロック４８−５５の
内の各々は行アドレスバッファ／デコーダ１２からアレ
イ選択信号BQ1 を受信し、また第１のセットのグローバ
ルデータライン２２に結合された４個のデータ出力対を
有する。読み出しモードにおいては、選択されたメモリ
ブロックは選択されたメモリブロックと第１のセットの
グローバルデータライン２２との間に結合された４個の
データ出力対を介して第１のセットのグローバルデータ
ライン２２上へ出力信号を供給する。同様にして、書き
込みモードにおいては、マルチプレクサ１４は第１のセ
ットのグローバルデータライン２２上へ信号を出力し、
しかも選択されたメモリブロックはこれらの信号を読み
出す。
はアレイ３４が選択される。アレイ３４が選択される時
には、メモリブロック４８−５５の内の１つが選択され
る。選択されるアレイ３４内の特別のメモリブロック４
８−５５はメモリブロック選択信号 BP0−BP7 のその対
応信号が論理高レベルの時には選択される。アレイ３４
内においては、メモリブロック４８−５５は、第１の行
デコーダ１８及び列アドレスバッファ１６に結合する。
メモリブロック４８−５５はメモリブロック選択信号 B
P0−BP7 を各々受信する。メモリブロック４８−５５の
内の各々は行アドレスバッファ／デコーダ１２からアレ
イ選択信号BQ1 を受信し、また第１のセットのグローバ
ルデータライン２２に結合された４個のデータ出力対を
有する。読み出しモードにおいては、選択されたメモリ
ブロックは選択されたメモリブロックと第１のセットの
グローバルデータライン２２との間に結合された４個の
データ出力対を介して第１のセットのグローバルデータ
ライン２２上へ出力信号を供給する。同様にして、書き
込みモードにおいては、マルチプレクサ１４は第１のセ
ットのグローバルデータライン２２上へ信号を出力し、
しかも選択されたメモリブロックはこれらの信号を読み
出す。
【００１８】アレイ３６はアレイ選択信号BQ2 が論理高
レベルの時に選択される。メモリブロック６０−６７の
内の１つはアレイ３６が選択される時に選択される。選
択されるアレイ３６内の特別のメモリブロック６０−６
７はメモリブロック選択信号BP0 −BP7 のその対応信号
が論理高レベルである時に選択される。アレイ３６にお
いて、メモリブロック６０−６７は第２の行デコーダ２
０及び列アドレスバッファ１６に結合する。メモリブロ
ック６０−６７はメモリブロック選択信号BPO−BP7 を
各々受信する。メモリブロック６０−６７の各々は行ア
ドレスバッファ／デコーダ１２からアレイ選択信号BQ2
を受信し、しかも第２のセットのグローバルデータライ
ン２４に結合された４個のデータ出力対を有する。読み
出しモードにおいては、選択されたメモリブロックは選
択されたメモリブロックと第２のセットのグローバルデ
ータライン２４との間に結合された４個のデータ出力対
を介して第２のセットのグローバルデータライン２４上
へ出力信号を供給する。同様に、書き込みモードにおい
ては、マルチプレクサ１４は第２のセットのグローバル
データライン２４上へ信号を出力しまた選択されたメモ
リブロックはこれらの信号を読み出す。
レベルの時に選択される。メモリブロック６０−６７の
内の１つはアレイ３６が選択される時に選択される。選
択されるアレイ３６内の特別のメモリブロック６０−６
７はメモリブロック選択信号BP0 −BP7 のその対応信号
が論理高レベルである時に選択される。アレイ３６にお
いて、メモリブロック６０−６７は第２の行デコーダ２
０及び列アドレスバッファ１６に結合する。メモリブロ
ック６０−６７はメモリブロック選択信号BPO−BP7 を
各々受信する。メモリブロック６０−６７の各々は行ア
ドレスバッファ／デコーダ１２からアレイ選択信号BQ2
を受信し、しかも第２のセットのグローバルデータライ
ン２４に結合された４個のデータ出力対を有する。読み
出しモードにおいては、選択されたメモリブロックは選
択されたメモリブロックと第２のセットのグローバルデ
ータライン２４との間に結合された４個のデータ出力対
を介して第２のセットのグローバルデータライン２４上
へ出力信号を供給する。同様に、書き込みモードにおい
ては、マルチプレクサ１４は第２のセットのグローバル
データライン２４上へ信号を出力しまた選択されたメモ
リブロックはこれらの信号を読み出す。
【００１９】アレイ３８はアレイ選択信号BQ3 が論理高
レベルの時に選択される。メモリブロック６８−７５の
内の１つはアレイ３８が選択される時に選択される。選
択されるアレイ３８内の特別なメモリブロック６８−７
５はメモリブロック選択信号BP0−BP7 のその対応信号
が論理高レベルの時に選択される。アレイ３８におい
て、メモリブロック６８−７５は第２の行デコーダ２０
及び列アドレスバッファ１６に結合する。メモリブロッ
ク６８−７５はメモリブロック選択信号 BP0−BP7 を各
々受信する。メモリブロック６８−７５の内の各々は行
アドレスバッファ／デコーダ１２からアレイ選択信号BQ
3 を受信し、しかも第２のセットのグローバルデータラ
イン２４に結合された４個のデータ出力対を有する。読
み出しモードにおいて選択されたメモリブロックは選択
されたメモリブロックと第２のセットのグローバルデー
タライン２４との間に結合された４個のデータ出力対を
介して第２のセットのグローバルデータライン２４上へ
出力信号を供給する。同様に、書き込みモードにおいて
は、マルチプレクサ１４は第２のセットのグローバルデ
ータライン２４上へ信号を出力ししかも選択されたメモ
リブロックはこれらの信号を読み出す。
レベルの時に選択される。メモリブロック６８−７５の
内の１つはアレイ３８が選択される時に選択される。選
択されるアレイ３８内の特別なメモリブロック６８−７
５はメモリブロック選択信号BP0−BP7 のその対応信号
が論理高レベルの時に選択される。アレイ３８におい
て、メモリブロック６８−７５は第２の行デコーダ２０
及び列アドレスバッファ１６に結合する。メモリブロッ
ク６８−７５はメモリブロック選択信号 BP0−BP7 を各
々受信する。メモリブロック６８−７５の内の各々は行
アドレスバッファ／デコーダ１２からアレイ選択信号BQ
3 を受信し、しかも第２のセットのグローバルデータラ
イン２４に結合された４個のデータ出力対を有する。読
み出しモードにおいて選択されたメモリブロックは選択
されたメモリブロックと第２のセットのグローバルデー
タライン２４との間に結合された４個のデータ出力対を
介して第２のセットのグローバルデータライン２４上へ
出力信号を供給する。同様に、書き込みモードにおいて
は、マルチプレクサ１４は第２のセットのグローバルデ
ータライン２４上へ信号を出力ししかも選択されたメモ
リブロックはこれらの信号を読み出す。
【００２０】動作状態において、メモリ１０はメモリブ
ロック４０−５５及び６０−７５内に配置されたメモリ
セルから読み出され及び書き込まれることを可能とす
る。書き込みサイクルの期間中に、マルチプレクサ１４
はデータ信号D0−D3を受信しかつまたそれらをアドレス
信号A0−A15 に基づく適切なメモリブロックに供給す
る。書き込みモードにおいては、アレイ３２又は３４内
のブロックを含むメモリ１０の左側のメモリブロックが
書き込み期間中である時には、チップ選択／書き込み信
号 *CSWE(L) は低レベルでグローバルデータライン負荷
セット２５，２７及び２９はディスエーブルにされる。
グローバルデータライン負荷セット２６，２８及び３０
は、しかしながら、イネーブルにされて第２のセットの
グローバルデータラインが中間状態と仮定されることを
防止する。メモリ１０の右側のメモリブロックが書き込
み期間中である時には、チップ選択／書き込み信号 *CS
WE(R)は低レベルで、しかもグローバルデータライン負
荷セット２６，２８及び３０はディスエーブルにされ
る。グローバルデータライン負荷セット２５，２７及び
２９は、しかしながら、イネーブルにされて第１のセッ
トのグローバルデータラインが中間状態と仮定すること
を防止する。
ロック４０−５５及び６０−７５内に配置されたメモリ
セルから読み出され及び書き込まれることを可能とす
る。書き込みサイクルの期間中に、マルチプレクサ１４
はデータ信号D0−D3を受信しかつまたそれらをアドレス
信号A0−A15 に基づく適切なメモリブロックに供給す
る。書き込みモードにおいては、アレイ３２又は３４内
のブロックを含むメモリ１０の左側のメモリブロックが
書き込み期間中である時には、チップ選択／書き込み信
号 *CSWE(L) は低レベルでグローバルデータライン負荷
セット２５，２７及び２９はディスエーブルにされる。
グローバルデータライン負荷セット２６，２８及び３０
は、しかしながら、イネーブルにされて第２のセットの
グローバルデータラインが中間状態と仮定されることを
防止する。メモリ１０の右側のメモリブロックが書き込
み期間中である時には、チップ選択／書き込み信号 *CS
WE(R)は低レベルで、しかもグローバルデータライン負
荷セット２６，２８及び３０はディスエーブルにされ
る。グローバルデータライン負荷セット２５，２７及び
２９は、しかしながら、イネーブルにされて第１のセッ
トのグローバルデータラインが中間状態と仮定すること
を防止する。
【００２１】読み出しモードにおいて、メモリ１０はア
ドレス信号A0−A15 によって選択されたデータ信号D0−
D3によって表わされる４ビットのデータを供給する。列
アドレスバッファ１６は到着アドレス信号 A12−A15 を
バッファしかつそれらをメモリブロック４０−５５及び
６０−７５に対して出力する。行アドレスバッファ／プ
リデコーダ１２は行アドレスライン信号A0−A11 、チッ
プ選択信号 *CS及び書き込みモード信号 *WEをデコード
する。応答して、これは、メモリブロック選択信号BP0
−BP7 、アレイ選択信号BQ0 −BQ3 、チップ選択／書き
込み信号 *CSWE(L) 及びチップ選択／書き込み信号 *CS
WE(R) 及び行アドレスを、行デコーダ１８及び２０に供
給する。メモリブロック選択信号 BP0−BP7 は各々のア
レイ３２，３４，３６及び３８の内の８個のメモリブロ
ックの内の１つを選択する。アレイ選択信号 BQ0−BQ3
は４個のアレイ３２，３４，３６及び３８の内のどれが
選択されるか選択する。メモリブロック選択信号 BP0−
BP7 及びアレイ選択信号BQ0 −BQ3 はともに、セットの
メモリブロック４０−５５及び６０−７５のセットの内
の３２個のメモリブロックの内の１つのメモリブロック
を選択する。チップ選択信号 *CS及び書き込みモード信
号 *WEの両方がともに真で、かつアレイ３２及び３４を
含む左側が選択されるならば、チップ選択／書き込み信
号 *CSWE(R)は真であり、メモリ１０は書き込みモード
において、メモリ１０はアクティブで、しかも第１のセ
ットのグローバルデータライン２２に結合されたグロー
バルデータライン負荷はディスエーブルにされなければ
ならないということを表示する。チップ選択信号 *CS及
び書き込みモード信号 *WEの両方がともに真で、かつア
レイ３６及び３８を含む右側が選択されるならばチップ
選択／書き込み信号 *CSWE(R)は真であり、メモリ１０
は書き込みモードにおいて、メモリ１０はアクティブ
で、第２のセットのグローバルデータライン２４に結合
されたグローバルデータライン負荷はディスエーブルに
されなければならないということを表示する。
ドレス信号A0−A15 によって選択されたデータ信号D0−
D3によって表わされる４ビットのデータを供給する。列
アドレスバッファ１６は到着アドレス信号 A12−A15 を
バッファしかつそれらをメモリブロック４０−５５及び
６０−７５に対して出力する。行アドレスバッファ／プ
リデコーダ１２は行アドレスライン信号A0−A11 、チッ
プ選択信号 *CS及び書き込みモード信号 *WEをデコード
する。応答して、これは、メモリブロック選択信号BP0
−BP7 、アレイ選択信号BQ0 −BQ3 、チップ選択／書き
込み信号 *CSWE(L) 及びチップ選択／書き込み信号 *CS
WE(R) 及び行アドレスを、行デコーダ１８及び２０に供
給する。メモリブロック選択信号 BP0−BP7 は各々のア
レイ３２，３４，３６及び３８の内の８個のメモリブロ
ックの内の１つを選択する。アレイ選択信号 BQ0−BQ3
は４個のアレイ３２，３４，３６及び３８の内のどれが
選択されるか選択する。メモリブロック選択信号 BP0−
BP7 及びアレイ選択信号BQ0 −BQ3 はともに、セットの
メモリブロック４０−５５及び６０−７５のセットの内
の３２個のメモリブロックの内の１つのメモリブロック
を選択する。チップ選択信号 *CS及び書き込みモード信
号 *WEの両方がともに真で、かつアレイ３２及び３４を
含む左側が選択されるならば、チップ選択／書き込み信
号 *CSWE(R)は真であり、メモリ１０は書き込みモード
において、メモリ１０はアクティブで、しかも第１のセ
ットのグローバルデータライン２２に結合されたグロー
バルデータライン負荷はディスエーブルにされなければ
ならないということを表示する。チップ選択信号 *CS及
び書き込みモード信号 *WEの両方がともに真で、かつア
レイ３６及び３８を含む右側が選択されるならばチップ
選択／書き込み信号 *CSWE(R)は真であり、メモリ１０
は書き込みモードにおいて、メモリ１０はアクティブ
で、第２のセットのグローバルデータライン２４に結合
されたグローバルデータライン負荷はディスエーブルに
されなければならないということを表示する。
【００２２】バッファされた行アドレスは第１の行デコ
ーダ１８及び第２の行デコーダ２０に入力される。バッ
ファされた行アドレスの受信に応答して、第１の行デコ
ーダ１８は６４個のグローバルワードラインをメモリブ
ロック４０−５５にドライブし、第２の行デコーダ２０
は６４個のグローバルワードラインをメモリブロック６
０−７５にドライブする。ワードラインは、列アドレス
及びバッファされた行アドレス信号に沿って、更にメモ
リブロックそれ自体内でデコードされる。特別のメモリ
ブロックがメモリブロック選択信号 BP0−BP7 及びアレ
イ選択信号 BQ0−BQ3 によって選択された後に、メモリ
ブロックは６４個のグローバルワードラインとバッファ
された行アドレス信号とを組み合わせ、しかも１２８個
のローカルワードラインを駆動する。メモリブロックは
列アドレスを選択されたワードラインに沿ってデコード
し、しかも４対のグローバルデータラインの内の各々に
対して１個のメモリセルを選択する。４個のメモリセル
は選択されたメモリブロックが第１のアレイ３２又は第
２のアレイ３４のいずれかに配置されるならば、４個の
データビット及び４個のデータビットのコンプリメンタ
リを、第１のセットのグローバルデータライン２２上へ
出力し、或いは、もしも選択されたメモリブロックが第
１のアレイ３６か又は第２のアレイ３８内に配置される
ならば、４個のデータビット及び４個のデータビットの
コンプリメンタリを第２のセットのグローバルデータラ
イン２４上へ出力する。マルチプレクサ１４は第１のセ
ットのグローバルデータライン２２からグローバルデー
タライン信号GDL(0)／ *GDL(0)−GDL(3)／ *GDL(3)及び
第２のセットのグローバルデータライン２４からグロー
バルデータライン信号GDL(4)／ *GDL(4)−GDL(7)／ *GD
L(7)を受信し、応答して出力データ信号D0−D3を形成し
バッファする。マルチプレクサ１４はアレイ選択信号 B
Q0−BQ3 を受信ししかも応答して、もしも第１のアレイ
３２或いは第２のアレイ３４内のメモリブロックがアレ
イ選択信号BQ0 又はアレイ選択信号BQ1 によって各々選
択されるならばグローバルデータライン信号GDL(0)／ *
GDL(0)−GDL(3)／ *GDL(3)からデータ信号D0−D3を駆動
し、或いは第３のアレイ３６又は第４のアレイ３８内の
メモリブロックがアレイ選択信号BQ2 又はアレイ選択信
号BQ3 により各々選択されるならばグローバルデータラ
イン信号GDL(4)／ *GDL(4)−GDL(7)／ *GDL(7)からデー
タ信号D0−D3を駆動する。
ーダ１８及び第２の行デコーダ２０に入力される。バッ
ファされた行アドレスの受信に応答して、第１の行デコ
ーダ１８は６４個のグローバルワードラインをメモリブ
ロック４０−５５にドライブし、第２の行デコーダ２０
は６４個のグローバルワードラインをメモリブロック６
０−７５にドライブする。ワードラインは、列アドレス
及びバッファされた行アドレス信号に沿って、更にメモ
リブロックそれ自体内でデコードされる。特別のメモリ
ブロックがメモリブロック選択信号 BP0−BP7 及びアレ
イ選択信号 BQ0−BQ3 によって選択された後に、メモリ
ブロックは６４個のグローバルワードラインとバッファ
された行アドレス信号とを組み合わせ、しかも１２８個
のローカルワードラインを駆動する。メモリブロックは
列アドレスを選択されたワードラインに沿ってデコード
し、しかも４対のグローバルデータラインの内の各々に
対して１個のメモリセルを選択する。４個のメモリセル
は選択されたメモリブロックが第１のアレイ３２又は第
２のアレイ３４のいずれかに配置されるならば、４個の
データビット及び４個のデータビットのコンプリメンタ
リを、第１のセットのグローバルデータライン２２上へ
出力し、或いは、もしも選択されたメモリブロックが第
１のアレイ３６か又は第２のアレイ３８内に配置される
ならば、４個のデータビット及び４個のデータビットの
コンプリメンタリを第２のセットのグローバルデータラ
イン２４上へ出力する。マルチプレクサ１４は第１のセ
ットのグローバルデータライン２２からグローバルデー
タライン信号GDL(0)／ *GDL(0)−GDL(3)／ *GDL(3)及び
第２のセットのグローバルデータライン２４からグロー
バルデータライン信号GDL(4)／ *GDL(4)−GDL(7)／ *GD
L(7)を受信し、応答して出力データ信号D0−D3を形成し
バッファする。マルチプレクサ１４はアレイ選択信号 B
Q0−BQ3 を受信ししかも応答して、もしも第１のアレイ
３２或いは第２のアレイ３４内のメモリブロックがアレ
イ選択信号BQ0 又はアレイ選択信号BQ1 によって各々選
択されるならばグローバルデータライン信号GDL(0)／ *
GDL(0)−GDL(3)／ *GDL(3)からデータ信号D0−D3を駆動
し、或いは第３のアレイ３６又は第４のアレイ３８内の
メモリブロックがアレイ選択信号BQ2 又はアレイ選択信
号BQ3 により各々選択されるならばグローバルデータラ
イン信号GDL(4)／ *GDL(4)−GDL(7)／ *GDL(7)からデー
タ信号D0−D3を駆動する。
【００２３】読み出しアクセスが起きる時には、選択さ
れたメモリブロックは信号を４個のグローバルデータラ
イン対上に出力する。各々のグローバルデータライン対
は一対の伝送線路として表現される。選択されたメモリ
ブロックは差動トランスコンダクタンス増幅器を用いて
各々の長い伝送線路上に信号を出力し、増幅器は選択さ
れたメモリセルから検出された差動電圧を受信し、かつ
それに応答して差動電流を出力する。グローバルデータ
ライン負荷は電流の源となり、しかもそれによってトラ
ンスコンダクタンス増幅器の出力をある電圧に変換し、
そこで従って、グローバルデータライン信号GDL(0)／ *
GDL(0)−GDL(7)／ *GDL(7)は８個の差動電圧対を形成す
る。
れたメモリブロックは信号を４個のグローバルデータラ
イン対上に出力する。各々のグローバルデータライン対
は一対の伝送線路として表現される。選択されたメモリ
ブロックは差動トランスコンダクタンス増幅器を用いて
各々の長い伝送線路上に信号を出力し、増幅器は選択さ
れたメモリセルから検出された差動電圧を受信し、かつ
それに応答して差動電流を出力する。グローバルデータ
ライン負荷は電流の源となり、しかもそれによってトラ
ンスコンダクタンス増幅器の出力をある電圧に変換し、
そこで従って、グローバルデータライン信号GDL(0)／ *
GDL(0)−GDL(7)／ *GDL(7)は８個の差動電圧対を形成す
る。
【００２４】選択された特別のグローバルデータライン
負荷セットは選択されるメモリブロックを含むアレイに
依存する。読み出しアクセスの期間中に、第１のアレイ
３２或いは第２のアレイ３４が選択されるならば、チッ
プ選択／書き込み信号 *CSWE(L) は高レベルである。
負荷セットは選択されるメモリブロックを含むアレイに
依存する。読み出しアクセスの期間中に、第１のアレイ
３２或いは第２のアレイ３４が選択されるならば、チッ
プ選択／書き込み信号 *CSWE(L) は高レベルである。
【００２５】チップ選択／書き込み信号 *CSWE(L) が高
レベルであるメモリアクセスの期間中は、グローバルデ
ータライン負荷セット２７は常に選択される。グローバ
ルデータライン負荷セット２５とグローバルデータライ
ン負荷セット２９の内のどちらが選択されるかは第１の
アレイ３２又は第２のアレイ３４の内のどのメモリブロ
ックが選択されるかどうかによって決定される。第１の
アレイ３２内のメモリブロックが選択されるのであれ
ば、アレイ選択信号BQ0 は高レベルで、アレイ選択信号
BQ1−BQ3 は低レベルで、グローバルデータライン負荷
セット２５はイネーブルにされ、しかもグローバルデー
タライン負荷セット２９はディスエーブルにされる。第
２のアレイ３４内のメモリブロックが選択されるなら
ば、アレイ選択信号BQ1 は高レベルで、アレイ選択信号
BQ0 及びアレイ選択信号 BQ2−BQ3 は低レベルで、グロ
ーバルデータライン負荷セット２９はイネーブルにさ
れ、グローバルデータライン負荷セット２５はディスエ
ーブルにされる。
レベルであるメモリアクセスの期間中は、グローバルデ
ータライン負荷セット２７は常に選択される。グローバ
ルデータライン負荷セット２５とグローバルデータライ
ン負荷セット２９の内のどちらが選択されるかは第１の
アレイ３２又は第２のアレイ３４の内のどのメモリブロ
ックが選択されるかどうかによって決定される。第１の
アレイ３２内のメモリブロックが選択されるのであれ
ば、アレイ選択信号BQ0 は高レベルで、アレイ選択信号
BQ1−BQ3 は低レベルで、グローバルデータライン負荷
セット２５はイネーブルにされ、しかもグローバルデー
タライン負荷セット２９はディスエーブルにされる。第
２のアレイ３４内のメモリブロックが選択されるなら
ば、アレイ選択信号BQ1 は高レベルで、アレイ選択信号
BQ0 及びアレイ選択信号 BQ2−BQ3 は低レベルで、グロ
ーバルデータライン負荷セット２９はイネーブルにさ
れ、グローバルデータライン負荷セット２５はディスエ
ーブルにされる。
【００２６】同様に、もしも読み出しアクセス中に第３
のアレイ３６又は第４のアレイ３８が選択されるならば
チップ選択／書き込み信号 *CSWE(R) は高レベルであ
る。チップ選択／書き込み信号 *CSWE(R) が高レベルで
あるメモリアクセスの期間中、グローバルデータライン
負荷セット２８は常に選択される。グローバルデータラ
イン負荷セット２６とグローバルデータライン負荷セッ
ト３０とのいずれが選択されるかは、第３のアレイ３６
又は第４のアレイ３８内のどちらのメモリブロックが選
択されるかによって決定される。もしも第３のアレイ３
６内のメモリブロックが選択されるならばアレイ選択信
号BQ2 は高レベルで、アレイ選択信号BQ0、アレイ選択
信号BQ1 及びBQ3 は低レベルで、グローバルデータライ
ン負荷セット２６はイネーブルにされ、グローバルデー
タライン負荷セット３０はディスエーブルにされる。第
４のアレイ３８内のメモリブロックが選択されるならば
アレイ選択信号BQ3 は高レベル、アレイ選択信号BQ0 −
BQ2 は低レベル、グローバルデータライン負荷セット３
０はイネーブルにされ、グローバルデータライン負荷セ
ット２６はディスエーブルにされる。
のアレイ３６又は第４のアレイ３８が選択されるならば
チップ選択／書き込み信号 *CSWE(R) は高レベルであ
る。チップ選択／書き込み信号 *CSWE(R) が高レベルで
あるメモリアクセスの期間中、グローバルデータライン
負荷セット２８は常に選択される。グローバルデータラ
イン負荷セット２６とグローバルデータライン負荷セッ
ト３０とのいずれが選択されるかは、第３のアレイ３６
又は第４のアレイ３８内のどちらのメモリブロックが選
択されるかによって決定される。もしも第３のアレイ３
６内のメモリブロックが選択されるならばアレイ選択信
号BQ2 は高レベルで、アレイ選択信号BQ0、アレイ選択
信号BQ1 及びBQ3 は低レベルで、グローバルデータライ
ン負荷セット２６はイネーブルにされ、グローバルデー
タライン負荷セット３０はディスエーブルにされる。第
４のアレイ３８内のメモリブロックが選択されるならば
アレイ選択信号BQ3 は高レベル、アレイ選択信号BQ0 −
BQ2 は低レベル、グローバルデータライン負荷セット３
０はイネーブルにされ、グローバルデータライン負荷セ
ット２６はディスエーブルにされる。
【００２７】図２は図１に図示されたメモリの一部分の
より詳細な回路構成図を示し、一対のグローバルデータ
ライン及び図１のメモリに対応する負荷を図示してお
り、従来技術に対する本発明におけるグローバルデータ
ライン負荷の配置及び選択方法の利点を図示している。
図２に図示されるのは第２のセットのグローバルデータ
ライン２４の内の一対のグローバルデータライン８０及
び８２であり、一対のグローバルデータライン信号GDL
(4)及び *GDL(4)を各々供給する。図２に図示されたグ
ローバルデータライン８０及び８２の対は第１のセット
のグローバルデータライン２２における４対のグローバ
ルデータラインの各々を代表して表わすものであり、し
かも第２のセットのグローバルデータライン２４の４対
のグローバルデータラインの内の各々を示している。図
２は一般的に、グローバルデータライン８０及び８２の
対、図１のグローバルデータライン負荷セット２６の一
部分であるグローバルデータライン負荷９０、メモリブ
ロック６０、図１のグローバルデータライン負荷セット
２８の一部分であるグローバルデータライン負荷１０
０、メモリブロック７５及び図１のグローバルデータラ
イン負荷セット３０の一部分であるグローバルデータラ
イン負荷１１０、インバータ９１、ＮＡＮＤゲート９
２、インバータ１０１、インバータ１１１及びＮＡＮＤ
ゲート１１２、を含む。第３のアレイ内の全てのメモリ
ブロック６０−６７及び第４のアレイ３８内の全てのメ
モリブロック６８−７５は、グローバルデータライン８
０及び８２の対に結合され出力を供給するが、図示を容
易にするため省略されている。
より詳細な回路構成図を示し、一対のグローバルデータ
ライン及び図１のメモリに対応する負荷を図示してお
り、従来技術に対する本発明におけるグローバルデータ
ライン負荷の配置及び選択方法の利点を図示している。
図２に図示されるのは第２のセットのグローバルデータ
ライン２４の内の一対のグローバルデータライン８０及
び８２であり、一対のグローバルデータライン信号GDL
(4)及び *GDL(4)を各々供給する。図２に図示されたグ
ローバルデータライン８０及び８２の対は第１のセット
のグローバルデータライン２２における４対のグローバ
ルデータラインの各々を代表して表わすものであり、し
かも第２のセットのグローバルデータライン２４の４対
のグローバルデータラインの内の各々を示している。図
２は一般的に、グローバルデータライン８０及び８２の
対、図１のグローバルデータライン負荷セット２６の一
部分であるグローバルデータライン負荷９０、メモリブ
ロック６０、図１のグローバルデータライン負荷セット
２８の一部分であるグローバルデータライン負荷１０
０、メモリブロック７５及び図１のグローバルデータラ
イン負荷セット３０の一部分であるグローバルデータラ
イン負荷１１０、インバータ９１、ＮＡＮＤゲート９
２、インバータ１０１、インバータ１１１及びＮＡＮＤ
ゲート１１２、を含む。第３のアレイ内の全てのメモリ
ブロック６０−６７及び第４のアレイ３８内の全てのメ
モリブロック６８−７５は、グローバルデータライン８
０及び８２の対に結合され出力を供給するが、図示を容
易にするため省略されている。
【００２８】グローバルデータライン負荷９０はメモリ
ブロック６０より上のグローバルデータライン８０及び
８２に接続する。グローバルデータライン負荷１００は
グローバルデータライン８０及び８２に対して、メモリ
ブロック６７よりも下で、かつメモリブロック６８より
も上で接続する。グローバルデータライン負荷１１０は
グローバルデータライン８０及び８２に対して、メモリ
ブロック７５よりも下において接続する。
ブロック６０より上のグローバルデータライン８０及び
８２に接続する。グローバルデータライン負荷１００は
グローバルデータライン８０及び８２に対して、メモリ
ブロック６７よりも下で、かつメモリブロック６８より
も上で接続する。グローバルデータライン負荷１１０は
グローバルデータライン８０及び８２に対して、メモリ
ブロック７５よりも下において接続する。
【００２９】インバータ９１はアレイ選択信号BQ3 を受
信するための１つの入力と及び１つの出力を有する。Ｎ
ＡＮＤゲート９２は入力チップ選択／書き込み信号 *CS
WE(R) を受信するための第１の入力を有し、インバータ
９１の出力に結合された第２の入力を有し、かつ１つの
出力を有する。グローバルデータライン負荷９０はｐチ
ャネルトランジスタ９３、ｐチャネルトランジスタ９
４、抵抗９６及び抵抗９８を含む。ｐチャネルトランジ
スタ９３は電源電圧ＶDDに結合するためのソースを有
し、ＮＡＮＤゲート９２の出力に結合されたゲート及び
ドレインを有する。ｐチャネルトランジスタ９４は電源
電圧ＶDDに結合するためのソースを有し、ＮＡＮＤゲー
ト９２の出力に結合されたゲート及びドレインを有す
る。抵抗９６は第１の端子をｐチャネルトランジスタ９
３のドレインに結合され、第２の端子をグローバルデー
タライン８０に上部で結合されている。抵抗９８は第１
の端子をｐチャネルトランジスタ９４のドレインに結合
され、第２の端子をグローバルデータライン８２に上部
で結合されている。ＮＡＮＤゲート９２の出力は同じ方
法でグローバルデータライン負荷セット２６内の他のグ
ローバルデータライン負荷にまた接続している。
信するための１つの入力と及び１つの出力を有する。Ｎ
ＡＮＤゲート９２は入力チップ選択／書き込み信号 *CS
WE(R) を受信するための第１の入力を有し、インバータ
９１の出力に結合された第２の入力を有し、かつ１つの
出力を有する。グローバルデータライン負荷９０はｐチ
ャネルトランジスタ９３、ｐチャネルトランジスタ９
４、抵抗９６及び抵抗９８を含む。ｐチャネルトランジ
スタ９３は電源電圧ＶDDに結合するためのソースを有
し、ＮＡＮＤゲート９２の出力に結合されたゲート及び
ドレインを有する。ｐチャネルトランジスタ９４は電源
電圧ＶDDに結合するためのソースを有し、ＮＡＮＤゲー
ト９２の出力に結合されたゲート及びドレインを有す
る。抵抗９６は第１の端子をｐチャネルトランジスタ９
３のドレインに結合され、第２の端子をグローバルデー
タライン８０に上部で結合されている。抵抗９８は第１
の端子をｐチャネルトランジスタ９４のドレインに結合
され、第２の端子をグローバルデータライン８２に上部
で結合されている。ＮＡＮＤゲート９２の出力は同じ方
法でグローバルデータライン負荷セット２６内の他のグ
ローバルデータライン負荷にまた接続している。
【００３０】メモリブロック６０は入力メモリブロック
選択信号BP0 及びアレイ選択信号BQ2 、第２の行デコー
ダ２０からの６４個のグローバルワードライン、バッフ
ァされた行アドレス信号及び列アドレスバッファ１６か
らのバッファされた列アドレスを受信する。メモリブロ
ック６０はグローバルデータライン８０及び８２の両方
に結合されている。第３のアレイ３６の他のメモリブロ
ック６１−６７は上部から底部まで連続的に、メモリブ
ロック６０より下でグローバルデータライン負荷１００
よりも上に配置されるが、簡潔のために省略されてい
る。
選択信号BP0 及びアレイ選択信号BQ2 、第２の行デコー
ダ２０からの６４個のグローバルワードライン、バッフ
ァされた行アドレス信号及び列アドレスバッファ１６か
らのバッファされた列アドレスを受信する。メモリブロ
ック６０はグローバルデータライン８０及び８２の両方
に結合されている。第３のアレイ３６の他のメモリブロ
ック６１−６７は上部から底部まで連続的に、メモリブ
ロック６０より下でグローバルデータライン負荷１００
よりも上に配置されるが、簡潔のために省略されてい
る。
【００３１】インバータ１０１はチップ選択／書き込み
信号 *CSWE(R) を受信するための１つの入力を有し、ま
た１つの出力を有する。グローバルデータライン負荷１
００はｐチャネルトランジスタ１０３、ｐチャネルトラ
ンジスタ１０４、抵抗１０６及び抵抗１０８を含む。ｐ
チャネルトランジスタ１０３はソースを電源電圧ＶDDに
結合され、ゲートをインバータ１０１の出力に結合さ
れ、またドレインを有する。ｐチャネルトランジスタ１
０４はドレインを電源電圧ＶDDに結合され、ゲートをイ
ンバータ１０１の出力に結合され、また１つのソースを
有する。抵抗１０６は第１の端子をｐチャネルトランジ
スタ１０３のドレインに結合され、第２の端子をグロー
バルデータライン８０にメモリブロック６７よりも下で
メモリブロック６８よりも上において結合される。抵抗
１０８は第１の端子をｐチャネルトランジスタ１０４の
ドレインに結合され、第２の端子をグローバルデータラ
イン８２にメモリブロック６７よりも下でまたメモリブ
ロック６８よりも上で結合されている。インバータ１０
１の出力はまた、同様の方法においてグローバルデータ
ライン負荷セット２８内の他のグローバルデータライン
負荷に接続する。
信号 *CSWE(R) を受信するための１つの入力を有し、ま
た１つの出力を有する。グローバルデータライン負荷１
００はｐチャネルトランジスタ１０３、ｐチャネルトラ
ンジスタ１０４、抵抗１０６及び抵抗１０８を含む。ｐ
チャネルトランジスタ１０３はソースを電源電圧ＶDDに
結合され、ゲートをインバータ１０１の出力に結合さ
れ、またドレインを有する。ｐチャネルトランジスタ１
０４はドレインを電源電圧ＶDDに結合され、ゲートをイ
ンバータ１０１の出力に結合され、また１つのソースを
有する。抵抗１０６は第１の端子をｐチャネルトランジ
スタ１０３のドレインに結合され、第２の端子をグロー
バルデータライン８０にメモリブロック６７よりも下で
メモリブロック６８よりも上において結合される。抵抗
１０８は第１の端子をｐチャネルトランジスタ１０４の
ドレインに結合され、第２の端子をグローバルデータラ
イン８２にメモリブロック６７よりも下でまたメモリブ
ロック６８よりも上で結合されている。インバータ１０
１の出力はまた、同様の方法においてグローバルデータ
ライン負荷セット２８内の他のグローバルデータライン
負荷に接続する。
【００３２】メモリブロック７５は入力メモリブロック
選択信号BP7 及びアレイ選択信号BQ3 、第２の行デコー
ダ２０からの６４個のグローバルワードライン、バッフ
ァされた行アドレス信号及び列アドレスバッファ１６か
らのバッファされた列アドレスを受信する。メモリブロ
ック７５はグローバルデータライン８０及び８２の両方
に結合されている。第４のアレイ３８の他のメモリブロ
ック６８−７４は上部から底部まで連続的にメモリブロ
ック７５よりも上において配置されているが、簡潔のた
めに省略されている。
選択信号BP7 及びアレイ選択信号BQ3 、第２の行デコー
ダ２０からの６４個のグローバルワードライン、バッフ
ァされた行アドレス信号及び列アドレスバッファ１６か
らのバッファされた列アドレスを受信する。メモリブロ
ック７５はグローバルデータライン８０及び８２の両方
に結合されている。第４のアレイ３８の他のメモリブロ
ック６８−７４は上部から底部まで連続的にメモリブロ
ック７５よりも上において配置されているが、簡潔のた
めに省略されている。
【００３３】インバータ１１１はアレイ選択信号BQ2 を
受信するための１つの入力を有し、また１つの出力を有
する。ＮＡＮＤゲート１１２はチップ選択／書き込み信
号 *CSWE(R) を受信するための第１の入力を有し、第２
の入力はインバータ１１１の出力に結合され、また１つ
の出力を有する。グローバルデータライン負荷１１０は
ｐチャネルトランジスタ１１３、ｐチャネルトランジス
タ１１４、抵抗１１６及び抵抗１１８を含む。ｐチャネ
ルトランジスタ１１３はソースを電源電圧ＶDDに結合さ
れ、ゲートをＮＡＮＤゲート１１２の出力に結合され、
また１つのドレインを有する。ｐチャネルトランジスタ
１１４はソースを電源電圧ＶDDに結合され、ゲートをＮ
ＡＮＤゲート１１２の出力に結合され、また１つのドレ
インを有する。抵抗１１６は第１の端子をｐチャネルト
ランジスタ１１３のドレインに結合され、第２の端子を
グローバルデータライン８０にメモリブロック７５より
も下において結合されている。抵抗１１８は第１の端子
をｐチャネルトランジスタ１１４のドレインに、第２の
端子をグローバルデータライン８２にメモリブロック７
５よりも下において結合されている。ＮＡＮＤゲート１
１２の出力はまた、同様の方法においてグローバルデー
タライン負荷セット３０内の他のグローバルデータライ
ン負荷に接続する。
受信するための１つの入力を有し、また１つの出力を有
する。ＮＡＮＤゲート１１２はチップ選択／書き込み信
号 *CSWE(R) を受信するための第１の入力を有し、第２
の入力はインバータ１１１の出力に結合され、また１つ
の出力を有する。グローバルデータライン負荷１１０は
ｐチャネルトランジスタ１１３、ｐチャネルトランジス
タ１１４、抵抗１１６及び抵抗１１８を含む。ｐチャネ
ルトランジスタ１１３はソースを電源電圧ＶDDに結合さ
れ、ゲートをＮＡＮＤゲート１１２の出力に結合され、
また１つのドレインを有する。ｐチャネルトランジスタ
１１４はソースを電源電圧ＶDDに結合され、ゲートをＮ
ＡＮＤゲート１１２の出力に結合され、また１つのドレ
インを有する。抵抗１１６は第１の端子をｐチャネルト
ランジスタ１１３のドレインに結合され、第２の端子を
グローバルデータライン８０にメモリブロック７５より
も下において結合されている。抵抗１１８は第１の端子
をｐチャネルトランジスタ１１４のドレインに、第２の
端子をグローバルデータライン８２にメモリブロック７
５よりも下において結合されている。ＮＡＮＤゲート１
１２の出力はまた、同様の方法においてグローバルデー
タライン負荷セット３０内の他のグローバルデータライ
ン負荷に接続する。
【００３４】この分布データライン負荷方式は全グロー
バルデータラインに対して単一負荷を有する点で優れて
いる。動作において、選択されたメモリブロックに基づ
くメモリ１０のグローバルデータライン負荷９０，１０
０及び１１０の配置及び選択は、単一負荷方式の場合に
比べて、１つのメモリブロックから電源電圧ＶDDへの最
悪の場合の抵抗値を減少化することによってアクセスタ
イムを高速化する。アクセスタイムはまた単一負荷方式
に対して著しく改善されるが、これは本発明が選択され
たセルの配置及びマルチプレクサ１４の入力における差
電圧における変動によって変動分を低減化するからであ
る。最終的に、分布負荷は与えられた金属ラインの寸法
に対して、グローバルデータライン中の最大電流密度を
低減化することになる。各々のメモリブロック４０−５
５は各々のブロック内に含まれる４つの差動トランスコ
ンダクタンス増幅器を通じて第１のセットのグローバル
データライン２２内の４対のグローバルデータラインに
対して接続する。各々のメモリブロック６０−７５は４
つの差動トランスコンダクタンス増幅器を通じて第２の
セットのグローバルデータライン２４内の４対のグロー
バルデータラインに接続する。各々の差動トランスコン
ダクタンス増幅器はイネーブルにされたメモリセルから
の差動電圧出力を検出し、それに接続されたグローバル
データラインの対に対して差動電流を供給する。グロー
バルデータライン負荷はグローバルデータライン対上に
おいて駆動された差動電流を差動電圧に変換し、それを
マルチプレクサ１４に供給する。
バルデータラインに対して単一負荷を有する点で優れて
いる。動作において、選択されたメモリブロックに基づ
くメモリ１０のグローバルデータライン負荷９０，１０
０及び１１０の配置及び選択は、単一負荷方式の場合に
比べて、１つのメモリブロックから電源電圧ＶDDへの最
悪の場合の抵抗値を減少化することによってアクセスタ
イムを高速化する。アクセスタイムはまた単一負荷方式
に対して著しく改善されるが、これは本発明が選択され
たセルの配置及びマルチプレクサ１４の入力における差
電圧における変動によって変動分を低減化するからであ
る。最終的に、分布負荷は与えられた金属ラインの寸法
に対して、グローバルデータライン中の最大電流密度を
低減化することになる。各々のメモリブロック４０−５
５は各々のブロック内に含まれる４つの差動トランスコ
ンダクタンス増幅器を通じて第１のセットのグローバル
データライン２２内の４対のグローバルデータラインに
対して接続する。各々のメモリブロック６０−７５は４
つの差動トランスコンダクタンス増幅器を通じて第２の
セットのグローバルデータライン２４内の４対のグロー
バルデータラインに接続する。各々の差動トランスコン
ダクタンス増幅器はイネーブルにされたメモリセルから
の差動電圧出力を検出し、それに接続されたグローバル
データラインの対に対して差動電流を供給する。グロー
バルデータライン負荷はグローバルデータライン対上に
おいて駆動された差動電流を差動電圧に変換し、それを
マルチプレクサ１４に供給する。
【００３５】読み出しモードにおいて、メモリブロック
６０が選択されるならばチップ選択／書き込み信号 *CS
WE(R) は高レベル、アレイ選択信号BQ2 は高レベル及び
アレイ選択信号 BQ0−BQ1 及びBQ3 は低レベルである。
インバータ９１の出力は高レベル、それに両方の入力は
高レベルであることから、ＮＡＮＤゲート９２の出力は
低レベルである。ＮＡＮＤゲート９２の低出力レベルは
ｐチャネルトランジスタ９３及び９４のゲート上に駆動
されてそれらをターンオンする。メモリブロック６０内
に配置された差動トランスコンダクタンス増幅器を通し
て駆動される電流は今や抵抗９３及び９４を介して供給
され、グローバルデータライン８０及び８２のグローバ
ルデータライン信号GDL(4)及び *GDL(4)を差動電圧に変
換する。チップ選択／書き込み信号 *CSWE(R) はまた、
インバータ１０１の出力を低レベルにし、ｐチャネルト
ランジスタ１０３及び１０４のゲート上に低電圧を駆動
し、またそれらをターンオンする。グローバルデータラ
イン負荷１００は従って第２のパスを供給しメモリブロ
ック６０内のトランスコンダクタンス増幅器によって駆
動される差動電流を導通させる。最終的に、アレイ選択
信号BQ2 はインバータ１１１の出力を低レベルに駆動
し、ＮＡＮＤゲート１１２の出力を高レベルにし、しか
もｐチャネルトランジスタ１１３及びｐチャネルトラン
ジスタ１１４をターンオフする。
６０が選択されるならばチップ選択／書き込み信号 *CS
WE(R) は高レベル、アレイ選択信号BQ2 は高レベル及び
アレイ選択信号 BQ0−BQ1 及びBQ3 は低レベルである。
インバータ９１の出力は高レベル、それに両方の入力は
高レベルであることから、ＮＡＮＤゲート９２の出力は
低レベルである。ＮＡＮＤゲート９２の低出力レベルは
ｐチャネルトランジスタ９３及び９４のゲート上に駆動
されてそれらをターンオンする。メモリブロック６０内
に配置された差動トランスコンダクタンス増幅器を通し
て駆動される電流は今や抵抗９３及び９４を介して供給
され、グローバルデータライン８０及び８２のグローバ
ルデータライン信号GDL(4)及び *GDL(4)を差動電圧に変
換する。チップ選択／書き込み信号 *CSWE(R) はまた、
インバータ１０１の出力を低レベルにし、ｐチャネルト
ランジスタ１０３及び１０４のゲート上に低電圧を駆動
し、またそれらをターンオンする。グローバルデータラ
イン負荷１００は従って第２のパスを供給しメモリブロ
ック６０内のトランスコンダクタンス増幅器によって駆
動される差動電流を導通させる。最終的に、アレイ選択
信号BQ2 はインバータ１１１の出力を低レベルに駆動
し、ＮＡＮＤゲート１１２の出力を高レベルにし、しか
もｐチャネルトランジスタ１１３及びｐチャネルトラン
ジスタ１１４をターンオフする。
【００３６】グローバルデータライン８０及び８２は金
属ラインを用いて製作される。これらの金属ラインは分
布抵抗及び分布キャパシタンスを有する伝送線路として
模式的に考察することができる。選択されたメモリブロ
ックに対する２個のイネーブルにされたグローバルデー
タライン負荷の使用は金属伝送線路における抵抗の影響
を、各グローバルデータライン上に単一の負荷が配置さ
れる場合に対して低減化する。
属ラインを用いて製作される。これらの金属ラインは分
布抵抗及び分布キャパシタンスを有する伝送線路として
模式的に考察することができる。選択されたメモリブロ
ックに対する２個のイネーブルにされたグローバルデー
タライン負荷の使用は金属伝送線路における抵抗の影響
を、各グローバルデータライン上に単一の負荷が配置さ
れる場合に対して低減化する。
【００３７】３つの分布負荷はグローバルデータライン
の一端においてただ１つの負荷があるとしたら起こるで
あろうアクセスタイムに対してそれを改善する。グロー
バルデータラインの一端において単一の負荷が配置され
る単一負荷方式について考えよう。ＲL で表示される負
荷の抵抗値がＲ1 であるとする。更に、負荷が結合され
る金属ラインの一端より他端までの寄生抵抗の値がＲM
とする。負荷と金属ラインの同じ端上でメモリブロック
が選択されるならば増幅器と電源電圧ＶDDとの間の抵抗
値は本質的にＲ1 に等しい。他方、負荷から金属ライン
の反対の端におけるメモリブロックが選択されるなら
ば、電源電圧ＶDDへの抵抗値は（Ｒ1 ＋ＲM ）となるで
あろう。更に、負荷と同じ端にメモリブロックが選択さ
れる場合と負荷と反対の他端でメモリブロックが選択さ
れる場合との間のグローバルデータライン上の電圧にお
ける差電圧を考えよう。負荷と同じ端におけるメモリブ
ロックに対しては、グローバルデータライン上の電圧降
下はＲ1 倍の選択メモリブロック内のトランスコンダク
タンス増幅器を介して流れる電流値に等しい。負荷と反
対の他の端におけるメモリブロックに対しては、グロー
バルデータライン上の電圧降下は（Ｒ1 ＋ＲM ）倍のそ
の電流値に等しい。２個のメモリブロックの間の電圧降
下の差異はＲM 倍のその電流値に等しい。その電流値は
本質的に両方の場合に対して同じであるのはトランスコ
ンダクタンス増幅器が電流源として作用するからであ
る。そこで、２つの場合の間の電圧差はＲM に比例す
る。
の一端においてただ１つの負荷があるとしたら起こるで
あろうアクセスタイムに対してそれを改善する。グロー
バルデータラインの一端において単一の負荷が配置され
る単一負荷方式について考えよう。ＲL で表示される負
荷の抵抗値がＲ1 であるとする。更に、負荷が結合され
る金属ラインの一端より他端までの寄生抵抗の値がＲM
とする。負荷と金属ラインの同じ端上でメモリブロック
が選択されるならば増幅器と電源電圧ＶDDとの間の抵抗
値は本質的にＲ1 に等しい。他方、負荷から金属ライン
の反対の端におけるメモリブロックが選択されるなら
ば、電源電圧ＶDDへの抵抗値は（Ｒ1 ＋ＲM ）となるで
あろう。更に、負荷と同じ端にメモリブロックが選択さ
れる場合と負荷と反対の他端でメモリブロックが選択さ
れる場合との間のグローバルデータライン上の電圧にお
ける差電圧を考えよう。負荷と同じ端におけるメモリブ
ロックに対しては、グローバルデータライン上の電圧降
下はＲ1 倍の選択メモリブロック内のトランスコンダク
タンス増幅器を介して流れる電流値に等しい。負荷と反
対の他の端におけるメモリブロックに対しては、グロー
バルデータライン上の電圧降下は（Ｒ1 ＋ＲM ）倍のそ
の電流値に等しい。２個のメモリブロックの間の電圧降
下の差異はＲM 倍のその電流値に等しい。その電流値は
本質的に両方の場合に対して同じであるのはトランスコ
ンダクタンス増幅器が電流源として作用するからであ
る。そこで、２つの場合の間の電圧差はＲM に比例す
る。
【００３８】図２に図示する２個のイネーブルにされた
グローバルデータライン負荷の望ましい実施例の場合を
ここで考えよう。電源電圧ＶDDへの最低抵抗値に対する
条件は選択されたメモリブロックが例えばメモリブロッ
ク６０のようにグローバルデータライン負荷に対して直
接的に接近して配置される場合に生ずる。メモリブロッ
ク６０が選択される時にはグローバルデータライン負荷
９０及び１００はイネーブルにされる。各グローバルデ
ータライン上の各々の負荷の抵抗値はＲL に等しいとす
る。図２において、グローバルデータライン８２上のグ
ローバルデータライン負荷９０を通る抵抗ＲL は、ｐチ
ャネルトランジスタ９４の抵抗値＋抵抗９８の抵抗値と
なる。以前のように、ＲM は図２においてグローバルデ
ータライン８０及び８２となる。各々の金属ラインの抵
抗である。メモリブロック６０から電源電圧ＶDDへの抵
抗は本質的に（ＲL ＋(1／2)ＲM ）に並列に接続された
ＲL に等しい。従って、最低抵抗値は（ＲL 2 ＋（1 ／
2)ＲL ＲM ）／（２ＲL ＋（１／２）ＲM ）となる。選
択されたブロックから電源電圧ＶDDへの最高抵抗値に対
する理論的条件は選択されたブロックが２個の負荷の間
の途中にある時に生ずる。２つの負荷の間には８個のメ
モリブロックが存在することから、実際の最高抵抗値は
理論的な最高抵抗値よりも僅かに少ないことは第４のメ
モリブロックは中間点より上に配置され、第５のメモリ
ブロックは中間点より下に配置されるからである。最高
理論抵抗値は（ＲL ＋ (1 ／4)ＲM ）と並列接続された
（ＲL＋(1／4)ＲM ）又は、（ＲL 2 ＋(1／2)ＲL ＲM
＋(1／16）ＲM 2 ）／（２ＲL＋(1／2)ＲM ）である。
従って、最高及び最低抵抗値の間の差異は単一負荷方式
に対するＲM の差と比較して、（(1／16) ＲM 2 ）／
（２ＲL ＋(1／2)ＲM ）となる。望ましい実施例におけ
るＲL はＲM よりも大きいので、ＲL が単に(3／4)ＲM
に等しいとしても、最大抵抗値と最低抵抗値との差異は
単に (１／32）ＲMとなる。この差はＲL が(3／4)ＲM
よりも大きいならば更に少なくなる。従って、ＲL がＲ
M より大きい時には、選択されたブロックの配置内の変
動によって生ずる最大電圧の差異は増幅器電流倍の(1／
32) ＲM の値よりも小さくなる。この単一負荷方式にお
いて、最大の変動は増幅器電流倍のＲM である。従っ
て、望ましい実施例の方法は選択されたブロック位置内
の変動による電圧変動において少なくとも３２個の要因
で改善を供給する。
グローバルデータライン負荷の望ましい実施例の場合を
ここで考えよう。電源電圧ＶDDへの最低抵抗値に対する
条件は選択されたメモリブロックが例えばメモリブロッ
ク６０のようにグローバルデータライン負荷に対して直
接的に接近して配置される場合に生ずる。メモリブロッ
ク６０が選択される時にはグローバルデータライン負荷
９０及び１００はイネーブルにされる。各グローバルデ
ータライン上の各々の負荷の抵抗値はＲL に等しいとす
る。図２において、グローバルデータライン８２上のグ
ローバルデータライン負荷９０を通る抵抗ＲL は、ｐチ
ャネルトランジスタ９４の抵抗値＋抵抗９８の抵抗値と
なる。以前のように、ＲM は図２においてグローバルデ
ータライン８０及び８２となる。各々の金属ラインの抵
抗である。メモリブロック６０から電源電圧ＶDDへの抵
抗は本質的に（ＲL ＋(1／2)ＲM ）に並列に接続された
ＲL に等しい。従って、最低抵抗値は（ＲL 2 ＋（1 ／
2)ＲL ＲM ）／（２ＲL ＋（１／２）ＲM ）となる。選
択されたブロックから電源電圧ＶDDへの最高抵抗値に対
する理論的条件は選択されたブロックが２個の負荷の間
の途中にある時に生ずる。２つの負荷の間には８個のメ
モリブロックが存在することから、実際の最高抵抗値は
理論的な最高抵抗値よりも僅かに少ないことは第４のメ
モリブロックは中間点より上に配置され、第５のメモリ
ブロックは中間点より下に配置されるからである。最高
理論抵抗値は（ＲL ＋ (1 ／4)ＲM ）と並列接続された
（ＲL＋(1／4)ＲM ）又は、（ＲL 2 ＋(1／2)ＲL ＲM
＋(1／16）ＲM 2 ）／（２ＲL＋(1／2)ＲM ）である。
従って、最高及び最低抵抗値の間の差異は単一負荷方式
に対するＲM の差と比較して、（(1／16) ＲM 2 ）／
（２ＲL ＋(1／2)ＲM ）となる。望ましい実施例におけ
るＲL はＲM よりも大きいので、ＲL が単に(3／4)ＲM
に等しいとしても、最大抵抗値と最低抵抗値との差異は
単に (１／32）ＲMとなる。この差はＲL が(3／4)ＲM
よりも大きいならば更に少なくなる。従って、ＲL がＲ
M より大きい時には、選択されたブロックの配置内の変
動によって生ずる最大電圧の差異は増幅器電流倍の(1／
32) ＲM の値よりも小さくなる。この単一負荷方式にお
いて、最大の変動は増幅器電流倍のＲM である。従っ
て、望ましい実施例の方法は選択されたブロック位置内
の変動による電圧変動において少なくとも３２個の要因
で改善を供給する。
【００３９】２つの方式を比較すればまた分布負荷方式
は電源電圧ＶDDへの最高抵抗値を低減化する。このよう
な場合においては、ＲL は２Ｒ1 に等しい。本発明にお
ける電源電圧ＶDDへの最悪の場合の抵抗値は（(1／2)Ｒ
L ＋ (1 ／8)ＲM ）＝（(1／2)(2Ｒ1)＋(1／8)ＲM ）＝
（Ｒ1 ＋(1／8)ＲM ）に等しく、これは常に（Ｒ1 ＋Ｒ
M ）よりも小さく、単一負荷方式に対する最高抵抗値の
場合である。
は電源電圧ＶDDへの最高抵抗値を低減化する。このよう
な場合においては、ＲL は２Ｒ1 に等しい。本発明にお
ける電源電圧ＶDDへの最悪の場合の抵抗値は（(1／2)Ｒ
L ＋ (1 ／8)ＲM ）＝（(1／2)(2Ｒ1)＋(1／8)ＲM ）＝
（Ｒ1 ＋(1／8)ＲM ）に等しく、これは常に（Ｒ1 ＋Ｒ
M ）よりも小さく、単一負荷方式に対する最高抵抗値の
場合である。
【００４０】また、グローバルデータライン上の電流密
度は負荷の分布によって低減化されている。選択された
メモリブロック内のトランスコンダクタンス増幅器は一
定電流のソースとなる。望ましい実施例においては、電
流を導通するグローバルデータラインのどの与えられた
部分も、増幅器電流の内の約半分の値を導通する。これ
に反して、単一負荷方式では電流を導通するグローバル
データラインのどの部分も全ての増幅器電流を導通す
る。
度は負荷の分布によって低減化されている。選択された
メモリブロック内のトランスコンダクタンス増幅器は一
定電流のソースとなる。望ましい実施例においては、電
流を導通するグローバルデータラインのどの与えられた
部分も、増幅器電流の内の約半分の値を導通する。これ
に反して、単一負荷方式では電流を導通するグローバル
データラインのどの部分も全ての増幅器電流を導通す
る。
【００４１】電源電圧ＶDDへの最悪の場合の抵抗値が低
く、しかもグローバルデータラインに沿って選択された
ブロックの位置による電圧の変化よりも低ければ、両方
ともに単一負荷方式に対して本発明におけるアクセスタ
イムを改善する。更に加えて、分布されたグローバルデ
ータライン負荷を用いることで達成されるデータライン
の与えられる部分における電流値の減少は与えられた電
流密度に対するグローバルデータライン用の幅の狭い金
属ラインを用いること或いは与えられた金属ラインの寸
法に対して電流密度の減少を可能にする。
く、しかもグローバルデータラインに沿って選択された
ブロックの位置による電圧の変化よりも低ければ、両方
ともに単一負荷方式に対して本発明におけるアクセスタ
イムを改善する。更に加えて、分布されたグローバルデ
ータライン負荷を用いることで達成されるデータライン
の与えられる部分における電流値の減少は与えられた電
流密度に対するグローバルデータライン用の幅の狭い金
属ラインを用いること或いは与えられた金属ラインの寸
法に対して電流密度の減少を可能にする。
【００４２】今や、グローバルデータラインに沿って負
荷を分布することによってアクセスタイムを減少化する
メモリが提供されたということが明らかである。負荷の
分布によりグローバルデータライン上の出力信号はその
値をより高速なものとして達成する。なぜならば、メモ
リブロック出力と供給電圧との間の抵抗値が低減化され
るからである。グローバルデータライン負荷に対する装
置及び配置方法が説明されたが、ここに説明されていな
い数多くの変形が可能である。
荷を分布することによってアクセスタイムを減少化する
メモリが提供されたということが明らかである。負荷の
分布によりグローバルデータライン上の出力信号はその
値をより高速なものとして達成する。なぜならば、メモ
リブロック出力と供給電圧との間の抵抗値が低減化され
るからである。グローバルデータライン負荷に対する装
置及び配置方法が説明されたが、ここに説明されていな
い数多くの変形が可能である。
【００４３】本発明は望ましい実施例に関係して説明さ
れているが、当業技術者には本発明は数多くの方法で修
正可能であり特別に述べ又は説明された以外の数多くの
実施例が考えられうることは明白である。従って、前記
特許請求の範囲の記載によって本発明の真の意図及び範
囲の内にある本発明のあらゆる修正が包含されていると
いうことが期待されている。
れているが、当業技術者には本発明は数多くの方法で修
正可能であり特別に述べ又は説明された以外の数多くの
実施例が考えられうることは明白である。従って、前記
特許請求の範囲の記載によって本発明の真の意図及び範
囲の内にある本発明のあらゆる修正が包含されていると
いうことが期待されている。
【図１】本発明の実施例としての分布データライン上に
負荷を配置したメモリのブロック構成図。
負荷を配置したメモリのブロック構成図。
【図２】図１に図示されたメモリの一部分のより詳細な
回路構成図。
回路構成図。
１０ メモリ １２ 行アドレスバッファ／プリデコーダ １４ マルチプレクサ １６ 列アドレスバッファ １８ 第１の行デコーダ ２０ 第２の行デコーダ ２２，２４，８０，８２ グローバルデータライン ２５，２６，２７，２８，２９，３０ グローバルデー
タライン負荷セット ９０，１００，１１０ グローバルデータライン負荷 ３２ 第１のアレイ ３４ 第２のアレイ ３６ 第３のアレイ ３８ 第４のアレイ ４０−４７，４８−５５，６０−６７，６８−７５ メ
モリブロック ９１，１０１，１１１ インバータ ９２，１１２ ＮＡＮＤゲート ９３，９４，１０３，１０４，１１３，１１４ ｐチャ
ネルトランジスタ ９６，９８，１０６，１０８，１１６，１１８ 抵抗 A0− A11 行アドレス信号 A12 − A15 列アドレス信号 BP0 −BP7 メモリブロック選択信号 BQ0 −BQ3 アレイ選択信号 D0−D3 データ信号 GDL(0)− GDL(7), *GDL(0)− *GDL(7) グローバルデー
タライン信号 ＶDD 電源電圧* CS チップ選択信号* WE 書き込みモード信号* CSWE(L), *CSWE(R) チップ選択／書き込み信号
タライン負荷セット ９０，１００，１１０ グローバルデータライン負荷 ３２ 第１のアレイ ３４ 第２のアレイ ３６ 第３のアレイ ３８ 第４のアレイ ４０−４７，４８−５５，６０−６７，６８−７５ メ
モリブロック ９１，１０１，１１１ インバータ ９２，１１２ ＮＡＮＤゲート ９３，９４，１０３，１０４，１１３，１１４ ｐチャ
ネルトランジスタ ９６，９８，１０６，１０８，１１６，１１８ 抵抗 A0− A11 行アドレス信号 A12 − A15 列アドレス信号 BP0 −BP7 メモリブロック選択信号 BQ0 −BQ3 アレイ選択信号 D0−D3 データ信号 GDL(0)− GDL(7), *GDL(0)− *GDL(7) グローバルデー
タライン信号 ＶDD 電源電圧* CS チップ選択信号* WE 書き込みモード信号* CSWE(L), *CSWE(R) チップ選択／書き込み信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ステフアン・テイー・フラナガン アメリカ合衆国テキサス州78755，オース チン，ピー・オー・ボツクス 27217番 (72)発明者 ブルース・イー・エングレス アメリカ合衆国テキサス州78751，オース チン，イー・49−１／２ストリート，928 番
Claims (2)
- 【請求項１】 上部と底部を有するメモリであって、 メモリの上部から底部まで走る一対のグローバルデータ
ラインと、 前記メモリの前記グローバルデータラインに長さ方向に
沿って分布された第１のアレイと最後のアレイを含み、
上部と底部を具備し、前記グローバルデータラインが選
択された時前記グローバルデータラインへ一対のコンプ
リメンタリ信号を提供する複数のアレイからなるアレイ
のセットと、 前記複数のアレイに結合され、前記複数のアレイからな
るアレイのセットの中から１つのアレイを選択するアレ
イ選択手段と、 前記グローバルデータラインへ結合され、前記複数のア
レイの各々のアレイに接続された一対の負荷を含み、前
記一対の負荷が接続されているアレイが選択される時前
記一対の負荷は両方とも同時にイネーブルにされる、複
数の負荷と、 各対の負荷は接続されているアレイの上部近傍もしくは
上側に配置された第１の負荷と、接続されているアレイ
の底部近傍もしくは下側に配置された第２の負荷とを含
む、分布データライン上に負荷を配置したメモリ。 - 【請求項２】 上部と底部を有するメモリにおいてメモ
リのデータライン上に負荷を配置する方法であって、 メモリの上部から底部へ複数のグローバルデータライン
を経路接続する工程と、 前記グローバルデータラインへ複数のアレイを結合する
工程と、 前記グローバルデータラインへ複数の負荷を結合する工
程と、 接続されているアレイの上部近傍もしくは上側に配置さ
れた第１の負荷と、接続されているアレイの底部近傍も
しくは下側に配置された第２の負荷とを含む各対の負荷
を各々のアレイに接続する工程と、 前記複数のアレイの中から１つのアレイを選択する工程
と、 前記選択されたアレイに接続されている２つの負荷を同
時にイネーブルにする工程とを含む、分布データライン
上に負荷を配置したメモリの負荷配置方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/342,160 US4928268A (en) | 1989-04-21 | 1989-04-21 | Memory using distributed data line loading |
| US342,160 | 1989-04-21 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2099158A Division JP2651948B2 (ja) | 1989-04-21 | 1990-04-13 | 分布データライン上に負荷を配置したメモリ及びその負荷配置方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09180461A true JPH09180461A (ja) | 1997-07-11 |
| JP2903064B2 JP2903064B2 (ja) | 1999-06-07 |
Family
ID=23340622
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2099158A Expired - Fee Related JP2651948B2 (ja) | 1989-04-21 | 1990-04-13 | 分布データライン上に負荷を配置したメモリ及びその負荷配置方法 |
| JP8273024A Expired - Fee Related JP2903064B2 (ja) | 1989-04-21 | 1996-09-24 | 分布データライン上に負荷を配置したメモリ及びその負荷配置方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2099158A Expired - Fee Related JP2651948B2 (ja) | 1989-04-21 | 1990-04-13 | 分布データライン上に負荷を配置したメモリ及びその負荷配置方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4928268A (ja) |
| EP (1) | EP0394652B1 (ja) |
| JP (2) | JP2651948B2 (ja) |
| KR (1) | KR960002815B1 (ja) |
| DE (1) | DE69021617T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910002034B1 (ko) * | 1988-07-21 | 1991-03-30 | 삼성전자 주식회사 | 다분할형 메모리 어레이의 충전등화회로 |
| US5229967A (en) * | 1990-09-04 | 1993-07-20 | Nogle Scott G | BICMOS sense circuit for sensing data during a read cycle of a memory |
| US5475635A (en) * | 1990-10-01 | 1995-12-12 | Motorola, Inc. | Memory with a combined global data line load and multiplexer |
| JP3100622B2 (ja) * | 1990-11-20 | 2000-10-16 | 沖電気工業株式会社 | 同期型ダイナミックｒａｍ |
| KR970011971B1 (ko) * | 1992-03-30 | 1997-08-08 | 삼성전자 주식회사 | 반도체 메모리 장치의 비트라인 프리차아지회로 |
| US5508964A (en) * | 1993-01-08 | 1996-04-16 | Texas Instruments Incorporated | Write recovery time minimization for Bi-CMOS SRAM |
| US5457647A (en) * | 1993-03-31 | 1995-10-10 | Sgs-Thomson Microelectronics, Inc. | Passive hierarchical bitline memory architecture which resides in metal layers of a SRAM array |
| US5574695A (en) * | 1994-03-04 | 1996-11-12 | Kabushiki Kaisha Toshiba | Semiconductor memory device with bit line load circuit for high speed operation |
| JP3169788B2 (ja) * | 1995-02-17 | 2001-05-28 | 日本電気株式会社 | 半導体記憶装置 |
| WO2000026920A1 (fr) * | 1998-10-29 | 2000-05-11 | Hitachi, Ltd. | Dispositif de circuit integre semi-conducteur |
| KR100334573B1 (ko) * | 2000-01-05 | 2002-05-03 | 윤종용 | 계층적인 워드 라인 구조를 갖는 반도체 메모리 장치 |
| US6542424B2 (en) | 2001-04-27 | 2003-04-01 | Hitachi, Ltd. | Semiconductor integrated circuit device using static memory cells with bit line pre-amplifier and main amplifier |
| KR100492773B1 (ko) * | 2002-12-02 | 2005-06-07 | 주식회사 하이닉스반도체 | 확장 메모리 부를 구비한 강유전체 메모리 장치 |
| KR100641707B1 (ko) * | 2005-04-08 | 2006-11-03 | 주식회사 하이닉스반도체 | 멀티-포트 메모리 소자 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6334793A (ja) * | 1986-07-29 | 1988-02-15 | Sumitomo Electric Ind Ltd | 半導体記憶装置 |
| JPS63200391A (ja) * | 1987-02-16 | 1988-08-18 | Toshiba Corp | スタテイツク型半導体メモリ |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60150286A (ja) * | 1984-01-13 | 1985-08-07 | Nec Corp | メモリ回路 |
| JPH0770222B2 (ja) * | 1984-06-04 | 1995-07-31 | 株式会社日立製作所 | Ｍｏｓスタテイツク型ｒａｍ |
| US4698788A (en) * | 1985-07-01 | 1987-10-06 | Motorola, Inc. | Memory architecture with sub-arrays |
| JPH0719472B2 (ja) * | 1985-10-18 | 1995-03-06 | 住友電気工業株式会社 | 半導体記憶装置 |
| JPS639097A (ja) * | 1986-06-30 | 1988-01-14 | Sony Corp | スタテイツクｒａｍ |
| US4807191A (en) * | 1988-01-04 | 1989-02-21 | Motorola, Inc. | Redundancy for a block-architecture memory |
-
1989
- 1989-04-21 US US07/342,160 patent/US4928268A/en not_active Expired - Lifetime
-
1990
- 1990-03-12 DE DE69021617T patent/DE69021617T2/de not_active Expired - Fee Related
- 1990-03-12 EP EP90104633A patent/EP0394652B1/en not_active Expired - Lifetime
- 1990-04-13 JP JP2099158A patent/JP2651948B2/ja not_active Expired - Fee Related
- 1990-04-18 KR KR1019900005406A patent/KR960002815B1/ko not_active IP Right Cessation
-
1996
- 1996-09-24 JP JP8273024A patent/JP2903064B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6334793A (ja) * | 1986-07-29 | 1988-02-15 | Sumitomo Electric Ind Ltd | 半導体記憶装置 |
| JPS63200391A (ja) * | 1987-02-16 | 1988-08-18 | Toshiba Corp | スタテイツク型半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0394652B1 (en) | 1995-08-16 |
| KR900017033A (ko) | 1990-11-15 |
| US4928268A (en) | 1990-05-22 |
| DE69021617T2 (de) | 1996-04-04 |
| KR960002815B1 (ko) | 1996-02-26 |
| JP2651948B2 (ja) | 1997-09-10 |
| EP0394652A2 (en) | 1990-10-31 |
| JP2903064B2 (ja) | 1999-06-07 |
| EP0394652A3 (en) | 1993-01-07 |
| DE69021617D1 (de) | 1995-09-21 |
| JPH03122897A (ja) | 1991-05-24 |
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