JP3169788B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3169788B2 JP3169788B2 JP05327695A JP5327695A JP3169788B2 JP 3169788 B2 JP3169788 B2 JP 3169788B2 JP 05327695 A JP05327695 A JP 05327695A JP 5327695 A JP5327695 A JP 5327695A JP 3169788 B2 JP3169788 B2 JP 3169788B2
- Authority
- JP
- Japan
- Prior art keywords
- digit line
- memory cell
- line pair
- digit
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にそのデジット線対の読み出し時の電位差の制御に関
する。
特にそのデジット線対の読み出し時の電位差の制御に関
する。
【０００２】
【従来の技術】近年、半導体記憶装置のうち高速ＳＲＡ
Ｍ（スタティック・ランダム・アクセス・メモリ）の動
作速度と集積度に対する要求は益々高まりつつあり、よ
り高い集積度と、より速い動作速度とが同時に要求され
るに至っている。この要求に応えるべく種々の高速化回
路が半導体記憶装置に用いられている。
Ｍ（スタティック・ランダム・アクセス・メモリ）の動
作速度と集積度に対する要求は益々高まりつつあり、よ
り高い集積度と、より速い動作速度とが同時に要求され
るに至っている。この要求に応えるべく種々の高速化回
路が半導体記憶装置に用いられている。
【０００３】高速化回路の一例として、読み出し時のデ
ジット線対の電位差を小さくしてメモリセルによるデジ
ット線対の電位の反転時間を小さくすることにより、動
作速度の向上を計る手法がある。
ジット線対の電位差を小さくしてメモリセルによるデジ
ット線対の電位の反転時間を小さくすることにより、動
作速度の向上を計る手法がある。
【０００４】特に、Ｂｉ−ＣＭＯＳプロセスを用いた高
速ＳＲＡＭでは、電流増幅度の大きなバイポーラトラン
ジスタをセンスアンプ素子として用いることが可能であ
るため上記手法が有効である。
速ＳＲＡＭでは、電流増幅度の大きなバイポーラトラン
ジスタをセンスアンプ素子として用いることが可能であ
るため上記手法が有効である。
【０００５】図７は、従来の半導体記憶装置のデジット
線対と、デジット線対に接続されるセンスアンプの回路
を示す図である。図中ＤＬ、ＤＬＢはデジット線対であ
り、ＴＬ０１、ＴＬ０４はデジット線対ＤＬ、ＤＬＢの
フローティング防止用負荷トランジスタである。ＴＬ０
２、ＴＬ０３は読み出し時のデジット線対の間の電位差
を制御するための負荷トランジスタであり、負荷トラン
ジスタＴＬ０２、ＴＬ０３のゲートは共に書込み・読出
し切替え信号の１つであるＷＥ１に接続されている。Ｒ
１はデジット線対の寄生抵抗を示している。
線対と、デジット線対に接続されるセンスアンプの回路
を示す図である。図中ＤＬ、ＤＬＢはデジット線対であ
り、ＴＬ０１、ＴＬ０４はデジット線対ＤＬ、ＤＬＢの
フローティング防止用負荷トランジスタである。ＴＬ０
２、ＴＬ０３は読み出し時のデジット線対の間の電位差
を制御するための負荷トランジスタであり、負荷トラン
ジスタＴＬ０２、ＴＬ０３のゲートは共に書込み・読出
し切替え信号の１つであるＷＥ１に接続されている。Ｒ
１はデジット線対の寄生抵抗を示している。
【０００６】ＴＳ０１、ＴＳ０２はデジット線対選択ト
ランジスタで、ゲートは共にカラムアドレスデコード信
号であるＹＪに共通接続されており、選択されたデジッ
ト線対をバイポーラトランジスタＴＢ０１、ＴＢ０２、
ＴＢ０３、ＴＢ０４から構成されたセンスアンプに接続
する。
ランジスタで、ゲートは共にカラムアドレスデコード信
号であるＹＪに共通接続されており、選択されたデジッ
ト線対をバイポーラトランジスタＴＢ０１、ＴＢ０２、
ＴＢ０３、ＴＢ０４から構成されたセンスアンプに接続
する。
【０００７】また、ＴＳ０３、ＴＳ０４は同様にデジッ
ト線対選択トランジスタであり、ゲートは共にカラムア
ドレスデコード信号であるＹＪＢに共通接続され、選択
されたデジット線対を書き込みデータバスラインに接続
する。
ト線対選択トランジスタであり、ゲートは共にカラムア
ドレスデコード信号であるＹＪＢに共通接続され、選択
されたデジット線対を書き込みデータバスラインに接続
する。
【０００８】ＣＥ１、ＣＥ２は、２つの負荷素子と４つ
のトランジスタから成るスタティック型メモリセルであ
る。メモリセルＣＥ１は負荷トランジスタＴＬ０１、Ｔ
Ｌ０２、ＴＬ０３、ＴＬ０４の最近端に位置し、ワード
線Ｗ０によって選択され、メモリセルＣＥ２はデジット
線対選択トランジスタＴＳ０１、ＴＳ０２の最近端に位
置し、ワード線Ｗｍａｘによって選択される。なお、図
７では簡単のため、メモリセルとして負荷トランジスタ
側端部のメモリセルＣＥ１と選択トランジスタ側端のメ
モリセルＣＥ２の二つだけを示している。
のトランジスタから成るスタティック型メモリセルであ
る。メモリセルＣＥ１は負荷トランジスタＴＬ０１、Ｔ
Ｌ０２、ＴＬ０３、ＴＬ０４の最近端に位置し、ワード
線Ｗ０によって選択され、メモリセルＣＥ２はデジット
線対選択トランジスタＴＳ０１、ＴＳ０２の最近端に位
置し、ワード線Ｗｍａｘによって選択される。なお、図
７では簡単のため、メモリセルとして負荷トランジスタ
側端部のメモリセルＣＥ１と選択トランジスタ側端のメ
モリセルＣＥ２の二つだけを示している。
【０００９】図８は、図７に示す半導体記憶装置の読み
出し動作の際の信号波形を示す図である。なお、図８で
は、図７に示すメモリセルＣＥ１の内部節点Ｎ１１が高
（ｈｉｇｈ）レベル、内部節点Ｎ１２が低（ｌｏｗ）レ
ベルとされ、またメモリセルＣＥ２の内部節点Ｎ２１が
低レベル、内部節点Ｎ２２が高レベルにある時の信号波
形を示している。
出し動作の際の信号波形を示す図である。なお、図８で
は、図７に示すメモリセルＣＥ１の内部節点Ｎ１１が高
（ｈｉｇｈ）レベル、内部節点Ｎ１２が低（ｌｏｗ）レ
ベルとされ、またメモリセルＣＥ２の内部節点Ｎ２１が
低レベル、内部節点Ｎ２２が高レベルにある時の信号波
形を示している。
【００１０】図８において、ＤＬ１はデジット線ＤＬの
デジット線対選択トランジスタＴＳ０１側端の電位波形
（図７のデジット線ＤＬ１の電位に対応）を示し、ＤＬ
Ｂ１はデジット線ＤＬＢのデジット線対選択トランジス
タＴＳ０２側端の電位波形（図７のデジット線ＤＬＢ１
の電位に対応）を示している。また、ＶＤＬ１はメモリ
セルＣＥ２選択時のデジット線対ＤＬ１、ＤＬＢ１間の
電位差を示し、ＶＤＬ２はメモリセルＣＥ１選択時のデ
ジット線対ＤＬ１、ＤＬＢ１間の電位差を示している。
デジット線対選択トランジスタＴＳ０１側端の電位波形
（図７のデジット線ＤＬ１の電位に対応）を示し、ＤＬ
Ｂ１はデジット線ＤＬＢのデジット線対選択トランジス
タＴＳ０２側端の電位波形（図７のデジット線ＤＬＢ１
の電位に対応）を示している。また、ＶＤＬ１はメモリ
セルＣＥ２選択時のデジット線対ＤＬ１、ＤＬＢ１間の
電位差を示し、ＶＤＬ２はメモリセルＣＥ１選択時のデ
ジット線対ＤＬ１、ＤＬＢ１間の電位差を示している。
【００１１】次に図７と図８を参照して、従来の半導体
記憶装置の動作を説明する。
記憶装置の動作を説明する。
【００１２】半導体記憶装置が書き込み動作を行なう場
合、選択されたデジット線対はデジット線対選択トラン
ジスタＴＳ０３、ＴＳ０４を介して書き込みデータバス
ラインに接続され、負荷トランジスタＴＬ０２、ＴＬ０
３はオフ状態となり、デジット線対ＤＬ、ＤＬＢの振幅
をクランプしない。
合、選択されたデジット線対はデジット線対選択トラン
ジスタＴＳ０３、ＴＳ０４を介して書き込みデータバス
ラインに接続され、負荷トランジスタＴＬ０２、ＴＬ０
３はオフ状態となり、デジット線対ＤＬ、ＤＬＢの振幅
をクランプしない。
【００１３】半導体記憶装置が読み出し動作を行なう場
合において、ワード線Ｗｍａｘが高レベルでメモリセル
ＣＥ２を選択した際、デジット線ＤＬのデジット線対選
択トランジスタＴＳ０１側端の電位ＤＬ１は、並列形態
に接続された負荷トランジスタＴＬ０１、ＴＬ０２のオ
ン抵抗とデジット線ＤＬの寄生抵抗Ｒ１との直列抵抗を
メモリセルＣＥ２の活性化電流が流れるときに生じる電
圧降下分だけ電源電圧より低くなる。
合において、ワード線Ｗｍａｘが高レベルでメモリセル
ＣＥ２を選択した際、デジット線ＤＬのデジット線対選
択トランジスタＴＳ０１側端の電位ＤＬ１は、並列形態
に接続された負荷トランジスタＴＬ０１、ＴＬ０２のオ
ン抵抗とデジット線ＤＬの寄生抵抗Ｒ１との直列抵抗を
メモリセルＣＥ２の活性化電流が流れるときに生じる電
圧降下分だけ電源電圧より低くなる。
【００１４】デジット線ＤＬＢのデジット線対選択トラ
ンジスタＴＳ０２側端の電位ＤＬＢ１は、メモリセルＣ
Ｅ２の内部節点Ｎ２２がＨｉｇｈレベルであるため、デ
ジット線ＤＬＢに活性化電流が流れず電圧降下が起こら
ないため電源電圧のままとされる。
ンジスタＴＳ０２側端の電位ＤＬＢ１は、メモリセルＣ
Ｅ２の内部節点Ｎ２２がＨｉｇｈレベルであるため、デ
ジット線ＤＬＢに活性化電流が流れず電圧降下が起こら
ないため電源電圧のままとされる。
【００１５】従って、メモリセルＣＥ２選択時のデジッ
ト線対の電位差ＶＤＬ１は、負荷トランジスタＴＬ０
１、ＴＬ０２のオン抵抗を並列合成した抵抗値ＲＴＬ１
２とし、メモリセルＣＥ２の活性化電流をＩＣとして、
次式（１）で与えられる。
ト線対の電位差ＶＤＬ１は、負荷トランジスタＴＬ０
１、ＴＬ０２のオン抵抗を並列合成した抵抗値ＲＴＬ１
２とし、メモリセルＣＥ２の活性化電流をＩＣとして、
次式（１）で与えられる。
【００１６】 ＶＤＬ１＝（ＲＴＬ１２＋Ｒ１）×ＩＣ …（１）
【００１７】また、ワード線Ｗ０を高レベルとしてメモ
リセルＣＥ１を選択する際、デジット線ＤＬＢのデジッ
ト線対選択トランジスタＴＳ０２側端の電位ＤＬＢ１は
並列形態に接続された負荷トランジスタＴＬ０３、ＴＬ
０４のオン抵抗をメモリセルＣＥ１の活性化電流が流れ
るときに生じる電圧降下分だけ電源電圧より低くなる。
リセルＣＥ１を選択する際、デジット線ＤＬＢのデジッ
ト線対選択トランジスタＴＳ０２側端の電位ＤＬＢ１は
並列形態に接続された負荷トランジスタＴＬ０３、ＴＬ
０４のオン抵抗をメモリセルＣＥ１の活性化電流が流れ
るときに生じる電圧降下分だけ電源電圧より低くなる。
【００１８】デジット線ＤＬのデジット線対選択トラン
ジスタＴＳ０１側端の電位ＤＬ１は、メモリセルＣＥ１
の内部節点Ｎ１１が高レベルであるため、デジット線Ｄ
Ｌに活性化電流が流れず電圧降下が起こらないため電源
電圧のままである。
ジスタＴＳ０１側端の電位ＤＬ１は、メモリセルＣＥ１
の内部節点Ｎ１１が高レベルであるため、デジット線Ｄ
Ｌに活性化電流が流れず電圧降下が起こらないため電源
電圧のままである。
【００１９】従って、メモリセルＣＥ１選択時のデジッ
ト線対の電位差ＶＤＬ２は負荷トランジスタＴＬ０３、
ＴＬ０４のオン抵抗を並列合成した抵抗値ＲＴＬ３４、
メモリセルＣＥ１の活性化電流をＩＣとすると、次式
（２）で与えられる。
ト線対の電位差ＶＤＬ２は負荷トランジスタＴＬ０３、
ＴＬ０４のオン抵抗を並列合成した抵抗値ＲＴＬ３４、
メモリセルＣＥ１の活性化電流をＩＣとすると、次式
（２）で与えられる。
【００２０】ＶＤＬ２＝ＲＴＬ３４×ＩＣ …（２）
【００２１】通常、メモリセルの活性化電流ＩＣは１０
０μＡ程度とされている。また、バイポーラトランジス
タで構成されたセンスアンプ入力の相補信号の電位差
は、その動作マージン等を考慮すると１００ｍＶ程度必
要である。このため、デジット線対の電位差も１００ｍ
Ｖ程度必要となる。
０μＡ程度とされている。また、バイポーラトランジス
タで構成されたセンスアンプ入力の相補信号の電位差
は、その動作マージン等を考慮すると１００ｍＶ程度必
要である。このため、デジット線対の電位差も１００ｍ
Ｖ程度必要となる。
【００２２】現在、記憶容量が１Ｍｂｉｔ（メガビッ
ト）の半導体記憶装置では１つのデジット線対に繋がる
メモリセル数は５１２から１０２４とされ、４Ｍｂｉｔ
の半導体記憶装置では１つのデジット線対に繋がるメモ
リセル数は１０２４から２０４８とされる。例えば５１
２のメモリセルが繋がったデジット線対の寄生抵抗は５
００Ω程度とされ、寄生容量は１ｐＦ程度とされる。
ト）の半導体記憶装置では１つのデジット線対に繋がる
メモリセル数は５１２から１０２４とされ、４Ｍｂｉｔ
の半導体記憶装置では１つのデジット線対に繋がるメモ
リセル数は１０２４から２０４８とされる。例えば５１
２のメモリセルが繋がったデジット線対の寄生抵抗は５
００Ω程度とされ、寄生容量は１ｐＦ程度とされる。
【００２３】ここで、メモリセルの活性化電流ＩＣ＝１
００μＡとし、メモリセルＣＥ１選択時のデジット線対
の電位差ＶＤＬ２＝１００ｍＶとすると、デジット線対
の負荷素子であるＴＬ０３、ＴＬ０４（あるいはＴＬ０
１、ＴＬ０２）のオン抵抗は、ＲＴＬ３４（＝ＲＴＬ１
２）＝１ＫΩとなるように設定されなければならない。
００μＡとし、メモリセルＣＥ１選択時のデジット線対
の電位差ＶＤＬ２＝１００ｍＶとすると、デジット線対
の負荷素子であるＴＬ０３、ＴＬ０４（あるいはＴＬ０
１、ＴＬ０２）のオン抵抗は、ＲＴＬ３４（＝ＲＴＬ１
２）＝１ＫΩとなるように設定されなければならない。
【００２４】この状態でメモリセルＣＥ２が選択される
と、デジット線対の電位差ＶＤＬ１は、デジット線対の
寄生抵抗Ｒ１を５００Ωとした場合、次式（３）から１
５０ｍＶとなる。
と、デジット線対の電位差ＶＤＬ１は、デジット線対の
寄生抵抗Ｒ１を５００Ωとした場合、次式（３）から１
５０ｍＶとなる。
【００２５】 VDL1＝（1KΩ＋500Ω）×100μA＝150mV …（３）
【００２６】次にメモリセルからデジット線対へのデー
タ出力遅延時間について説明する。
タ出力遅延時間について説明する。
【００２７】メモリセルＣＥ２が非選択状態となり、メ
モリセルＣＥ１が選択状態となる場合のデジット線対の
電位変化は、前述したように、当初ワード線Ｗｍａｘは
高レベルとされ、メモリセルＣＥ２選択時のデジット線
ＤＬ１の電位は、電源電圧−１５０ｍＶであり、一方デ
ジット線ＤＬＢ１の電位は電源電圧である。
モリセルＣＥ１が選択状態となる場合のデジット線対の
電位変化は、前述したように、当初ワード線Ｗｍａｘは
高レベルとされ、メモリセルＣＥ２選択時のデジット線
ＤＬ１の電位は、電源電圧−１５０ｍＶであり、一方デ
ジット線ＤＬＢ１の電位は電源電圧である。
【００２８】この状態からワード線Ｗｍａｘが低レベル
に遷移すると同時にワード線Ｗ０が高レベルに遷移する
と、デジット線ＤＬ１の電位は、電源電圧−１５０ｍＶ
から電源電圧へと上昇し、デジット線ＤＬＢ１の電位は
電源で夏から電源電圧−１００ｍＶの電位へと降下す
る。
に遷移すると同時にワード線Ｗ０が高レベルに遷移する
と、デジット線ＤＬ１の電位は、電源電圧−１５０ｍＶ
から電源電圧へと上昇し、デジット線ＤＬＢ１の電位は
電源で夏から電源電圧−１００ｍＶの電位へと降下す
る。
【００２９】メモリセルＣＥ２が非選択となり、メモリ
セルＣＥ１が選択となる場合のメモリセルからデジット
線対へのデータ出力遅延時間Ｔ１を、ワード線Ｗｍａｘ
の立ち下がり波形とワード線Ｗ０の立ち上がり波形が互
いに交差する時点から、デジット線対選択トランジスタ
ＴＳ０１、ＴＳ０２側端のデジット線対ＤＬ１、ＤＬＢ
１の電位波形が交差する時点までとする（図８参照）。
セルＣＥ１が選択となる場合のメモリセルからデジット
線対へのデータ出力遅延時間Ｔ１を、ワード線Ｗｍａｘ
の立ち下がり波形とワード線Ｗ０の立ち上がり波形が互
いに交差する時点から、デジット線対選択トランジスタ
ＴＳ０１、ＴＳ０２側端のデジット線対ＤＬ１、ＤＬＢ
１の電位波形が交差する時点までとする（図８参照）。
【００３０】また、メモリセルＣＥ１が非選択状態とな
り、メモリセルＣＥ２が選択状態となる場合のデジット
線対の電位変化は、前述したように、当初ワード線Ｗ０
は高レベルとされ、メモリセルＣＥ１を選択時のデジッ
ト線ＤＬＢ１の電位は、電源電圧−１００ｍＶであり、
デジット線ＤＬ１の電位は電源電位である。
り、メモリセルＣＥ２が選択状態となる場合のデジット
線対の電位変化は、前述したように、当初ワード線Ｗ０
は高レベルとされ、メモリセルＣＥ１を選択時のデジッ
ト線ＤＬＢ１の電位は、電源電圧−１００ｍＶであり、
デジット線ＤＬ１の電位は電源電位である。
【００３１】この状態からワード線Ｗ０が低レベルに遷
移すると同時にワード線Ｗｍａｘが高レベルに遷移する
と、デジット線ＤＬＢ１は、電源電圧−１００ｍＶから
電源電圧へと上昇し、デジット線ＤＬ１は、電源電圧か
ら電源電圧−１５０ｍＶの電位へと降下する。
移すると同時にワード線Ｗｍａｘが高レベルに遷移する
と、デジット線ＤＬＢ１は、電源電圧−１００ｍＶから
電源電圧へと上昇し、デジット線ＤＬ１は、電源電圧か
ら電源電圧−１５０ｍＶの電位へと降下する。
【００３２】メモリＣＥ１が非選択となりメモリセルＣ
Ｅ２が選択となる場合のメモリセルからデジット線対へ
のデータ出力遅延時間Ｔ２を、ワード線Ｗｍａｘの立ち
上がり波形とワード線Ｗ０の立ち下がり波形が交差する
時点から、デジット線対の電位ＤＬ１とＤＬＢ１の電位
波形が交差する時点までとする（図８参照）と、デジッ
ト線対の寄生容量が１ｐＦ程度の場合で、メモリセルＣ
Ｅ２が非選択となりメモリセルＣＥ１が選択となる場合
のデータ出力遅延時間Ｔ１は、メモリＣＥ１が非選択と
なりメモリセルＣＥ２が選択となる場合のデータ出力遅
延時間Ｔ２よりも１ｎｓ〜１．５ｎｓ程度遅くなる。
Ｅ２が選択となる場合のメモリセルからデジット線対へ
のデータ出力遅延時間Ｔ２を、ワード線Ｗｍａｘの立ち
上がり波形とワード線Ｗ０の立ち下がり波形が交差する
時点から、デジット線対の電位ＤＬ１とＤＬＢ１の電位
波形が交差する時点までとする（図８参照）と、デジッ
ト線対の寄生容量が１ｐＦ程度の場合で、メモリセルＣ
Ｅ２が非選択となりメモリセルＣＥ１が選択となる場合
のデータ出力遅延時間Ｔ１は、メモリＣＥ１が非選択と
なりメモリセルＣＥ２が選択となる場合のデータ出力遅
延時間Ｔ２よりも１ｎｓ〜１．５ｎｓ程度遅くなる。
【００３３】半導体記憶装置の読み出し動作速度は、最
も遅いメモリセルの読み出し動作速度により律速される
ため、この遅延時間差は半導体記憶装置自体の動作速度
が８ｎｓ〜１０ｎｓ程度であるため、その１２．５％〜
１５％に相当する。
も遅いメモリセルの読み出し動作速度により律速される
ため、この遅延時間差は半導体記憶装置自体の動作速度
が８ｎｓ〜１０ｎｓ程度であるため、その１２．５％〜
１５％に相当する。
【００３４】
【発明が解決しようとする課題】以上説明したように、
従来の半導体記憶装置では、デジット線対に寄生抵抗が
あるため、そのデジット線対に繋がるメモリセルの位置
によってそのメモリセルのデータを出力する際のデジッ
ト線対の振幅が異なり、振幅の大きなメモリセル（ＣＥ
２）から振幅の小さなメモリセル（ＣＥ１）へアドレス
遷移したとき、デジット線対の初期振幅が大きいためデ
ジット線対の反転時間が大きくなり、読み出し遅延時間
が増大するという問題があった。
従来の半導体記憶装置では、デジット線対に寄生抵抗が
あるため、そのデジット線対に繋がるメモリセルの位置
によってそのメモリセルのデータを出力する際のデジッ
ト線対の振幅が異なり、振幅の大きなメモリセル（ＣＥ
２）から振幅の小さなメモリセル（ＣＥ１）へアドレス
遷移したとき、デジット線対の初期振幅が大きいためデ
ジット線対の反転時間が大きくなり、読み出し遅延時間
が増大するという問題があった。
【００３５】従って、本発明の目的は、前記問題点を解
消し、デジット線対の寄生抵抗による電位差の増減を抑
制し、読み出し遅延時間の均一化と高速化を実現する半
導体記憶装置を提供することにある。
消し、デジット線対の寄生抵抗による電位差の増減を抑
制し、読み出し遅延時間の均一化と高速化を実現する半
導体記憶装置を提供することにある。
【００３６】
【課題を解決するための手段】前記目的を達成するため
本発明の半導体記憶装置は、行及び列両方向にアレイ状
に配置された複数のメモリセルと、前記複数のメモリセ
ルの各列毎に設けられ対応する列のメモリセルにそれぞ
れ接続された複数のデジット線対と、前記複数メモリセ
ルの各行毎に設けられ対応する行のメモリセルとそれぞ
れ接続された複数のワード線と、前記デジット線対の各
々のデジット線に設けられ読み出し動作時に選択された
メモリセルの活性化電流を流し前記デジット線対をなす
デジット線間に電位差を与える負荷素子と、前記デジッ
ト線対の前記電位差をクランプするためのクランプ用素
子と、前記クランプ用素子を活性化する信号を出力する
制御回路と、を含み、前記負荷素子及び前記クランプ用
素子は前記デジット線対の一側端に設けられ、前記制御
回路は、前記ワード線を活性化して前記メモリセルを選
択するためのロウアドレス信号のうち、前記負荷素子か
ら最も離れた領域を含む所定の領域の中にあるメモリセ
ルを選択するロウアドレス信号に応答して、前記クラン
プ用素子を活性化する信号を出力するものであることを
特徴とする。
本発明の半導体記憶装置は、行及び列両方向にアレイ状
に配置された複数のメモリセルと、前記複数のメモリセ
ルの各列毎に設けられ対応する列のメモリセルにそれぞ
れ接続された複数のデジット線対と、前記複数メモリセ
ルの各行毎に設けられ対応する行のメモリセルとそれぞ
れ接続された複数のワード線と、前記デジット線対の各
々のデジット線に設けられ読み出し動作時に選択された
メモリセルの活性化電流を流し前記デジット線対をなす
デジット線間に電位差を与える負荷素子と、前記デジッ
ト線対の前記電位差をクランプするためのクランプ用素
子と、前記クランプ用素子を活性化する信号を出力する
制御回路と、を含み、前記負荷素子及び前記クランプ用
素子は前記デジット線対の一側端に設けられ、前記制御
回路は、前記ワード線を活性化して前記メモリセルを選
択するためのロウアドレス信号のうち、前記負荷素子か
ら最も離れた領域を含む所定の領域の中にあるメモリセ
ルを選択するロウアドレス信号に応答して、前記クラン
プ用素子を活性化する信号を出力するものであることを
特徴とする。
【００３７】本発明においては、前記制御回路にて制御
される前記クランプ用素子が、前記デジット線対の一側
端にて各対をなすデジット線間に接続され、制御端子を
前記制御回路の出力に接続されている。
される前記クランプ用素子が、前記デジット線対の一側
端にて各対をなすデジット線間に接続され、制御端子を
前記制御回路の出力に接続されている。
【００３８】本発明によれば、メモリセルの読み出し時
における前記メモリセルの位置に依存して変位するデジ
ット線対間の電位差を、前記メモリセルの前記デジット
線対における位置に応じて所定レベルにクランプできる
ようにしたものである。
における前記メモリセルの位置に依存して変位するデジ
ット線対間の電位差を、前記メモリセルの前記デジット
線対における位置に応じて所定レベルにクランプできる
ようにしたものである。
【００３９】本発明によれば、前記デジット線対の負荷
回路に対して少なくとも遠端側と近端側に位置するメモ
リセルがそれぞれ選択された際の前記デジット線対間の
電位差を略一定に制御される。
回路に対して少なくとも遠端側と近端側に位置するメモ
リセルがそれぞれ選択された際の前記デジット線対間の
電位差を略一定に制御される。
【００４０】さらに、本発明においては、前記制御回路
にて制御される負荷素子が、前記デジット線対の一側端
にて前記デジット線対と電源端子との間にそれぞれ接続
する構成としてもよい。
にて制御される負荷素子が、前記デジット線対の一側端
にて前記デジット線対と電源端子との間にそれぞれ接続
する構成としてもよい。
【００４１】そして、本発明は、前記デジット線対にお
けるメモリセルの位置が複数の領域群からなり、前記制
御回路が、書込み・読出し切替え信号が読み出し動作を
指示し、且つ前記ロウアドレス信号が所定の領域にある
時に出力信号をアクティブとするように構成されたこと
を特徴とする。
けるメモリセルの位置が複数の領域群からなり、前記制
御回路が、書込み・読出し切替え信号が読み出し動作を
指示し、且つ前記ロウアドレス信号が所定の領域にある
時に出力信号をアクティブとするように構成されたこと
を特徴とする。
【００４２】
【作用】本発明によれば、書込み・読出し切替え信号と
ロウアドレス信号の所定の論理演算により生成されるク
ランプ制御信号にて制御されるデジット線対の振幅クラ
ンプ用トランジスタをデジット線対に設けたことによ
り、デジット線対の寄生抵抗のために、選択されるメモ
リセルのデジット線上の位置に依存したデジット線対の
振幅の増加を抑え、読み出し遅延時間の遅れを低減する
ものである。
ロウアドレス信号の所定の論理演算により生成されるク
ランプ制御信号にて制御されるデジット線対の振幅クラ
ンプ用トランジスタをデジット線対に設けたことによ
り、デジット線対の寄生抵抗のために、選択されるメモ
リセルのデジット線上の位置に依存したデジット線対の
振幅の増加を抑え、読み出し遅延時間の遅れを低減する
ものである。
【００４３】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００４４】
【実施例１】図１は本発明の一実施例に係る半導体記憶
装置におけるデジット線対と、デジット線対に接続され
るセンスアンプの回路を示す図である。
装置におけるデジット線対と、デジット線対に接続され
るセンスアンプの回路を示す図である。
【００４５】図１において、ＤＬ、ＤＬＢはデジット線
対、ＴＬ０１、ＴＬ０４はデジット線対のフローティン
グ防止用負荷トランジスタであり、ゲートは共に接地さ
れ、ＴＬ０２、ＴＬ０３は読み出し時のデジット線対の
電位差を制御するための負荷トランジスタであり、ゲー
トは共に書込み・読出し切替え信号の１つであるＷＥ１
に接続されている。Ｒ１はデジット線対の寄生抵抗を示
す。
対、ＴＬ０１、ＴＬ０４はデジット線対のフローティン
グ防止用負荷トランジスタであり、ゲートは共に接地さ
れ、ＴＬ０２、ＴＬ０３は読み出し時のデジット線対の
電位差を制御するための負荷トランジスタであり、ゲー
トは共に書込み・読出し切替え信号の１つであるＷＥ１
に接続されている。Ｒ１はデジット線対の寄生抵抗を示
す。
【００４６】ＴＳ０１、ＴＳ０２はデジット線対選択ト
ランジスタで、ゲートは共にカラムアドレスデコード信
号であるＹＪで接続されており、選択されたデジット線
対をバイポーラトランジスタＴＢ０１、ＴＢ０２、ＴＢ
０３、ＴＢ０４から構成されたセンスアンプに接続す
る。ＴＳ０３、ＴＳ０４は同様にデジット線対選択トラ
ンジスタであり、ゲートは共にカラムアドレスデコード
信号であるＹＪＢで接続され、選択されたデジット線対
を書き込みデータバスラインに接続する。
ランジスタで、ゲートは共にカラムアドレスデコード信
号であるＹＪで接続されており、選択されたデジット線
対をバイポーラトランジスタＴＢ０１、ＴＢ０２、ＴＢ
０３、ＴＢ０４から構成されたセンスアンプに接続す
る。ＴＳ０３、ＴＳ０４は同様にデジット線対選択トラ
ンジスタであり、ゲートは共にカラムアドレスデコード
信号であるＹＪＢで接続され、選択されたデジット線対
を書き込みデータバスラインに接続する。
【００４７】また、メモリセルＣＥ１、ＣＥ２はいずれ
も２つの負荷素子と４つのトランジスタから成るスタテ
ィックメモリセルであり、メモリセルＣＥ１は負荷トラ
ンジスタＴＬ０１、ＴＬ０２、ＴＬ０３、ＴＬ０４の最
近端に位置し、ワード線Ｗ０によって選択される。
も２つの負荷素子と４つのトランジスタから成るスタテ
ィックメモリセルであり、メモリセルＣＥ１は負荷トラ
ンジスタＴＬ０１、ＴＬ０２、ＴＬ０３、ＴＬ０４の最
近端に位置し、ワード線Ｗ０によって選択される。
【００４８】メモリセルＣＥ２はデジット線対選択トラ
ンジスタＴＳ０１、ＴＳ０２の最近端に位置し、ワード
線Ｗｍａｘによって選択される。なお、図１では、メモ
リセルとして、負荷トランジスタ側端部のメモリセルＣ
Ｅ１と選択トランジスタ側端のメモリセルＣＥ２の二つ
だけを示している。
ンジスタＴＳ０１、ＴＳ０２の最近端に位置し、ワード
線Ｗｍａｘによって選択される。なお、図１では、メモ
リセルとして、負荷トランジスタ側端部のメモリセルＣ
Ｅ１と選択トランジスタ側端のメモリセルＣＥ２の二つ
だけを示している。
【００４９】デジット線対の負荷トランジスタＴＬ０
１、ＴＬ０２、ＴＬ０３、ＴＬ０４側端においてデジッ
ト線対ＤＬ、ＤＬＢ間に接続されたトランジスタＴＫ０
１は、デジット線対ＤＬ、ＤＬＢの電位差をクランプす
るためのトランジスタであり、ゲートは、書込み・読出
し切替え信号と、デジット線対ＤＬ、ＤＬＢに繋がるメ
モリセルアレイの任意の一を選択するロウアドレス信号
との所定の論理演算により生成されるクランプ制御信号
ＲＫに接続されている。なお、負荷トランジスタＴＬ０
１、ＴＬ０２、ＴＬ０３、ＴＬ０４、クランプ用のトラ
ンジスタＴＫ０１、デジット線対選択トランジスタＴＳ
０１、ＴＳ０２はＰ型ＭＯＳトランジスタで構成され、
デジット線対選択トランジスタＴＳ０３、ＴＳ０４はＮ
型ＭＯＳトランジスタで構成され、書込み・読出し信号
ＷＥ１は読み出し時低レベルとされ、トランジスタＴＫ
０１はクランプ制御信号ＲＫが低レベルの時オン状態と
される。
１、ＴＬ０２、ＴＬ０３、ＴＬ０４側端においてデジッ
ト線対ＤＬ、ＤＬＢ間に接続されたトランジスタＴＫ０
１は、デジット線対ＤＬ、ＤＬＢの電位差をクランプす
るためのトランジスタであり、ゲートは、書込み・読出
し切替え信号と、デジット線対ＤＬ、ＤＬＢに繋がるメ
モリセルアレイの任意の一を選択するロウアドレス信号
との所定の論理演算により生成されるクランプ制御信号
ＲＫに接続されている。なお、負荷トランジスタＴＬ０
１、ＴＬ０２、ＴＬ０３、ＴＬ０４、クランプ用のトラ
ンジスタＴＫ０１、デジット線対選択トランジスタＴＳ
０１、ＴＳ０２はＰ型ＭＯＳトランジスタで構成され、
デジット線対選択トランジスタＴＳ０３、ＴＳ０４はＮ
型ＭＯＳトランジスタで構成され、書込み・読出し信号
ＷＥ１は読み出し時低レベルとされ、トランジスタＴＫ
０１はクランプ制御信号ＲＫが低レベルの時オン状態と
される。
【００５０】図２は、本実施例の半導体記憶装置が読み
出し動作を行なう場合において、メモリセルＣＥ１の内
部節点Ｎ１１が高（ｈｉｇｈ）レベル、内部節点Ｎ１２
が低レベル、メモリセルＣＥ２の内部節点Ｎ２１が低
（ｌｏｗ）レベル、Ｎ２２が高レベルの時の動作波形を
示す図である。図中ＤＬ１はデジット線ＤＬのＴＳ０１
側端の電位波形、ＤＬＢ１はデジット線ＤＬＢのＴＳ０
２側端の電位波形、ＶＤＬ１はメモリセルＣＥ２選択時
のデジット線対の電位差、ＶＤＬ２はメモリＣＥ１選択
時のデジット線対の電位差をそれぞれ示している。
出し動作を行なう場合において、メモリセルＣＥ１の内
部節点Ｎ１１が高（ｈｉｇｈ）レベル、内部節点Ｎ１２
が低レベル、メモリセルＣＥ２の内部節点Ｎ２１が低
（ｌｏｗ）レベル、Ｎ２２が高レベルの時の動作波形を
示す図である。図中ＤＬ１はデジット線ＤＬのＴＳ０１
側端の電位波形、ＤＬＢ１はデジット線ＤＬＢのＴＳ０
２側端の電位波形、ＶＤＬ１はメモリセルＣＥ２選択時
のデジット線対の電位差、ＶＤＬ２はメモリＣＥ１選択
時のデジット線対の電位差をそれぞれ示している。
【００５１】図５（Ａ）、図５（Ｂ）はクランプ制御信
号ＲＫの発生回路の論理回路図であり、図中ＷＥ２は書
込み・読出し切替え信号、Ｘｍａｘはロウアドレス信号
の最上位ビット、Ｘｍａｘ−１は最上位ビットから１桁
下のビットをそれぞれ示している。図５（Ａ）を参照し
て、クランプ制御信号発生回路は、最上位ビットＸｍａ
ｘの反転信号が書込み・読出し切替え信号ＷＥ２と共に
ＮＯＲ回路に入力され、ＮＯＲ回路の出力を反転した信
号をクランプ制御信号ＲＫとして出力している。クラン
プ制御信号ＲＫが低レベルとされるのは、最上位ビット
Ｘｍａｘが高レベル（＝“１”）で、且つ書込み・読出
し切替え信号ＷＥ２が低レベルであるときとされる。図
５（Ｂ）を参照して、クランプ制御信号発生回路は、Ｘ
ｍａｘとＸｍａｘ−１との論理積をとった出力と書込み
・読出し切替え信号ＷＥ２とをＮＯＲ回路に入力し、そ
の出力を反転した信号をクランプ制御信号ＲＫとして出
力している。なお、書込み・読出し切替え信号ＷＥ２は
書き込み時に高レベル、読み出し時に低レベルに設定さ
れるものとする。
号ＲＫの発生回路の論理回路図であり、図中ＷＥ２は書
込み・読出し切替え信号、Ｘｍａｘはロウアドレス信号
の最上位ビット、Ｘｍａｘ−１は最上位ビットから１桁
下のビットをそれぞれ示している。図５（Ａ）を参照し
て、クランプ制御信号発生回路は、最上位ビットＸｍａ
ｘの反転信号が書込み・読出し切替え信号ＷＥ２と共に
ＮＯＲ回路に入力され、ＮＯＲ回路の出力を反転した信
号をクランプ制御信号ＲＫとして出力している。クラン
プ制御信号ＲＫが低レベルとされるのは、最上位ビット
Ｘｍａｘが高レベル（＝“１”）で、且つ書込み・読出
し切替え信号ＷＥ２が低レベルであるときとされる。図
５（Ｂ）を参照して、クランプ制御信号発生回路は、Ｘ
ｍａｘとＸｍａｘ−１との論理積をとった出力と書込み
・読出し切替え信号ＷＥ２とをＮＯＲ回路に入力し、そ
の出力を反転した信号をクランプ制御信号ＲＫとして出
力している。なお、書込み・読出し切替え信号ＷＥ２は
書き込み時に高レベル、読み出し時に低レベルに設定さ
れるものとする。
【００５２】図６は半導体記憶装置のロウアドレス信号
と選択メモリセルとの関係を説明する相関図であり、こ
こでは１つのデジット線対に繋がるメモリセルとロウア
ドレス信号の関係を示す。図中Ｘ０、Ｘ１、…、Ｘｍａ
ｘ−１、Ｘｍａｘはそれぞれロウアドレス信号の最下位
ビット〜最上位ビットを表し、Ｘｍａｘが高レベルの
時、領域３もしくは領域４の中から一のメモリセルが選
択され、Ｘｍａｘ−１が高レベルの時領域２もしくは領
域４の中から一のメモリセルが選択され、Ｘｍａｘ、Ｘ
ｍａｘ−１がともに高レベルの時、領域４の中から一の
メモリセルが選択されるようにデコードされる。
と選択メモリセルとの関係を説明する相関図であり、こ
こでは１つのデジット線対に繋がるメモリセルとロウア
ドレス信号の関係を示す。図中Ｘ０、Ｘ１、…、Ｘｍａ
ｘ−１、Ｘｍａｘはそれぞれロウアドレス信号の最下位
ビット〜最上位ビットを表し、Ｘｍａｘが高レベルの
時、領域３もしくは領域４の中から一のメモリセルが選
択され、Ｘｍａｘ−１が高レベルの時領域２もしくは領
域４の中から一のメモリセルが選択され、Ｘｍａｘ、Ｘ
ｍａｘ−１がともに高レベルの時、領域４の中から一の
メモリセルが選択されるようにデコードされる。
【００５３】次に、図１、図２、図５、図６を用いて本
発明の一実施例をさらに詳説する。
発明の一実施例をさらに詳説する。
【００５４】本実施例では、クランプ制御信号発生回路
に図５（Ａ）に示す論理回路を用いているので、クラン
プ制御信号ＲＫは、半導体記憶装置が読み出し動作の状
態で、且つ図６に示す領域３もしくは領域４の中のメモ
リセルが選択された場合にのみアクティブとされる。以
下に前述した従来例の説明と同様の手順で、図１に示し
た本実施例の動作を説明する。
に図５（Ａ）に示す論理回路を用いているので、クラン
プ制御信号ＲＫは、半導体記憶装置が読み出し動作の状
態で、且つ図６に示す領域３もしくは領域４の中のメモ
リセルが選択された場合にのみアクティブとされる。以
下に前述した従来例の説明と同様の手順で、図１に示し
た本実施例の動作を説明する。
【００５５】ワード線Ｗ０が高レベルで領域１の中のメ
モリセルＣＥ１を選択時、クランプ制御信号ＲＫは高レ
ベルとなり、トランジスタＴＫ０１はオフ状態とされ、
デジット線対ＤＬＢ１の電位は、並列形態に接続された
負荷トランジスタＴＬ０３、ＴＬ０４のオン抵抗を、メ
モリセルＣＥ１の活性化電流が流れるときに生じる電圧
降下分だけ電源電圧より低くなる。
モリセルＣＥ１を選択時、クランプ制御信号ＲＫは高レ
ベルとなり、トランジスタＴＫ０１はオフ状態とされ、
デジット線対ＤＬＢ１の電位は、並列形態に接続された
負荷トランジスタＴＬ０３、ＴＬ０４のオン抵抗を、メ
モリセルＣＥ１の活性化電流が流れるときに生じる電圧
降下分だけ電源電圧より低くなる。
【００５６】デジット線ＤＬ１は、メモリセルＣＥ１の
内部節点Ｎ１１が高レベルのためデジット線ＤＬに活性
化電流が流れず、電圧降下が起こらないため電源電圧の
ままである。
内部節点Ｎ１１が高レベルのためデジット線ＤＬに活性
化電流が流れず、電圧降下が起こらないため電源電圧の
ままである。
【００５７】従って、メモリセルＣＥ１を選択時のデジ
ット線対ＤＬ１、ＤＬＢ１間の電位差ＶＤＬ２は、負荷
トランジスタＴＬ０３、ＴＬ０４のそれぞれのオン抵抗
を並列合成した抵抗値ＲＴＬ３４とし、メモリセルＣＥ
１の活性化電流をＩＣとすると、次式（４）で与えられ
る。
ット線対ＤＬ１、ＤＬＢ１間の電位差ＶＤＬ２は、負荷
トランジスタＴＬ０３、ＴＬ０４のそれぞれのオン抵抗
を並列合成した抵抗値ＲＴＬ３４とし、メモリセルＣＥ
１の活性化電流をＩＣとすると、次式（４）で与えられ
る。
【００５８】ＶＤＬ２＝ＲＴＬ３４×ＩＣ …（４）
【００５９】通常、メモリセルの活性化電流ＩＣは１０
０μＡ程度である。また、バイポーラトランジスタで構
成されたセンスアンプ入力の相補信号の電位差は、その
動作マージン等を考慮すると１００ｍＶ程度必要であ
る。従ってデジット線対の電位差も１００ｍＶ必要とな
る。
０μＡ程度である。また、バイポーラトランジスタで構
成されたセンスアンプ入力の相補信号の電位差は、その
動作マージン等を考慮すると１００ｍＶ程度必要であ
る。従ってデジット線対の電位差も１００ｍＶ必要とな
る。
【００６０】前記従来例でも説明したように、記憶容量
が１Ｍｂｉｔの半導体記憶装置では１つのデジット線対
に繋がるメモリセル数は通常５１２から１０２４とさ
れ、５１２のメモリセルが繋がったデジット線対の寄生
抵抗は５００Ω程度となり、寄生容量は１ｐＦ程度であ
る。
が１Ｍｂｉｔの半導体記憶装置では１つのデジット線対
に繋がるメモリセル数は通常５１２から１０２４とさ
れ、５１２のメモリセルが繋がったデジット線対の寄生
抵抗は５００Ω程度となり、寄生容量は１ｐＦ程度であ
る。
【００６１】ここで、メモリセルの活性化電流ＩＣ＝１
００μＡで、ＶＤＬ２＝１００ｍＶとすると、デジット
線対の負荷素子であるＴＬ０３、ＴＬ０４（ＴＬ０１、
ＴＬ０２）のオン抵抗は、並列合成抵抗値ＲＴＬ３４
（＝ＲＴＬ１２）＝１ＫΩとなるよう設定されなければ
ならない。
００μＡで、ＶＤＬ２＝１００ｍＶとすると、デジット
線対の負荷素子であるＴＬ０３、ＴＬ０４（ＴＬ０１、
ＴＬ０２）のオン抵抗は、並列合成抵抗値ＲＴＬ３４
（＝ＲＴＬ１２）＝１ＫΩとなるよう設定されなければ
ならない。
【００６２】この状態で、ワード線Ｗｍａｘが高レベル
とされ領域４のメモリセルＣＥ２が選択されると、クラ
ンプ制御信号ＲＫは低レベルとなり、トランジスタＴＫ
０１がオン状態となり、デジット線ＤＬ１の電位は、並
列形態に接続された負荷トランジスタＴＬ０３、ＴＬ０
４のそれぞれのオン抵抗の並列合成抵抗ＲＴＬ３４と、
トランジスタＴＫ０１のオン抵抗ＲＴＫ１を直列接続し
たもの（＝ＲＴＬ３４＋ＲＴＫ１）と、並列形態に接続
された負荷トランジスタトランジスタＴＬ０１、ＴＬ０
２のそれぞれのオンＮ抵抗の並列合成抵抗ＲＴＬ１２
と、とを並列形態に接続し、これをデジット線ＤＬの寄
生抵抗Ｒ１と直列に接続して構成される合成抵抗を、メ
モリセルＣＥ２の活性化電流が流れるときに生じる電圧
降下分だけ電源電圧より低くなる。
とされ領域４のメモリセルＣＥ２が選択されると、クラ
ンプ制御信号ＲＫは低レベルとなり、トランジスタＴＫ
０１がオン状態となり、デジット線ＤＬ１の電位は、並
列形態に接続された負荷トランジスタＴＬ０３、ＴＬ０
４のそれぞれのオン抵抗の並列合成抵抗ＲＴＬ３４と、
トランジスタＴＫ０１のオン抵抗ＲＴＫ１を直列接続し
たもの（＝ＲＴＬ３４＋ＲＴＫ１）と、並列形態に接続
された負荷トランジスタトランジスタＴＬ０１、ＴＬ０
２のそれぞれのオンＮ抵抗の並列合成抵抗ＲＴＬ１２
と、とを並列形態に接続し、これをデジット線ＤＬの寄
生抵抗Ｒ１と直列に接続して構成される合成抵抗を、メ
モリセルＣＥ２の活性化電流が流れるときに生じる電圧
降下分だけ電源電圧より低くなる。
【００６３】従って、メモリセルＣＥ２選択時のデジッ
ト線ＤＬの電位ＤＬ１は、メモリセルＣＥ２の活性化電
流をＩＣとすると次式（５）で与えられる。
ト線ＤＬの電位ＤＬ１は、メモリセルＣＥ２の活性化電
流をＩＣとすると次式（５）で与えられる。
【００６４】
【数１】
【００６５】上式（５）においてクランプ用トランジス
タＴＫ０１のオン抵抗ＲＴＫ１＝２ＫΩとすると、デジ
ット線ＤＬ１の電位は、次式（６）で与えられる。
タＴＫ０１のオン抵抗ＲＴＫ１＝２ＫΩとすると、デジ
ット線ＤＬ１の電位は、次式（６）で与えられる。
【００６６】ＤＬ１＝電源電圧−１２５ｍＶ …（６）
【００６７】このときのメモリセルの活性化電流ＩＣ＝
１００μＡは、デジット線ＤＬ側の負荷素子ＴＬ０１、
ＴＬ０２から７５μＡ供給され、デジット線ＤＬＢ側の
負荷素子ＴＬ０３、ＴＬ０４から２５μＡ供給される。
よって、クランプ用トランジスタＴＫ０１を流れる電流
は２５μＡとなり、このためデジット線ＤＬＢ１の電位
は、次式（７）で与えられる。
１００μＡは、デジット線ＤＬ側の負荷素子ＴＬ０１、
ＴＬ０２から７５μＡ供給され、デジット線ＤＬＢ側の
負荷素子ＴＬ０３、ＴＬ０４から２５μＡ供給される。
よって、クランプ用トランジスタＴＫ０１を流れる電流
は２５μＡとなり、このためデジット線ＤＬＢ１の電位
は、次式（７）で与えられる。
【００６８】ＤＬＢ１＝電源電圧−２５ｍＶ …（７）
【００６９】従って、デジット線対ＤＬ１、ＤＬＢ１間
の電位差ＶＤＬ１は上式（６）、（７）から、次式
（８）のように約１００ｍＶとなる。
の電位差ＶＤＬ１は上式（６）、（７）から、次式
（８）のように約１００ｍＶとなる。
【００７０】 ＶＤＬ１＝（電源電圧−２５ｍＶ） −（電源電圧−１２５ｍＶ） ＝１００ｍＶ …（８）
【００７１】すなわち、メモリセルＣＥ２選択時のデジ
ット線対ＤＬ１、ＤＬＢ１間の電位差ＶＤＬ１はメモリ
セルＣＥ１選択時のデジット線対ＤＬ１、ＤＬＢ１間の
ＶＤＬ２と同等となる。
ット線対ＤＬ１、ＤＬＢ１間の電位差ＶＤＬ１はメモリ
セルＣＥ１選択時のデジット線対ＤＬ１、ＤＬＢ１間の
ＶＤＬ２と同等となる。
【００７２】次に、メモリセルからデジット線対へのデ
ータ出力遅延時間について説明する。
ータ出力遅延時間について説明する。
【００７３】メモリセルＣＥ２が非選択状態となりメモ
リセルＣＥ１が選択状態となる場合のデジット線対の電
位変化は、前述したように、まずワード線Ｗｍａｘが高
レベルとされメモリセルＣＥ２を選択時に、デジット線
ＤＬ１の電位は、電源電圧−１２５ｍＶであり、デジッ
ト線ＤＬＢ１の電位は、電源電圧−２５ｍＶである。
リセルＣＥ１が選択状態となる場合のデジット線対の電
位変化は、前述したように、まずワード線Ｗｍａｘが高
レベルとされメモリセルＣＥ２を選択時に、デジット線
ＤＬ１の電位は、電源電圧−１２５ｍＶであり、デジッ
ト線ＤＬＢ１の電位は、電源電圧−２５ｍＶである。
【００７４】この状態からワード線Ｗｍａｘが低レベル
に遷移すると同時にワード線Ｗ０が高レベルに遷移する
と、デジット線ＤＬ１は、電源電圧−１２５ｍＶから電
源電圧へと上昇し、デジット線ＤＬＢ１は、電源電圧か
ら電源電圧−１００ｍＶの電位へと降下する。
に遷移すると同時にワード線Ｗ０が高レベルに遷移する
と、デジット線ＤＬ１は、電源電圧−１２５ｍＶから電
源電圧へと上昇し、デジット線ＤＬＢ１は、電源電圧か
ら電源電圧−１００ｍＶの電位へと降下する。
【００７５】メモリセルＣＥ２が非選択となりメモリセ
ルＣＥ１が選択となる場合のメモリセルからデジット線
対へのデータ出力遅延時間Ｔ１を、ワード線Ｗｍａｘの
立ち下がり波形とワード線Ｗ０の立ち上がり波形が交差
する時点からデジット線対ＤＬ１とＤＬＢ１の電位波形
が交差する時点までとする（図２参照）。
ルＣＥ１が選択となる場合のメモリセルからデジット線
対へのデータ出力遅延時間Ｔ１を、ワード線Ｗｍａｘの
立ち下がり波形とワード線Ｗ０の立ち上がり波形が交差
する時点からデジット線対ＤＬ１とＤＬＢ１の電位波形
が交差する時点までとする（図２参照）。
【００７６】また、メモリセルＣＥ１が選択から非選択
となりメモリセルＣＥ２が非選択から選択となる場合の
デジット線対の電位変化は、前述したように、まずワー
ド線が高レベルとされメモリセルＣＥ１を選択時に、デ
ジット線ＤＬＢ１の電位は、電源電圧−１００ｍＶであ
り、デジット線ＤＬ１の電位は電源電圧である。
となりメモリセルＣＥ２が非選択から選択となる場合の
デジット線対の電位変化は、前述したように、まずワー
ド線が高レベルとされメモリセルＣＥ１を選択時に、デ
ジット線ＤＬＢ１の電位は、電源電圧−１００ｍＶであ
り、デジット線ＤＬ１の電位は電源電圧である。
【００７７】この状態からワード線Ｗ０が低レベルに遷
移すると同時にワード線Ｗｍａｘが高レベルに遷移する
と、デジット線ＤＬＢ１の電位は、電源電圧−１００ｍ
Ｖから電源電圧−２５ｍＶへと上昇し、デジット線ＤＬ
１は、電源電圧から電源電圧−１２５ｍＶの電位へと降
下する。
移すると同時にワード線Ｗｍａｘが高レベルに遷移する
と、デジット線ＤＬＢ１の電位は、電源電圧−１００ｍ
Ｖから電源電圧−２５ｍＶへと上昇し、デジット線ＤＬ
１は、電源電圧から電源電圧−１２５ｍＶの電位へと降
下する。
【００７８】メモリセルＣＥ１が非選択となりメモリセ
ルＣＥ２が選択となる場合のメモリセルからデジット線
対へのデータ出力遅延時間Ｔ２を、ワード線Ｗｍａｘの
立ち上がり波形とワード線Ｗ０の立ち下がり波形とが交
差する時点からデジット線対ＤＬ１とＤＬＢ１の電位波
形が交差する時点までとすると、メモリセルＣＥ２が非
選択となりメモリセルＣＥ１が選択となる場合のデータ
出力遅延時間Ｔ１は、メモリセルＣＥ１が非選択となり
メモリセルＣＥ２が選択となる場合のデータ出力遅延時
間Ｔ２と同程度となり、かつ前記従来例のデータ出力遅
延時間Ｔ１よりもデジット線対の初期振幅が小さい分だ
けデータ出力は速くなる。
ルＣＥ２が選択となる場合のメモリセルからデジット線
対へのデータ出力遅延時間Ｔ２を、ワード線Ｗｍａｘの
立ち上がり波形とワード線Ｗ０の立ち下がり波形とが交
差する時点からデジット線対ＤＬ１とＤＬＢ１の電位波
形が交差する時点までとすると、メモリセルＣＥ２が非
選択となりメモリセルＣＥ１が選択となる場合のデータ
出力遅延時間Ｔ１は、メモリセルＣＥ１が非選択となり
メモリセルＣＥ２が選択となる場合のデータ出力遅延時
間Ｔ２と同程度となり、かつ前記従来例のデータ出力遅
延時間Ｔ１よりもデジット線対の初期振幅が小さい分だ
けデータ出力は速くなる。
【００７９】なお、クランプ制御信号ＲＫの発生回路に
図５（Ｂ）を用いた場合でも、読み出し動作時のデジッ
ト線対の電位変化は同様である。
図５（Ｂ）を用いた場合でも、読み出し動作時のデジッ
ト線対の電位変化は同様である。
【００８０】
【実施例２】次に本発明の他の実施例を説明する。
【００８１】図３は本発明の他の実施例を用いた半導体
記憶装置のデジット線対と、それに接続されるセンスア
ンプの回路図である。図中ＤＬ、ＤＬＢはデジット線
対、ＴＬ０１、ＴＬ０４はデジット線対のフローティン
グ防止用負荷トランジスタ、ＴＬ０２、ＴＬ０３は読み
出し時のデジット線対の電位差を制御するための負荷ト
ランジスタであり、ゲートは共に書込み・読出し切替え
信号の１つであるＷＥ１に接続されており、Ｒ１はデジ
ット線対の寄生抵抗を示している。
記憶装置のデジット線対と、それに接続されるセンスア
ンプの回路図である。図中ＤＬ、ＤＬＢはデジット線
対、ＴＬ０１、ＴＬ０４はデジット線対のフローティン
グ防止用負荷トランジスタ、ＴＬ０２、ＴＬ０３は読み
出し時のデジット線対の電位差を制御するための負荷ト
ランジスタであり、ゲートは共に書込み・読出し切替え
信号の１つであるＷＥ１に接続されており、Ｒ１はデジ
ット線対の寄生抵抗を示している。
【００８２】ＴＳ０１、ＴＳ０２はデジット線対選択ト
ランジスタで、ゲートは共にカラムアドレスデコード信
号であるＹＪに接続されており、選択されたデジット線
対をバイポーラトランジスタＴＢ０１、ＴＢ０２、ＴＢ
０３、ＴＢ０４から構成されたセンスアンプに接続し、
ＴＳ０３、ＴＳ０４は同様にデジット線対選択トランジ
スタであり、ゲートは共にカラムアドレスデコード信号
であるＹＪＢに接続されており、選択されたデジット線
対を書き込みデータバスラインに接続する。
ランジスタで、ゲートは共にカラムアドレスデコード信
号であるＹＪに接続されており、選択されたデジット線
対をバイポーラトランジスタＴＢ０１、ＴＢ０２、ＴＢ
０３、ＴＢ０４から構成されたセンスアンプに接続し、
ＴＳ０３、ＴＳ０４は同様にデジット線対選択トランジ
スタであり、ゲートは共にカラムアドレスデコード信号
であるＹＪＢに接続されており、選択されたデジット線
対を書き込みデータバスラインに接続する。
【００８３】メモリセルＣＥ１、ＣＥ２は２つの負荷素
子と４つのトランジスタから成るスタティックメモリセ
ルで、メモリセルＣＥ１は負荷トランジスタＴＬ０１、
ＴＬ０２、ＴＬ０３、ＴＬ０４の最近端に位置し、ワー
ド線Ｗ０によって選択される。また、メモリセルＣＥ２
はデジット線対選択トランジスタＴＳ０１、ＴＳ０２の
最近端に位置し、ワード線Ｗｍａｘによって選択され
る。
子と４つのトランジスタから成るスタティックメモリセ
ルで、メモリセルＣＥ１は負荷トランジスタＴＬ０１、
ＴＬ０２、ＴＬ０３、ＴＬ０４の最近端に位置し、ワー
ド線Ｗ０によって選択される。また、メモリセルＣＥ２
はデジット線対選択トランジスタＴＳ０１、ＴＳ０２の
最近端に位置し、ワード線Ｗｍａｘによって選択され
る。
【００８４】ＴＫ０２、ＴＫ０３は、デジット線対の負
荷トランジスタＴＬ０１、ＴＬ０２、ＴＬ０３、ＴＬ０
４側端に設けられ、デジット線対ＤＬ、ＤＬＢの電位差
をクランプするためのトランジスタであり、ゲートは共
に、書込み・読出し切替え信号と、デジット線対に繋が
るメモリセルアレイの任意の１つを選択するロウアドレ
ス信号との所定の論理演算結果であるクランプ制御信号
ＲＫに共通接続されている。
荷トランジスタＴＬ０１、ＴＬ０２、ＴＬ０３、ＴＬ０
４側端に設けられ、デジット線対ＤＬ、ＤＬＢの電位差
をクランプするためのトランジスタであり、ゲートは共
に、書込み・読出し切替え信号と、デジット線対に繋が
るメモリセルアレイの任意の１つを選択するロウアドレ
ス信号との所定の論理演算結果であるクランプ制御信号
ＲＫに共通接続されている。
【００８５】図４は、本実施例に係る半導体記憶装置が
読み出し動作の信号波形を示す図であり、メモリセルＣ
Ｅ１の内部節点Ｎ１１が高レベル、内部節点Ｎ１２が低
レベル、メモリセルＣＥ２の内部節点Ｎ２１が低レベ
ル、内部節点Ｎ２２が高レベルの時の動作波形図であ
る。図中ＤＬ１はデジット線ＤＬのＴＳ０１側端の電位
波形、ＤＬＢ１はデジット線ＤＬＢのＴＳ０２側端の電
位波形、ＶＤＬ１はメモリセルＣＥ２選択時のデジット
線対の電位差、ＶＤＬ２はメモリセルＣＥ１選択時のデ
ジット線対の電位差である。
読み出し動作の信号波形を示す図であり、メモリセルＣ
Ｅ１の内部節点Ｎ１１が高レベル、内部節点Ｎ１２が低
レベル、メモリセルＣＥ２の内部節点Ｎ２１が低レベ
ル、内部節点Ｎ２２が高レベルの時の動作波形図であ
る。図中ＤＬ１はデジット線ＤＬのＴＳ０１側端の電位
波形、ＤＬＢ１はデジット線ＤＬＢのＴＳ０２側端の電
位波形、ＶＤＬ１はメモリセルＣＥ２選択時のデジット
線対の電位差、ＶＤＬ２はメモリセルＣＥ１選択時のデ
ジット線対の電位差である。
【００８６】本実施例では、クランプ制御信号発生回路
として図５（Ａ）に示す論理回路を用いているため、ク
ランプ制御信号ＲＫは半導体記憶装置が読み出し動作の
状態で、且つ図６に示す領域３もしくは領域４の中のメ
モリセルが選択された場合にしかアクティブとされな
い。以下に前述した従来例の説明と同様の手順で、図３
に示した本発明の他の実施例の動作を説明する。
として図５（Ａ）に示す論理回路を用いているため、ク
ランプ制御信号ＲＫは半導体記憶装置が読み出し動作の
状態で、且つ図６に示す領域３もしくは領域４の中のメ
モリセルが選択された場合にしかアクティブとされな
い。以下に前述した従来例の説明と同様の手順で、図３
に示した本発明の他の実施例の動作を説明する。
【００８７】ワード線Ｗ０が高レベルで領域１の中のメ
モリセルＣＥ１を選択時、クランプ制御信号ＲＫは高レ
ベルとなり、トランジスタＴＫ０２、ＴＫ０３は共にオ
フ状態のままであり、デジット線対選択トランジスタＴ
Ｓ０３側端のデジット線ＤＬＢ１の電位は、並列形態に
接続された負荷トランジスタＴＬ０３、ＴＬ０４のオン
抵抗を、メモリセルＣＥ１の活性化電流が流れるときに
生じる電圧降下分だけ電源電圧より低くなる。
モリセルＣＥ１を選択時、クランプ制御信号ＲＫは高レ
ベルとなり、トランジスタＴＫ０２、ＴＫ０３は共にオ
フ状態のままであり、デジット線対選択トランジスタＴ
Ｓ０３側端のデジット線ＤＬＢ１の電位は、並列形態に
接続された負荷トランジスタＴＬ０３、ＴＬ０４のオン
抵抗を、メモリセルＣＥ１の活性化電流が流れるときに
生じる電圧降下分だけ電源電圧より低くなる。
【００８８】デジット線対選択トランジスタＴＳ０１側
端のデジット線ＤＬ１は、メモリセルＣＥ１の内部節点
Ｎ１１が高レベルであるため、デジット線ＤＬには活性
化電流が流れず、電圧降下が起こらないため電源電圧の
ままである。
端のデジット線ＤＬ１は、メモリセルＣＥ１の内部節点
Ｎ１１が高レベルであるため、デジット線ＤＬには活性
化電流が流れず、電圧降下が起こらないため電源電圧の
ままである。
【００８９】従って、メモリセルＣＥ１選択時のデジッ
ト線対ＤＬ１、ＤＬＢ１間の電位差ＶＤＬ２は、負荷ト
ランジスタＴＬ０３、ＴＬ０４のそれぞれのオン抵抗の
並列合成合成抵抗をＲＴＬ３４とし、メモリセルＣＥ１
の活性化電流をＩＣとすると、次式（９）で与えられ
る。
ト線対ＤＬ１、ＤＬＢ１間の電位差ＶＤＬ２は、負荷ト
ランジスタＴＬ０３、ＴＬ０４のそれぞれのオン抵抗の
並列合成合成抵抗をＲＴＬ３４とし、メモリセルＣＥ１
の活性化電流をＩＣとすると、次式（９）で与えられ
る。
【００９０】ＶＤＬ２＝ＲＴＬ３４×ＩＣ …（９）
【００９１】ここで、メモリセルの活性化電流ＩＣ＝１
００μＡ、デジット線対ＤＬ１、ＤＬＢ１間の電位差Ｖ
ＤＬ２＝１００ｍＶとするとデジット線対の負荷素子で
あるＴＬ０３、ＴＬ０４（ＴＬ０１、ＴＬ０２）のオン
抵抗として、その並列合成抵抗値ＲＴＬ３４（＝ＲＴＬ
１２）＝１ＫΩとなるよう設定される。
００μＡ、デジット線対ＤＬ１、ＤＬＢ１間の電位差Ｖ
ＤＬ２＝１００ｍＶとするとデジット線対の負荷素子で
あるＴＬ０３、ＴＬ０４（ＴＬ０１、ＴＬ０２）のオン
抵抗として、その並列合成抵抗値ＲＴＬ３４（＝ＲＴＬ
１２）＝１ＫΩとなるよう設定される。
【００９２】この状態でワード線Ｗｍａｘが高レベルと
され領域４のメモリセルＣＥ２が選択されると、クラン
プ制御信号ＲＫは低レベルとなり、トランジスタＴＫ０
２、ＴＫ０３はオン状態となり、デジット線ＤＬ１の電
位は、並列形態に接続されたトランジスタＴＬ０１、Ｔ
Ｌ０２のそれぞれのオン抵抗の並列合成抵抗値ＲＴＬ１
２と、トランジスタＴＫ０２のオン抵抗ＲＴＫ２とを直
列形態に接続し、これにデジット線ＤＬの寄生抵抗Ｒ１
を直列形態に接続して構成される合成抵抗を、メモリセ
ルＣＥ２の活性化電流が流れるときに生じる電圧降下分
だけ電源電圧より低くなる。
され領域４のメモリセルＣＥ２が選択されると、クラン
プ制御信号ＲＫは低レベルとなり、トランジスタＴＫ０
２、ＴＫ０３はオン状態となり、デジット線ＤＬ１の電
位は、並列形態に接続されたトランジスタＴＬ０１、Ｔ
Ｌ０２のそれぞれのオン抵抗の並列合成抵抗値ＲＴＬ１
２と、トランジスタＴＫ０２のオン抵抗ＲＴＫ２とを直
列形態に接続し、これにデジット線ＤＬの寄生抵抗Ｒ１
を直列形態に接続して構成される合成抵抗を、メモリセ
ルＣＥ２の活性化電流が流れるときに生じる電圧降下分
だけ電源電圧より低くなる。
【００９３】デジット線ＤＬＢ１は、メモリセルＣＥ２
の内部節点Ｎ２２が高レベルであるため、デジット線Ｄ
ＬＢには活性化電流が流れず、電圧降下が起こらないた
め電源電圧のままである。
の内部節点Ｎ２２が高レベルであるため、デジット線Ｄ
ＬＢには活性化電流が流れず、電圧降下が起こらないた
め電源電圧のままである。
【００９４】従って、メモリセルＣＥ２選択時のデジッ
ト線対ＤＬ１、ＤＬＢ１間の電位差ＶＤＬ１は、メモリ
セルＣＥ２の活性化電流をＩＣとすると、次式（１０）
で与えられる。
ト線対ＤＬ１、ＤＬＢ１間の電位差ＶＤＬ１は、メモリ
セルＣＥ２の活性化電流をＩＣとすると、次式（１０）
で与えられる。
【００９５】
【数２】
【００９６】クランプ用トランジスタＴＫ０２のオン抵
抗ＲＴＫ２＝１ＫΩと設定すると、上式（１０）から、
ＶＤＬ１は次式（１１）で表わされる。
抗ＲＴＫ２＝１ＫΩと設定すると、上式（１０）から、
ＶＤＬ１は次式（１１）で表わされる。
【００９７】 ＶＤＬ１＝電源電圧−１００ｍＶ …（１１）
【００９８】すなわち、メモリセルＣＥ２選択時のデジ
ット線対ＤＬ１、ＤＬＢ１間の電位差ＶＤＬ１はメモリ
セルＣＥ１選択時のデジット線対ＤＬ１、ＤＬＢ１間の
ＶＤＬ２と同等となる。
ット線対ＤＬ１、ＤＬＢ１間の電位差ＶＤＬ１はメモリ
セルＣＥ１選択時のデジット線対ＤＬ１、ＤＬＢ１間の
ＶＤＬ２と同等となる。
【００９９】次に、メモリセルからデジット線対へのデ
ータ出力遅延時間について説明する。
ータ出力遅延時間について説明する。
【０１００】メモリセルＣＥ２が選択状態から非選択と
なりメモリセルＣＥ１が非選択から選択となる場合のデ
ジット線対の電位変化は、前述したように、まずワード
線Ｗｍａｘが高レベル状態とされメモリセルＣＥ２を選
択時におけるデジット線ＤＬ１の電位は、電源電圧−１
００ｍＶであり、デジット線ＤＬＢ１は電源電圧であ
る。
なりメモリセルＣＥ１が非選択から選択となる場合のデ
ジット線対の電位変化は、前述したように、まずワード
線Ｗｍａｘが高レベル状態とされメモリセルＣＥ２を選
択時におけるデジット線ＤＬ１の電位は、電源電圧−１
００ｍＶであり、デジット線ＤＬＢ１は電源電圧であ
る。
【０１０１】この状態からワード線Ｗｍａｘが低レベル
に遷移すると同時にワード線Ｗ０が高レベルに遷移する
と、デジット線ＤＬ１の電位は、電源電圧−１００ｍＶ
から電源電圧へと上昇し、デジット線ＤＬＢ１の電位
は、電源電圧から電源電圧−１００ｍＶの電位へと降下
する。
に遷移すると同時にワード線Ｗ０が高レベルに遷移する
と、デジット線ＤＬ１の電位は、電源電圧−１００ｍＶ
から電源電圧へと上昇し、デジット線ＤＬＢ１の電位
は、電源電圧から電源電圧−１００ｍＶの電位へと降下
する。
【０１０２】メモリセルＣＥ２が非選択となりメモリセ
ルＣＥ１が選択となる場合のメモリセルからデジット線
対へのデータ出力遅延時間Ｔ１を、ワード線Ｗｍａｘの
立ち下がり波形とワード線Ｗ０の立ち上がり波形とが交
差する時点からデジット線対ＤＬ１とＤＬＢ１の電位が
交差する時点までとする（図４参照）。
ルＣＥ１が選択となる場合のメモリセルからデジット線
対へのデータ出力遅延時間Ｔ１を、ワード線Ｗｍａｘの
立ち下がり波形とワード線Ｗ０の立ち上がり波形とが交
差する時点からデジット線対ＤＬ１とＤＬＢ１の電位が
交差する時点までとする（図４参照）。
【０１０３】また、メモリセルＣＥ１が非選択となりメ
モリセルＣＥ２が選択となる場合のデジット線対の電位
変化は、前述したように、まずワード線Ｗ０が高レベル
とされメモリセルＣＥ１を選択時において、デジット線
ＤＬＢ１の電位は、電源電圧−１００ｍＶであり、デジ
ット線ＤＬ１の電位は電源電圧である。
モリセルＣＥ２が選択となる場合のデジット線対の電位
変化は、前述したように、まずワード線Ｗ０が高レベル
とされメモリセルＣＥ１を選択時において、デジット線
ＤＬＢ１の電位は、電源電圧−１００ｍＶであり、デジ
ット線ＤＬ１の電位は電源電圧である。
【０１０４】この状態からワード線Ｗ０が低レベルに遷
移すると同時にワード線Ｗｍａｘが高レベルに遷移する
と、デジット線ＤＬＢ１の電位は、電源電圧−１００ｍ
Ｖから電源電圧へ上と昇し、デジット線ＤＬ１の電位
は、電源電圧から電源電圧−１００ｍＶの電位へと降下
する。
移すると同時にワード線Ｗｍａｘが高レベルに遷移する
と、デジット線ＤＬＢ１の電位は、電源電圧−１００ｍ
Ｖから電源電圧へ上と昇し、デジット線ＤＬ１の電位
は、電源電圧から電源電圧−１００ｍＶの電位へと降下
する。
【０１０５】メモリセルＣＥ１が非選択となりメモリセ
ルＣＥ２が選択となる場合のメモリセルからデジット線
対へのデータ出力遅延時間Ｔ２を、ワード線Ｗｍａｘの
立ち上がり波形とワード線Ｗ０の立ち下がり波形が互い
に交差する時点からデジット線対ＤＬ１とＤＬＢ１の電
位が交差する時点までとすると（図４参照）、メモリセ
ルＣＥ２が非選択となりメモリセルＣＥ１が選択となる
場合のデータ出力遅延時間Ｔ１は、メモリセルＣＥ１が
非選択となりメモリセルＣＥ２が選択となる場合のメモ
リセルからデジット線対へのデータ出力遅延時間Ｔ２と
互いに同等の遅延時間となる。
ルＣＥ２が選択となる場合のメモリセルからデジット線
対へのデータ出力遅延時間Ｔ２を、ワード線Ｗｍａｘの
立ち上がり波形とワード線Ｗ０の立ち下がり波形が互い
に交差する時点からデジット線対ＤＬ１とＤＬＢ１の電
位が交差する時点までとすると（図４参照）、メモリセ
ルＣＥ２が非選択となりメモリセルＣＥ１が選択となる
場合のデータ出力遅延時間Ｔ１は、メモリセルＣＥ１が
非選択となりメモリセルＣＥ２が選択となる場合のメモ
リセルからデジット線対へのデータ出力遅延時間Ｔ２と
互いに同等の遅延時間となる。
【０１０６】クランプ制御信号ＲＫの発生回路に図５
（Ｂ）を用いた例でも、読み出し動作時のデジット線対
の電位変化は同様である。
（Ｂ）を用いた例でも、読み出し動作時のデジット線対
の電位変化は同様である。
【０１０７】以上、本発明を上記各実施例に即して説明
したが、本発明は上記態様にのみ限定されるものでな
く、本発明の原理に準ずる各種態様を含むことは勿論で
ある。
したが、本発明は上記態様にのみ限定されるものでな
く、本発明の原理に準ずる各種態様を含むことは勿論で
ある。
【０１０８】
【発明の効果】以上説明したように、本発明によれば、
書込み・読出し切替え信号とロウアドレス信号の所定の
論理演算により生成されるクランプ制御信号にて制御さ
れるデジット線対の振幅クランプ用トランジスタをデジ
ット線対に設けたことにより、デジット線対の寄生抵抗
のために選択されるメモリセルのデジット線上の位置に
依存したデジット線対振幅の増加を抑え、読み出し遅延
時間の遅れを低減する効果を有する。
書込み・読出し切替え信号とロウアドレス信号の所定の
論理演算により生成されるクランプ制御信号にて制御さ
れるデジット線対の振幅クランプ用トランジスタをデジ
ット線対に設けたことにより、デジット線対の寄生抵抗
のために選択されるメモリセルのデジット線上の位置に
依存したデジット線対振幅の増加を抑え、読み出し遅延
時間の遅れを低減する効果を有する。
【図１】本発明を一実施例の構成を示す図である。
【図２】本発明の一実施例の読み出し動作を説明する信
号波形図である。
号波形図である。
【図３】本発明を別の実施例の構成を示す図である。
【図４】本発明の別の実施例の読み出し動作を説明する
信号波形図である。
信号波形図である。
【図５】（Ａ）本発明の実施例におけるクランプ制御信
号発生回路の回路構成を示す図である。 （Ｂ）本発明の実施例におけるクランプ制御信号発生回
路の別の回路構成を示す図である。
号発生回路の回路構成を示す図である。 （Ｂ）本発明の実施例におけるクランプ制御信号発生回
路の別の回路構成を示す図である。
【図６】半導体記憶装置のロウアドレス信号と選択メモ
リセルとの関係の一例を説明する図である。
リセルとの関係の一例を説明する図である。
【図７】従来の半導体記憶装置におけるメモリセル、デ
ジット線系の回路構成を示す図である。
ジット線系の回路構成を示す図である。
【図８】従来の半導体記憶装置の読み出し時の動作を説
明するための信号波形を示す図である。
明するための信号波形を示す図である。
ＣＥ１、ＣＥ２ メモリセル ＤＬ、ＤＬＢ デジット線対 Ｒ１ 寄生抵抗 ＲＫ クランプ制御信号 Ｓ、Ａ センスアンプ Ｔ１、Ｔ２ デジット線対電位反転遅延時間 ＴＫ０１、ＴＫ０２、ＴＫ０３ クランプ用トランジス
タ ＴＬ０１、ＴＬ０２、ＴＬ０３、ＴＬ０４ 負荷トラン
ジスタ ＴＳ０１、ＴＳ０２、ＴＳ０３、ＴＳ０４ デジット線
対選択トランジスタ ＶＤＬ１、ＶＤＬ２ デジット線対電位差 Ｗ０、Ｗｍａｘ ワード線 ＷＥ１、ＷＥ２ 書込み・読出し切替え信号 Ｘｍａｘ、Ｘｍａｘ−１ ロウアドレス信号 ＹＪ、ＹＪＢ カラムアドレスデコード信号
タ ＴＬ０１、ＴＬ０２、ＴＬ０３、ＴＬ０４ 負荷トラン
ジスタ ＴＳ０１、ＴＳ０２、ＴＳ０３、ＴＳ０４ デジット線
対選択トランジスタ ＶＤＬ１、ＶＤＬ２ デジット線対電位差 Ｗ０、Ｗｍａｘ ワード線 ＷＥ１、ＷＥ２ 書込み・読出し切替え信号 Ｘｍａｘ、Ｘｍａｘ−１ ロウアドレス信号 ＹＪ、ＹＪＢ カラムアドレスデコード信号
Claims (4)
- 【請求項１】 行及び列両方向にアレイ状に配置された
複数のメモリセルと、前記複数のメモリセルの各列毎に
設けられ対応する列のメモリセルにそれぞれ接続された
複数のデジット線対と、前記複数メモリセルの各行毎に
設けられ対応する行のメモリセルとそれぞれ接続された
複数のワード線と、前記デジット線対の各々のデジット
線に設けられ読み出し動作時に選択されたメモリセルの
活性化電流を流し前記デジット線対をなすデジット線間
に電位差を与える負荷素子と、前記デジット線対の前記
電位差をクランプするためのクランプ用素子と、前記ク
ランプ用素子を活性化する信号を出力する制御回路と、
を含み、前記負荷素子及び前記クランプ用素子は前記デ
ジット線対の一側端に設けられ、前記制御回路は、前記
ワード線を活性化して前記メモリセルを選択するための
ロウアドレス信号のうち、前記負荷素子から最も離れた
領域を含む所定の領域の中にあるメモリセルを選択する
ロウアドレス信号に応答して、前記クランプ用素子を活
性化する信号を出力するものであることを特徴とする半
導体記憶装置。 - 【請求項２】 前記制御回路にて制御される前記クラン
プ用素子が、前記デジット線対の一側端にて各対をなす
デジット線間に接続され、制御端子を前記制御回路の出
力に接続されてなる、ことを特徴とする請求項１記載の
半導体記憶装置。 - 【請求項３】 前記クランプ用素子が、前記デジット線
対の一側端にて前記デジット線と電源配線間に接続さ
れ、制御端子を前記制御回路の出力に接続してなるトラ
ンジスタである、ことを特徴とする請求項１記載の半導
体記憶装置。 - 【請求項４】 前記制御回路が、前記ロウアドレス信号
の最上位ビットに応答した信号を出力する、ことを特徴
とする請求項１から３のいずれか一に記載の半導体記憶
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05327695A JP3169788B2 (ja) | 1995-02-17 | 1995-02-17 | 半導体記憶装置 |
| US08/600,847 US5719811A (en) | 1995-02-17 | 1996-02-13 | Semiconductor memory device |
| TW085101961A TW313665B (ja) | 1995-02-17 | 1996-02-16 | |
| KR1019960004004A KR100210627B1 (ko) | 1995-02-17 | 1996-02-17 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05327695A JP3169788B2 (ja) | 1995-02-17 | 1995-02-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08221990A JPH08221990A (ja) | 1996-08-30 |
| JP3169788B2 true JP3169788B2 (ja) | 2001-05-28 |
Family
ID=12938223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05327695A Expired - Fee Related JP3169788B2 (ja) | 1995-02-17 | 1995-02-17 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5719811A (ja) |
| JP (1) | JP3169788B2 (ja) |
| KR (1) | KR100210627B1 (ja) |
| TW (1) | TW313665B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6061276A (en) | 1997-02-07 | 2000-05-09 | Fujitsu Limited | Semiconductor memory device and a semiconductor integrated circuit |
| US6212117B1 (en) * | 2000-06-07 | 2001-04-03 | Hitachi Ltd. | Duplicate bitline self-time technique for reliable memory operation |
| JP2005526737A (ja) * | 2002-03-01 | 2005-09-08 | ヘンケル・コマンディットゲゼルシャフト・アウフ・アクチエン | 着色剤 |
| JP4278140B2 (ja) * | 2003-09-03 | 2009-06-10 | シャープ株式会社 | 半導体記憶装置 |
| US7102946B2 (en) * | 2005-02-09 | 2006-09-05 | International Business Machines Corporation | Local bit select circuit with slow read recovery scheme |
| JP4504397B2 (ja) | 2007-05-29 | 2010-07-14 | 株式会社東芝 | 半導体記憶装置 |
| JP2011081732A (ja) * | 2009-10-09 | 2011-04-21 | Elpida Memory Inc | 半導体装置及びその調整方法並びにデータ処理システム |
| US8686415B2 (en) * | 2010-12-17 | 2014-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP6538426B2 (ja) | 2014-05-30 | 2019-07-03 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63304491A (ja) * | 1987-06-04 | 1988-12-12 | Mitsubishi Electric Corp | 半導体メモリ |
| US4928268A (en) * | 1989-04-21 | 1990-05-22 | Motorola, Inc. | Memory using distributed data line loading |
| JP2785540B2 (ja) * | 1991-09-30 | 1998-08-13 | 松下電器産業株式会社 | 半導体メモリの読み出し回路 |
| JP2817490B2 (ja) * | 1992-01-16 | 1998-10-30 | 日本電気株式会社 | スタティック型半導体メモリ読みだし回路 |
| KR950005577B1 (ko) * | 1992-12-30 | 1995-05-25 | 현대전자산업주식회사 | 비트 라인 부하 회로 |
-
1995
- 1995-02-17 JP JP05327695A patent/JP3169788B2/ja not_active Expired - Fee Related
-
1996
- 1996-02-13 US US08/600,847 patent/US5719811A/en not_active Expired - Fee Related
- 1996-02-16 TW TW085101961A patent/TW313665B/zh active
- 1996-02-17 KR KR1019960004004A patent/KR100210627B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960032495A (ko) | 1996-09-17 |
| JPH08221990A (ja) | 1996-08-30 |
| KR100210627B1 (ko) | 1999-07-15 |
| TW313665B (ja) | 1997-08-21 |
| US5719811A (en) | 1998-02-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4817057A (en) | Semiconductor memory device having improved precharge scheme | |
| US4125878A (en) | Memory circuit | |
| KR980004972A (ko) | 반도체 기억 장치 | |
| KR102212814B1 (ko) | 가변 지연 워드 라인 인에이블 | |
| US5020029A (en) | Static semiconductor memory device with predetermined threshold voltages | |
| JP3169788B2 (ja) | 半導体記憶装置 | |
| JPH09282885A (ja) | 半導体記憶装置 | |
| US5805515A (en) | Semiconductor memory device for high speed operation | |
| JPH07111824B2 (ja) | 半導体メモリ | |
| JPH0793997A (ja) | スタティック型半導体記憶装置 | |
| JPH0628846A (ja) | 半導体記憶装置 | |
| US5285416A (en) | Semiconductor memory device with restricted potential amplitude of data lines and operation method thereof | |
| JPH11250670A (ja) | 半導体記憶装置 | |
| US5463580A (en) | Static semiconductor memory device having improved read operation margin and speed | |
| US5894443A (en) | Static semiconductor memory device capable of reducing precharging power dissipation | |
| JPH04315888A (ja) | 半導体記憶装置 | |
| JPS6299976A (ja) | 半導体記憶装置 | |
| JP3026341B2 (ja) | 半導体メモリ装置 | |
| JP2940127B2 (ja) | 半導体装置 | |
| JP2892552B2 (ja) | 半導体記憶装置 | |
| JP3495458B2 (ja) | 半導体記憶装置 | |
| JP2986939B2 (ja) | ダイナミックｒａｍ | |
| JP3379970B2 (ja) | 半導体記憶装置 | |
| JPH11144454A (ja) | 半導体記憶装置 | |
| JP3162783B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980630 |
|
| LAPS | Cancellation because of no payment of annual fees |