JP2785540B2 - 半導体メモリの読み出し回路 - Google Patents

半導体メモリの読み出し回路

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JP2785540B2
JP2785540B2 JP3250884A JP25088491A JP2785540B2 JP 2785540 B2 JP2785540 B2 JP 2785540B2 JP 3250884 A JP3250884 A JP 3250884A JP 25088491 A JP25088491 A JP 25088491A JP 2785540 B2 JP2785540 B2 JP 2785540B2
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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ダイナミックRAMやス
タティックRAM等の半導体メモリの読み出し回路に関す
るもので、例えばデータ対の電位差をクランプするセン
シング方式を用いる半導体メモリに有効な技術に関する
ものである。
【０００２】
【従来の技術】従来の技術について、図１４〜図１６を
用いて説明する。
【０００３】図１４に示すのは、ビット線3をクランプ
する方式を用いたSRAMの読みだし回路である。図１５に
示すのはその回路の動作説明図である。図１６に示すの
は、SRAMの代表的なメモリセル5で、(a)に示すのは抵抗
負荷型のメモリセル5で、(b)に示すのはCMOS型のメモリ
セルである。ビット線BL,/BL(3)とワード線WL(9)とメモ
リセル5の関係は図１６に示す通りである。
【０００４】次に、図１４に示す読みだし回路を図１５
の動作説明図にそって説明する。第１,第２,第３のトラ
ンジスタ2a,2b,2c（以下イコライズ回路と称す）は、そ
れぞれ、コラムアドレス17、あるいは、ローアドレス16
の遷移検出信号LTD（破線で示す）により発生する第１
の制御線であるイコライズ信号ATD(6)によりビット線対
3を第１の電源電圧にプリチャージとイコライズをす
る。一方、第４,第５のトランジスタ1a,1b（以下クラン
プ回路と称す）は前記LTD信号の遅延信号であるOFQ(7)
と書き込みサイクルか読みだしサイクルかの識別信号CE
WE(8)とのOR関係である第２の制御線FF(18)によって制
御される前記トランジスタ2a,2b,2cによりなるイコライ
ズ回路によるイコライズが終了した時点で、t=t0からt=
t1までの期間、前記ビット線3のクランプを解除するよ
うにオフする。それによって、ワード線9がオンしてビ
ット線3に読みだされる信号が十分大きくない時にクラ
ンプがかかることを回避できる。その電位差は、さら
に、コラムアドレス17によってデコードされた第３の制
御線CD(13)によって前記ビット線3と次段の差動増幅器4
の入力に相当するサブビット線30が接続されることで次
段に伝達され、差動増幅器4が制御線SE(10)によってオ
ンすることでデータ線14の電位差が増幅される。当然、
その信号は複数の段数のアンプ4によって増幅され、最
後に出力バッファ11によって出力される。ここで、書き
込みは、書き込みバス15によって行われ、読みだしの時
には、ハイインピーダンス状態になり、書き込み時に
は、書き込みデータが出力される。書き込みの時には、
CEWE(8)信号がハイになるのでクランプ信号FF(18)はハ
イになりクランプは、DC的に解除される。書き込み回路
についての詳細な説明は、本願の発明の回路とあまり関
係ないので省略する。
【０００５】この技術の導入の背景は、SRAMの高集積化
によってビット線3に接続されるメモリセル5の数も増加
し、前記ビット線3の浮遊容量が、急激に増加するた
め、読みだしを行う際にイコライズに時間がかかり、読
みだしの遅延時間が増加するため、ビット線3の振幅を
抑えることで、つまりクランプすることで、イコライズ
の遅延時間を削減しようとするものである。
【０００６】しかし、このクランプは、前述したよう
に、トランジスタ1a,1bによってビット線3にDC的に電流
を流すことで振幅を抑えているので、ワード線9によっ
てセル5の電圧をビット線3に読みだした直後には、その
クランプの影響でビット線3の読みだし電圧が小さくな
ってしまうという問題がある。
【０００７】そこで、その問題点を解決する一つの方法
として、図１４〜図１６を用いて説明したように、参考
文献１(Miyaji et al. "A 25 ns 4Mb CMOS SRAM with D
ynamic Bitline Loads" ISSCC89 Digest of Technical
Papers p250-251;Feb.1989)によって、ワード線9によっ
てビット線3にセル5の電圧を読みだす期間は、クランプ
を解除し、効率よくビット線3に電位差をつくり、その
後、クランプを開始するという方法が提案されている。
【０００８】
【発明が解決しようとする課題】しかしながら、従来例
では、クランプを解除し始めるタイミングが、ATD(6)に
よりイコライズを終了した時点なので、もし、ワード線
9がオンになるタイミングが、イコライズを終了する時
点よりも早かった場合、クランプはまだ解除されていな
いので、ビット線3に読みだされる電位は、イコライズ
以外にクランプの影響を受けて読み出さなければなら
ず、読みだし電圧が抑えられ、読みだしの安定性、高速
化の面で問題である。
【０００９】さらに、クランプを解除して、ビット線3
に十分な電位差を得たとしても次段のアンプ4をオンに
するタイミングが遅かった場合、クランプが開始してし
まい、アンプ4をオンにする前に、せっかく得た電位差
を小さくしてしまう可能性があり、読みだしの安定性の
面で問題である。
【００１０】さらに、差動増幅器4の入力は、セルを読
みだすことによりのみ、ビット線3に生ずる電位差だけ
であるので、この電位差の増幅速度は小さく、差動増幅
器4の出力の増幅速度も遅くなる。そこで、さらに高速
に読みだしを行うためには、正帰還型のアンプを差動増
幅器4の入力に接続する必要があるが、ビット線3と差動
増幅器4の入力が接続された状態では、正帰環型のアン
プも負荷が重いため、高速に増幅できないし、消費電流
も多くなるという問題がある。
【００１１】本発明は、上述の問題点に鑑みて試された
もので、大規模容量化と高速化を図りつつ、その動作の
安定化を図ったSRAM,DRAM等の半導体メモリを提供する
ことを目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体メモリの
読み出し回路は、上述の課題を解決するため、請求項１
に係る発明として、ビット線対をプリチャージするプリ
チャージ手段と、前記ビット線対の電位変化をクランプ
するクランプ手段と、前記ビット線対と差動増幅器とを
接続する接続手段と、前記プリチャージ手段の動作の開
始とほぼ同時に前記クランプの動作を解除させる制御手
段とを備え、前記制御手段は、前記接続手段の動作の解
除とほぼ同時に前記クランプ手段の動作を開始させる構
成を採用する。
【００１３】さらに、請求項３に係る発明として、前記
差動増幅器の入力に接続される正帰還型の第２の差動増
幅器を更に備え、前記制御手段は、前記接続手段の動作
の解除期間に前記第２の差動増幅器を動作させる構成を
採用する。
【００１４】さらに、請求項５に係る発明として、ビッ
ト線対をプリチャージするプリチャージ手段と、前記ビ
ット線対の電位変化をクランプするクランプ手段と、前
記ビット線対と差動増幅器とを接続する接続手段と、前
記プリチャージ手段の動作の開始とほぼ同時に前記クラ
ンプの動作を解除させる制御手段とを備え、前記プリチ
ャージ手段は、第１の電源電圧とビット線対をそれぞれ
接続する第１，第２のスイッチと、前記ビット線対を短
絡する第３のスイッチを有し、前記クランプ手段は、第
１の電源電圧とビット線対をそれぞれ接続する第４，第
５のスイッチと、前記ビット線を短絡する第８のスイッ
チを有する構成を採用する。
【００１５】さらに、請求項６に係る発明として、ビッ
ト線対をプリチャージするプリチャージ手段と、前記ビ
ット線対の電位変化をクランプするクランプ手段と、前
記ビット線対と差動増幅器とを接続する接続手段と、前
記プリチャージ手段の動作の開始とほぼ同時に前記クラ
ンプの動作を解除させる制御手段とを備え、前記プリチ
ャージ手段は、前記ビット線対を短絡する第３のスイッ
チを有し、前記クランプ手段は、第１の電源電圧とビッ
ト線対をそれぞれ接続する第４，第５のスイッチと、前
記ビット線を短絡する第８のスイッチを有する構成を採
用する。
【００１６】さらに、請求項７に係る発明として、ビッ
ト線対をプリチャージするプリチャージ手段と、前記ビ
ット線対の電位変化をクランプするクランプ手段と、前
記ビット線対と差動増幅器とを接続する接続手段と、前
記プリチャージ手段の動作の開始とほぼ同時に前記クラ
ンプの動作を解除させる制御手段とを備え、前記プリチ
ャージ手段は、第２の電源電圧とビット線対をそれぞれ
接続する第１，第２のスイッチと、前記ビット線対を短
絡する第３のスイッチを有し、前記クランプ手段は、前
記第２の電源電圧より低い第３の電源電圧とビット線対
をそれぞれ接続する第４，第５のスイッチを有する構成
を採用する。
【００１７】
【作用】本発明は、上述の請求項１の構成によって、ビ
ット線対をプリチャージする動作を開始するとほぼ同時
に前記ビット線対のクランプを解除するので、もし、ワ
ード線がビット線をプリチャージする途中にオンになれ
ば、その時には、前記クランプは解除させているので、
ビット線には従来例に比較して電位差ができやすく、次
段の差動増幅器をオンにするタイミングもそれだけ早く
でき、読み出しの高速化、安定化が可能である。
【００１８】また、請求項１の構成によって、クランプ
の解除をある期間、行った後、再びクランプを開始する
時には、必ず、クランプされるビット線対と差動増幅器
の入力を切り離すので、差動増幅器をオンにするタイミ
ングが遅くなって、クランプが開始されても、差動増幅
器の入力電圧はクランプの影響を受けないので結果的に
安定な読み出しが可能である。
【００１９】さらに、請求項３の構成によって、ビット
線対と切り離され、負荷容量が小さくなった差動増幅器
の入力の電位差を、高速に正帰還型の第２の差動増幅器
で増幅できるので、差動増幅器の出力も高速に増幅さ
れ、高速な読み出しが可能である。
【００２０】さらに、請求項５および請求項６の構成に
よって、クランプしている期間もイコライズしておくこ
とで、第１の電源電圧付近で微少電位差でクランプで
き、アドレスの遷移後のイコライズ動作を軽減できる。
つまり、アドレス遷移後にオンさせるプリチャージ手段
を構成するスイッチのサイズを小さくでき、結果的に低
消費電力で高速な読み出しが可能である。
【００２１】さらに、請求項６の構成によって、アドレ
ス遷移後のイコライズ動作を第１，第２のスイッチを除
去し、イコライズ用の第３のスイッチだけで行うこと
で、充放電すべきスイッチの数を削減でき、結果的に低
消費電力で高速な読み出しが可能である。
【００２２】さらに、請求項７の構成によって、アドレ
ス遷移後の短い期間だけのイコライズ動作は、高い電位
をもつ第２の電源電圧で高速で行い、DC的なクランプ動
作は信頼性的にメモリセルが保証できる第２の電源電圧
より低い第３の電源電圧を用いて、クランプすること
で、高速で安定な読み出しが可能である。
【００２３】
【実施例】
（実施例１）以下、本発明の読み出し回路の第１の実施
例について、図１、図２、図３を参照しながら説明す
る。図１は本発明の第１の実施例における読み出し回路
の回路図を示すものである。図２は、図１に示す回路の
動作説明図である。図３は、本発明の第１の実施例と従
来例との読みだし動作の比較説明図である。
【００２４】基本的には、図１４〜図１６に示した従来
の回路と同じであるので、簡単のために、以下の説明で
は、同じところは、同一番号を付して詳細な説明は省略
する。
【００２５】本実施例は、簡単に言えば、ビット線3と
差動増幅器4の入力端子30との接続を、アドレス遷移検
出信号LTDで制御し、アドレス遷移後にビット線3をパル
ス的にイコライズする時には、前記ビット線3と差動増
幅器4の入力端子30をイコライズ期間より少し長く、パ
ルス的に接続し、前記ビット線3をクランプする時に
は、前記ビット線3と差動増幅器4の入力端子30を切り離
すことで、高速で安定な読みだしをおこなうものであ
る。
【００２６】図１に示す読みだし回路を図２の動作説明
図にそって説明する。第１、第２、第３のトランジスタ
2a,2b,2c（以下イコライズ回路と称す）は、それぞれ、
コラムアドレス17、あるいは、ローアドレス16の遷移検
出信号LTD（破線で示す）により発生する第１の制御線
であるイコライズ信号ATD(6)によりビット線対3を第１
の電源電圧20にプリチャージとイコライズをする。一
方、第４、第５のトランジスタ1a,1b（以下クランプ回
路と称す）は、従来例では、前記LTD信号の単なる遅延
信号でOFQ(7)という信号を発生していたが、本発明で
は、前記LTD信号のパルス幅を引き延ばした信号OFQ(7)
を発生し、その信号と書き込みサイクルか読みだしサイ
クルかの識別信号CEWE(8)とのOR関係である第２の制御
線FF(18)によって制御されるトランジスタイコライズ回
路2a,2b,2cによるイコライズが開始した時点で、t=t0か
らt=t1までの期間、前記ビット線3のクランプを解除す
るようにオフする。それによって、ワード線9がオンし
てビット線3に読みだされる信号が十分大きくない時に
クランプがかかることを回避できる。その電位差は、さ
らに、コラムアドレス17によるデコード信号と第２の制
御線FF(18)によって制御された第３の制御線CD(13)によ
って前記ビット線3と次段の差動増幅器4の入力に相当す
るサブビット線30がパルス的に接続されることで次段に
伝達され、差動増幅器4が制御線SE(10)によってオンす
ることでデータ線14の電位差が増幅される。当然、その
信号は後段の複数の段数のアンプ4によって増幅され、
最後に出力バッファ11によって出力される。ここで、書
き込みは、書き込みバス15によって行われ、読みだしの
時には、ハイインピーダンス状態になり、書き込み時に
は、書き込みデータが出力される。書き込みの時には、
CEWE(8)信号がハイになるのでクランプ信号FF(18)はハ
イになりクランプは、DC的に解除される。書き込み回路
についての詳細な説明は、本願の発明の回路とあまり関
係ないので省略する。
【００２７】次に、図３を用いて、本実施例の効果につ
いて従来例との比較を行いながら説明する。まず、ワー
ド線9が選択され、ビット線3にセル5の電位差が読みだ
され、次段のアンプで安定に検知できる十分な電位差a
が生じた時に、アンプをSE(10)によって活性化するが、
このタイミングが温度や電源電圧によりデバイスの特性
が変動し、もし遅くなった場合、差動増幅器4を活性化
する前にクランプ動作が始まってしまって、従来の回路
では、せっかくの電位差がaからbに減少してしまって次
段のアンプが安定に動作しない。一方、本実施例の回路
では、ビット線3と次段のアンプ4の入力端子が、クラン
プが開始される時には切り離されるので、次段のアンプ
4の入力端子の電位差が減少することはないので次段の
アンプ4が安定に動作する。
【００２８】なお、本実施例ではアドレス遷移後にビッ
ト線3をパルス的にイコライズする時には、前記ビット
線3と差動増幅器4の入力端子30をイコライズ期間より少
し長く、パルス的に接続したが、前記ビット線3と差動
増幅器4の入力端子30をイコライズ期間と同一期間にパ
ルス的に接続してもよい。
【００２９】（実施例２）次に、本発明の第２の実施例
について、図４、図５を参照しながら説明する。図４は
本発明の第２の実施例における読み出し回路の回路図を
示すものである。図５は、本発明の第２の実施例と従来
例との読みだし動作の比較説明図である。
【００３０】基本的には、図１,図２に示した第１の実
施例の回路と同じであるので、簡単のために、以下の説
明では、同じところは、同一番号を付して詳細な説明は
省略する。本発明は、簡単に言えば、第１の実施例の回
路に、ビット線3と切り離された差動増幅器4の入力端子
30を正帰還の増幅器を用いて高速に増幅するいう発明で
ある。
【００３１】図４に示す読みだし回路を図５の動作比較
図にそって説明する。ワード線9がオンしてビット線3に
読みだされる電位差は、コラムアドレス17によるデコー
ド信号と第２の制御線FF(18)によって制御された第３の
制御線CD(13)によって前記ビット線3と次段の差動増幅
器4の入力に相当するサブビット線30がパルス的に接続
されることで次段に伝達され、差動増幅器4が制御線SE
(10)によってオンすることでデータ線14の電位差が増幅
される。前記制御線SE(10)は、前記第２の制御線FF(18)
によって制御される。
【００３２】しかし、従来例では、前述した問題点以外
に、ビット線3に生ずる電位差の増幅速度が、ビット線3
の容量が大きいため、きわめて遅く、次段の差動増幅器
4の増幅速度にも影響を与える。一方、本実施例では、
容量の大きなビット線3と差動増幅器4の入力端子30を切
り離して、きわめて、小さな負荷容量になった差動増幅
器4の入力端子30をCMOSのラッチ型センスアンプである
正帰還の増幅器23で高速に増幅できるので、差動増幅器
4の増幅速度を大きくできる。
【００３３】（実施例３）次に、本発明の第３の実施例
について、図６、図７を参照しながら説明する。図６は
本発明の第３の実施例における読み出し回路の回路図を
示すものである。図７は、本発明の第３の実施例と従来
例との読みだし動作の比較説明図である。
【００３４】基本的には、図１,図２に示した第１の実
施例の回路と同じであるので、簡単のために、以下の説
明では、同じところは、同一番号を付して詳細な説明は
省略する。本実施例は、簡単に言えば、第１の実施例の
回路においては、クランプ回路を第２の制御線FF(18)に
より制御されるトランジスタ1a,1bによって構成してい
たが、イコライズの働きをするトランジスタ1cを追加す
ることで、より微小電位差のままクランプしておくこと
を可能にし、次のイコライズ動作を含めた読みだし時間
を削減しようとするものである。
【００３５】図６に示す読みだし回路を図７の動作比較
図にそって説明する。ローアドレス16の変化によって新
たなワード線9が選択され、それ以前に選択されていた
ワード線9によって接続されていたメモリセル5の情報に
よって決定される電位差が、一旦、イコライズされなが
ら、その後、新たにビット線3に接続されるメモリセル5
の情報によって新な電位差を持つが、この一連のビット
線電位差の遷移時間(t3)は、以前接続されていたメモリ
セル5の情報と今度接続されるメモリセル5の情報が逆の
場合、ビット線対3の電位差が逆転しなければならず、
ある遅延を伴う。この遅延時間はクランプしている時の
電位差が大きいほど、大きくなる。しかし、クランプし
ているときの電位差を前記イコライズトランジスタ1cを
用いずに、小さくするためには、トランジスタ1a,1bの
サイズを大きくしなければならない。本実施例では、ク
ランプ期間にもイコライズトランジスタ1cを用いること
で、トランジスタサイズを大きくしなくても微小電位差
を保持でき、次の読みだし時のビット線3の遷移時間が
短くなる。
【００３６】（実施例４）次に、本発明の第４の実施例
について、図８、図９を参照しながら説明する。図８は
本発明の第４の実施例における読み出し回路の回路図を
示すものである。図９は、本発明の第４の実施例と従来
例との読みだし動作の比較説明図である。 基本的に
は、図１,図２に示した第１の実施例の回路と同じであ
るので、簡単のために、以下の説明では、同じところ
は、同一番号を付して詳細な説明は省略する。第１の実
施例の回路では、クランプ回路を第２の制御線FF(18)に
より制御されるトランジスタ1a,1bによって構成してい
たが、第３の実施例では、イコライズの働きをするトラ
ンジスタ1cを追加することで、より微小電位差のままク
ランプしておくことを可能にし、イコライズ回路を2a,2
b,2cの３つのトランジスタにより行っていた。しかし、
本実施例では第１の制御線ATD(6)の負荷容量を減らすた
めに、2cのトランジスタ１個だけで行い、負荷容量を減
らした前記制御線ATD(6)の発生を高速にし、結果的に、
高速な読みだしを可能にしようとするものである。
【００３７】図８に示す読みだし回路を図９の動作比較
図にそって説明する。ローアドレス16の変化によって新
たなワード線9が選択され、それ以前に選択されていた
ワード線9によって接続されていたメモリセル5の情報に
よって決定される電位差が、一旦、イコライズされなが
ら、その後、新たにビット線3に接続されるメモリセル5
の情報によって新な電位差を持つが、この一連のビット
線電位差の遷移時間(t3)は、以前接続されていたメモリ
セル5の情報と今度接続されるメモリセル5の情報が逆の
場合、ビット線対3の電位差が逆転しなければならず、
ある遅延を伴う。この遅延時間はクランプしている時の
電位差が小さいほど、又、イコライズが不十分なほど大
きくなる。しかし、ATD(6)が駆動しなければならない負
荷容量が大きいと、パルス信号であるATD(6)の立ち下が
りがなまってしまってイコライズの開始が遅れてしま
う。つまり、図９で示すところのt4が大きくなってしま
う。そこで、本実施例では、クランプ期間に、イコライ
ズトランジスタ1cをもちいることで、微小電位差を保持
し、アドレス遷移直後のイコライズの動作を、イコライ
ズトランジスタ2cでのみ行うことを可能にし、前記ATD
(6)の駆動すべき負荷容量を小さくし、前記ATD(6)の立
ち下がりをなまらさずに高速に、イコライズを開始さ
せ、結果的に前記遅延時間t3,t4を小さくし、高速な読
みだしを可能にした。又、駆動すべき負荷容量が減った
のであるから当然、充放電電流i(ATD)も少なくなり、動
作電流の低減に寄与する。
【００３８】（実施例５）次に、本発明の第５の実施例
について、図１０、図１１を参照しながら説明する。図
１０は本発明の第５の実施例における読み出し回路の回
路図を示すものである。図１１は、本発明の第５の実施
例と従来例との読みだし動作の比較説明図である。
【００３９】基本的には、図１,図２に示した第１の実
施例の回路と同じであるので、簡単のために、以下の説
明では、同じところは、同一番号を付して詳細な説明は
省略する。第１の実施例の回路では、クランプ動作もイ
コライズ動作も同じ電源電圧を用いて行っていたが、本
実施例では、DC的に電圧が印加されるクランプ動作は、
信頼性的に問題がない低い第２の電圧21を用いて行い、
パルス的に電圧が印加されるイコライズ動作は、高速性
のために、前記第２の電圧21より高い第３の電圧22を用
いて行うので、デバイスの信頼性の面で、クランプの電
源電圧を降圧した場合でも、安定に高速にイコライズ動
作を実行でき、高速な読みだしを可能にするものであ
る。
【００４０】図１０に示す読みだし回路を図１１の動作
比較図にそって説明する。メモリの高集積化、高密度化
に伴う、デバイスの微細化のために、電源電圧をチップ
内部で降圧することで、信頼性を保障しようとする回路
方式がSRAMでは4Mビットから、DRAMでは16Mビットから
それぞれ、外部電源電圧5Vをチップ内部で3Vに降圧して
用いられているが、今後さらに、外部電源電圧が3Vに下
げられたとしても、DRAMで256Mビット程度になると、チ
ップ内部は1.5Vに降圧されると予想される。そうなる
と、例えば、図１１に示すように、ローアドレス16が変
化してワード線9の選択が入れかわろうとする期間に
は、多くの電流が流れるため、チップ内部で、電源線が
大きく変動する。例えば、1.0V程度、下降する方に変動
した場合、ビット線3の電位はさらに、イコライズに伴
い下降するので、結局、次段の差動増幅器4の入力トラ
ンジスタのしきい値VTNより下がってしまい差動増幅器4
がその期間オフすることになり、読みだしが大きく遅延
してしまう。
【００４１】一方、本実施例は、DC的に電圧が印加され
るクランプの期間は内部降圧した電圧によりビット線3
をクランプしているが、電源線が大きく変動してしまう
イコライズの期間は、パルス的に、内部降圧しない高い
電圧を用いてイコライズすることで、ビット線3を高い
電位に引き上げるので、従来の回路で生じたように、差
動増幅器4がオフすることはなく、安定な読みだしが可
能である。
【００４２】以上述べてきた第１〜第５の実施例はSRAM
の読みだし回路を仮定して説明してきたが、本発明は、
SRAMに限らずDRAMやEPROM等の半導体メモリの読みだし
回路におけるクランプ回路に用いることができること
は、言うまでもない。
【００４３】一例として、図１２に、第２の本発明をDR
AMに適用させた場合の回路図を示す。図１３に、図１２
に示したDRAMの読みだし回路の動作説明図を示す。
【００４４】図１２において、DRAMのメモリセル56は、
ワード線9を選択することで、DRAMのビット線57に電位
差が生ずるが、DRAMの場合、SRAMと違って破壊読みだし
なので、読みだした情報をセンスアンプ(60)を用いて書
き戻さなければならない。センスアンプ60は、SAN(58),
SAP(59)によって活性化され、DRAMのビット線57の電位
差を増幅する。そして、その情報をラッチしておく。こ
のラッチ状態は図１６(b)に示したSRAMのメモリセル5の
ラッチ方式と同じである。DRAMの読みだしは、その後、
センスアンプ60の情報をコラムアドレス17により選択さ
れたYSEL(52)によってデータ線DQ(50)にセンスアンプの
情報を読みだす。
【００４５】以上の説明したように、SRAMにおけるビッ
ト線3がDRAMにおけるデータ線50に相当する。又、DRAM
のセンスアンプ60がSRAMのメモリセル5に相当する。
又、SRAMのワード線9がDRAMのコラム選択線YSEL(52)に
相当する。つまり、本発明のクランプ回路は、データ線
50の電位をクランプするものである。コラムアドレスの
遷移を検出して検出信号LTDを発生させ、その信号を基
準にしてイコライズ信号ATD(6)やクランプ信号18を発生
させる。
【００４６】FF(18)により、クランプを解除した状態で
データ線50に読みだした電位差は、第２の実施例で説明
したように、パルス的に差動増幅器61の入力端子54に伝
達され、その後、データ線50と差動増幅器61の入力端子
54を切り離すと同時にデータ線50のクランプを開始す
る。また差動増幅器61を活性化信号MA(53)をもちいて活
性化する。この時、差動増幅器61の入力端子54は、正帰
還のアンプ62をもちいて急速に増幅され、差動増幅器の
出力55も高速に動作する。
【００４７】書き込みの時には、図１３の破線でしめす
ように制御線FF(18)がハイに固定され、データ線50のク
ランプは、無条件に解除されるようになる。又、差動増
幅器61も制御線MA(53)がローに固定され、活性化されな
い。
【００４８】以上のように、第１〜第５の本発明は、DR
AMはもちろん、他の半導体メモリーの読みだし回路でも
以上の効果が期待できる。
【００４９】
【発明の効果】以上のように本発明は、請求項１の構成
によってビット線対をプリチャージする動作を開始する
とほぼ同時に前記ビット線のクランプを解除するので、
もし、ワード線がビット線をプリチャージする途中にオ
ンになれば、その時には、前記クランプは解除されてい
るので、ビット線には従来例に比較して電位差ができや
すく、次段の差動増幅器をオンにするタイミングもそれ
だけ早くでき、読み出しの高速化、安定化が可能であ
る。また、請求項１の構成によって、クランプの解除を
ある期間、行った後、再びクランプを開始する時には、
必ず、クランプされるビット線対と差動増幅器の入力を
切り離すので、次段の差動増幅器の入力端子の電位差が
減少することがないので次段の差動増幅器が安定に動作
する。つまり差動増幅器をオンにするタイミングが遅く
なって、クランプが開始されても、差動増幅器の入力電
圧はクランプの影響を受けないので結果的に安定な読み
出しが可能である。請求項３の構成によって、ビット線
対と切り離され、負荷容量が小さくなった差動増幅器の
入力の電位差を、高速に正帰還型の第２の差動増幅器で
増幅できるので、差動増幅器の出力も高速に増幅され、
高速な読み出しが可能である。以上のように、高密度、
高速半導体メモリの読み出し回路において、その実用的
効果は大きい。
【図面の簡単な説明】
【図１】本発明の第１の実施例における読み出し回路の
回路図
【図２】同実施例における読み出し回路の動作説明図
【図３】同実施例における従来例との動作比較説明図
【図４】本発明の第２の実施例における読みだし回路の
回路図
【図５】同実施例における従来例との動作比較説明図
【図６】本発明の第３の実施例における読み出し回路の
回路図
【図７】同実施例における従来例との動作比較説明図
【図８】本発明の第４の実施例における読みだし回路の
回路図
【図９】同実施例における従来例との動作比較説明図
【図１０】本発明の第５の実施例における読み出し回路
の回路図
【図１１】同実施例における従来例との動作比較説明図
【図１２】本発明の第２の実施例における読み出し回路
をDRAMに適用した場合の回路図
【図１３】図１２に示すDRAMの動作説明図
【図１４】従来例における読み出し回路の回路図
【図１５】同従来例における動作説明図
【図１６】SRAMのメモリセルの説明図
【符号の説明】
1a,1b,1c 第４、第５、第８のスイッチ 2a,2b,2c 第１、第２、第３のスイッチ 12 第６、第７のスイッチ 3 ビット線 4 差動増幅器 5 SRAMのメモリセル 6、18、13 第１、第２、第３の制御線 20、21、22 第１、第２、第３の電源電圧 16、17 ロー、コラムアドレス 30 差動増幅器の入力端子

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 ビット線対をプリチャージするプリチャ
    ージ手段と、 前記ビット線対の電位変化をクランプするクランプ手段
    と、 前記ビット線対と差動増幅器とを接続する接続手段と、 前記プリチャージ手段の動作の開始とほぼ同時に前記ク
    ランプの動作を解除させる制御手段とを備え、 前記制御手段は、前記接続手段の動作の解除とほぼ同時
    に前記クランプ手段の動作を開始させることを特徴とす
    る 半導体メモリの読み出し回路。
  2. 【請求項２】 前記制御手段は、前記接続手段の動作の解
    除を前記プリチャージ手段の動作の解除より遅らせるこ
    とを特徴とする請求項１記載の半導体メモリの読み出し
    回路。
  3. 【請求項３】 前記差動増幅器の入力に接続される正帰還
    型の第２の差動増幅器を更に備え、 前記制御手段は、前記接続手段の動作の解除期間に前記
    第２の差動増幅器を動作させることを特徴とする請求項
    １記載の半導体メモリの読み出し回路。
  4. 【請求項４】 前記プリチャージ手段は、第１の電源電圧
    とビット線対をそれぞれ接続する第１，第２のスイッチ
    と、前記ビット線対を短絡する第３のスイッチを有し、 前記クランプ手段は、第１の電源電圧とビット線対をそ
    れぞれ接続する第４，第５のスイッチを有することを特
    徴とする請求項１記載の半導体メモリの読み出し回路。
  5. 【請求項５】ビット線対をプリチャージするプリチャー
    ジ手段と、 前記ビット線対の電位変化をクランプするクランプ手段
    と、 前記ビット線対と差動増幅器とを接続する接続手段と、 前記プリチャージ手段の動作の開始とほぼ同時に前記ク
    ランプの動作を解除させる制御手段とを備え、 前記プリチャージ手段は、第１の電源電圧とビット線対
    をそれぞれ接続する第１，第２のスイッチと、前記ビッ
    ト線対を短絡する第３のスイッチを有し、 前記クランプ手段は、第１の電源電圧とビット線対をそ
    れぞれ接続する第４， 第５のスイッチと、前記ビット線
    を短絡する第８のスイッチを有することを特徴とする半
    導体メモリの読み出し回路。
  6. 【請求項６】ビット線対をプリチャージするプリチャー
    ジ手段と、 前記ビット線対の電位変化をクランプするクランプ手段
    と、 前記ビット線対と差動増幅器とを接続する接続手段と、 前記プリチャージ手段の動作の開始とほぼ同時に前記ク
    ランプの動作を解除させる制御手段とを備え、 前記プリチャージ手段は、前記ビット線対を短絡する第
    ３のスイッチを有し、 前記クランプ手段は、第１の電源電圧とビット線対をそ
    れぞれ接続する第４，第５のスイッチと、前記ビット線
    を短絡する第８のスイッチを有することを特徴とする半
    導体メモリの読み出し回路。
  7. 【請求項７】ビット線対をプリチャージするプリチャー
    ジ手段と、 前記ビット線対の電位変化をクランプするクランプ手段
    と、 前記ビット線対と差動増幅器とを接続する接続手段と、 前記プリチャージ手段の動作の開始とほぼ同時に前記ク
    ランプの動作を解除させる制御手段とを備え、 前記プリチャージ手段は、第２の電源電圧とビット線対
    をそれぞれ接続する第１，第２のスイッチと、前記ビッ
    ト線対を短絡する第３のスイッチを有し、 前記クランプ手段は、前記第２の電源電圧より低い第３
    の電源電圧とビット線対をそれぞれ接続する第４，第５
    のスイッチを有することを特徴とする半導体メモリの読
    み出し回路。
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