KR930006729A - 반도체 메모리의 판독회로 - Google Patents

반도체 메모리의 판독회로 Download PDF

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KR930006729A
KR930006729A KR1019920017872A KR920017872A KR930006729A KR 930006729 A KR930006729 A KR 930006729A KR 1019920017872 A KR1019920017872 A KR 1019920017872A KR 920017872 A KR920017872 A KR 920017872A KR 930006729 A KR930006729 A KR 930006729A
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히로유키 야마우치
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다니이 아끼오
마쯔시다덴기산교 가부시기가이샤
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Abstract

본 발명은, 대규모용량화와 고속화를 도모하면서 그 동작의 안정화를 도모한 SRAM, DRAM 등의 반도체 메로리를 제공하는 것을 목적으로 한다.
본 발명은 비트선(3)과 차동 증폭기(4)의 입력단자와의 접속을 어드레스전이 검출신호 LTD에 의해서 제어하고, 어드레스전 이후에 비트선(3)을 펄스적으로 이퀄라이즈 할때에는, 비트선(3)과 차동증폭기(4)의 입력단자를 이퀼라이즈기간 보다 약간 길게, 펄스적으로 접속하고, 상기 비트선(3)을 클램프할때에는 비트선(3)과 차동증폭기(4)의 입력단자를 분리함으로써, 고속으로 안정적인 판독을 행할 수 있다.
본 발명의 회로에서는, 비트선과 다음단의 앰프의 입력단자가, 클램프가 개시될때에는 분리되기 때문에 다음단의 앰프의 입력단자의 전위차가 감소하는 일이 없으므로 다음단의 앰프가 안정적으로 동작한다.

Description

반도체 메모리의 판독회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 있어서의 판독회로의 회로도,
제2도는 동 실시예에 있어서의 판독회로의 동작 설명도.

Claims (6)

  1. 비트선을 제1전원전압으로 프리차지하는 동작을 개시함과 거의 동시에, 상기 비트선의 클램프를 해제하고, 또 상기 비트선과 차동증폭기의 입력을 접속하는 반도체 메로리의 판독회로로서 상기 제1전원전압과 비트선쌍을 각각 접속하는 제1, 제2 스위치와 상기 비트선상을 단락하는 제3스위치와 상기 비트선쌍을 각각 상기 제1전원전압과 접속하는 제4, 제5스위치와, 상기 비트선쌍을 각각 상기 차동증폭기의 입력에 접속하는 제6, 제7스위치를 가지고, 상기 제1, 제2, 제3스위치는 제1제어선에 의해서 제어되고, 상기 제4, 제5 스위치는 제2제어선에 의해서 제어되고, 상기 제6, 제7스위치는 제3제어선에 의해서 제어되고, 상기 제1제어선은, 제1펄스폭의 기간에 있어서, 상기 제1, 제2, 제3스위치를 ON으로하고, 상기 제3제어선은 상기 제6,제7스위치를 상기 제1, 제2, 제3스위치와 거의 동시에 ON으로하고, 일정기간후 OFF로 하고, 상기 제2제어선은 상기 제4, 제5스위치가, 상기 제6, 제7스위치가 OFF하고 있는 기간과 거의 같은 기간 ON으로하는 것을 특징으로 하는 반도체 메모리의 판독회로.
  2. 제1항에 있어서, 제6, 제7스위치의 OFF 타이밍을 제1, 제2, 제3스위치보다 수 ns지연되어 OFF 하는 것을 특징으로 하는 반도체 메모리의 판독회로.
  3. 제 1항에 있어서, 제4제어선에 의해서 제어되는 플립플롭형 제2앰프를 상기 차동증폭기의 입력에 접속하고, 상기 제4제어선은 상기 제6, 제7스위치가 OFF하고 있는 기간, 상기 제2앰프를 ON으로 하는 것을 특징으로 하는 반도체 메모리의 판독회로.
  4. 제1항에 있어서, 제1전원전압과 비트선쌍을 각각 제1, 제2스위치에 의해서 접속하고, 또 상기 비트선쌍을 제3, 제8스위치에 의해서 단락하고, 상기 비트선쌍을 각각 제4 제5스위치에 의해서 상기 제1전원전압과 접속하고, 상기 제1,제2, 제3스위치는 제1제어선에 의해서 제어되고, 상기 제4,제5, 제8스위치는, 제2제어선에 의해서 제어되는 것을 특징으로 하느 반도체 메로리의 판독회로.
  5. 제1항에 있어서, 상기 비트선쌍을 제3, 제8스위치에 의해서 단락하고 상기 비트선쌍을 각각 제4, 제5스위치에 의해서 상기 제1전원전압과 접속하고, 상기 제3스위치는 제1제어선에 의해서 제어되고, 상기 제4, 제5, 제8스위치는 제2제어신에 의해서 제어되는 것을 특징으로 하는 반도체 메모리의 판독회로.
  6. 제1항에 있어서, 제2전원전압과 비트선쌍을 각각 제1,제2스위치에 의해서 접속하고, 또 상기 비트선쌍을 제3스위치에 의해서 단락하고, 상기 비트선쌍을 각각 제4, 제5스위치에 의해서 상기 제2전원전압보다 낮은 제3전원전압과 접속한 것을 특징으로 하는 반도체 메모리의 판독 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920017872A 1991-09-30 1992-09-30 반도체메모리의 판독회로 KR950014908B1 (ko)

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JP91-250884 1991-09-30

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