JPH0719472B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0719472B2 JPH0719472B2 JP60233044A JP23304485A JPH0719472B2 JP H0719472 B2 JPH0719472 B2 JP H0719472B2 JP 60233044 A JP60233044 A JP 60233044A JP 23304485 A JP23304485 A JP 23304485A JP H0719472 B2 JPH0719472 B2 JP H0719472B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- pull
- bit line
- memory device
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 （イ） 利用分野 この発明は、フリップフロップ構成のスタテック型のメ
モリセルを複数個、半導体基板上にマトリックス状に配
列してなる半導体記憶装置に関する。
モリセルを複数個、半導体基板上にマトリックス状に配
列してなる半導体記憶装置に関する。
（ロ） 従来技術 従来、前記半導体記憶装置、即ちスタテック型ランダム
・アクセス・メモリ（Static Randum Access Memory）
には第３図に示すような回路構成が知られている。第３
図において、Ｘ方向及びＹ方向にメモリセル１が複数
個、マトリックス状に配列されている。そして、Ｘ方向
に配列された同一行の各メモリセル１は１本の共通する
ワード線Ｗと接続されている。一方、Ｙ方向に配列され
ている同一列の各メモリセル１には２本の共通のビット
線B,に夫々接続されている。前記各ビット線B,は入
出力装置２に接続され、ここに備えられた入出力制御回
路により、特定行のメモリセル１へデータの読み出し又
は書き込みが行なわれる。さらに入出力装置２は特定の
対のビット線B,を選択する機能も備えられている。一
方、前記各ワード線Ｗはワード選択回路３に接続され、
ここで特定のワード線Ｗが選択される。なお、前記各ビ
ット線B,の一端にはメモリセルの読み出し／書き込み
用の電流を供給するプルアップ電界効果トランジスタT0
が接続されている。
・アクセス・メモリ（Static Randum Access Memory）
には第３図に示すような回路構成が知られている。第３
図において、Ｘ方向及びＹ方向にメモリセル１が複数
個、マトリックス状に配列されている。そして、Ｘ方向
に配列された同一行の各メモリセル１は１本の共通する
ワード線Ｗと接続されている。一方、Ｙ方向に配列され
ている同一列の各メモリセル１には２本の共通のビット
線B,に夫々接続されている。前記各ビット線B,は入
出力装置２に接続され、ここに備えられた入出力制御回
路により、特定行のメモリセル１へデータの読み出し又
は書き込みが行なわれる。さらに入出力装置２は特定の
対のビット線B,を選択する機能も備えられている。一
方、前記各ワード線Ｗはワード選択回路３に接続され、
ここで特定のワード線Ｗが選択される。なお、前記各ビ
ット線B,の一端にはメモリセルの読み出し／書き込み
用の電流を供給するプルアップ電界効果トランジスタT0
が接続されている。
第４図は第３図のメモリセル１内の回路構成を詳細に示
したものである。第２図において、メモリセル１の半導
体基板としては高速，低消費電力の特徴をもつGaAs基板
が使用されている。また、メモリセル１には、ショトキ
ー障壁電界効果トランジスタ（MESFET）を基本素子とす
るE/D（エンハンスメント／デプレッション）構成のフ
リップフロップ形式が採用されている。第４図中破線に
囲んで示すひとつのメモリセル１において、T1及びT2は
エンハンスメント型のMESFET、T3及びT4はデプレッショ
ン型の負荷用のMESFETであり、T1〜T4によりフリップフ
ロップ回路が構成されている。トランスファゲートトラ
ンジスタT5,T6は、そのゲートが１本のワード線Ｗに接
続されており、このワード線Ｗが選択されたときに、前
記フリップフロップ回路のデータをビット線B,に読み
出したり、またはビット線B,からのデータをフリップ
フロップへ書き込むゲートとして機能する。
したものである。第２図において、メモリセル１の半導
体基板としては高速，低消費電力の特徴をもつGaAs基板
が使用されている。また、メモリセル１には、ショトキ
ー障壁電界効果トランジスタ（MESFET）を基本素子とす
るE/D（エンハンスメント／デプレッション）構成のフ
リップフロップ形式が採用されている。第４図中破線に
囲んで示すひとつのメモリセル１において、T1及びT2は
エンハンスメント型のMESFET、T3及びT4はデプレッショ
ン型の負荷用のMESFETであり、T1〜T4によりフリップフ
ロップ回路が構成されている。トランスファゲートトラ
ンジスタT5,T6は、そのゲートが１本のワード線Ｗに接
続されており、このワード線Ｗが選択されたときに、前
記フリップフロップ回路のデータをビット線B,に読み
出したり、またはビット線B,からのデータをフリップ
フロップへ書き込むゲートとして機能する。
前記フリップフロップ回路はT1,T2のうち一方がON、他
方がOFFの２つの安定状態をとる。いま、T1がON、T2がO
FF状態のときの内容をビット線B,に読み出すものとす
る。このとき、特定のワード線Ｗが選択されてT5,T6がO
Nとなる。すると、ビット線Ｂに接続されたプルアップ
電界効果トランジスタT0の電源Vpullから、T0→T5→T1
へと電流が流れ、T5とビット線Ｂとの接続端子B1に、T0
とT5、T1、の電流駆動能力の比で定まる電圧値が読み出
される。このとき、T2はOFF状態にあるからT2へは電流
は流れず、T6とビット線との接続端子B2の電圧はT4と
B2点に接続されたプルアップ負荷T0により決まる。
方がOFFの２つの安定状態をとる。いま、T1がON、T2がO
FF状態のときの内容をビット線B,に読み出すものとす
る。このとき、特定のワード線Ｗが選択されてT5,T6がO
Nとなる。すると、ビット線Ｂに接続されたプルアップ
電界効果トランジスタT0の電源Vpullから、T0→T5→T1
へと電流が流れ、T5とビット線Ｂとの接続端子B1に、T0
とT5、T1、の電流駆動能力の比で定まる電圧値が読み出
される。このとき、T2はOFF状態にあるからT2へは電流
は流れず、T6とビット線との接続端子B2の電圧はT4と
B2点に接続されたプルアップ負荷T0により決まる。
（ハ） 発明が解決しようとする問題点 第１図に示すようなメモリの集積度が大きくなると、プ
ルアップ電界効果トラジスタT0から遠く離れたメモリセ
ル１と当該T0との組み合わせにより読み出し／書き込み
が行なわれることになる。例えば4Kビットのメモリであ
ると、XY方向に夫々64個のメモリセル１が配列される。
ルアップ電界効果トラジスタT0から遠く離れたメモリセ
ル１と当該T0との組み合わせにより読み出し／書き込み
が行なわれることになる。例えば4Kビットのメモリであ
ると、XY方向に夫々64個のメモリセル１が配列される。
このメモリセルのサイズが、例えば50μｍ角とすると、
T0から最も離れたメモリセル１内のT1までの距離は50×
62＝3.1mmである。そこで、回路設計を行うには、各電
界効果トランジスタの特性上の相違を考慮し、特に前記
離れた電界効果トランジスタ同志を組み合わせることを
考慮して設計上余裕をもたせることが一般に行なわれて
いる。具体的には、ビット線B,上の“ハイレベル”と
“ロウレベル”の電圧レベル差を大きくとるように回路
定数が決定されている。しかしながら、ビット線は前述
のように数mmと長く、この配線容量を高速に充放電する
には前記電圧レベル差は小さい程都合が良い問題があつ
た。つまり、高速動作と確実な動作は相互する要求であ
つた。
T0から最も離れたメモリセル１内のT1までの距離は50×
62＝3.1mmである。そこで、回路設計を行うには、各電
界効果トランジスタの特性上の相違を考慮し、特に前記
離れた電界効果トランジスタ同志を組み合わせることを
考慮して設計上余裕をもたせることが一般に行なわれて
いる。具体的には、ビット線B,上の“ハイレベル”と
“ロウレベル”の電圧レベル差を大きくとるように回路
定数が決定されている。しかしながら、ビット線は前述
のように数mmと長く、この配線容量を高速に充放電する
には前記電圧レベル差は小さい程都合が良い問題があつ
た。つまり、高速動作と確実な動作は相互する要求であ
つた。
この発明は、高速動作ができ、しかも確実な動作を行な
わせることができる半導体記憶装置を提供することであ
る。
わせることができる半導体記憶装置を提供することであ
る。
（ニ） 問題点を解決するための手段 この発明は、同一のビット線に接続された各メモリセル
を近接する複数のメモリセルの組に区分すると共に、各
組ごとであつて当該組のメモリセルの近傍又は当該組の
ひとつのメモリセル内に設けられ、第１の端子が当該ビ
ット線へ、第２の端子がプルアップ用電源へ、第３の端
子がゲート線へ、と夫々接続されたプルアップ用負荷ト
ランジスタを備え、前記選択手段は、さらに前記各ゲー
ト線が接続され、前記組の各メモリセルに接続された各
ワード線のひとつが選択された際に当該組に所属する前
記ゲート線も選択されて当該組のプルアップ用負荷トラ
ンジスタを選択するものであり、前記選択された組のプ
ルアップ用負荷トランジスタ及び当該組の選択されたメ
モリセルによつてビット線にデータ電圧レベルを与え
る、構成となつている。
を近接する複数のメモリセルの組に区分すると共に、各
組ごとであつて当該組のメモリセルの近傍又は当該組の
ひとつのメモリセル内に設けられ、第１の端子が当該ビ
ット線へ、第２の端子がプルアップ用電源へ、第３の端
子がゲート線へ、と夫々接続されたプルアップ用負荷ト
ランジスタを備え、前記選択手段は、さらに前記各ゲー
ト線が接続され、前記組の各メモリセルに接続された各
ワード線のひとつが選択された際に当該組に所属する前
記ゲート線も選択されて当該組のプルアップ用負荷トラ
ンジスタを選択するものであり、前記選択された組のプ
ルアップ用負荷トランジスタ及び当該組の選択されたメ
モリセルによつてビット線にデータ電圧レベルを与え
る、構成となつている。
（ホ） 作用 データの読み出し／書き込みは選択されたメモリセル内
の素子と同一セル内又は近傍のプルアップ用負荷トラン
ジスタの組み合わせによつて行なわれる。したがつて、
近接した素子同志が使用されるので、しかも素子間の特
性上の相違が少なく、ビット線に印加されるデータ電圧
レベルの差が少ない。
の素子と同一セル内又は近傍のプルアップ用負荷トラン
ジスタの組み合わせによつて行なわれる。したがつて、
近接した素子同志が使用されるので、しかも素子間の特
性上の相違が少なく、ビット線に印加されるデータ電圧
レベルの差が少ない。
（ヘ） 実施例 以下、この発明の実施例につき第１図及び第２図に基づ
いて説明する。第１図において、破線によつて囲まれた
部分はメモリセル11を示し、このメモリセル11は複数、
第３図に示すようにマトリックス状に配列されている。
第１図に示すメモリセル11において、第４図のメモリセ
ル１と同一の構成部分は同一の符号を附して示し、その
説明は省略する。第１図に示すメモリセル11にはプルア
ップ用負荷トランジスタとしてエンハンスメント型の電
界効果トランジスタT7,T8が設けられている。T7,T8の各
ソース電極は夫々対応してビット線B,に接続され、そ
の各ドレイン電極は夫々対応してプルアップ用電源Vpul
lに、また各ゲート電極はT5,T6のゲート電極が接続され
ているワード線Ｗに接続されている。このため、各ビッ
ト線B,には、この各ビット線B,に接続されているメ
モリセル11と同数のプルアップ電界効果トランジスタが
接続されていることになる。なお、この実施例の各ビッ
ト線B,には第３図及び第４図に示されるプルアップ電
界効果トランジスタT0は接続されて無い。
いて説明する。第１図において、破線によつて囲まれた
部分はメモリセル11を示し、このメモリセル11は複数、
第３図に示すようにマトリックス状に配列されている。
第１図に示すメモリセル11において、第４図のメモリセ
ル１と同一の構成部分は同一の符号を附して示し、その
説明は省略する。第１図に示すメモリセル11にはプルア
ップ用負荷トランジスタとしてエンハンスメント型の電
界効果トランジスタT7,T8が設けられている。T7,T8の各
ソース電極は夫々対応してビット線B,に接続され、そ
の各ドレイン電極は夫々対応してプルアップ用電源Vpul
lに、また各ゲート電極はT5,T6のゲート電極が接続され
ているワード線Ｗに接続されている。このため、各ビッ
ト線B,には、この各ビット線B,に接続されているメ
モリセル11と同数のプルアップ電界効果トランジスタが
接続されていることになる。なお、この実施例の各ビッ
ト線B,には第３図及び第４図に示されるプルアップ電
界効果トランジスタT0は接続されて無い。
いま、１本のワード線Ｗが選択されたとすると、このワ
ード線に接続されたメモリセル11が選択され、そのメモ
リセル11内のT5,T6,T7,T8がONする。このとき、選択さ
れたメモリセル11内のT1がON、T2がOFF状態にあるとす
ると、プルアップ用電源VpullからT7→T5→T1へと電流
が流れ、端子B1にはT7とT5,T1で定まる電圧値が読み出
される。このように、データの読み出し／書き込みはメ
モリセル11内の近接した、特性上差が小さい素子同志を
使用して行うことができるので、ビット線B,上のデー
タ電圧レベルの変動は小さく抑えられる。また、プルア
ップ用電源Vpullをメモリセル11内のフリップフロップ
用の電源Vcellと同一に構成すれば、従来の第４図に示
す半導体記憶装置と比較して新たな配線交差部を作るこ
となく実施できるので、歩留りが低下することはない。
ード線に接続されたメモリセル11が選択され、そのメモ
リセル11内のT5,T6,T7,T8がONする。このとき、選択さ
れたメモリセル11内のT1がON、T2がOFF状態にあるとす
ると、プルアップ用電源VpullからT7→T5→T1へと電流
が流れ、端子B1にはT7とT5,T1で定まる電圧値が読み出
される。このように、データの読み出し／書き込みはメ
モリセル11内の近接した、特性上差が小さい素子同志を
使用して行うことができるので、ビット線B,上のデー
タ電圧レベルの変動は小さく抑えられる。また、プルア
ップ用電源Vpullをメモリセル11内のフリップフロップ
用の電源Vcellと同一に構成すれば、従来の第４図に示
す半導体記憶装置と比較して新たな配線交差部を作るこ
となく実施できるので、歩留りが低下することはない。
第２図において、マトリックス状に配列されたメモリセ
ルのうち、各列のメモリセルが順次２個ごとに一つの組
を構成している。即ち、対をなすビット線B,に接続さ
れたメモリセルのうち、２つ目ごとのメモリセルは第１
図に示すメモリセル11によつて、他のメモリセルは第４
図に示すメモリセル１によつて構成されている。そして
同一の各行に配列されたメモリセル内のT7,T8の各ゲー
トは相互に接続され、そのゲート線Ｇは各ワード線Ｗが
接続されているワード選択回路４に接続されている。こ
のワード選択回路４は、ひとつの組を構成するメモリセ
ル１とメモリセル11が夫々接続されている２本のワード
線Ｗのうちいずれかが選択された際、当該組に属するゲ
ート線Ｇも併せて選択し、対応するメモリセル11内の
T7,T8をONするように機能する。このため、ワード線Ｗ
により選択されたメモリセル１又はメモリセル11と、そ
のメモリセルと同一組のT7,T8との組み合せによつてビ
ツト線B,にデータ電圧レベルが与えられる。この実施
例のように構成すると、第３図の場合と比較してプルア
ップ用電界効果トランジスタT7,T8の数を減少でき、し
かもデータ電圧レベルを与えるために関与する素子間の
距離も短かいので、電圧レベルの変動は少ない。
ルのうち、各列のメモリセルが順次２個ごとに一つの組
を構成している。即ち、対をなすビット線B,に接続さ
れたメモリセルのうち、２つ目ごとのメモリセルは第１
図に示すメモリセル11によつて、他のメモリセルは第４
図に示すメモリセル１によつて構成されている。そして
同一の各行に配列されたメモリセル内のT7,T8の各ゲー
トは相互に接続され、そのゲート線Ｇは各ワード線Ｗが
接続されているワード選択回路４に接続されている。こ
のワード選択回路４は、ひとつの組を構成するメモリセ
ル１とメモリセル11が夫々接続されている２本のワード
線Ｗのうちいずれかが選択された際、当該組に属するゲ
ート線Ｇも併せて選択し、対応するメモリセル11内の
T7,T8をONするように機能する。このため、ワード線Ｗ
により選択されたメモリセル１又はメモリセル11と、そ
のメモリセルと同一組のT7,T8との組み合せによつてビ
ツト線B,にデータ電圧レベルが与えられる。この実施
例のように構成すると、第３図の場合と比較してプルア
ップ用電界効果トランジスタT7,T8の数を減少でき、し
かもデータ電圧レベルを与えるために関与する素子間の
距離も短かいので、電圧レベルの変動は少ない。
なお、上記実施例においてはプルアップ用電界効果トラ
ンジスタT7,T8をメモリセル11に含めた構成にしたが、
必ずしも含める必要はなくメモリセルの近傍に設ければ
良い。
ンジスタT7,T8をメモリセル11に含めた構成にしたが、
必ずしも含める必要はなくメモリセルの近傍に設ければ
良い。
また、上記実施例においては、各列の隣り合う２個のメ
モリセルによつてひとつの組が構成されたが、組を構成
するメモリセルの個数は本発明の趣旨が満足されればい
くつでも良い。
モリセルによつてひとつの組が構成されたが、組を構成
するメモリセルの個数は本発明の趣旨が満足されればい
くつでも良い。
また、前記実施例においてはプルアップ用負荷トランジ
スタとして電界効果トランジスタを使用したが、通常の
トランジスタでも実施でき、またスイッチ用のトランジ
スタとプルアップ負荷として抵抗，ダイオード等を組み
合せて使用しても良い。
スタとして電界効果トランジスタを使用したが、通常の
トランジスタでも実施でき、またスイッチ用のトランジ
スタとプルアップ負荷として抵抗，ダイオード等を組み
合せて使用しても良い。
（ヘ） 効果 この発明の半導体記憶装置は、読み出し／書き込みの際
にビット線に生じるデータ電圧レベルは特定されたメモ
リセル内又はそのメモリセルに近接して設けられたプル
アップ用負荷トランジスタによつて与えられるから、デ
ータ電圧レベルの変動が少ない。したがつて、ビット線
電圧の“ハイレベル”と“ロウレベル”の差を小さく設
計しても確実に動作させることができ、このため高速動
作を達成できる。しかも、従来の装置と比較しても歩留
まりの低下は無い。
にビット線に生じるデータ電圧レベルは特定されたメモ
リセル内又はそのメモリセルに近接して設けられたプル
アップ用負荷トランジスタによつて与えられるから、デ
ータ電圧レベルの変動が少ない。したがつて、ビット線
電圧の“ハイレベル”と“ロウレベル”の差を小さく設
計しても確実に動作させることができ、このため高速動
作を達成できる。しかも、従来の装置と比較しても歩留
まりの低下は無い。
第１図はこの発明のメモリセルの構成図、第２図はこの
発明の一実施例を示す概略回路構成図、第３図は従来の
半導体記憶装置の概略回路構成図、第４図は第３図のメ
モリセルの構成の詳細を示す図である。 1,11……メモリセル、４……ワード選択回路、Ｗ……ワ
ード線、B,……ビット線、Ｇ……ゲート線、T1,T2…
…エンハンスメント型の電界効果トランジスタ、T3,T4
……デプレッション型の電界効果トランジスタ、T5,T6
……トランスファゲートトランジスタ、T7,T8……プル
アップ電界効果トランジスタ。
発明の一実施例を示す概略回路構成図、第３図は従来の
半導体記憶装置の概略回路構成図、第４図は第３図のメ
モリセルの構成の詳細を示す図である。 1,11……メモリセル、４……ワード選択回路、Ｗ……ワ
ード線、B,……ビット線、Ｇ……ゲート線、T1,T2…
…エンハンスメント型の電界効果トランジスタ、T3,T4
……デプレッション型の電界効果トランジスタ、T5,T6
……トランスファゲートトランジスタ、T7,T8……プル
アップ電界効果トランジスタ。
Claims (3)
- 【請求項１】半導体基板上に行、列マトリックス状に配
列され、トランスファーゲートを含みフリップフロップ
構成のスタティク型の複数個のメモリセルと、前記メモ
リセルのトランスファーゲートを相互に各行ごとに接続
する複数のワード線と、該ワード線を選択する選択手段
と、選択されたワード線に接続されたメモリセルの内容
の読み出し／書き込みを行うためのビット線とを備えた
半導体記憶装置において、 同一の前記ビット線に接続された各メモリセルを近接す
る複数のメモリセルの組に区分すると共に、各組ごとで
あって当該組のメモリセル近傍又は当該組のひとつのメ
モリセル内に設けられ、第１の端子が当該ビット線へ、
第２の端子がプルアップ用電源へ、第３の端子がゲート
線へ、と夫々接続されたプルアップ用負荷トランジスタ
を備え、 前記選択手段は、さらに前記各ゲート線が接続され、前
記組各のメモリセルに接続された各ワード線のひとつが
選択された際に当該組に所属する前記ゲート線も選択さ
れて当該組に所属するプルアップ用負荷トランジスタを
選択するものであり、 前記選択された組のプルアップ用負荷トランジスタ及び
当該組の選択されたメモリセルによって前記ビット線に
データ電圧レベルを与える、ことを特徴とする半導体記
憶装置。 - 【請求項２】前記半導体基板はGaAs基板であることを特
徴とする、特許請求の範囲第１項記載の半導体記憶装
置。 - 【請求項３】前記プルアップ用負荷トランジスタは電界
効果トランジスタである、ことを特徴とする特許請求の
範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60233044A JPH0719472B2 (ja) | 1985-10-18 | 1985-10-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60233044A JPH0719472B2 (ja) | 1985-10-18 | 1985-10-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6292300A JPS6292300A (ja) | 1987-04-27 |
| JPH0719472B2 true JPH0719472B2 (ja) | 1995-03-06 |
Family
ID=16948921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60233044A Expired - Lifetime JPH0719472B2 (ja) | 1985-10-18 | 1985-10-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719472B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4928268A (en) * | 1989-04-21 | 1990-05-22 | Motorola, Inc. | Memory using distributed data line loading |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60243899A (ja) * | 1984-05-18 | 1985-12-03 | Oki Electric Ind Co Ltd | メモリ装置 |
-
1985
- 1985-10-18 JP JP60233044A patent/JPH0719472B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6292300A (ja) | 1987-04-27 |
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