JPS5823676B2 - メモリユニツト - Google Patents
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- JPS5823676B2 JPS5823676B2 JP54154481A JP15448179A JPS5823676B2 JP S5823676 B2 JPS5823676 B2 JP S5823676B2 JP 54154481 A JP54154481 A JP 54154481A JP 15448179 A JP15448179 A JP 15448179A JP S5823676 B2 JPS5823676 B2 JP S5823676B2
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- transistors
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- memory unit
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
- G11C11/4113—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access to base or collector of at least one of said transistors, e.g. via access diodes, access transistors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、■２Ｌ技術、特にＩ２Ｌ処理技術により製造
されたランダムアクセスメモリユニットに関するもので
ある。
されたランダムアクセスメモリユニットに関するもので
ある。
ｌ２Ｌｅ積化インジエクシヨンロジツク
（ｉｎｔｅｇｒａｔｅｄ １ｎｊｅｃｔｉｏｎ ｌ
ｏｇｉｃ ））は、大規模集積回路に使用されるバイポ
ーラ半導体製造法において比較的最近開発されたもので
ある。
ｏｇｉｃ ））は、大規模集積回路に使用されるバイポ
ーラ半導体製造法において比較的最近開発されたもので
ある。
この製法では、回路密度を増大し、かつこれまで必要で
あったトランジスタ相互間接続を省略するために、異な
るトランジスタからの領域を融合することが可能である
。
あったトランジスタ相互間接続を省略するために、異な
るトランジスタからの領域を融合することが可能である
。
更に、Ｉ２５回路の性能特性は他の公知の製法によって
製造した回路に優るとも劣らない。
製造した回路に優るとも劣らない。
例えば、■２Ｌ回路は、ＮチャンネルＭＯ８（金属酸化
物半導体）回路よりも動作が早く、しかもＭＯＳファミ
ＩＪの高速度で低電力の系統であるＣＭＯ３（相補型金
属酸化物半導体）よりも消費電力が小さい。
物半導体）回路よりも動作が早く、しかもＭＯＳファミ
ＩＪの高速度で低電力の系統であるＣＭＯ３（相補型金
属酸化物半導体）よりも消費電力が小さい。
バイポーラの世界では、回路がＭＯ８技法によってのみ
以前に得られるＬＳＩの複雑さを増す場合には■２Ｌは
高いバイポーラ速度を保持するための段を与える。
以前に得られるＬＳＩの複雑さを増す場合には■２Ｌは
高いバイポーラ速度を保持するための段を与える。
基本的な■２Ｌロジックユニットはバイポーラインバー
タトランジスタとバイポーラインジェクタトランジスタ
とを含む。
タトランジスタとバイポーラインジェクタトランジスタ
とを含む。
インバータは物理的には反転モードで動作される垂直型
ＮＰＮ多エミッタトランジスタからなる。
ＮＰＮ多エミッタトランジスタからなる。
このモードでは、常套的なバイポーラＮＰＮ）ランジス
タのエミッタはコレクタとして働（。
タのエミッタはコレクタとして働（。
ＮＰＮインバータへのベースドライブは横型ＰＮＰ電流
源によって供給され、ソノエミッタの拡散領域の成るも
のはバルクシリコンにＮＰＮインバータの領域と集積（
或いは融合）される。
源によって供給され、ソノエミッタの拡散領域の成るも
のはバルクシリコンにＮＰＮインバータの領域と集積（
或いは融合）される。
■２Ｌは常套的なバイポーラエピタキシャル技法におい
て得られる。
て得られる。
結果として、Ｉ２Ｌを使用している集積回路チップは現
存するバイポーラ製造ライン上で製造されることができ
、従って設計者は他のバイポーラ技法を同一チップ上で
Ｉ２Ｌロジックと組合せることができる。
存するバイポーラ製造ライン上で製造されることができ
、従って設計者は他のバイポーラ技法を同一チップ上で
Ｉ２Ｌロジックと組合せることができる。
■２Ｌの高ハッケージ密度はバルクシリコンにおけるそ
の融合構成の単純さから得られる。
の融合構成の単純さから得られる。
この単純さによって、ゲート当りの接点数が少なく、拡
散抵抗が完全に存在せず、セル内の布線がな（、かつセ
ル間の布線の引回しがし易いというチップレイアウトの
特長を高める高密度が得られる。
散抵抗が完全に存在せず、セル内の布線がな（、かつセ
ル間の布線の引回しがし易いというチップレイアウトの
特長を高める高密度が得られる。
■２Ｌ技法の他の利点には、必要電源電圧がＭＯＳの典
型的な５，０ボルトに比べて０．７ボルトと低く、ノイ
ズ及び他の干渉に強く、電源の犬き。
型的な５，０ボルトに比べて０．７ボルトと低く、ノイ
ズ及び他の干渉に強く、電源の犬き。
な変動に耐えるというものがある。
更に、ロジックゲート速度及び電力消費の広範囲に亘っ
てＩ２Ｌがほぼ一定の電力遅延積を示す。
てＩ２Ｌがほぼ一定の電力遅延積を示す。
Ｉ２Ｌ技法の上述した利点のために、■２Ｌによって部
分的に或いは完全に製造した回路は将来：の大規模集積
回路の製造において大きな役割をはだすことは当業者に
は明らかである。
分的に或いは完全に製造した回路は将来：の大規模集積
回路の製造において大きな役割をはだすことは当業者に
は明らかである。
従って、他の技法において利用される基本的ロジック回
路と同様の機能を行なう■２Ｌ技法における基本ロジッ
ク回路を開発することが回路設計者にとって必。
路と同様の機能を行なう■２Ｌ技法における基本ロジッ
ク回路を開発することが回路設計者にとって必。
要である。
しかし、Ｉ２Ｌの異なる性質のため、新しい回路設計が
基本ロジック回路を作るのに必要である。
基本ロジック回路を作るのに必要である。
現在電子工業において広く使用されている基本回路の１
つはメモリすなわち記憶回路である。
つはメモリすなわち記憶回路である。
一般に、このような回路はランダムアクセスメモリ（Ｒ
ＡＭ）又はリードオンリーメモリ（ＲＯＭ）のいずれか
である。
ＡＭ）又はリードオンリーメモリ（ＲＯＭ）のいずれか
である。
ランダムアクセスメモリは、命令によりアドレスされて
読出し或いは書込まれるメモリユニットのマトリックス
を含むのに対し、リードオンリーメモリはアドレスされ
たとき読出すことができるが変更できない情報のビット
を表わすように物理的に製造されたメモリユニットのマ
トリックスを含む。
読出し或いは書込まれるメモリユニットのマトリックス
を含むのに対し、リードオンリーメモリはアドレスされ
たとき読出すことができるが変更できない情報のビット
を表わすように物理的に製造されたメモリユニットのマ
トリックスを含む。
ランダムアクセスメモリユニットは、利用される製造法
と回路の要件とにより異なる数のトランジスタを使用し
ている種々の異なる形で知られている。
と回路の要件とにより異なる数のトランジスタを使用し
ている種々の異なる形で知られている。
単一のトランジスタと３つのトランジスタＭＯＳユニッ
トとのような公知のＲＡＭユニット構成の多くは、高又
は低論理状態のいずれかを表わす電荷を蓄積するために
トランジスタの固有容量に依る。
トとのような公知のＲＡＭユニット構成の多くは、高又
は低論理状態のいずれかを表わす電荷を蓄積するために
トランジスタの固有容量に依る。
しかし、このような回路では、蓄積した電荷が急速に消
散するため信号再蓄積能力が必要で、周期的に再生しな
ければならない。
散するため信号再蓄積能力が必要で、周期的に再生しな
ければならない。
更に、成る回路設計では、ユニットの情報を読出すとそ
れに蓄積している電荷が破壊してしまうため、情報を保
持しなければならない場合には再蓄積をしなければなら
ない。
れに蓄積している電荷が破壊してしまうため、情報を保
持しなければならない場合には再蓄積をしなければなら
ない。
本発明の主目的は、■２Ｌの必要条件により設計されか
つ常套的なバイポーラ技術と適合し５るＲＡＭユニット
を提供することにある。
つ常套的なバイポーラ技術と適合し５るＲＡＭユニット
を提供することにある。
本発明の別の目的は、比較的高速で、比較的低電力消費
のＩ２ＬＲＡＭユニットを提供することにある。
のＩ２ＬＲＡＭユニットを提供することにある。
本発明の別の目的は、電力を供給する限り蓄積している
情報を保持し、電荷再蓄積装置を必要としないＩ２ＬＲ
ＡＭユニットを提供することにある。
情報を保持し、電荷再蓄積装置を必要としないＩ２ＬＲ
ＡＭユニットを提供することにある。
本発明によれば、ランダムアクセスメモリ（ＲＡＭ）に
おいて電源、データ人力／出力線、リード命令線、及び
ライト命令線に接続されるようになされた型のメモリユ
ニットが提供される。
おいて電源、データ人力／出力線、リード命令線、及び
ライト命令線に接続されるようになされた型のメモリユ
ニットが提供される。
ユニットは、各々がベース端子と、地気に動作的に接続
されたエミッタ端子と、１つ又はそれ以上のコレクタ端
子とを有する複数のインバータトランジスタを含む。
されたエミッタ端子と、１つ又はそれ以上のコレクタ端
子とを有する複数のインバータトランジスタを含む。
同じ数のインジェクタトランジスタが設けられ、各々は
インジェタトランジスタノ異なるものの電流源として働
く。
インジェタトランジスタノ異なるものの電流源として働
く。
インジェクタトランジスタの各々は、地気に動作的に接
続されたベース端子と、電源に動作的に接続されたエミ
ッタ端子と、インバータトランジスタの１つのベースに
動作的に接続されたコレクタ端子とを有する。
続されたベース端子と、電源に動作的に接続されたエミ
ッタ端子と、インバータトランジスタの１つのベースに
動作的に接続されたコレクタ端子とを有する。
従って、インバータトランジスタの各々のベース端子は
インジェクタトランジスタの１つのコレクタ端子に接続
されている。
インジェクタトランジスタの１つのコレクタ端子に接続
されている。
フリップフロップ構成を形成する第１及び第２のインバ
ータトランジスタを交差結合するための手段が設けられ
ている。
ータトランジスタを交差結合するための手段が設けられ
ている。
フリップフロップの状態は、それに記憶されているデー
タによって決定される。
タによって決定される。
リード命令、ライト命令及びデータ線と交差結合したイ
ンバータトランジスタとの間には、リード及びライト命
令線に印加される信号によってデータ線と交差結合した
第１及び第２のインバ。
ンバータトランジスタとの間には、リード及びライト命
令線に印加される信号によってデータ線と交差結合した
第１及び第２のインバ。
−タトランジスタとの間でデータを制御するための手段
が設けられてこれらに接続されている。
が設けられてこれらに接続されている。
データ制御手段は、リード制御手段、ライト制御手段、
データ入力手段、及びデータ出力手段を含む。
データ入力手段、及びデータ出力手段を含む。
データ入力手段は、ベース端子がデータ線りに接続され
ている第３のインバータトランジスタ、ベース端子が第
１の接続点を介して第３のインバータトランジスタのコ
レクタに接続されている第４のインバータトランジスタ
と、ベース端子が第２の接続点を介して第４のインバー
タトランジスｊりのコレクタ端子に接続されている第５
のインバータトランジスタとを含む。
ている第３のインバータトランジスタ、ベース端子が第
１の接続点を介して第３のインバータトランジスタのコ
レクタに接続されている第４のインバータトランジスタ
と、ベース端子が第２の接続点を介して第４のインバー
タトランジスｊりのコレクタ端子に接続されている第５
のインバータトランジスタとを含む。
第４のインバータトランジスタの他のコレクタ端子と第
５のインバータトランジスタのコレクタ端子とは交差結
合した第１及び第２のインバータトランジスタのコレク
タ端子にそれぞれ動作的に接続されている。
５のインバータトランジスタのコレクタ端子とは交差結
合した第１及び第２のインバータトランジスタのコレク
タ端子にそれぞれ動作的に接続されている。
ライト制御回路は、ベース端子がライト命令線に動作的
に接続され、かつ第１及び第２コレクタ端子が第１及び
第２の接続点にそれぞれ動作的に接続されている第６の
インバータトランジスタをシ含む。
に接続され、かつ第１及び第２コレクタ端子が第１及び
第２の接続点にそれぞれ動作的に接続されている第６の
インバータトランジスタをシ含む。
データ出力手段は、第３の接続点を介して交差結合した
第１及び第２のインバータトランジスタの一方のコレク
タ端子に動作的に接続されたベース端子を有する第７の
インバータトランジスタを。
第１及び第２のインバータトランジスタの一方のコレク
タ端子に動作的に接続されたベース端子を有する第７の
インバータトランジスタを。
含む。
第７のインバータトランジスタのコレクタ端子はデータ
人力／出力線に動作的に接続されている。
人力／出力線に動作的に接続されている。
リード制御手段は、ベースがリード命令線に動作的に接
続された第８のインバータトランジスタ。
続された第８のインバータトランジスタ。
を含む。
第８のインバータトランジスタのコレクタ端子は第３の
接続点に動作的に接続されている。
接続点に動作的に接続されている。
インバータトランジスタの各々は、垂直型ＮＰＮバイポ
ーラトランジスタを含む。
ーラトランジスタを含む。
インジェクタトランジスタの各々は横型ＰＮＰバイポー
ラ・トランジスタを含む。
ラ・トランジスタを含む。
各インジェクタトランジスタはそれと関連したインバー
タトランジスタの電流源として作用する。
タトランジスタの電流源として作用する。
以下に本発明を図面を参照して説明する。
第１図は本発明のメモリユニットマトリックスプレイと
、これと関連した周辺アドレスコード線タ力／出力ロジ
ック、及びリード／ライトロジック回路とを示している
。
、これと関連した周辺アドレスコード線タ力／出力ロジ
ック、及びリード／ライトロジック回路とを示している
。
アドレスデコーダ、入力／出力ロジック及びリード／ラ
イトロジックはこれらの機能を行なうための当該技術に
おいて周知の常套的バイポーラ回路である。
イトロジックはこれらの機能を行なうための当該技術に
おいて周知の常套的バイポーラ回路である。
これらの回路は本発明の部分を形成しないので詳細は示
さない。
さない。
メモリセル１０は行及び列に配列され、各々の数は設計
の選択の問題である。
の選択の問題である。
しかし、参照し易くするため、行は１・・・・・・Ｘで
示し、列は１・・・・・・ｙで示して、第１行及び第１
列のセル１０は１−１で、最後の行及び列のセル１０は
ｘ−ｙで示す。
示し、列は１・・・・・・ｙで示して、第１行及び第１
列のセル１０は１−１で、最後の行及び列のセル１０は
ｘ−ｙで示す。
各メモリユニットすなわちセル１０は３つの外部接続を
有する。
有する。
各セル１０は垂直データ人力／出力線、水平ライト命令
線及び水平リード命令線に接続されている。
線及び水平リード命令線に接続されている。
それぞれＤｌ ・・・・・・ＤＸで示される垂直データ
人力／出力線の各々アドレスデコーダ及び人力／出力ロ
ジック回路１１に接続されている。
人力／出力線の各々アドレスデコーダ及び人力／出力ロ
ジック回路１１に接続されている。
アドレスデコーダ及び入力／出力ロジック回路１１はリ
ード／ライト命令信号線１２からリード及びライト命令
信号を、アドレスコード線１４にアドレスコード信号を
、そしてデータ入線１６に入力データを受けるようにな
されている。
ード／ライト命令信号線１２からリード及びライト命令
信号を、アドレスコード線１４にアドレスコード信号を
、そしてデータ入線１６に入力データを受けるようにな
されている。
回路１１はまたデータ出線１８に接続されている。
Ｒ１・・・・・・Ｒｙで示された水平リード線の各々と
Ｗｌ ・・・・・・Ｗ で示された水平ライト線の各
々とはアドレスデコーダ及びリード／ライトロジック回
路２０の別々の出力に接続されている。
Ｗｌ ・・・・・・Ｗ で示された水平ライト線の各
々とはアドレスデコーダ及びリード／ライトロジック回
路２０の別々の出力に接続されている。
アドレスデコーダ及びリード／ライトロジック回路２０
はリード／ライト命令線１２からリード及びライト命令
信号を、そしてアドレスコード線２４からアドレスコー
ド線を受は取る。
はリード／ライト命令線１２からリード及びライト命令
信号を、そしてアドレスコード線２４からアドレスコー
ド線を受は取る。
通常、ライトＷ１・・−・・−Ｗ 線の各々とリードＲ
１・−・・・・Ｒｙ線の各々とに印加される信号は高す
なわち論理の１状態にある。
１・−・・・・Ｒｙ線の各々とに印加される信号は高す
なわち論理の１状態にある。
これはメモリユニットの記憶部をそれぞれのデータ人力
／出力線Ｄ０・・・・・−ＤＸから分離し続ける。
／出力線Ｄ０・・・・・−ＤＸから分離し続ける。
リード及びライトの２つの動作が可能である。
各動作の前に、常套的な設計のアドレス回路（図示せず
）によって発生されるコード化アドレス信号が線１４及
び２４からそれぞれ回路１１及び２０によって受は取ら
れる。
）によって発生されるコード化アドレス信号が線１４及
び２４からそれぞれ回路１１及び２０によって受は取ら
れる。
コード化アドレス信号は回路１１及び２０の各々によっ
て復号されて、新しいセル１０が特定の動作のため選択
される。
て復号されて、新しいセル１０が特定の動作のため選択
される。
適当な常套的回路（図示せず）によって発生されるリー
ド／ライト命令信号は線１２から回路１１，２０の各々
によって受は取られてこれは行なわれるべき動作の型を
指示する。
ド／ライト命令信号は線１２から回路１１，２０の各々
によって受は取られてこれは行なわれるべき動作の型を
指示する。
例えば、リード動作がセル１−１について行なわれると
する。
する。
リード動作では、回路２０は読出すべきセルがあるセル
の列と関連したリード線に低状態すなわち論理０を発生
する。
の列と関連したリード線に低状態すなわち論理０を発生
する。
従って、セル１−１が読出される場合には、線Ｒ１上の
信号が回路２０によって高状態から低状態に変えられ、
リード線Ｒ２・・・・・・Ｒｙの全て及びライト線Ｗ□
・°。
信号が回路２０によって高状態から低状態に変えられ、
リード線Ｒ２・・・・・・Ｒｙの全て及びライト線Ｗ□
・°。
・・・■〜の全ては高い論理ｌの状態を保つ。
これはセル１−１の記憶部分を垂直データ人力／出力線
Ｄ１ に接続させる。
Ｄ１ に接続させる。
データ人力／出力線Ｄ１ は、セル１−１に記憶されて
いるデータがデータ出力線１８に現われるように回路１
１によってデータ出力線１８に接続されている。
いるデータがデータ出力線１８に現われるように回路１
１によってデータ出力線１８に接続されている。
例１のセルの残すのものすなわちセル２−１ 、３−１
、 ｘ−１の記憶部分はまた、リード線Ｒ１が低状態
になると、それぞれのデータ人力／出力線Ｄ２・・・・
・・Ｄｘに接続される。
、 ｘ−１の記憶部分はまた、リード線Ｒ１が低状態
になると、それぞれのデータ人力／出力線Ｄ２・・・・
・・Ｄｘに接続される。
しかし、回路１１は行１のみがアドレスされていて線Ｄ
２・・・・・・ＤＸをデータ出力線１８に接続しないの
で、出力データについては効果はない。
２・・・・・・ＤＸをデータ出力線１８に接続しないの
で、出力データについては効果はない。
更に、本発明のメモリセルは非破壊読出しであるため、
列１のアドレスされていないセルがそれらのそれぞれの
データ人力／出力線に接続されていなくても、それに記
憶されているデータに伺ら悪影響を与えない。
列１のアドレスされていないセルがそれらのそれぞれの
データ人力／出力線に接続されていなくても、それに記
憶されているデータに伺ら悪影響を与えない。
セル１−１のライト動作は、他のライト線 。
Ｗ２・−・・・・■優の全てとリード線Ｒ１・・・・・
・Ｒｙの全てが論理ｌ状態に保持されている間にアドレ
スコードにより選択した列のライト線Ｗ□ を低すなわ
ち論理０状態に変えることによって行なわれる。
・Ｒｙの全てが論理ｌ状態に保持されている間にアドレ
スコードにより選択した列のライト線Ｗ□ を低すなわ
ち論理０状態に変えることによって行なわれる。
セルに書込むべきデータはデータ入線１６に印加される
。
。
アドレスコードにより選択されたデータ人力／出力線Ｄ
１ は、選択したセルに書込むべきデータがそのセルと
関連したデータ人力／出力線に印加され、その後選択し
たセルの記憶部分に書込まれるように回路１１によって
データ入線１６に接続される。
１ は、選択したセルに書込むべきデータがそのセルと
関連したデータ人力／出力線に印加され、その後選択し
たセルの記憶部分に書込まれるように回路１１によって
データ入線１６に接続される。
例えば、論理１をセル１−１に書込む場合には、データ
入線１６に論理１状態が現われる。
入線１６に論理１状態が現われる。
回路１１は線１６をデータ人力／出力線Ｄ１ に接続す
る。
る。
回路２０は他のライト線Ｗ２・・−・・・Ｗ の全てと
リード線Ｒ０・・・・・・Ｒｙの全てが論理１状態にあ
る間にライト線Ｗ０ を低すなわち論理０状態にする。
リード線Ｒ０・・・・・・Ｒｙの全てが論理１状態にあ
る間にライト線Ｗ０ を低すなわち論理０状態にする。
データ人力／出力線Ｄ１上の情報がセル１−１の記憶部
分に書込まれた後、データ人力／出力線Ｄ１が回路１１
によってデータ入線１６から分離され、かつライト線Ｗ
１が論理１状態に戻され、このことによってセル１−１
の記憶部分を入力／出力線Ｄ１から分離している。
分に書込まれた後、データ人力／出力線Ｄ１が回路１１
によってデータ入線１６から分離され、かつライト線Ｗ
１が論理１状態に戻され、このことによってセル１−１
の記憶部分を入力／出力線Ｄ１から分離している。
本発明のＩ２ＬＲＡＭの内部動作は典型的なユニット１
０の線図である第２図を参照することによって最も良く
判る。
０の線図である第２図を参照することによって最も良く
判る。
説明のため単一のセル１０のみが選択されているが、セ
ル１０の全ての構成は同じである。
ル１０の全ての構成は同じである。
セルは各々が垂直バイポーラＮＰＮ）ランジスタを含む
８つのインバータトラジスタＱｔ Ｑｓを含む。
８つのインバータトラジスタＱｔ Ｑｓを含む。
インバータトランジスタの各々は、その多重エミッタが
コレクタとして動作するような反転モードで動作される
。
コレクタとして動作するような反転モードで動作される
。
インバータトランジスタＱ、−Ｑ８の各々には、関連す
るインバータトラジスタの電流源として働（横型バイポ
ーラＰＮＰ ）ランジスタであるインジェクタトランジ
スタＱ？−Ｑ′８がそれぞれ接続されている。
るインバータトラジスタの電流源として働（横型バイポ
ーラＰＮＰ ）ランジスタであるインジェクタトランジ
スタＱ？−Ｑ′８がそれぞれ接続されている。
より詳細には、インバータトランジスタＱ１−Ｑ８の各
々は、１つ又はそれ以上のコレクタ端子と、関連するイ
ンジェクタトランジスタのコレクタに接続されたベース
端子と、関連したインジェクタトランジスタのベースを
介して地気に接続されたエミッタ端子とを有する。
々は、１つ又はそれ以上のコレクタ端子と、関連するイ
ンジェクタトランジスタのコレクタに接続されたベース
端子と、関連したインジェクタトランジスタのベースを
介して地気に接続されたエミッタ端子とを有する。
インジェクタトランジスタＱ／、乃至Ｑ８′の各々のエ
ミッタは正電源（図示せず）に接続されている共通母線
２６に接続されている。
ミッタは正電源（図示せず）に接続されている共通母線
２６に接続されている。
各インジェクタトランジスタは、インバータトランジス
タのベースに接続されたインジェクタトランジスタのコ
レクタを介してそれと関連したインバータトランジスタ
のベースドライブを与える。
タのベースに接続されたインジェクタトランジスタのコ
レクタを介してそれと関連したインバータトランジスタ
のベースドライブを与える。
各インバータトランジスタと関連したインジェクタトラ
ンジスタとの間の相互接続は同じであるので、第２図の
回路はここではインバータトランジスタ間の相互接続の
みを検討することによって説明し、各インバータトラン
ジスタその電流源として働くようにそれと接続されたイ
ンジェクタトランジスタを有することが判る。
ンジスタとの間の相互接続は同じであるので、第２図の
回路はここではインバータトランジスタ間の相互接続の
みを検討することによって説明し、各インバータトラン
ジスタその電流源として働くようにそれと接続されたイ
ンジェクタトランジスタを有することが判る。
トランジスタＱ６及びＱ７はフリップフロップ構成とな
るように交差結合されている。
るように交差結合されている。
トランジスタＱ６のベース端子はトランジスタＱ’ｙの
コレクタ端子２５に接続されている。
コレクタ端子２５に接続されている。
同様に、トランジスタＱ７のベース端子は接続点２９を
介してトランジスタＱ６のコレクタ端子２７に接続され
ている。
介してトランジスタＱ６のコレクタ端子２７に接続され
ている。
トランジスタＱ２ 、Ｑａ及びＱ８は、交差結合された
トランジスタＱ６及びＱ７と、データ入力手段を形成す
るデータ人力／出力線Ｄ□ との間に動作的に介在され
ている。
トランジスタＱ６及びＱ７と、データ入力手段を形成す
るデータ人力／出力線Ｄ□ との間に動作的に介在され
ている。
トランジスタＱ２のベースはデータ人力／出力線Ｄ１
に接続されている。
に接続されている。
トランジスタＱ５のベースは接続点２８を介。してトラ
ンジスタＱ２のコレクタ２３に接続されている。
ンジスタＱ２のコレクタ２３に接続されている。
トランジスタＱ８のベースは接続点３０を介してトラン
ジスタＱ５のコレクタ３１に接続されている。
ジスタＱ５のコレクタ３１に接続されている。
トランジスタＱ５のコレクタ３３は接続点２９を介して
トランジスタＱ７のベースとトランジスタＱ６のコレク
タ２７とに接続されている。
トランジスタＱ７のベースとトランジスタＱ６のコレク
タ２７とに接続されている。
トランジスタＱ、のコレクタ３２は接続点３４を介して
トランジスタＱ６のベースとトランジスタＱ７のコレク
タ２５とに接続されている。
トランジスタＱ６のベースとトランジスタＱ７のコレク
タ２５とに接続されている。
トランジスタＱ１ は、交差結合したトランジスシタＱ
６及びＱ７と、出力データ手段を形成するブタ入力／出
力線Ｄ１ との間に動作的に介在されている。
６及びＱ７と、出力データ手段を形成するブタ入力／出
力線Ｄ１ との間に動作的に介在されている。
トランジスタＱ１は接続点３６を介してトランジスタＱ
６のコレクタ端子３５に接続されたベース端子を有する
。
６のコレクタ端子３５に接続されたベース端子を有する
。
トランジスタＱ１のコレクタ、３７はデータ人力／出力
線Ｄ１ に接続されている。
線Ｄ１ に接続されている。
トランジスタＱ３及びＱ４はリード及びライト線にそれ
ぞれ接続されてそれぞれリード制御手段及びライト制御
手段として働く。
ぞれ接続されてそれぞれリード制御手段及びライト制御
手段として働く。
トランジスタＱ３はリード線Ｒ１に接続されたベース端
子と接。
子と接。
続点３６に接続されてコレクタ端子３９とを有する。
トランジスタＱ４はライト線Ｗ０ に接続されたベース
端子と接続点２８及び３０にそれぞれ接続されたコレク
タ端子４１．４３とを有する。
端子と接続点２８及び３０にそれぞれ接続されたコレク
タ端子４１．４３とを有する。
通常、セルはリード線Ｒ□ とライト線Ｗ□の両方の論
理１によって選択されない。
理１によって選択されない。
論理ｌは約０．７ボルトの電圧レベルで、論理Ｏは約０
．１ボルトの電圧レベルである。
．１ボルトの電圧レベルである。
リード及びライト線Ｒ１及びＷｌ の論理１によって、
リード制御手段Ｑ３及びライト制御手段Ｑ４が導通して
接続点２８゜３０及び３６が地気になると、トランジス
タＱ１゜Ｑ、及びＱ８が非導通となって交差結合トラン
ジスタＱ６及びＱ７をデータ人力／出力線Ｄ１から分離
するようになる。
リード制御手段Ｑ３及びライト制御手段Ｑ４が導通して
接続点２８゜３０及び３６が地気になると、トランジス
タＱ１゜Ｑ、及びＱ８が非導通となって交差結合トラン
ジスタＱ６及びＱ７をデータ人力／出力線Ｄ１から分離
するようになる。
このことによって、セルの記憶部分であるトランジスタ
Ｑ６及びＱ７からなるフリップフロップはそのプリセッ
ト状態にロックされる。
Ｑ６及びＱ７からなるフリップフロップはそのプリセッ
ト状態にロックされる。
ライト動作は、選択したセルがあるセルの行と関連した
データ人力／出力線、この場合Ｄ１ についてのセル
の記憶部分に書込むべき所望のデータを印加することに
よって行なわれる。
データ人力／出力線、この場合Ｄ１ についてのセル
の記憶部分に書込むべき所望のデータを印加することに
よって行なわれる。
選択したセルのあるセルの列と関連したライト線は、選
択された列と関連した対応するリード線、この場合Ｒ１
と他のリード及びライト線Ｒ２−Ｒｙ及びＷ２−ｗｙの
全てが論理１の状態にある間に論理１から論理０にドラ
イブされる。
択された列と関連した対応するリード線、この場合Ｒ１
と他のリード及びライト線Ｒ２−Ｒｙ及びＷ２−ｗｙの
全てが論理１の状態にある間に論理１から論理０にドラ
イブされる。
ライト線Ｗ１ についての論理０の印加によって、トラ
ンジスタＱ４が非導通となり、トランジスタＱ２．Ｑ５
及びＱ８からなるデータ入力手段がデータ人力／出力線
Ｄ０ をトランジスタＱ６及びＱ７からなるフリップフ
ロップに接続する。
ンジスタＱ４が非導通となり、トランジスタＱ２．Ｑ５
及びＱ８からなるデータ入力手段がデータ人力／出力線
Ｄ０ をトランジスタＱ６及びＱ７からなるフリップフ
ロップに接続する。
このことによって、フリップフロップはデータ人力／出
力線Ｄ１ のデータに対応する状態になる。
力線Ｄ１ のデータに対応する状態になる。
例えば、線Ｄ１が論理ｌの状態にある場合、トランジス
タＱ２はオン、トランジスタＱ５はオフ、そしてトラン
ジスタＱ８はオンする。
タＱ２はオン、トランジスタＱ５はオフ、そしてトラン
ジスタＱ８はオンする。
このことによって、トランジスタＱ６はオフし、かつト
ランジスタＱ７はオンする。
ランジスタＱ７はオンする。
他方、データ人力／出力線が低すなわち論理Ｏの状態の
場合、トランジスＱ２は非導通を保ち、トランジスタＱ
、はオン、そしてトランジスタＱ８はオンする。
場合、トランジスＱ２は非導通を保ち、トランジスタＱ
、はオン、そしてトランジスタＱ８はオンする。
このことによって、トランジスタＱ７はオフ、トランジ
スタＱ６はオンする。
スタＱ６はオンする。
従って、ライト線Ｗ１ の論理状態が低となると、交差
結合したトランジスタＱ６及びＱ７からなるフリップフ
ロップの状態はデータ人力／出力線Ｄ□に印加されたデ
ータの状態になる。
結合したトランジスタＱ６及びＱ７からなるフリップフ
ロップの状態はデータ人力／出力線Ｄ□に印加されたデ
ータの状態になる。
ライト線Ｒ□の状態が高すなわち論理１の状態に戻ると
、トランジスタＱ６及びＱ７からなるフリップフロップ
はデータ人力／出力線Ｄ０から再び分離される。
、トランジスタＱ６及びＱ７からなるフリップフロップ
はデータ人力／出力線Ｄ０から再び分離される。
リード動作は、他のリード線Ｒ２−Ｒｙの全てとライト
線Ｗ１−ｗｙの全てが論理１の状態に保っている間に、
選択したセルのある列と関連したリード線、この場合Ｒ
０をドライブすることによって行なわれる。
線Ｗ１−ｗｙの全てが論理１の状態に保っている間に、
選択したセルのある列と関連したリード線、この場合Ｒ
０をドライブすることによって行なわれる。
リード線Ｒ□への論理０の状態の印加によって、トラン
ジスタＱ３がオフしてデータ出力手段、トランジスタＱ
１は交差結合したトランジスタＱ６及びＱ７からなるト
ランジスタＱ６及びＱ７をデータ人力／出力線Ｄ１ に
接続する。
ジスタＱ３がオフしてデータ出力手段、トランジスタＱ
１は交差結合したトランジスタＱ６及びＱ７からなるト
ランジスタＱ６及びＱ７をデータ人力／出力線Ｄ１ に
接続する。
トランジスタＱ６が導通すると、トランジスタＱ１はデ
ータ人力／出力線Ｄ１ が地気に接続されず論理１の状
態になるようにオフする。
ータ人力／出力線Ｄ１ が地気に接続されず論理１の状
態になるようにオフする。
他方、トランジスタＱ６が非導通の場合にはトランジス
タＱｔはオンし、データ人力／出力線Ｄ１を地気して論
理０の状態にする。
タＱｔはオンし、データ人力／出力線Ｄ１を地気して論
理０の状態にする。
従って、トランジスタＱ３がリード線Ｒ１の論理Ｏによ
ってオンすると、交差結合したトランジスタＱ６及びＱ
７からなるフリップフロップの状態はデータ人力／出力
線Ｄ１ に印加される。
ってオンすると、交差結合したトランジスタＱ６及びＱ
７からなるフリップフロップの状態はデータ人力／出力
線Ｄ１ に印加される。
第３図は本発明のメモリセル１０の典型的な合成レイア
ウトを示す。
ウトを示す。
点線は金属、左斜線の箱（を接触孔、一点破線はコレク
タ拡散、実線はベース拡散、及び右斜線域は絶縁カラ（
ｃｏｌｌａｒ ）を表わす。
タ拡散、実線はベース拡散、及び右斜線域は絶縁カラ（
ｃｏｌｌａｒ ）を表わす。
第３図は、典型的な■２Ｌ処理レイアウトを示し、本発
明のメモリセルを製造するための公知の方法を示すにす
ぎない。
明のメモリセルを製造するための公知の方法を示すにす
ぎない。
他の更なる方法は本発明のメモリセルの一般概念に役立
つ。
つ。
本発明の単一の実施例のみが例示のため示されたが、多
くの変形及び変更が行なわれうろことは明らかである。
くの変形及び変更が行なわれうろことは明らかである。
特許請求の範囲に規定される本発明の範囲内に入るこれ
らの変形及び変更の全てを包含するものである。
らの変形及び変更の全てを包含するものである。
第１図は、本発明の型の複数のメモリユニットを有する
典型的なランダムアクセスメモリのブロック図、第２図
は、本発明のＩ２ＬＲＡＭユニットの線図、第３図は、
本発明の１２ＬＲＡＭユニットの合成レイアウトである
。 〔主要部分の符号の説明〕、メモリユニット・−・・−
・１０、電源・・−・・・２６、第１の接続点・・・・
・・２８、第２の接続点・・−・・・３０、第３の接続
点・・・・・・３０、コレクタ端子・・・・・−３７、
データ人力／出力線・−・・・・Ｄ、リード線−・−・
・・Ｒ、ライト線・・・・・・Ｗ、インバータトランジ
スタ・・−・−・ＱｌＱｓ、インジェクタトランジスタ
・・・・・・Ｑ／Ｘ−頃、第１のインバータトランジス
タ・−・・−・Ｑ６ 、第２のインバータトランジスタ
・・・・・・Ｑ７、第３のインバータトランジスタ（リ
ード制御手段）・・・・・・Ｑ２ 、第４のインバータ
トランジスタ・・・・・・Ｑ５、第５のインバータトラ
ンジスタ・・・・・・Ｑ８、第６のインバータトランジ
スタ（ライト制御手段）・・・・・・Ｑ６、第７のイン
バータトランジスタ（データ出力手段）・・・−・−Ｑ
ｌ、第８のインジェクタトランジスタ・・°°・°Ｑ３
、データ制御手段・−・・・・Ｑ、−Ｑ５． Ｑａ 、
データ入力手段・・・・・−Ｑ２ 、Ｑ５ 。 Ｑａ。
典型的なランダムアクセスメモリのブロック図、第２図
は、本発明のＩ２ＬＲＡＭユニットの線図、第３図は、
本発明の１２ＬＲＡＭユニットの合成レイアウトである
。 〔主要部分の符号の説明〕、メモリユニット・−・・−
・１０、電源・・−・・・２６、第１の接続点・・・・
・・２８、第２の接続点・・−・・・３０、第３の接続
点・・・・・・３０、コレクタ端子・・・・・−３７、
データ人力／出力線・−・・・・Ｄ、リード線−・−・
・・Ｒ、ライト線・・・・・・Ｗ、インバータトランジ
スタ・・−・−・ＱｌＱｓ、インジェクタトランジスタ
・・・・・・Ｑ／Ｘ−頃、第１のインバータトランジス
タ・−・・−・Ｑ６ 、第２のインバータトランジスタ
・・・・・・Ｑ７、第３のインバータトランジスタ（リ
ード制御手段）・・・・・・Ｑ２ 、第４のインバータ
トランジスタ・・・・・・Ｑ５、第５のインバータトラ
ンジスタ・・・・・・Ｑ８、第６のインバータトランジ
スタ（ライト制御手段）・・・・・・Ｑ６、第７のイン
バータトランジスタ（データ出力手段）・・・−・−Ｑ
ｌ、第８のインジェクタトランジスタ・・°°・°Ｑ３
、データ制御手段・−・・・・Ｑ、−Ｑ５． Ｑａ 、
データ入力手段・・・・・−Ｑ２ 、Ｑ５ 。 Ｑａ。
Claims (1)
- 【特許請求の範囲】 １ 電源（例えば２６）、データ人力／出力線（例えば
Ｄ）、リード線（例えばＲ）及びライト線（例えばＷ）
を有する型のメモリ回路用メモリユニット（例えば１０
）において、 各々がベース端子と、地気に動作的に接続されたエミッ
タ端子と、１つ又はそれ以上のコレクタ端子とを有する
所定数のインバータトランジスタ（例えばＱ１〜Ｑｓ）
と、 各々が地気に動作的に接続されたベース端子と、電源に
動作的に接続されたエミッタ端子と、前記インバータト
ランジスタ（例えばＱ１〜Ｑｓ）の異なるもののベース
端子にそれぞれ動作的に接続されたコレクタ端子とを有
する前記所定数のインジェクタトランジスタ（例えばＱ
′１〜頃）と、状−態が蓄積されたデータによって決定
されるフリップフロップ構体な形成するため前記インバ
ータトランジスタの第１（例えばＱａ）及び第２（例え
ばＱ？ ）のトランジスタを交差結合するための手段
と、 リード、ライト及びデータ線と前記交差結合した第１及
び第２のインバータトランジスタとの間に動作的に介在
させられかつそれらに動作的に接続されて、リード及び
ライト線に印加基れる信号により前記データ線と前記交
差結合した第１及び第２のインバータトランジスタとの
間でデータを制御する手段（例えばＱ１〜Ｑ５．Ｑａ）
とを含み、； 該データ制御手段は、第３（例えばＱ５
）及び第４（例えばＱｓ ）のインバータトラン
ジスタラ含み、その各々のトランジスタのコレクタ端子
を前記交差結合したインバータトランジスタのベース端
子にそれぞれ動作的に接続し、かつ第３のイ、ンバータ
トランジスタ（例えばＱ５）のコレクタ端子を第４のイ
ンバータトランジスタ（例えばＱｓ）のベース端子に動
作的に接続したことを特徴とする、メモリユニット。 ２ 前記データ制御手段がリード制御手段（例え；ばＱ
ｓ）と、ライト制御手段（例えばＱ４ ）と、データ
入力手段（例えばＱ２．Ｑ５．Ｑ、）と、データ出力手
段（例えばＱ、 ）とを含むことを特徴とする特許請
求の範囲第１項記載のメモリユニット。 ：３ 前記データ入力手段は、そのベース端子が、前記
データ人力／出力線に接続され、コレクタ端子が、前記
第３のインバータトランジスタ（例え＆！Ｑ５）のベー
ス端子に接続される第５のインバータトランジスタ（例
えばＱ２ ）を含み、かつ該−データ入力手段は前記
データ線と前記交差結合した第１及び第２のインバータ
トランジスタとの間に動作的に接続されていることを特
徴とする特許請求の範囲第２項記載のメモリユニット。 ４ 前記ライト制御手段は前記データ入力手段と１前記
交差績合した第１及び第２のインバータトランジスタと
の間に動作的に介在させられて、前記データ入力手段を
前記交差結合した第１及び第２のインバータトランジス
タに動作的に接続するように働くことを特徴とする特許
請求の範囲第３項記載のメモリユニット。 ５ 前記データ出力手段はデータ線と前記交差結合した
第１及び第２のインバータトランジスタとの間に動作的
に接続されていることを特徴とする特許請求の範囲第２
項記載のメモリユニット。 ６ 前記リード制御手段は前記データ出力手段と前記交
差結合した第１及び第２のインバータトランジスタとの
間に動作的に介在させられて前記データ出力手段を前記
交差結合した第１及び第２のインバータトランジスタに
動作的に接続するように働くことを特徴とする特許請求
の範囲第５項記載のメモリユニット。 Ｉ 前記データ入力手段は、ベース端子がデータ線に接
続された第５のインバータトランジスタ（例えばＱ２）
と、ベース端子が第１の接続点を介して前記第５のイン
バータトランジスタのコレクタに接続されている第３の
インバータトランジスタ（例えばＱ５）と、ベース端子
が第２の接続点を介して前記第３のインバータトランジ
スタのコレクタ端子に接続されている第４のインバータ
トランジスタ（例えばＱ８ ）とを含み、前記第３のイ
ンバータトランジスタの他のコレクタと前記第４のイン
バータトランジスタのコレクタ端子とが前記交差結合し
た第１及び第２のインバータトランジスタのコレクタ端
子にそれぞれ動作的に接続されていることを特徴とする
特許請求の範囲第２項記載のメモリユニット。 ８ 前記ライト制御手段は第６のインバータトランジス
タ（例えばＱ４ ）を含み、そのベース端子がライト
線に動作的に接続され、かつその第１及び第２のコレク
タ端子が前記第１及び第２の接続点にそれぞれ動作的に
接続されていることを特徴とする特許請求の範囲第７項
記載のメモリユニット。 ９ 前記データ出力手段は、第３の接続点を介して前記
交差結合した第１及び第２のインバータトランジスタの
一方のコレクタ端子に動作的に接続されているベース端
子と、データ線に動作的に接続されているコレクタ端子
とを有する第７のインバータトランジスタ（例えばＱｔ
）を含むことを特徴とする特許請求の範囲第２項記
載のメモリユニット。 １０ 前記リード制御手段は、ベース端子がリード線
に動作的に接続され、かつコレクタが前記第３の接続点
に接続された第８のインバータトランジスタ（例えばＱ
ａ）を含むことを特徴とする特許請求の範囲第９項記載
のメモリユニット。 １１ 前記インバータトランジスタ（例えばＱ１〜Ｑ
８）の各々は縦型ＮＰＮバイポーラトランジスタを含む
ことを特徴とする特許請求の範囲第１項記載のメモリユ
ニット。 １２ 前記インジェクタトランジスタ（例えばＱテ〜
Ｑ′８）の各々は横型ＰＮＰバイポーラトランジスタを
含むことを特徴とする特許請求の範囲第１項記載のメモ
リユニット。 １３ 前記インジェクタトランジスタの各々は横型Ｐ
ＮＰバイポーラトランジスタを含むことを特徴とする特
許請求の範囲第１１項記載のメモリユニット。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/966,020 US4193126A (en) | 1978-12-04 | 1978-12-04 | I2 L Ram unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5577087A JPS5577087A (en) | 1980-06-10 |
| JPS5823676B2 true JPS5823676B2 (ja) | 1983-05-17 |
Family
ID=25510830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54154481A Expired JPS5823676B2 (ja) | 1978-12-04 | 1979-11-30 | メモリユニツト |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4193126A (ja) |
| JP (1) | JPS5823676B2 (ja) |
| DE (1) | DE2933753C2 (ja) |
| GB (1) | GB2036488B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2944141A1 (de) * | 1979-11-02 | 1981-05-14 | Ibm Deutschland Gmbh, 7000 Stuttgart | Monolithisch integrierte speicheranordnung |
| JPS6048090A (ja) * | 1983-08-26 | 1985-03-15 | 伊勢電子工業株式会社 | 螢光表示装置 |
| US4682162A (en) * | 1984-09-14 | 1987-07-21 | Trans-Lux Corporation | Electronic display unit |
| DE4022139A1 (de) * | 1990-07-11 | 1992-01-16 | Telefunken Electronic Gmbh | I(pfeil hoch)2(pfeil hoch)l-logik-gatter |
| US5276638A (en) * | 1991-07-31 | 1994-01-04 | International Business Machines Corporation | Bipolar memory cell with isolated PNP load |
| US7186612B2 (en) * | 2004-01-28 | 2007-03-06 | O2Ic, Inc. | Non-volatile DRAM and a method of making thereof |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52137220A (en) * | 1976-05-12 | 1977-11-16 | Hitachi Ltd | Semiconductor memory cell |
| JPS5548960A (en) * | 1978-10-03 | 1980-04-08 | Toshiba Corp | Semiconductor memory cell |
| JPS5555497A (en) * | 1978-10-20 | 1980-04-23 | Toshiba Corp | Semiconductor memory device |
| JPS5555496A (en) * | 1978-10-20 | 1980-04-23 | Toshiba Corp | Semiconductor memory cell |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3177374A (en) * | 1961-03-10 | 1965-04-06 | Philco Corp | Binary data transfer circuit |
| US4201927A (en) * | 1977-05-24 | 1980-05-06 | Rca Corporation | Circuit for producing sequentially spaced pulses |
-
1978
- 1978-12-04 US US05/966,020 patent/US4193126A/en not_active Expired - Lifetime
-
1979
- 1979-07-31 GB GB7926564A patent/GB2036488B/en not_active Expired
- 1979-08-21 DE DE2933753A patent/DE2933753C2/de not_active Expired
- 1979-11-30 JP JP54154481A patent/JPS5823676B2/ja not_active Expired
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52137220A (en) * | 1976-05-12 | 1977-11-16 | Hitachi Ltd | Semiconductor memory cell |
| JPS5548960A (en) * | 1978-10-03 | 1980-04-08 | Toshiba Corp | Semiconductor memory cell |
| JPS5555497A (en) * | 1978-10-20 | 1980-04-23 | Toshiba Corp | Semiconductor memory device |
| JPS5555496A (en) * | 1978-10-20 | 1980-04-23 | Toshiba Corp | Semiconductor memory cell |
Also Published As
| Publication number | Publication date |
|---|---|
| DE2933753C2 (de) | 1983-10-20 |
| DE2933753A1 (de) | 1980-06-12 |
| JPS5577087A (en) | 1980-06-10 |
| GB2036488A (en) | 1980-06-25 |
| US4193126A (en) | 1980-03-11 |
| GB2036488B (en) | 1983-03-23 |
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