JPS5950229B2 - 半導体メモリセル - Google Patents
半導体メモリセルInfo
- Publication number
- JPS5950229B2 JPS5950229B2 JP53121189A JP12118978A JPS5950229B2 JP S5950229 B2 JPS5950229 B2 JP S5950229B2 JP 53121189 A JP53121189 A JP 53121189A JP 12118978 A JP12118978 A JP 12118978A JP S5950229 B2 JPS5950229 B2 JP S5950229B2
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- JP
- Japan
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- transistors
- conductivity type
- transistor
- pair
- collector
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
- G11C11/4113—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access to base or collector of at least one of said transistors, e.g. via access diodes, access transistors
Description
【発明の詳細な説明】
本発明はＩＩＬ論理ゲート回路で構成するのに好ｉ適な
半導体メモリセルに関する。
半導体メモリセルに関する。
近年集積回路の集積度を向上させる為に分離が不要なＩ
ＩＬ（ＩｎｔｅｇｒａｔｅｄＩｎｊｅｃｔｉｏｎＬｏｇ
ｉｃ）論理ゲート回路が用いられつつある。
ＩＬ（ＩｎｔｅｇｒａｔｅｄＩｎｊｅｃｔｉｏｎＬｏｇ
ｉｃ）論理ゲート回路が用いられつつある。
このようなＩＬＬ論理ゲート回路を用いた半導体メモリ
セルとして、例えば特開昭４９−２４３２９号公報に記
載されたものがある。
セルとして、例えば特開昭４９−２４３２９号公報に記
載されたものがある。
ここで、マトリックス配列された多数のフリップフロッ
プ型メモリセルの読み書きは各セル毎に選択して行なわ
れる。読み出しの場合選択されたメモリセル以外のセル
ｊは一時的に電源が断たれるが、それらのセルの記憶内
容はセルを構成するバイポラトランジスタ固有の静電容
量により保持される。ところがこのような静電容量によ
る記憶内容の保持時間は非常に短かい為、セルの読み書
きは必然的に高速で行な、われなければならない。従っ
てメモリセルを含めた記憶装置を高速化に適するような
回路構成及び構造にする必要が生じる。
プ型メモリセルの読み書きは各セル毎に選択して行なわ
れる。読み出しの場合選択されたメモリセル以外のセル
ｊは一時的に電源が断たれるが、それらのセルの記憶内
容はセルを構成するバイポラトランジスタ固有の静電容
量により保持される。ところがこのような静電容量によ
る記憶内容の保持時間は非常に短かい為、セルの読み書
きは必然的に高速で行な、われなければならない。従っ
てメモリセルを含めた記憶装置を高速化に適するような
回路構成及び構造にする必要が生じる。
又メモリセルから読み出される信号を感知する為に複雑
な感知回路を要し、記憶装置の占有面積が大きくなる難
点がある。マトリツクス配列されたメモリセルの読み書
きを行なう場合、ビツト単位ではなく、複数ビツトで構
成されるワード単位で処理することが要求されることが
多いが、上述したようなメモリセル構成ではこのような
ワード単位での読み書きをすることはできない。本発明
はこのような事情に鑑みてなされたもので、その目的と
するところは複雑な感知回路を必要とせず、従って占有
面積が小さ＜読み出し書き込みに必ずしも高速性が要求
されず、ワード単位での読み書きが可能な半導体メモリ
セルを提供するものである。この為、本発明によれば、
第１の列選択線及び一対のデーク線に接続され、フリツ
プフロツプ型メモリセルを構成する一対の交差接続され
た第１導電型のトランジスタの一方のコレクタに、デー
タ線に接続される第１導電型のトランジスタ及び第２の
列選択線に接続される負荷、例えば第２導電型トランジ
スタを接続し、これら回路を読み出し動作させることに
より、複雑な感知回路を必ずしも必要とせず、かつ低速
動作が可能で、ワード単位での読み書きが可能な半導体
メモリセルを提供するものである。以下本発明の詳細を
図面を参照しながら説明する。
な感知回路を要し、記憶装置の占有面積が大きくなる難
点がある。マトリツクス配列されたメモリセルの読み書
きを行なう場合、ビツト単位ではなく、複数ビツトで構
成されるワード単位で処理することが要求されることが
多いが、上述したようなメモリセル構成ではこのような
ワード単位での読み書きをすることはできない。本発明
はこのような事情に鑑みてなされたもので、その目的と
するところは複雑な感知回路を必要とせず、従って占有
面積が小さ＜読み出し書き込みに必ずしも高速性が要求
されず、ワード単位での読み書きが可能な半導体メモリ
セルを提供するものである。この為、本発明によれば、
第１の列選択線及び一対のデーク線に接続され、フリツ
プフロツプ型メモリセルを構成する一対の交差接続され
た第１導電型のトランジスタの一方のコレクタに、デー
タ線に接続される第１導電型のトランジスタ及び第２の
列選択線に接続される負荷、例えば第２導電型トランジ
スタを接続し、これら回路を読み出し動作させることに
より、複雑な感知回路を必ずしも必要とせず、かつ低速
動作が可能で、ワード単位での読み書きが可能な半導体
メモリセルを提供するものである。以下本発明の詳細を
図面を参照しながら説明する。
第１図は本発明の一実施例を示す回路図である。
第１導電型（図ではＮＰＮ型）の一対のトランジスタＴ
，，Ｔ，は配線２，３により交差接続され、一方のベー
スが他方のコレクタに接続されており、エミツタは共通
接続されている。これら各トランジスタＴ，，Ｔ。のコ
レクタ及び第１の列選択線（ワード線）Ｗ間にはそれぞ
れ負荷インピーダンス、例えばベースが共通接続された
第２導電型（図ではＰＮＰ型）のトランジスタＴ３，Ｔ
４のコレクタ及びエミツタが接続されている。一対のト
ランジスタＴ，，Ｔ。の各ベースと第１及び第２のデー
タ線Ｄ，，Ｄ。には、第２導電型（図ではＰＮＰ型）の
トランジスタＴ。，Ｔ。の各コレクタ及びエミツタが接
続されている。これらトランジスタＴ。．Ｔ。は接地さ
れ、トランジスタＴ，，Ｔ２の共通接続エミツタと同電
位に保持される。第１導電型のトランジスタＴ。は２個
のコレクタ領域を有しており、一方のコレクタ領域はト
ランジスタＴ，のコレクタに接続され、他方のコレクタ
領域は配線４を介して第１導電型（図ではＮＰＮ型）の
トランジスタＴ，のベースに接続されている。このトラ
ンジスタＴ７のエミツタは接地され、コレクタは第２の
データ線Ｄ２に接続されている。トランジスタＴ７のベ
ースには、インピーダンス、例えば第２導電型（図では
ＰＮＰ型）のトランジスタＴ。のコレクタが接続されて
おり、さらにこのトランジスタＴ８のベースは接地され
、エフミツタは第２の列選択線Ｒに接続されている。こ
のように構成されたメモリセルをＩＩＬ論理ゲート回路
で構成しパターン化した様子を第２図に示す。図におい
て、斜線部はＰ型領域でありその他の部分はＮ型領域で
、点線で囲んだ部分が１個・のメモリセル５である。図
において、トランジスタＴ２，Ｔ３，Ｔ６によりＩＩＬ
論理ゲート回路が構成され、トランジスタＴ，，Ｔ，，
Ｔ。
，，Ｔ，は配線２，３により交差接続され、一方のベー
スが他方のコレクタに接続されており、エミツタは共通
接続されている。これら各トランジスタＴ，，Ｔ。のコ
レクタ及び第１の列選択線（ワード線）Ｗ間にはそれぞ
れ負荷インピーダンス、例えばベースが共通接続された
第２導電型（図ではＰＮＰ型）のトランジスタＴ３，Ｔ
４のコレクタ及びエミツタが接続されている。一対のト
ランジスタＴ，，Ｔ。の各ベースと第１及び第２のデー
タ線Ｄ，，Ｄ。には、第２導電型（図ではＰＮＰ型）の
トランジスタＴ。，Ｔ。の各コレクタ及びエミツタが接
続されている。これらトランジスタＴ。．Ｔ。は接地さ
れ、トランジスタＴ，，Ｔ２の共通接続エミツタと同電
位に保持される。第１導電型のトランジスタＴ。は２個
のコレクタ領域を有しており、一方のコレクタ領域はト
ランジスタＴ，のコレクタに接続され、他方のコレクタ
領域は配線４を介して第１導電型（図ではＮＰＮ型）の
トランジスタＴ，のベースに接続されている。このトラ
ンジスタＴ７のエミツタは接地され、コレクタは第２の
データ線Ｄ２に接続されている。トランジスタＴ７のベ
ースには、インピーダンス、例えば第２導電型（図では
ＰＮＰ型）のトランジスタＴ。のコレクタが接続されて
おり、さらにこのトランジスタＴ８のベースは接地され
、エフミツタは第２の列選択線Ｒに接続されている。こ
のように構成されたメモリセルをＩＩＬ論理ゲート回路
で構成しパターン化した様子を第２図に示す。図におい
て、斜線部はＰ型領域でありその他の部分はＮ型領域で
、点線で囲んだ部分が１個・のメモリセル５である。図
において、トランジスタＴ２，Ｔ３，Ｔ６によりＩＩＬ
論理ゲート回路が構成され、トランジスタＴ，，Ｔ，，
Ｔ。
により別のＩＩＬ論理ゲート回路が構成され、又トラン
ジスタＴ，，Ｔ，により更に別のＩＩＬ’論理ゲート回
路が構成されている。第２図におけるＡ−Ａ’断面を第
３図に示す。このように構成された多数のメモリセルを
Ｎ行、Ｍ列マトリツクス配列し配線した様子を第４図に
示す。
ジスタＴ，，Ｔ，により更に別のＩＩＬ’論理ゲート回
路が構成されている。第２図におけるＡ−Ａ’断面を第
３図に示す。このように構成された多数のメモリセルを
Ｎ行、Ｍ列マトリツクス配列し配線した様子を第４図に
示す。
（１、ｌ）、（ｌ、２）、・・・・・・、（Ｍ、Ｎ）は
各メモリセルを示し、それぞれ第１図から第３図に示し
たセルと同じ構造である。Ｄ，，〜Ｄ，Ｎ及びＤ２，〜
Ｄ２Ｎはそれぞれ第１及び第２のデータ線、Ｗ，〜ＷＭ
は第１の列選択線、Ｒ，〜ＲＭは第２の列選択線である
。次に上述したメモリセルの動作を説明する。
各メモリセルを示し、それぞれ第１図から第３図に示し
たセルと同じ構造である。Ｄ，，〜Ｄ，Ｎ及びＤ２，〜
Ｄ２Ｎはそれぞれ第１及び第２のデータ線、Ｗ，〜ＷＭ
は第１の列選択線、Ｒ，〜ＲＭは第２の列選択線である
。次に上述したメモリセルの動作を説明する。
いま各メモリセルには所定の記憶内容が保持されている
とする。この状態においては、第１の列選択線Ｗ，〜Ｗ
Ｍが高い電位、例えば〜０．７Ｖに設定されており、交
差接続されたトランジスタＴ，，Ｔ。の一方が導通され
他方が非導通されている。記憶内容を読み出す場合には
、第１の列選択線Ｗ，〜ＷＮを高い電位（〜０．７Ｖ）
に保持した状態で、読み出したいメモリセル列に接続さ
れた第２の列選択線Ｒ，を高い電位とし、それ以外の第
２列選択線を低い電位に設定する。
とする。この状態においては、第１の列選択線Ｗ，〜Ｗ
Ｍが高い電位、例えば〜０．７Ｖに設定されており、交
差接続されたトランジスタＴ，，Ｔ。の一方が導通され
他方が非導通されている。記憶内容を読み出す場合には
、第１の列選択線Ｗ，〜ＷＮを高い電位（〜０．７Ｖ）
に保持した状態で、読み出したいメモリセル列に接続さ
れた第２の列選択線Ｒ，を高い電位とし、それ以外の第
２列選択線を低い電位に設定する。
すると、セルを構成するトランジスタＴ，の導通あるい
は非導通状態に従つて選択されたセル列のトランジスタ
Ｔ，が導通あるいは非導通となる。この為、第２のデー
タ線Ｄ２ｌからセルの記憶状態に応じた“０”あるいは
“１”信号が読み出される。この場合、トランジスタＴ
７，Ｔ８はＩＩＬ論理ゲート回路を構成している為、ト
ランジスタＴ７のコレクタから得られる信号は“０”、
“゜１”に対応した低レベルあるいは高レベルとなり特
に感知回路が無くてもセルの記憶内容を十分感知するこ
とができる。第２のデータ線Ｄ２，が“０”になるとき
は他の列のセルのトランジスタＴ６を通して第２のデー
タ線Ｄ２ｌに電流が流れ込む可能性もあるが、トランジ
スタＴ７の電流増幅率βが大きければ十分第２のデータ
線Ｄ２ｉを“０”レベルにすることができる。尚、トラ
ンジスタＴ７のコレクタをデータ線Ｄｌ，Ｄ２とは別に
設けられたデータ線に接続して読み出すようにしてもよ
い。次に所望のメモリセルに書き込みを行なう場合には
、書き込みたいメモリセル列に接続された第１の列選択
線Ｗｌを低い電位としそれ以外の第１の列選択線を高い
電位とする。
は非導通状態に従つて選択されたセル列のトランジスタ
Ｔ，が導通あるいは非導通となる。この為、第２のデー
タ線Ｄ２ｌからセルの記憶状態に応じた“０”あるいは
“１”信号が読み出される。この場合、トランジスタＴ
７，Ｔ８はＩＩＬ論理ゲート回路を構成している為、ト
ランジスタＴ７のコレクタから得られる信号は“０”、
“゜１”に対応した低レベルあるいは高レベルとなり特
に感知回路が無くてもセルの記憶内容を十分感知するこ
とができる。第２のデータ線Ｄ２，が“０”になるとき
は他の列のセルのトランジスタＴ６を通して第２のデー
タ線Ｄ２ｌに電流が流れ込む可能性もあるが、トランジ
スタＴ７の電流増幅率βが大きければ十分第２のデータ
線Ｄ２ｉを“０”レベルにすることができる。尚、トラ
ンジスタＴ７のコレクタをデータ線Ｄｌ，Ｄ２とは別に
設けられたデータ線に接続して読み出すようにしてもよ
い。次に所望のメモリセルに書き込みを行なう場合には
、書き込みたいメモリセル列に接続された第１の列選択
線Ｗｌを低い電位としそれ以外の第１の列選択線を高い
電位とする。
そして第２の列選択線Ｒ１〜ＲＭを低い電位とし、書き
込みたい情報に従って各メモリセルに接続された第１及
び第２のデータ線Ｄｌｌ〜ＤｌＮ，Ｄ２ｌ〜Ｄ２Ｎを低
い電位及び高い電位もしくは高い電位及び低い電位に設
定する。
込みたい情報に従って各メモリセルに接続された第１及
び第２のデータ線Ｄｌｌ〜ＤｌＮ，Ｄ２ｌ〜Ｄ２Ｎを低
い電位及び高い電位もしくは高い電位及び低い電位に設
定する。
例えば第１のデータ線Ｄｌｌを低い電位、第２のデータ
線Ｄ２ｌを高い電位に設定すればメモリセル（１．ｉ）
を構成するトランジスタＴ６を介してトランジスタＴ２
のベースに電流が供給され、トランジスタＴ２は導通、
トランジスタＴ１は非導通の状態となる。この状態は第
１の列選択線Ｗｉが高い電位にもどされた後でも保持さ
れる。逆に第１のデータ線Ｄ１を高い電位、第２のデー
タ線Ｄ２，を低い電位に設定すればトランジスタＴ１が
導通、トランジスタＴ２が非導通となる。
線Ｄ２ｌを高い電位に設定すればメモリセル（１．ｉ）
を構成するトランジスタＴ６を介してトランジスタＴ２
のベースに電流が供給され、トランジスタＴ２は導通、
トランジスタＴ１は非導通の状態となる。この状態は第
１の列選択線Ｗｉが高い電位にもどされた後でも保持さ
れる。逆に第１のデータ線Ｄ１を高い電位、第２のデー
タ線Ｄ２，を低い電位に設定すればトランジスタＴ１が
導通、トランジスタＴ２が非導通となる。
こうして書き込みたいメモリセル列に所望の情報が書き
込まれた後第１の列選択線Ｗ１を高い電位に設定すれば
記憶内容が保持される。このような書き込み動作時にお
いて他のメモリセル列ではそれに接続された第１の列選
択線が高い電位に保持されているので、これらのセルに
誤って書き込まれる恐れはない。以下、同様にして、他
のメモリセル列に書き込みを行なうことができる。
込まれた後第１の列選択線Ｗ１を高い電位に設定すれば
記憶内容が保持される。このような書き込み動作時にお
いて他のメモリセル列ではそれに接続された第１の列選
択線が高い電位に保持されているので、これらのセルに
誤って書き込まれる恐れはない。以下、同様にして、他
のメモリセル列に書き込みを行なうことができる。
上述した読み出し動作では、第１の列選択線Ｗ１〜ＷＭ
が全て高い電位に保持されるから、従来のように記憶内
容をバイポラトランジスタの静電容量により保持する必
要がない。
が全て高い電位に保持されるから、従来のように記憶内
容をバイポラトランジスタの静電容量により保持する必
要がない。
従ってセルの読み出しを必ずしも高速で行なう必要がな
い。しかも第２のデータ線Ｄ２から得られる読み出し信
号はトランジスタＴ７，Ｔ８で構成されるＩＩＬ論理ゲ
ート回路出力であるから、明確な“１゛、 “０゛信号
が得られ、従って複雑な感知回路を要しない。このよう
なメモリセルを含む記憶装置は、例えば他の分周回路等
と同一チツプに形成され、その為占有面積を小さくする
ことが望まれる場合（周波数シンセサイザ等）に好適で
ある。またワード単位で読み書きができる他、書き込み
の際に、第１の列選択線Ｗが低い電位になっている時間
を短かくすることにより、第１及び第２のデータ線Ｄｌ
，Ｄ２に信号を与えて特定のセルのみに書き込むことも
できる。この場合、同じ列の書き込まれない他のセルの
記憶内容はセルを構成するバイポラトランジスタの静電
容量により保持される。上述した実施例では交差接続さ
れた一対のトランジスタＴｌ，Ｔ２の内トランジスタＴ
２にトランジスタＴ７，Ｔ８で構成される論理ゲート回
路を接続しているが、このような回路をトランジスタＴ
１に接続し第１のデータ線から読み出すように構成する
こともできる。また単に第１図におけるトランジスタＴ
７のコレクタを第１のデータ線Ｄ１に接続し、読み出し
動作を行なうこともできる。そして上記実施例における
トランジスタＴ３，Ｔ４，Ｔ８は抵抗でおきかえても十
分動作させることもできる。第２のデータ線Ｄ２からの
“０”読み出しをより確実にする為、トランジスタＴ２
のベースへの供給電流よりもトランジスタＴ７のベース
への供給電流を大きくしてもよい。又読み出したいメモ
リセル列に接続された第１及び第２の列選択線Ｗ，Ｒか
ら各セルへの供給電流を増大しても同様な効果が得られ
る。尚、上述した実施例における各トランジスタでＰＮ
Ｐ型をＮＰＮ型に、ＮＰＮ型をＰＮＰ型に置き換えても
同様な動作を行なわせることができる。
い。しかも第２のデータ線Ｄ２から得られる読み出し信
号はトランジスタＴ７，Ｔ８で構成されるＩＩＬ論理ゲ
ート回路出力であるから、明確な“１゛、 “０゛信号
が得られ、従って複雑な感知回路を要しない。このよう
なメモリセルを含む記憶装置は、例えば他の分周回路等
と同一チツプに形成され、その為占有面積を小さくする
ことが望まれる場合（周波数シンセサイザ等）に好適で
ある。またワード単位で読み書きができる他、書き込み
の際に、第１の列選択線Ｗが低い電位になっている時間
を短かくすることにより、第１及び第２のデータ線Ｄｌ
，Ｄ２に信号を与えて特定のセルのみに書き込むことも
できる。この場合、同じ列の書き込まれない他のセルの
記憶内容はセルを構成するバイポラトランジスタの静電
容量により保持される。上述した実施例では交差接続さ
れた一対のトランジスタＴｌ，Ｔ２の内トランジスタＴ
２にトランジスタＴ７，Ｔ８で構成される論理ゲート回
路を接続しているが、このような回路をトランジスタＴ
１に接続し第１のデータ線から読み出すように構成する
こともできる。また単に第１図におけるトランジスタＴ
７のコレクタを第１のデータ線Ｄ１に接続し、読み出し
動作を行なうこともできる。そして上記実施例における
トランジスタＴ３，Ｔ４，Ｔ８は抵抗でおきかえても十
分動作させることもできる。第２のデータ線Ｄ２からの
“０”読み出しをより確実にする為、トランジスタＴ２
のベースへの供給電流よりもトランジスタＴ７のベース
への供給電流を大きくしてもよい。又読み出したいメモ
リセル列に接続された第１及び第２の列選択線Ｗ，Ｒか
ら各セルへの供給電流を増大しても同様な効果が得られ
る。尚、上述した実施例における各トランジスタでＰＮ
Ｐ型をＮＰＮ型に、ＮＰＮ型をＰＮＰ型に置き換えても
同様な動作を行なわせることができる。
以上詳述した本発明によれば、複雑な感知回路を必ずし
も要せず、かつ低速度動作が可能で、さらにワード単位
での読み書きが可能である。
も要せず、かつ低速度動作が可能で、さらにワード単位
での読み書きが可能である。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の回路を集積回路化したパターン構成を示す概略平面
図、第３図は第２図のＡ−Ａ’断面図、第４図は本発明
によるメモリセルをマトリツクス配列し配線した様子を
示す構成図である。
図の回路を集積回路化したパターン構成を示す概略平面
図、第３図は第２図のＡ−Ａ’断面図、第４図は本発明
によるメモリセルをマトリツクス配列し配線した様子を
示す構成図である。
Claims (1)
- 【特許請求の範囲】 １ エミッタが共通接続され一方のベースが他方のコレ
クタに接続される第１導電型の一対のトランジスタと、
これらトランジスタの各コレクタと第１の列選択線の間
に接続される一対の負荷インピーダンスと、前記一対の
トランジスタの各ベースにそれぞれのコレクタが接続さ
れ、前記一対のトランジスタの共通接続エミッタにそれ
ぞれのベースが接続されかつ第１及び第２のデータ線に
それぞれのエミッタが接続される第２導電型の一対のト
ランジスタと、前記第１導電型の一対のトランジスタの
一方のコレクタにベースが接続されコレクタが前記第１
及び第２のデータ線の一方もしくはこれらとは別のデー
タ線に接続されかつ前記第１導電型の一対のトランジス
タの共通エミッタにエミッタが接続される第１導電型の
トランジスタと、前記第１導電型の一対のトランジスタ
の一方のコレクタと第２の列選択線間に接続されるイン
ピーダンスとを具備した半導体メモリ装置。 ２ 第１の列選択線に接続される負荷インピーダンス及
び第２の列選択線に接続されるインピーダンスはそれぞ
れ第２導電型のトランジスタであることを特徴とする特
許請求の範囲第１項に記載した半導体メモリセル。 ３ 第１導電型の一対のトランジスタの各々と、それら
のベースに接続される第２導電型のトランジスタがそれ
ぞれＩＩＬ論理ゲート回路を構成するとともに、第１導
電型の一対のトランジスタの一方のコレクタにベース接
続される第１導電型のトランジスタ及び第２の列選択線
にエミッタが接続される第２導電型のトランジスタがＩ
ＩＬ論理ゲート回路を構成することを特徴とする特許請
求の範囲第２項に記載した半導体メモリセル。 ４ 第１導電型の一対のトランジスタの一方は少なくと
も２個のコレクタ領域を有しかつ各コレクタ領域に各第
２導電型トランジスタが接続されることを特徴とする特
許請求の範囲第３項に記載した半導体メモリセル。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53121189A JPS5950229B2 (ja) | 1978-10-03 | 1978-10-03 | 半導体メモリセル |
| US06/198,953 US4366554A (en) | 1978-10-03 | 1979-09-04 | I2 L Memory device |
| DE7979901095T DE2967103D1 (en) | 1978-10-03 | 1979-09-04 | Semiconductor memory device |
| PCT/JP1979/000235 WO1980000761A1 (en) | 1978-10-03 | 1979-09-04 | Semiconductor memory device |
| EP79901095A EP0020769B1 (en) | 1978-10-03 | 1980-04-22 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53121189A JPS5950229B2 (ja) | 1978-10-03 | 1978-10-03 | 半導体メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5548960A JPS5548960A (en) | 1980-04-08 |
| JPS5950229B2 true JPS5950229B2 (ja) | 1984-12-07 |
Family
ID=14805051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53121189A Expired JPS5950229B2 (ja) | 1978-10-03 | 1978-10-03 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5950229B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0542886B2 (ja) * | 1986-10-17 | 1993-06-30 | Kubota Kk |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4193126A (en) * | 1978-12-04 | 1980-03-11 | General Instrument Corporation | I2 L Ram unit |
-
1978
- 1978-10-03 JP JP53121189A patent/JPS5950229B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0542886B2 (ja) * | 1986-10-17 | 1993-06-30 | Kubota Kk |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5548960A (en) | 1980-04-08 |
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