JPH0462439B2 - - Google Patents

Description

【発明の詳細な説明】

〔産業上の利用分野〕 この発明は、ワードを組成する、メモリセルの
２次元のマトリクスアレイを構成する半導体集積
記憶回路に関するものである。特に、各メモリセ
ルは交差結合した、２個の組合せトランジスタ論
理ゲートから形成されている。 〔従来の技術〕 最近の10年間に、バイポーラ・トランジスタを
用いた論理回路の分野でめざましい進歩がもたら
されている。その中でも、特に進んでいるのは、
MTL（組合せトランジスタ論理）あるいはI²L（集
積注入論理）の用語のもとに技術文献中で広く知
られている分野である。例えばIEEE半導体回路
ジャーナル（Journal of Solid−State
Circuits）、Vol.SC−７、No.５、1972年10月、
pp340ff及び346ff及び英国特許第1284257号を参
照されたい。 上述した注入論理の概念は、本質的に、小数キ
ヤリアを半導体のエミツタ・ベース接合の（拡散
長さ程度の）近傍に注入することによつて単一ま
たは多重コレクタのトランジスタを反転させるこ
とに基づいている。このバイポーラ・論理回路は
スイツチング時間がきわめて短い。また、きわめ
て高度に集積した大型の論理回路を製造するのに
適している。 例えば、上述の英国特許においては、横方向の
トランジスタ構造のエミツタ及びコレクタの領域
が、第１の導電タイプの半導体ベース部材中で互
いに好適に離隔するように配置されている。横方
向のトランジスタ構造のコレクタ領域には、反転
した動作を行う縦方向のトランジスタ構造のコレ
クタ（あるいはエミツタ）領域として働く別の導
電タイプの少くとも１つの領域が設けられてい
る。横方向のトランジスタ構造のそのコレクタ領
域は同時に縦方向のトランジスタ構造のベース領
域をなす。そして、横方向のトランジスタのベー
ス領域と、反転した動作を行う縦方向のトランジ
スタのエミツタ（コレクタ）領域は第１の導電タ
イプの半導体物質により形成されている。この半
導体構造を基本的な論理回路として作動させるた
めに、横方向のトランジスタ構造のエミツタ領域
に電流が流入される。この電流は垂直方向のトラ
ンジスタのベース領域への入力電流として作用
し、その出力信号電流を制御する。そして、同一
の電源に接続され、同様にドープされた領域を組
み合わせることによつて、最大の集積度を呈し且
つわずか２回の拡散工程しか要さないような構造
が得られる。 上述した反転論理ゲートはより複雑な論理回路
の製造に顕著に適合するのみならず、モノリシツ
ク集積記憶セル用の素子としても有利に使用する
ことができる。それらのセルは、適当な選択手段
を用いて各々のセルにアドレスしうるような形態
で配置されている。そして、各セルは、対称的に
設計された２個の基本的な論理ゲートからなり、
交差結合されたフリツプフロツプの、必要とされ
るフイードバツク条件を得るために一方のゲート
の出力が他方のゲートの入力に接続されている。 英国特許第1374058号には２個のMTLゲートか
ら形成された、交差結合された記憶セルが開示さ
れている。この例では、個々のゲートの反転トラ
ンジスタのコレクタが一方のゲートの反転トラン
ジスタのベースに接続される。そして、各ゲート
の相補的トランジスタは２個のフリツプフロツプ
トランジスタ用の負荷素子としてはたらく。これ
らの相補的トランジスタは各ゲートに少数キヤリ
アを注入し、第１のアドレス・ラインに共通に接
続されている。各フリツプフロツプのベースはさ
らに別の２個のアドレス用の相補的トランジスタ
の関連する一方のエミツタに接続されている。こ
の２個のアドレス用相補的トランジスタもまた横
方向のトランジスタ構造として集積され、そのコ
ネクタは一対のビツトラインにそれぞれ接続され
ている。さらに、その２個の相補的トランジスタ
と反転フリツプフロツプトランジスタのエミツタ
とは第２のアドレスラインに共通に接続されてい
る。 スタンバイ状態では、供給された電流によりセ
ルの２個の交差結合されたトランジスタのうちの
一方が導通状態に維持され、特定の２進値が表示
される。また、読み取り動作においては、第１の
アドレスライン上の電圧を上昇させると同時に第
２のアドレスライン上の電圧を下降させることに
より選択されたセルがセツトされる。これによ
り、対応する付加的な相補的トランジスタが導通
状態となり、その状態はビツトラインを差動的に
感知することにより検出することができる。書き
込み動作においては、読み取り動作と同様にセル
が選択され、ビツトライン上に差動電流が加えら
れる。このようにして加えられた電流は相補的ト
ランジスタをして反転作動させ、これにより関連
するフリツプフロツプ・トランジスタのベースに
電流が注入されて状態がセツトされる。そのセル
は、第１及び第２のアドレスライン上にもとの電
圧を復帰させることによつてこの状態にラツチさ
れる。 英国特許第1569800号には、一方のコレクタを
他方のベースに接続してフリツプフロツプを形成
するように交差結合された２個の反転トランジス
タをもつ記憶セルが開示されている。対応する反
転トランジスタのベースと、ビツトライン対の一
方のビツトライン導線の間に延長された各反転ト
ランジスタには横方向の相補的トランジスタ構造
が設けられている。反転トランジスタのエミツタ
はワードライン導線に共通に接続されている。セ
ルのワードを構成するアレイには複数対のビツト
ラインとワードラインとが接続されており、ビツ
トラインは列方向に沿う対応セルに、またワード
ラインは行方向に沿う対応セルにそれぞれ接続さ
れている。 スタンドバイ状態においては、すべてのワード
ラインは、例えば0.5Vという等しい電位にある。
そして、各ビツトライン対における２本のビツト
ラインはワードラインよりも高い約0.7Vの電位
にそれぞれ保たれる。こうして、セルに対して注
入作用を行い負荷トランジスタの役目を果たすセ
ルの２個の横方向のトランジスタに等しい電流が
流入するように、セルのビツトラインの電位が制
御される。 セルにアドレスするためには、ワードアドレス
ラインが、例えば0Vに下げられる。読み取り動
作は、注入及び負荷用の２個のトランジスタが等
しい電流をもつように、そのセルに対応する一対
のビツトラインの双方に同一の電位を加えること
により行なわれる。この電流は、高速動作を達成
するために好適にはスタンバイ状態での電流より
も高く選定される。実際上、このプロセスの間は
その同一のビツトライン対に接続された選択され
ていないセルは電源からカツトオフされる。とい
うのは、負荷トランジスタのエミツターベース電
圧が選択されたワードアドレスラインのフリツプ
フロツプトランジスタのエミツターベース電圧よ
りも数百ミリボルト低いからである。しかし、読
み取り時間に比較すると、非選択状態の記憶セル
の情報はフリツプフロツプトランジスタのキヤパ
シタンスにおける蓄積された負荷によつて長い間
保持される。このような呼掛けの効果は、フリツ
プフロツプの導通するトランジスタに接続された
横方向のトランジスタ構造をして、それが接続さ
れている対応ビツトラインに電流を再注入させる
ことにある。セルの記憶状態を表示するビツトラ
イン対における電流の差異は低抵抗増幅器として
の感知回路を用いて測定される。 書き込み動作は対応するワードアドレスライン
の電圧を低下させ、対応するビツトライン対の一
方または他方に電流を加えることにより行なわれ
る。この結果、電流の大部分が横方向のトランジ
スタ構造を介してフリツプフロツプの対応するト
ランジスタに流入し、これによりそのトランジス
タが導通状態にセツトされる。 英国特許第1430138号には、垂直方向の１個の
反転ベーストランジスタと２個の相補的注入用ト
ランジスタからなる交差結合したMTLゲートで
形成された記憶セルのアレイが開示されている。
注入用トランジスタのうちの２個（１つのセルの
各ゲートから１つずつ）は対応する反転トランジ
スタに対して負荷として作用し、それらはアレイ
を横断して延長された対応する行方向の選択ライ
ンに接続されている。他の２個の注入用トランジ
スタの各々はアレイの列方向に沿つて延長された
ビツトライン対にそれぞれ接続されている。その
アレイ中の各セルには電源から定常電流が分け与
えられる。 選択されたセルを読み取るためには、その選択
されたセルを高電流レベルで作動させその他のセ
ルを低電流レベルで作動させるように行選択ライ
ンに電流が供給される。その結果、ほとんどすべ
ての供給電流がその選択されたセルに流入する。
ビツトラインに接続された論理的相補入力をもつ
感知増幅器としての問合せ回路が選択されたセル
からのビツトライン中の比較的大きい電流を感知
しその論理状態を確認する。 セルに書き込みを行う場合には、選択されたセ
ルを低電流レベルで作動させ、その他のセルを高
電流レベルで作動させることを保証するように行
選択ラインに電流が供給される。次に上記感知増
幅器を用い、選択されたセルの状態を変更するた
めにビツトラインを介して選択されたセルに電圧
が印加される。 上記の特許は記憶セルとして交差結合された
MTL／I²L論理ゲートを使用する従来技術に関す
るものである。既に述べたように、これらの
MTL／I²L技術は高密度の集積回路を製造するた
めに利用することができる。また、高密度集積回
路を形成可能なセル構造を開発するために等しく
重要であるものとしてセルの論理状態を抽出しこ
の情報を所定の回路へ送るための出力回路の開発
がある。ところが、そのような従来の回路におい
ては、回路の設計者が、適正な結線配置を設計す
ることに相当な論理設計上の困難を感じていた。 〔発明が解決しようとする問題点〕 この発明の目的は、結線構造が簡単で、チツプ
上の占有面積を低減できる半導体論理回路を提供
することにある。 〔問題点を解決するための手段〕 この発明によれば、従来技術では必要のされて
いたマルチプレクス及び選択回路を不要とする、
本来的な出力マルチプレクス能力を与える動作モ
ードを有する組合せ半導体論理（MTL）記憶セ
ルが提供される。このMTL記憶セルによれば論
理回路の結線構造を相当程度簡単化することがで
きる。この構成においては、セル読み取りインジ
エクタ回路を、読み取り及び書き込みモードの間
に供給された電流を制御する結合読み取り／書き
込み論理回路によつて高電流レベルと低電流レベ
ルの間で切換える必要がある。セルのアレイにお
ける対応するセルの出力マルチプレクスは対応す
るセルの出力を単につなぎ合わせるだけで達成さ
れ、マルチプレクサやそれに付随する制御用論理
回路は必要ではない。 多重化されたMTL出力の論理的な識別やイン
ターフエースは出力電流をしきい値電流に対して
比較することにより行なわれる。そして、もし出
力電流がしきい値電流よりも小さいと、出力は論
理“１”であると見なされる。また、もし出力電
流がしきい値電流よりも大きいと、出力は論理
“０”であると見なされる。好適な実施例におい
ては、多重化されたMTL出力の論理的な識別及
びインターフエースは、１つのインジエクタ（キ
ヤリア注入用電極）と１つのベースを有しコレク
タをもたない小型で簡単なMTLデバイスを用い
て達成される。とは言え、出力電流を電圧に変換
しその電圧を感知するような任意の手段を用いて
もよい。 〔実施例〕 回路設計の分野に高密度集積回路（LSI）が導
入されたことにより、回路（あるいは回路の機能
ブロツク）とその回路を使用するシステムの両方
に対してバツチ製造技術の長所をバランスさせ
る、という問題が生じてきた。そこで、コンピユ
ータ機器の製造者にとつては、出来るだけ数少な
いLSIパツケージを使用し、コストを低減し製造
プロセスを簡易化するために好適には各パツケー
ジを同一のタイプのものとする、ということが認
識された目的である。すなわち、LSIパツケージ
のスペースを有効に利用するということが、素子
のレイアウトの点からも、システムレベルでの素
子の結線の点からも重要である。 LSI設計技術に対するいわゆるマスター・スラ
イス（master slice）技術においては、所与の素
子のレイアウトに対する拡散や絶縁などの製造処
理工程に対して同一の製造用マスクが使用され、
一方所与のアプリケーシヨンに必要な回路の機能
を得るべく、利用可能な素子に結線を行うために
はさまざまな金属化用マスクが使用される。第１
図には、マスター・スライスLSIの一部が図示さ
れており、そこでは絶縁領域２によつて境界を画
された同一のセル１のアレイ中に回路素子が形成
されている。また、そのＡ−Ａ断面図には１個の
セルの詳細な構造が示されている。 第１図において、濃くドープされたＮ＋型の物
質からなる層３がLSI構造の基板を与える。通常
は、この層はＰ型物質（図示せず）からなる別の
層上に支持され、このＰ型物質が、濃くドープさ
れたＰ＋型物質とともにマスター・スライスのこ
の特定の部分に対して絶縁領域の役目を果たす。
各セル１の主要部はＮ＋基板３上にエピタキシヤ
ル成長されたＮ型物質の層Ｎ１によつて与えられ
る。Ｐ型物質の領域P1，Ｐ２及びＰ３は層Ｎ１
中に拡散して形成され、Ｎ＋型物質の４つの領域
N2.1、N2.2、及び2.4が中央の領域P2に拡散して
形成されている。セルの本体を貫通して下方の基
板３中への濃くドープされた拡散により、１つの
セルを近隣のセルから効果的に絶縁する“はしご
状の”絶縁構造２が得られる。 この構造は、中心の縦方向の多重電極トランジ
スタN2／P2／N1で組み合わされた２個の横方向
のトランジスタからなる２個の半導体列P1／
N1／P2及びP3／N1／P2を与える。LSIの表面は
２酸化シリコンの保護層４で被われており、その
保護層４にはＰ型の３つの拡散領域P1、P2及び
P3と、Ｎ型の４つの拡散領域N2.1、N2.2、N2.3
及びN2.4に対して接続をはかるための孔が形成
されている。 第２図には、基本的なセル１と等価な回路が示
されている。第２図においては、回路が４つの出
力ゲートをもつ組合せトランジスタとして機能す
るように適当な電圧が加えられている。この構成
では、２個の横方向のインジエクタPNPトラン
ジスタT1及びT2が４コレクタの縦方向の反転
NPN多重トランジスタを与える。尚、第２図に
おいては４個のトランジスタを簡単のためT3.1、
T3.2、T3.3及びT3.4とあらわしてある。ゲート
への入力（このゲートへの入力は先方にある同一
のゲートの出力から直接に導いてもよい）には入
力用導線５を介して電圧が加えられる。また出力
は出力用導線6.1、6.2、6.3及び6.4を介して反転
多重トランジスタの４つのコレクタ電極から導か
れる。 作用においては、入力用導線５の短絡（出力が
低レベルの場合先方のゲートから0.1ボルト）に
よりインジエクタ・トランジスタT1及びT2から
の注入電流Ｉがアースに流出する。結局多重電極
反転トランジスタT3はオフにとどまり、出力用
導線上の電位は（それらが適当な負荷に接続され
ていると仮定すると）高レベル（次のゲートに対
する入力として接続されている場合0.7ボルト）
にとどまる。また、入力用導線５の開放（出力が
高レベルの場合先方のゲートから0.7ボルト）に
より、注入電流Ｉが反転トランジスタT3のベー
ス領域中に流入する。このことによりトランジス
タT3が導通し、出力用導線上の電位が低レベル
（別の同様な論理ゲートにより負荷が加えられて
いる場合0.1ボルト）に低下する。 第３図には、交差結合した、双対インジエクタ
の、４コレクタMTLゲート２個からなる記憶セ
ルの等価回路が示されている。この各々のMTL
ゲートは第２図に示したものと同一である。記憶
セルの双安定性は（導線７及び８により）各々の
ゲートの出力を周知の方法で他方の入力に交差結
合することにより達成される。反転トランジスタ
T3及びT3Aのβ（電流増幅定数）の低さにかんが
みて、各ゲートからの出力は多重電極反転トラン
ジスタT3及びT3Aの２つのコレクタから導かれ、
これによりセルのループ利得が単独での利得より
も大きくなることが保証される。第２図に示した
基本的なゲート装置に加えられた重要な変更点
は、各々のゲートに対する２個のインジエクタ・
トランジスタが個別の電源により駆動されること
である。これらの個別の電源は、あとで詳細に述
べる記憶セルの作用を制御するために使用するこ
とができる。 第３図に関連してより詳細に説明すると、第１
のアドレスライン９はインジエクタ・トランジス
タT2及びT1Aのエミツタ電極に接続されている。
トランジスタT2及びT1Aは今後は読み取りイン
ジエクタと称することにする。第２のアドレスラ
イン１０及び１１の各々は、それぞれ記憶セルを
形成する他方の２個のインジエクタ・トランジス
タT1またはT2Aに個別に接続されている。トラ
ンジスタT1及びT2Aは今後それぞれ真のインジ
エクタ及び相補的インジエクタと称することにす
る。このように、第２の真のアドレスライン１０
はゲートの、真の書き込みインジエクタに接続さ
れ、第２の相補的アドレスライン１１はもう一方
のゲートの書き込みインジエクタ・トランジスタ
T2Aに接続されている。反転トランジスタの共
通エミツタとインジエクタ・トランジスタのベー
スとはともに基準電圧源に接続されている。尚、
この場合、基準電圧源はアース端子である。 第３図に図式的に示した記憶セルを実際に実現
した構成が第４及び５図に示されている。第４図
は（第１図に示したような）マスタースライス
LSIの変更したレイアウトをあらわす図である。
この回路は回路素子の結線に有利な構成である。
第５図は、本発明に基づいて記憶セルを形成する
べく、第４図に示した素子の結線を行うために使
用される金属化パターンを示す図である。 第１図に示したマスタースライス・レイアウト
に対する主な変更は、互いに実際に交差する必要
のある導線７及び８を使用することなく交差接続
を達成可能とするために各記憶セルにおける１つ
のゲートの構造を再結成したことにある。このよ
うに第４図においては、（囲み１３で仕切られて
いる）記憶セルが２個のゲート１００及び２００
から構成されている。そして、トランジスタT3
の２個のコレクタ（第３図参照）のみが回路中で
使用されているにすぎないので、製造工程の間は
変更された拡散用マスクは、２個のコレクタ
N2.1及びN2.2のみがゲート１００中に製造され
るように使用される。 ゲート２００に対する変更はトランジスタ
T3Aのコレクタとベースの接続を再配置するこ
とに係り、それはトランジスタT3Aの２酸化シ
リコン層を貫通するベース孔の位置がゲート１０
０のトランジスタT3のコレクタN2.1用孔の位置
に対応するように行なわれる。それに加えて、ト
ランジスタT3AのコレクタN2.2A用孔の位置が
ゲート１００のトランジスタT3のベース孔の位
置に対応しなくてはならない。さらに、４個のコ
レクタのうち１個だけが使用されるので、拡散用
マスクは、３個のコレクタN2.1A、N2.2A及び
N2.3Aのみが製造されるようにも変更されてい
る。 記憶セル１３に結線を行うための金属化パター
ンが第５図に示されている。交差結合された導線
７及び８は離隔する（すなわち交差しない）金属
化により実現される。第１のＬ字形の金属化パタ
ーンはトランジスタT3Aのベースをトランジス
タT3のコレクタN2.1及びN2.2に接続し、第２の
Ｌ字形の金属化パターンはトランジスタT3のベ
ースをトランジスタT3AのコレクタN2.1A及び
N2.2Aに接続する。また、出力用導線6.4Aはト
ランジスタT3AのコレクタN2.3Aに一端を接続
されたさらに別のＬ字形金属化パターンとして形
成される。セルの一方の端縁に沿つて延長された
金属化パターンは読み取りインジエクタ・アドレ
スライン９を与える。この読み取りインジエク
タ・アドレスライン９は各セルにおいて読み取り
インジエクタ・トランジスタT2及びT1Aのエミ
ツタに共通である。別の２個の金属化パターンに
より真の書き込みインジエクタ・アドレスライン
１０及び相補的書き込みインジエクタ・アドレス
ライン１１が与えられ、これらはそれぞれ真の書
き込みインジエクタ・トランジスタT1及び相補
的書き込みインジエクタ・トランジスタT2Aの
エミツタに接続されている。これら２つの導線は
読み取りインジエクタ・アドレスライン９の方向
に直交する方向に延出しているので、それらは貫
通孔を介して異なる集積回路レベル（第５図には
図示しない）へ移される。 周知のある動作モードにおいては、セルの読み
インジエクタを高電流導通状態に保持するため
に、読み取りインジエクタ・アドレスライン９上
に電圧（0.7ボルト）を加えることによつて記憶
セルをラツチされた状態に維持する。それと同時
に、２個の書き込みインジエクタT1及びT2Aを
非導通状態に保持してそれらがスタンバイ状態に
あるセルに影響を及ぼさないようにするために、
真の書き込みインジエクタ・アドレスライン１０
と相補的インジエクタ・アドレスライン１１に基
準電圧（０ボルト）が加えられる。 選択状態においては、記憶セルがトランジスタ
T3の導通とトランジスタT3Aの非導通状態とに
よりラツチされてトランジスタT3の対のコレク
タがトランジスタT3Aの注入された電流T3Aを
低下させたときに、記憶セルは論理“１”状態を
記憶していると見なされる。セルの状態は、トラ
ンジスタT3Aの出力コレクタ6.4A上の電圧をサ
ンプリングすることにより知られる。このよう
に、セルが２進“１”の状態にあるときは、トラ
ンジスタT3Aの出力コレクタ6.4Aがいかなる電
流をも低下させることが不可能であり、その電圧
は（適当な負荷が与えられていると仮定すると）
0.7ボルトの高レベルで浮動することが可能であ
る。これとは逆に、トランジスタT3の非導通状
態におけるトランジスタT3Aの導通状態により
記憶セルがラツチされているときには、記憶セル
は論理“０”状態を記憶していると見なされる。
トランジスタT3Aの出力コレクタ6.4Aがトラン
ジスタT3の注入電流を低下させ、（適当な負荷が
与えられていると仮定すると）その電圧は0.1の
低レベルにあることになる。 セルの論理状態は、読み取りインジエクタをタ
ーンオフさせ、書き込みインジエクタのうちの１
つをターンオンさせることによりセツトあるいは
書き込みされる。このとき、論理“１”状態は、
真の書き込みインジエクタT1をターンオンさせ
ることによりセツトされ、論理“０”状態は相補
的書き込みインジエクタT2Aをターンオンさせ
ることによりセツトされる。さらに、そのセツト
状態は読み取りインジエクタをターンオンさせ、
次に書き込みインジエクタをターンオフすること
により維持される。そして、書き込み保護のため
に、読み取り及び書き込み電流は、読み取りイン
ジエクタが導通しているときに、記憶セルがどち
らの書き込みインジエクタ（ターンオンし導通し
ている）からも干渉を受けないようになされてい
なくてはならない。上記に要約した書き込み動作
は第６図に示した、電圧波形図を参照して説明さ
れる。書き込み動作の間は、読み取りアドレスラ
イン９上の電圧は低下（０ボルト：波形ｃ）され
ており、これによりセルを形成する双方のゲート
から、注入された電圧が効果的に除去される。こ
の非選択状態においては、記憶すべき２進状態に
応じて、２つの書き込みアドレスラインのうち一
方または他方（“１”の書き込みは波形ａであり、
“０”の書き込みは波形ｂである）に電圧（0.7ボ
ルト）が加えられる。このようにして、一方のゲ
ートへの電流の供給によつてセルの導通状態がセ
ツトされる。そして、選択された第２のアドレス
ライン上の電圧が終了する前に、読み取りアドレ
スライン上の電圧が高電圧（0.7ボルト）に復帰
され、これによりセルが選択された２進状態にラ
ツチされる。この構成によれば、出力コレクタ
6.4A上でセルの永久的な読み出しが利用可能で
あり、セルの状態は任意の時に間合わせることが
できる。尚、アドレスライン上の電圧を選択的に
制御するために周知のビツトあるいはワードライ
ンドライバのうち任意のものを使用できることに
注意されたい。さらにまた、出力コレクタ6.4A
上の電圧をモニタするために周知の電圧検出器の
うちの任意のものが使用可能である。 ワード構成の記憶アレイにおいては、そのよう
な複数の記憶セル（各セルは第３図に示すように
構成されている）が通常の方法で行と列に配列さ
れている。各行のセルは、その行の方向に延長さ
れ、その行のセルに対する読み取りインジエク
タ・アドレスライン９をつなぎあわせる共通のワ
ードラインによつて連結されている。また、異な
る行における対応するセルが、列方向に延長され
真の書き込みインジエクタ・アドレスライン１０
と相補的インジエクタ・アドレスライン１１とを
それぞれつなぎあわせる共通のビツトラインによ
つて連結されている。作用においては、記憶セル
の適当な行に接続されたワードラインを選択し、
それと同時に適当なデータ書き込みラインの対に
周知の方法で適当なデータ書き込みパターンを加
えることによりワードが記憶セルに書き込まれ
る。上述した方法で作用するところの、このセル
の永久的読み出し、という特徴は、そのアレイが
例えばラスター走査されるCRTのデイジタル収
束補正値を記憶すべき場合に有利である。という
のは、ラスター走査されるCRTにおいては走査
用の電子ビームがCRTスクリーン上の一つの領
域から別の領域に通過するときに値をリアルタイ
ムで読み出す必要があるからである。そのような
補正スキームは米国特許第4203051号に記載され
ている。 上記のように、記憶アレイに４ビツトワードと
して記憶された各デイジタル補正値を一度に１個
ずつ順次読み出す必要のあるような装置において
は、各ワードの内容を抽出しその４ビツトを各ワ
ードから所定の回路に接続された４個の出力用導
線からなる単一のグループに加えるためにマルチ
プレクス装置が必要である。収束補正装置の場合
には、等価なアナログ信号を発生するためにデイ
ジタル−アナログ変換器に４個の出力ビツトが加
えられる。そして、そのアナログ信号はCRTの
収束用コイルを駆動するために使用され、これに
より走査されたスクリーン領域に対して記憶され
た値によつてあらわされる収束誤差が補正され
る。 それでは、上述のように作動するセルからなる
記憶アレイに対するワード選択及びマルチプレク
ス装置について説明する。従来例としての第７図
には、第３図で示した２個のゲートの記憶セルが
図示されている。その図において、出力ゲートは
ブロツクＤ２で、入力ゲートはブロツクＤ１で示
されている。このブロツクにおいては、ベース入
力が左側上方に、２個のインジエクタ入力が左側
下方に、コレクタ出力が右側上方にそれぞれ接続
されている。また、ここに図示され第３図の回路
により要求されているように、入力ゲートＤ１は
２個のコレクタをもち、一方出力ゲートＤ２は３
個のゲートをもつている。さらに第７図のブロツ
ク間の結線のいくつかには、第３図の回路図の結
線に対応する等しい番号が付されてある。 第８図は、上記従来の回路を、第３図を参照し
て記載され第７図に示された記憶セルのマトリク
スを備えた記憶アレイからの出力を処理するため
のマルチプレクス装置をあらわす回路図である。
第８図においては便宜上４ワード・４ビツトのア
レイが示されているが、収束補正などの用途に実
施する場合にはこれよりもつと多くのワードが使
用され得ることはもちろんである。そして、記憶
アレイは同一のセルのマトリクスからなるので、
図ではその一部のみが示されている。また、同様
に便宜上、セルの書き込みインジエクタへの接続
線も省略されている。ワードにおける各セルから
の出力ラインはそれぞれ４個の多重デバイスの対
応する端子に接続されている。こうして、ワード
０からのビツト０出力はマルチプレクサMUX00
の入力に接続され、ワード０からのビツト１出力
はマルチプレクサMUX01に接続されている、
等々である。同様にして、ワード１のビツト０、
１、２及び３は、それぞれ、マルチプレクサ
MUX10、MUX11、MUX12及びMUX13に接続
されている。各ビツト出力はマルチプレクサ
MUX33の入力に接続されたワード３の最後のビ
ツト３に至るまで、個々のマルチプレクサの入力
にアレイを介して直接接続されている。１つのワ
ード中の対応するビツト位置に接続された各マル
チプレクサからの出力は共通の出力用導線に接続
されている。このように、ビツト０出力のマルチ
プレクサMUX00、MUX10、MUX20及び
MUX30は出力ライン12.0に接続され、ビツト１
出力のマルチプレクサMUX10、MUX11、
MUX21、及びMUX31は出力ライン12.1に接続
されている。このことは出力ライン12.2及び12.3
についても同様である。 各々の出力マルチプレクサそれ自身は第２図に
示したマルチプレクサと同様なMTLゲートであ
るが、ただしコレクタ出力は単一である。ここで
は便宜上、マルチプレクサ・インジエクタへの接
続は省略されている。記憶セルからのコレクタ出
力は対応する出力マルチプレクサのベース線に接
続されており、その出力マルチプレクサは前に説
明したようにインバータとしてはたらく。 記憶アレイから読み出すべきワードの選択は読
み取りワードセレクタRW0、RW1、RW2、及び
RW3により行なわれる。読み取りワードセレク
タはアレイ中の各ワードに対応して１個ずつ設け
られている。こうして、ワードセレクタRW0の
出力コレクタはワード０からの４つの出力ライン
に個別に接続されている。同様の接続はワードセ
レクタRW1、RW2及びRW3の出力からワード
１、２及び３の出力ビツトラインにそれぞれなさ
れている。そして、読み出すべきワードの選択
は、対応するワードセレクタのベース入力に対す
る適当な信号により達成される。 上記マルチプレクス回路の作用を理解するため
に、この動作モードにある記憶セルの出力ゲート
は、コレクタが２進“１”を記憶する高電圧レベ
ル（0.7ボルト）にある非導通状態か、コレクタ
が２進“０”を記憶する低電圧レベル（0.1ボル
ト）にある導通状態のどちらかにあることを思い
出されたい。ワードを選択するためには、対応す
る読み取りセレクタが非導通にされ、他のすべて
のセレクタが導通にされる。このことは各々のベ
ース入力13.0〜13.3上に適当なレベルの信号を加
えることにより達成される。ここでMTLゲート
の反転性に注目すると、MTLゲートのベース上
に加えられた高レベルの信号によりそのMTLゲ
ートは導電状態に切換えられ、またそのベース上
に加えられた低レベルの信号によりMTLゲート
は非導通状態に切換えられる。ところで導電状態
では読み取りセレクタはそれに対応するワードか
らのビツトライン上の任意の電流をプルダウンし
てそれらの出力をマルチプレクサから隔離するた
め、読み取りセレクタに対するベース入力上の高
レベル信号はそのワードの“非選択”状態をあら
わすことになる。逆に、読み取りセレクタに高レ
ベル信号が加えられると、その読み取りセレクタ
は非導通状態になり、これによりどの電流もプル
ダウンされなくなる。そして、対応するワードの
ビツトラインの出力状態が出力マルチプレクサに
転送されることになる。一方、読み取りセレクタ
へのベース入力上の低レベル信号はそのワードの
“選択”状態をあらわす。従つて、読み取りセレ
クタRW0、RW1、RW2及びRW3に対する各入
力13.0、13.1、13.2及び13.3はそれぞれ読み取り
ワード０、読み取りワード１、読み取りワード
２、及び読み取りワード３としてラベル付けされ
ている。 さて、例えば、出力にワード２データを与える
ために、RW2の読み取りワード２入力13.2に加
えられた低レベルの電圧（論理“０”）により読
み取りワード２が選択される。尚、このとき他の
入力13.0、13.1及び13.3は高レベルの電圧（論理
“１”）に保持されている。そして、ワード２から
の出力ビツトのみが対応するマルチプレクサ
MUX20〜MUX23に与えられる。もし、選択さ
れたワードの任意のビツトが論理“１”を記憶し
ていると、その出力ビツトを加えられたマルチプ
レクサの反転性によりマルチプレクサのゲートが
導電状態（低レベルの電圧状態）に切換えられ、
その出力ラインが電流をプルダウンする。 非導通マルチプレクサからの高レベル電圧は、
それに対応するセルが２進“０”を記憶している
ことを意味するものと解釈され、一方電流をプル
ダウンしている（導通状態の）マルチプレクサか
らの低レベル電圧は、対応するセルが２進“１”
を記憶していることを意味するものと解釈され
る。マルチプレクサ出力ライン12.0〜12.0はそれ
ぞれ出力ビツト０、出力ビツト１、出力ビツト
２、及び出力ビツト３とラベル付けされている。
それゆえ、要約すると、出力ビツトｘが電流を吸
入するならば、ビツトｘは論理“０”にあると解
釈され、それゆえにビツトｘは論理“１”にある
と解釈される。逆に、出力ビツトｘが電流を吸入
しないならば、BITxは論理“０”にあると解釈
される。 上記構成の欠点 以上のとおり、第８図を参照して従来の多重化
装置について説明してきたが、その構成ではチツ
プ上のスペースを徒らに占めてしまうようなセル
の記憶アレイが必要であることが見てとれる。と
いうのは、各ワードの各ビツト毎にマルチプレク
サMUXが個別に必要であるとともに、アレイの
各ワードにはワードセレクタが必要だからであ
る。それに加えて、記憶セルや、セレクタやマル
チプレクサの結線には相当に煩雑なワイヤ接続の
問題が関与してこよう。 上記欠点を改善するための本願発明に基づく好適
な実施例 上述の困難を克服するために、記憶セルを制御
するためのより巧妙な手段が、本願発明によれば
提示される。すなわち、この手段によれば、セル
にデータが書き込まれるのみならず、出力マルチ
プレクタやそれに接続される制御用論理回路を必
要としないで出力多重能力が得られるのである。
この記憶セルは第３図に図式的に示した記憶セル
と同一であり、その構造的なレイアウトも第４及
び５図に示すものと同様である。それでは本質的
な差異は何かというと、それはワードまたは読み
取りラインのインジエクタが決してターンオフさ
れず、読み取り／書き込み組合せ論理回路（図示
しない）により高電流I_Hと低電流I_Lの間で切換え
られる、ということにある。 その高低の電流レベルは、ともに、書き込みイ
ンジエクタをターンオフさせたままセルをラツチ
された状態に維持するのに十分な値である。そし
て、セルの状態はその読み取りインジエクタが高
電流レベルにある場合は、書き込みインジエクタ
のターンオン、すなわちそれと同一のビツトライ
ンに接続されたワードに書き込みが行なわれると
きに生じる状態により干渉されることがない。セ
ルの状態は読み取りインジエクタを低電流レベル
に設定して書き込みインジエクタの一方または他
方を中間値の電流I_Mでターンオンされることによ
りセツトされる。セルの前記従来の構成における
作用と同様に、論理“１”をセツトするため真の
書き込みインジエクタがターンオンされ、論理
“０”をセツトするため相補的書き込みインジエ
クタがターンオフされる。実際上、書き込みライ
ンは相補的に電圧を発生する。そして、真のライ
ンと相補的にラインの双方が同時にターンオンす
ることはない。読み取りインジエクタ電流は記憶
セルの読み取りと書き込みの両動作において制御
される。 読み取り動作においては、書き込みインジエク
タにデータが与えられないときは、出力電流は
高、低、ゼロの３つの電流のうちのどれかをとる
可能性がある。このことは、上記第１のモードで
作動する際に、記憶セルから高と低という２つの
電流レベルが得られることとは異なつている。高
出力電流レベルは、論理“０”が記憶され読み取
りインジエクタ電流レベルが高レベルであるとき
に得られる。また、低出力電流レベルは、論理
“０”が記憶され読み取りインジエクタ電流レベ
ルが低レベルであるときに得られる。さらに、ゼ
ロ出力電流レベルは、論理“１”が記憶されてい
るときに読み取りインジエクタ電流が高または低
のどちらであつても得られる。これら３つの出力
電流レベルが本来的な出力マルチプレクス能力の
原理を形成する。 記憶アレイ中で複数のワードの出力をマルチプ
レクスするためには、セルが上記第２のモードで
作動する場合は、各ワード中の対応するビツトの
出力コレクタをつなぎあわせれば十分である。こ
うすれば、出力マルチプレクサや、それに付随す
るワード読み取り選択論理回路が不要となる。 第９図は、この発明に基づく本来的多重機能を
もつ記憶アレイの一部を示すブロツク図である。
この場合、４つのマルチプレクス出力ライン12.0
〜12.3は、すべてのワードの０ビツト、１ビツ
ト、２ビツト及び３ビツトを記憶する対応するす
べてのセルにそれぞれ直接接続されている。出力
ラインに読み出すべきワードを選択するために
は、そのワードの読み取りインジエクタラインが
高レベルの電流により駆動され、一方残りのワー
ドの読み取りインジエクタラインは低電流レベル
に保たれる。ここでどれかの出力ビツトライン
12.0〜12.3が高い電流を吸入するならば、選択さ
れたワードの対応するセルによつて記憶されたビ
ツトが論理“０”をあらわすものと解釈される。
これとは逆に、どれかの出力ビツトラインが低い
またはゼロの電流を吸入するなら、選択されたワ
ードの対応セルによつて記憶されたビツトは論理
“１”をあらわしているものと解釈される。発生
されたどのような微少な電流も同一のビツトライ
ン上の、非選択ワードから、２進“０”を記憶す
る任意のセルの低電流の結果である。この装置
は、低電流レベルにあるワードからのコレクタ電
流の合計が、高電流レベルにあるワードの読み取
りに影響を与えないほどに十分小さくなるように
設定されている。 記憶セルの読み取り／書き込み動作は次の表の
ように要約される：

【表】

〔発明の効果〕

以上のように、この発明によれば、読み出し／
書き込み可能な半導体メモリにおいて、３段階の
レベルの電流により読み出しモード及び書き込み
モードの制御を行うようにしたので、マルチプレ
クサ（第８図MUX参照）やワードセレクタ（第
８図RW1〜４参照）が不要となりチツプ上の占
有面積を著しく低減できるとともに、デバイス間
の結線を簡易化できる（第８図と第９図とを対照
されたい）という効果がある。

【図面の簡単な説明】

第１図は本発明を適用可能なマスター・スライ
スMTL集積回路の一部の構成レイアウトを示す
図、第２図は第１図の集積回路構造により形成し
たMTLゲートの等価回路の図、第３図は第２図
に示すMTLゲート２個から構成した、本発明中
で使用される記憶セルを示す図、第４図は回路素
子を結線する金属化を簡素化するために、第１図
に示したMTLマスター・スライスの構成レイア
ウトを変更した図、第５図は第４図の変更された
セルに対する金属化パターンを示す図、第６図は
第３図の記憶セルにデータの読み出し／書き込み
を行うために第３図の回路の導線に加えられるべ
き従来の電圧波形の図、第７図は標準的なMTL
デバイスの記号を用いてあらわした第３図の記憶
セルの図、第８図は従来の４出力マルチプレクサ
を備えた、第３図と第７図とに示す記憶セルから
なる記憶アレイの一部を示す図、第９図は本発明
に基づく本来的出力マルチプレクス能力をもつ、
第３図と第７図とに示す記憶セルからなる記憶ア
レイの一部を示す図、第１０図は出力にｎ本のマ
ルチプレクスを行う単一の記憶セルの図、第１１
図は出力電流の識別手段を設けた４本のマルチプ
レクス構成を示す図、第１２図は第１１図に示す
識別回路の一部をなすインターフエースデバイス
の等価回路、第１３図は第１１図の回路の一部を
なすインターフエース・デバイスに対する入力基
準電圧を発生するためのインターフエース基準電
圧発生回路を示す図である。 Ｄ１，Ｄ２……単一のセルの構成としての２個
のゲート、I_H……高レベルの電圧、I_L……低レベ
ルの電流、I_TH……閾値電流、１４……閾値検出
手段。

Claims (1)

1. 【特許請求の範囲】 １ (a) 複数の第１のアドレス・ラインと、第２
   のアドレス・ラインの複数の対をもち、該第１
   のアドレス・ラインの各々は、第１の座標方向
   に配列された固有のセルの群に接続され、該第
   ２のアドレス・ラインの対の各々は、第２の座
   標方向に配列された固有のセルの群に接続され
   た双安定メモリ・セルの２次元マトリツクスを
   具備し、 該各々のメモリ・セルは、 (b) 少なくとも１つのエミツタ電極と、少なくと
   も１つのベース電極と、少なくとも１つのコレ
   クタ電極をもつ縦型反転ベース・トランジス
   タ、及び該反転ベース・トランジスタのめいめ
   いの側に配置された第１及び第２の相補横型注
   入トランジスタとして配置された統合構造を
   各々がもつ、２個の交差結合組合せトランジス
   タ論理ゲートを有し、 (c) 上記各々の相補横型注入トランジスタは、エ
   ミツタ電極と、ベース電極と、コレクタ電極を
   もち、 (d) 上記第１のアドレス・ラインの各々は、接続
   された各々のセル中の上記交差結合組合せトラ
   ンジスタ論理ゲートの上記第１の相補横型注入
   トランジスタに接続され、 (e) 上記第２のアドレス・ラインの対の各々は、
   その対のうちの一方が、上記２個の交差結合組
   合せトランジスタ論理ゲートのうちの一方の第
   ２の相補横型注入トランジスタに接続され、そ
   の対のうちの他方が、上記２個の交差結合組合
   せトランジスタ論理ゲートのうちの他方の第２
   の相補横型注入トランジスタに接続され、 上記各々のメモリ・セルはさらに、 (f) そのセルの上記交差結合組合せトランジスタ
   論理ゲートのうちの一方の反転ベース・トラン
   ジスタに接続されたセルの各々に対する個別の
   出力ラインと、 (g) 上記第１のアドレス・ラインに接続された第
   １の入力手段と、 (h) 上記第２のアドレス・ラインに接続された第
   ２の入力手段と、 (i) 上記出力ラインに接続された出力手段とをも
   ち、 以て、 (j) セルの共通の群におけるセルの論理状態は、
   上記第１及び第２のアドレス・ラインの結合動
   作によつてのみ選択的に設定され、 (k) 上記出力手段は、セルの第１の横型注入トラ
   ンジスタが高電流モードで動作しているとき、
   該セルの論理状態を検出するための判別手段を
   もち、 (l) 上記第１のアドレス・ラインに接続された上
   記第１の入力手段は、個々の第１のアドレス・
   ラインに接続されたグループ中のすべてのセル
   の上記第１の横型注入トランジスタをして、高
   電流注入動作モードと低電流注入動作モードの
   どちらかをとるように、上記第１のアドレス・
   ラインに選択的に電圧を与えるように制御可能
   であり、 (m) 上記第２のアドレス・ラインに接続された
   上記第２の入力手段は、第１の相補横型注入ト
   ランジスタが、低電流注入動作モードで動作し
   ているなら、個々の第２のアドレス・ラインに
   接続されたセルの２個の第２の相補横型注入ト
   ランジスタのうちの一方または他方をして、セ
   ルの論理状態を変更することができる状態であ
   る中間電流注入動作モードをとるように、上記
   第２のアドレス・ラインの対の個々のラインに
   選択的に電圧を与えるように制御可能であるこ
   とを特徴とする、 半導体記憶回路。