DE2911909C2

DE2911909C2 - Digitales Datenverarbeitungsgerät

Info

Publication number: DE2911909C2
Application number: DE2911909A
Authority: DE
Inventors: Guy William Whitsey Byfleet Surrey McNally
Original assignee: British Broadcasting Corp
Current assignee: British Broadcasting Corp
Priority date: 1978-03-29
Filing date: 1979-03-27
Publication date: 1984-03-15
Also published as: FR2421421B1; NL183611C; JPS55105767A; DE2911909A1; US4470109A; NL7902456A; NL183611B; FR2421421A1; JPS6019029B2

Description

Die Erfindung betrifft ein digitales Daten verarbei· tungsgerät nach dem Oberbegriff des Pal.

Bei der Verarbeitung von Audiosignalen hoher Qualität ist es erforderlich, daß das Signal kontinuierlich ohne Unterbrechung erzeugt wird, obwohl ziemlich komplizierte Operationen bei der Durchführung der Verarbeitung erforderlich sein können, insbesondere wenn es erforderlich ist, die Daten zu anaiysieren, um Regel- oder Steuerungsparameter zur Verwendung bei diesen Operationen zu erhalten. Die Anforderungen für die Verarbeitung sind dadurch besonders hart, daß ein sehr großer Prozessor erforderlich Ist, der mit sehr hoher Geschwindigkeit arbeiten muß.

Der Erfindung liegt die Aufgabe zugrunde, eine

••5 Abhilfe dieser Schwierigkeiten zu schaffen und ein Gerät anzugeben, das die gestellten Aufgaben mit weniger hohem Aufwand durchzuführen gestatten.

Die genannte Aufgabe wird durch ein durch die kennzeichnenden Merkmale des P a I näher bestimmtes Gerät gelöst.

Die Erfindung wird nun unter Bezugnahme auf die Zeichnung, die eine einzige Figur enthält, das ein Blockschaltbild eines digitalen Datenprozessors gemäß der Erfindung ist, näher beschrieben.

Das Gerät, dessen Schaltbild in der Figur dargestellt ist, enthält einen Hochgeschwindigkeitsprozessor 50, der die Bestandteile enthält, die in der Figur oberhalb der strichpunktierten Linie X-X liegen und der Eingangsanschlüsse 52 und Ausgangsanschlüsse 54 zur Zuführung und Lieferung von Daten hat. Ein Zwischenspeicher (»Notizblock«) 56 ist mit dem Hochgeschwindigkeitsprozessor 50 verbunden und auch mit einem langsamen Unterstützungsprozessor 58, der als Mikroprozessor ausgebildet ist. Der Speicher 56 ist dem Hochgeschwlndigkeltsprozessor 50 und dem Unterstützungsprozessor 58 gemeinsam, Insofern, als beide Prozessoren Zugriff zu den Daten In dem Speicher haben und beide Prozessoren Daten In den Speicher eintragen können.

Der Hochgeschwindigkeitsprozessor hat folgenden Aufbau. Der Kern des Prozessors ist eine Zentraleinheit (CPU) 60, die durch vier Bitslice-Schaltungen von je vier Bits gebildet wird. Dies sind allgemein erhältliche Vorrichtungen, die die Verarbeitungsschaltung für vier Bits zusammen mit dem Befehlssatz enthalten. Ein getrennter Hochgeschwindigkeitsmultiplizierer 62 ist vorgesehen, weil die Geschwindigkeit der Multiplizierungsfunkiion in den Bit-Slice-Schaltungen zu gering ist. Bei einem Ausführungsbeispiel arbeitet der Prozessor 50 mit 16 Bitabtastungen bei einer Abtastgeschwindigkeit von 32 kHz, obwohl auch eine höhere Abtastgeschwindigkeit benutzt werden kann. Zwischen den Ablastimpulsen liegen bei dieser Geschwindigkeit 192 Maschinenzyklen, und der Multiplizierer 62 kann eine Multiplikation von 16 Bit χ η 16 Bit in einer Zeit von 160 ns ausführen.

Die Schaltungsanordnung enthält drei Hauptverbindungsleitungen oder Busse. Ein erster Bus 64 ist mit einem in zwei Richtungen wirkenden Eingangs/Ausgangsanschluß 66 auf der Zentraleinheit CPU 60 verbunden und auch mit den Eingangsanschlüssen 52, dem Ausgang des Speichers 56 und dem Eingang des Unterstützungsprozessors 58. Ein zweiter Datenbus 68 ist mit einem Datenausgangsanschluß 70 auf der Zentraleinheit CPU 60 verbunden und ermöglicht es, daß Daten in den Speicher 56 eingeschrieben werden oder dem Ausgangsanschluß 54 zugeführt oder dem Unterstützungsprozessor 58 zugeleilet werden, ohne daß sie die erste Busleitung 64 stören. Schließlich ist ein Adressenbus 72 vorgesehen, der Adressen der Zentraleinheit CPU 60, dem. Unterstützungsprozessor 58, und über einen Multiplizierer 74 dem Speichel 56 zuführt. Der Eingang des Adressenbus wird durch eine Programmsleuerungsanordnung 76 oder durch einen Zähler in der Zentraleinheit gespeist.

Die Programmsteuerungsanordnung 76 enthält einen J5 Mikroprogrammspeicher 78, der Maschinencodebefehle in Form von 48 Bit Mikrobefehlen enthält, die den Prozessor steuern, um die gewünschten Operationen durchzuführen. Ein getrenntes »Pipeline«-Register 80 ist vorgesehen, um den laufenden Mikrobefehl festzuhalten, damit eine Sequenzschaltung 82 den nächsten Mikrobefehl auswählen kann, während der laufende Befehl ausgeführt wird. Zu diesem Zweck ist die Sequenzschaltung mit dem Adressenbus 72 verbunden urd erhält auch ein Steuersignal »nächste Adresse« über eine Leitung 84 von 4s dem Pipelineregister 80. Die Sequenzschaltung erhält auch ein CPU-Statussignal von einem Statusregister 86, das an die Zentraleinheit CPU 60 angeschlossen ist.

Die Sequenzschaltung 82 kann In ihrer einfachsten Form als ein einfacher Zähler ausgebildet sein, der bei > <> jedem Maschinentakt weiterzählt, es wird jedoch bevorzugt, eine Sequenzschallung zu benutzen, die eine bedingte Verzweigung und eine Verschachtelung von Unterprogrammen ermöglicht und einen unabhängiger. Schleifenzähler hat. Die bedingte Verzweigung macht v> von der Leitung 84 des Pipelineregisters Gebrauch, um eine Adresse, die von dem vorhergehenden Befehl stammt, in das Pipelineregister 80 über den Adressenbus 72 abzuzweigen oder mit dem nächsten Befehl in dem Speicher 78 fortzufahren.

Die verbleibenden 34 Befehlsbits in dem Pipelineregister steuern die verschiedenen Komponenten des Systems mit Hilfe von Steuerleitungen, die in der Figur zur Vereinfachung nich¹ dargestellt sind. Die hauptsächlichen zu steuernden Operationen sind: (I) Funktionen des Multiplizieren 62.

(II) Arithmetische/logische (ALU)-Funktlonen der Zentraleinheit CPU 60.

(III) Dater-zuführung und Ausgabe zwischen der Zentraleinheit CPU und den Datenbussen.

(IV) Datenadressierung von dem Pipelineregister oder dem CPU-Speicher.

(V) Prüfen der vorhergehenden ALU-Operation (für bedingte Verzweigung).

(VI) Auslesen von Daten vom Eingang oder Speicher und Schreiben der Daten am Ausgang oder Speicher.
(VII) Auswahl der nächsten Programmadresse.

Im folgenden wird der Unterstützungsprozessor 58 näher beschrieben. Es wurde bereits erwähnt, daß der Unterstützungsprozessor mit dem zweiten Datenbus 68 verbunden ist und zwar über eine Hochgeschwindigkeitssteile 88, die in beiden Richtungen wiikt. Der Prozessor 58 ist auch mit dem Adressenbussystem 72 über einen Hochgeschwindigkeitsanschluß 90 für beide Richtungen und einen langsamen Eingang 91 verbeten. Der Prozessor 58 ist mit dem ersten Datenbus 64 dur;h einen Eingangsanschluß 92 auf dem Microprozessor verbunden.

Der Prozessor 58 hat andere Eingangs/Ausgangsanschlüsse, die mit den verschiedenen peripheren Geräten, z. B. einem Sichtgerät 94, einer digitalen Kassetteneinheit 96, einem Lochstreifenablesegerät 98 und anderen Geräten 100 verbunden, die spezielle Benutzersteuerungen in einem Anschlußgerät sein können. Programme können entweder von Hand oder durch ein Bandgerät oder durch eine digitale Kassetteneinheit eingegeben werden.

Der Unterstützungsmicroprozessor 58 kann mit einem oder mehreren identischen Datenprozessoren der in der Figur dargestellten Art über einen Bus 102 verbunden sein, der z. B. nach der Norm IEEE 488 ausgebildet ist. Der Prozessor 58 ist über einen Sender/Empfänger 104 mit dem Bus verbunden. Ein Ausführungssteuerungsgerät ist dann erforderlich, um die einzelnen Prozessoren der Anordnung zu steuern. Der Unterstützungsprozessor 58 erzeugt Taktimpulse, z. B. zum Laden des Microprogramr.repeichers oder zum Antreiben der Papierbandablesesteuerleitungen. Der Prozessor 58 führt auch alle notwendigen Eingangsschritte der Register beim Einschalten oder Ausschalten aus. Zuerst wird der Unterstützungsprozessor 58 selbst initialisiert und dann übernimmt der Unterstützungsprozessor die Steuerung der Daten- und Adressenbusse, um den Hochgeschwindigkeitsprozessor in einen geeigneten Anfangszustand zu bringen. Hierdurch wird die Schwierigkeit beseitigt, daß der Microprogrammspeicher 78 und die internen Register der Maschine zufällige Daten beim Arbeitsbeginn haben.

Die Hauptkomponenten eines Datenprozessors der dargestellte η Art sind folgende:

Unterstützungsprozessor 58
Zwischenspeicher 56
Multiplizierer 62
CPU 60

Statusregister 86
Sequenzschaltung 82
Microprogrammspeicher 78
Sender/Empfänger 104

Die Arbeitswelse der dargestellten Schaltungsanordnung wird nun beschrieben. Man sieht zunächst, daß Daten übertragen werden können zwischen dem Hochgeschwlndlgkeltsspelcher50, dem Zwischenspeicher 56 und dem Unterstülzungsprozessor 58. Das heißt, daß Daten in den Speicher 56 von dem CPU 60 über den Bus 68 und von dem Speicher 56 zum Unterstützurgsprozessor 58

über Bus 64 zum CPU 60 und dann über den Bus 68 geführt werden können. Hierdurch erhält man fine schnellere Datenübertragung als es möglich wäre, wenn nan direkt eine Übertragung über den MicroprozessoreingangsanschliiU 92 durchführen wurde. Die Daten können in der anderen Richtung von dem Unterstützungsprozessor 58 zum Speicher 56 über den Bus 68 und vom Speicher 56 zum CPU über den Bus 64 fließen. Der Datenaustausch zwischen CPU 60 und dem Speicher 56 unterbricht nicht die Verarbeitung in der Zentraleinheit CPU.

In dem Speicher ist also ein gemeinsames Gebiet vorhanden, das sowohl für den Prozessor 50 als auch 58 zugänglich ist. Der Unterstützungsprozessor 58 ist nicht schnell genug, um eine aktive Rolle bei der Real/eltaudioverarbeitung zu spielen, er kann jedoch da/u beitragen. Unterstützungsfunkiionen auszuführen, indem er von dem Zwischenspeicher 56 Gebrauch macht. Die Daten- und Adressenbusse 64. 68 und 72 stehen normalerweise unter der Steuerung des Hochgeschwindigkeitsprozessors 50. werden aber für einen Maschinen/yklus in jeder Abtastperiode freigegeben, so dall sie für den Unterstülzungsprozes.sor verfügbar sind, um eine Datenübertragung zwischen dem Zwischenspeicher 56 und dem Unterstülzungsprozessor zu ermöglichen. Der Maschinenzyklus, der für diesen Zweck benutzt wird, ist auch erforderlich, um das Programm des Hochgeschwindigkeilsprozessors mit den Audioabtastimpulsen zu synchronisieren, und daher geht keine Zeit für andere Zwecke verloren. Der Hochgeschwindigkeitsprozessor signalisiert die Ankunft dieses Maschinenzyklus mit Hilfe eines Unterbrechungssignals, das dem Untersiützungsprozessor zugeführt wird, der dünn die Daten und Adressen an seinen Anschlüssen 88 und 90 bereithält.

Im folgenden wird ein Beispiel für die Verwendung des Prozessors gegeben. Ks sei angenommen, daü der Hochgeschwindigkeitsprozessor als ein digitales Transversalfilter arbeiten soll. Die notwendigen Filterkoeffizienten, die bis /u 64 betragen können, können in dem Zwischenspeicher 56 festgehalten werden. Der Unlerstützungspro/essor 58 hat Zugriff /u einer Bibliothek von Koeffizienten, die in seinem eigenen Speicher oder auch außerhalb feslgehalten sein können und kann auch durch äußere Selektorschalter gesteuert werden. Der Unterstüt/ungsprozessor kann die Schalter prüfen, um den erforderlichen Koelfizieniensalz /u bestimmen und dann die notwendigen Koeffizienten in den Zwischenspeicher eintragen. All

in dies geschieht mit einer verhältnismäßig langsamen Geschwindigkeit, während der llochgeschwindigkeitspro/essor 50 ohne Unterbrechung weiterläuft. Auf diese Weise reserviert der llochgeschwindigkeitsprozessor seine ganze Arbeitskraft für die Fchlzeitaudioverarbei-

r> tung.

Die Anordnung kann weiter entwickelt werden, wenn man annimmt, daß ein adaptives Filter nachgebildet werden soii. Zu diesem Zweck schreibt der iiochgeschwindigkeilsprozessor periodisch einen Block von Eingangs-

-'Ii daten in den Zwischenspeicher 56. Der Unlerstül/ungspro/essor 58 kann diese Daten prüfen, z. B. könnte er eine Fourier-Translormiion der Daten vornehmen, um ein Frequenzspeklrum zu erhalten. Er kann dann die maximalen Irequenzkomponenten feststellen und einen

?> Satz von Gewichtskoeffizienten auswählen, die das Filter mit einem Durchlaßbereich versehen, so dall diese Frequeni.v&mponenie in der Mitte liegt. Die Veränderung der Verarbeitungsparameter wird also ohne Unterbrechung der Hochgeschwindigkeitsverarbeitung durchge-

jo führt und ohne d;-li es notwendig ist, eine große Hochgeschwindigkeitsunterstützungsverarbeitung durchzuführen.

Beispiele für andere Verarbeitungsvorgänge, die auf diese Weise ausgeführt werden können, sind Anderun-

J5 gen der Abstimmung, Erzeugung von Schwingungseffekten. Mischen oder Ahkjinuen vnn 7uo; oder mehr Eingangsgrößen. Kompandierung. und Programmüberwachung, z. B. Pegelüberwachung.

Hierzu 1 Blatt Zeichnungen

Claims

Patentansprüche:

1. Digitales Datenverarbeitungsgerät mit mindestens einem Dateneingang (52), dem digitale Eingangsabtastdaten zuführbar sind;

mindestens einem Datenausgang (54), über den verarbeitete digitale Abtastdaten ausgebbar sind;
einem digitalen Hochgeschwindigkeitsprozessor (60), der zwischen den Dateneingang und den Datenausgang geschaltet ist, um Verarbeitungsoperationen mit den Daten auszuführen, und mit mehreren Maschinenzyklen (Betriebszyklen des Geräts) bei jedem eingegebenen Abtastwert arbeiten kann;
einem mit reiativ niedriger Geschwindigkeit arbeitenden: Prozessor (58) zur Ausführung von Unterstützurtgsoperationen (oder Hilfsoperationen) mit den Daten in Abhängigkeit von der Beaufschlagung seines Steuereipgruigs;

einem getiieinsamen Speicherabschnitt (56), zu dem sowohl der Hoch- als auch der Niedergeschwindigkeitsprozessor Zugriff haben;

einer Datenübertragungs-Mehrfachleitungseinrichtung (64, 68), die die Prozessoren und den Speicherabschnitt verbindet, um Daten zwischen diesen zu übertragen;

einer Adressenübertragungs-Mehrfachleitungseinrichtung (72), die mit den Prozessoren und dem Speicherabschnitt verbunden ist, um entsprechende Prozessor- und Speicherplätze zu adressieren; und
einer Programmsteuereinrichtung (76) zum Steuern des Betriebs soworn der K-.ozessoren als auch der Ad ressenübertragungs-Mehrfachleitungseinrichtung;
dadurch gekennzeichnet daß der Niedergeschwindigkeitsprozessor (58) die Adressenübertragungs-Mehrfachleitungseinrichtung (72) während eines vorbestimmten Maschinenzyklus zwischen Eingangsabtastwerten steuern kann, so daß Daten zwischen dem gemeinsamen Speicherabschnitt (56) und dem Hochgeschwindigkeitsprozessor (60) ohne Unterbrechung des Verarbeitungsbetriebs des Hochgeschwindigkeitsprozessors übertragbar sind.

2. Datenverarbeitungsgerät nach Anspruch 1, dadurch gekennzeichnet, daß Daten direkt aus dem Speicherabschnitt (56) zum Hochgeschwindigkeitsprozessor, vom Niedergeschwindigkeitsprozessor (58) in den Speicher und vom Hochgeschwindigkeitsprozessor (60) in den Speicher übertragbar sind und daß Daten aus dem Speicher in den Niedergeschwlndigkeissprozessor über den Hochgeschwindigkeitsprozessor übertragbar sind.

3. Datenverarbeitungsgerät nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Niedergeschwindigkeitsprozessor (58) mit einem oder mehreren peripheren Eingabe/Ausgabe-Einheiten (94 bis 100) versehen Ist.

4. Datenverarbeitungsgerät nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der vorbestimmte Maschinenzyklus durch den Hochgeschwlndigkeltsprozessor (60) zur Abtästlfflpulssynchronlsailon benutzt wird.

5. Datenverarbeitungsgerät nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Hochgeschwindigkeitsprozessor (60) dem Niedergeschwlndlgkeitsprozessor ein Unterbrechungssignal zuführt, um das Auftreten des verbestimmten Maschinenzyklus anzuzeigen.

6. Datenverarbeitungsgerät nach einem der

Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Datenübertragungs-Mehrfachleitungseinrichtung eine erste Datenübertragungsmehrfachleitung (64), die ein Zweirichlungs-Tor auf Seiten des Hochgeschwindigkeitsprozessors mit einem Ausgangstor auf Seiten des Speicherabschnitts verbindet, und eine zweite Datenübertragungs-Mehrfachleitung (68) aufweist, die ein Zweirichtungs-Tor auf Seiten des Niederg^schwindigkeitsprozessore, ein Ausgangstor auf Seiten des Hochgeschwindigkeitsprozessors und ein Eingangstor auf Seiten des Speicherabschnitts miteinander verbindet.

7. Datenverarbeitungsgerät nach Anspruch 6, dadurch gekennzeichnet, daß ein Hochgeschwindigkeitsmultiplizierer (62) an der ersten Datenübertragungs-Mehrfachleitung angeschlossen ist.

8. Datenverarbeitungsgerät nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß die erste Datenübertragungs-Mehrfachleitung (64) mit dem Dateneingang des Datenprozessors und die zweite Datenübertragungs-Mehrfachleitung (68) mit dem Datenausgang des Datenprozessors verbunden ist.

9. Datenverarbeitungsgerät nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Daten stets vom Niedergeschwindigkeitsprozessor zum Hochgeschwindigkeitsprozessor über den Speicherabschnitt übertragen werden.