JPS6019029B2 - デジタル・デ−タ処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、データ処理装置に関し、特に、実時間でデジ
タル・オーディオ信号を処理するのに適したデジタルデ
ジタル・データを処理する装置に関する。

高質のオ−ディオ信号を処理する場合に、かなり複雑な
操作をデータについて行うことが必要であるが、信号を
中断せずに連続的に発生することが必要であり、特に、
これらの操作に使用される制御パラメータを得るために
データを分析する必要がある。

従って、データ処理は、超高速で動作可能な非常に大き
なプロセッサが必要な場合に極めて困難となる。本発明
は、この様な問題の解決に関する。

本発明によれば、少くとも１つのデータ入力及び少くと
も１つのデータ出力、データに関する動作を処理するた
めに前記データ入力と前記データ出力との間に接続され
る高速デジタル・プロセッサ、前記デー外こ関するサポ
ート動作を行う低速プロセッサ、前記高速プロセッサ及
び前記低速プロセッサの双方に且つその双方によってア
クセス可能な共通のメモリ・セクション、を含むデジタ
ル・データ・プロセッサが提供される。

本発明はまた、高速でデータを実時間処理し、低速で前
記データに関するサポート動作を実行し、実時間とサポ
ートの処理との間にデータを共通のメモリ・セクション
を介して伝送することから成るデジタル・データ、特に
デジタル・オーディオ信号を処理する装置を提供する。

本発明を実施するデジタル・データ・プロセッサのブロ
ック図を参照して以下詳細にその説明をする。図示のデ
ータ・プロセッサは、図の一点鎖線Ｘ−×より上の装置
の一部と考えられる高速プロセッサ５０と、データを受
け且つ供給する入力ボート５２及び出力ボート５４と、
を含む。

作業データ・メモリ（ｓｃｒａｔｃｈｐａｄ ぬいｍｅ
ｍｏび）５６は、高速プロセッサ５川こ接続され、また
マイクロプロセッサの形式の低速プロセッサ５８に接続
される。メモリ５６は、高速プロセッサ５０とサポート
・プロセッサ５８に共通であり、双方のプロセッサは、
メモリにデータをアクセスし、メモリにデータを書込む
ことができる。高速プロセッサの構成を以下に説明する
。

プロセッサの中心は、夫々が４つの“ビット・スライス
”を有する４つの“ビット・スライス”ユニットで形成
される中央処理装置（ＣＰＵ）６０である。これらは、
例えばＴｅ滋ｓｌｎｓｔｒｍｍｅｎｔｓの回路肺．７億
４８１の様な容易に利用可能なデバイスであり、その各
々はその命令組と共に１ビットのデータ用の処理回路を
含む。回路舵．７４Ｓ４８１の乗算動作の速度が非常に
遅いので、分離した高速マルチプライヤ６２が設けられ
る。プロセッサ５０は、３狐ＨＺのサンプル率で１６ビ
ットのサンプルにより動作する。サンプリング・パルス
の間に、１９２の機械サイクルがあり、マルチプライャ
６２は、１つの１６０ナノ秒サイクルで１６ビット・１
６ビット乗算を行うことができる。本システムには３つ
の主な母線がある。

第１の母線６４はＣＰＵ６０の双方向性入力／出力ボー
ト６６に接続され、入力ボート５２及び作業メモリ５６
の出力に接続される。第２のデータ母線６８は、ＣＰＵ
６０のデータ出力ボート７０１こ接続され、作業メモリ
５６に書込まれるデータを付勢し、或いは第１の母線６
４で中断せずに、出力ボート５４又はサポート５８に接
続される。最後に、アドレス母線７２は、ＣＰＵ６川こ
、サポート・プロセッサ５８に、マルチプレクサ７４を
介して作業メモリ５６にしアドレスを供給する。プログ
ラム制御システム７６は、所望の動作を実行するために
プロセッサを制御する４８ビットのマイクロ命令の形式
で機械コード命令を有するマイクロプログラム・メモリ
７８を含む。分離した“パイプライン”レジスタ８０は
、現在の命令が実行されている間に、シーケンサ８２が
次のマイクロ命令を選択するように、“現在”のマイク
ロ命令を保持するために設けられる。このために、シー
ケンサは、アドレス母線７２に接続され、パイプライン
・レジスタ８０からの１ライン８４を介して次のアドレ
ス制御信号を受ける。シーケンサはまた、ＣＰＵ６０に
接続された状態レジスタ８６からのＣＰＵ状態信号を受
ける。最も簡単には、シーケンサ８２は各機械クロック
・サイクル毎に増加する簡単なカウンタの形式を取り得
るが、条件付きのブランチング、サブルーチンのネステ
ィングを許し、独立のループ・カウンタを有するシーケ
ンサを用いるのが好ましし、。

条件付きのブランチングは、アドレス母線７２を介して
パイプライン・レジスタ８０内の先行の命令から与えら
れるアドレスにブランチするようにパイプライン・レジ
スタからのライン８４を使用させ、或いはメモリ７８内
の次の命令により継続する。パイプライン・レジスタ内
１の残りの３４命令ビットは、便宜上図示されていない
制御ラインによって、システムの種々のコンポーネント
を制御する。制御される主な動作は以下の通りである。
○｝ マルチプラィャ６２の動作、 ｛２ー ＣＰＵ６０の演算／理論（ＡＬＵ）動作、‘３
｝ ＣＰＵとデータ母線との間のデータの入出力、｛４
｝ パイプライン・レジスタ又はＣＰＵメモリからのデ
ータ・アドレス、■（条件付きブランチングに対する）
先のＡＬＵ動作のテスト、 【６｝ 入力ボート又はメモリからのデータの議出し、
及び出力ボート又はメモリへのデータの書込み、‘７｝
次のプログラム・アドレスの選択、サポート・プロセ
ッサ・システム５８について以下に説明する。

サポ・−ト・プロセッサが第２のデータ母線６８に接続
され、これが高速双方向性インターフェース８８を介す
ることは既に記述した。プロセッサ５８は〜マイクロプ
ロセッサの入力ボート９２により第１のデータ母線６４
に接続される。プロセッサ５８は、例えば、可視ディス
プレイ・ユニット９４トデジタル・カセット・ユニット
９６、パンチ・テープ・リーダー９８、及び端末ユニッ
トでユーザーに制御される他のユニット１００、の様な
種々の周辺ユニットに接続される他の入力／出力ポーを
有する。高レベルのプログラムは、手動で、或いはテー
プ・リーダー又はデジタル・カセット・ユニットでの・
いずれかにより入力することができる。マイク。

プロセッサ・サポート・システム５８は、ＥＥＥ規格４
８８形式の様な母線１０２によって、図示された様なタ
イプの１又はそれ以上の同一のデータ・プロセッサに接
続することができる。プロセッサ５８は、トランシーバ
ー１０４によって母線に接続される。実行コントローラ
は、アレイで分離したプロセッサを制御するために必要
とされる。サポート・プロセッサ５８は、マイクロプロ
グラム・メモリを負荷し、ペーパー・ブープ・リーダー
制御ラインを駆動するようなタイミング・パルスを発生
する。プロセッサ５８はまた、パワー・アップ（スイッ
チ・オン）又はリセットで、レジスタの全ての必要な初
親動作を実行する。最初に、サポート・プロセッサ５８
はそれ自体準備動作が行われ、次いで、サポート・プロ
セッサは、高速プロセッサを適当な初期状態に駆動する
ために、データ及びアドレス母線を制御する。これは、
始動時にランダム・データを含むマイクロプログラム・
メモリ７８の問題を解決する。図示されたタイプのデー
タ・プロセッサの主なコンポーネントは以下の通りであ
る。

サポート・プロセッサ５８ １ｎｔｅ１８
０８５作業メモリ５６ Ｆａｉｒｃｈｉ
ｌｄ９３４２弘マルチプライヤ６２ ＴＲ
Ｗ ＭＰＹ１６ＡＪＣＰＵ６０ ４個：Ｔｅｘａｓｌ船
ｔｍｍｅｎｔｓ７４Ｓ４８１状態 レ ジ ス タ ８
６ Ａｄｖａｎｃｅｄ ＭｉｃｒＯＤｅｖｉｃｅｓ
２ＷＳ２５３５シーケンサ８２ ＡｄｖａｎｃｅｄＭｉ
ｃｒｏＤｅｖｉｃｅｓ２９１０マイクロプログラム・メ
モリ７８Ｆａｉｒｃｈｉｌｄ９３４２２ トランシーバ１ ０４ Ｍｏｔｏｒｏ
ｌａ３４４８次に、図示されたシステムの動作を説明す
る。

データは、高速プロセッサ５０、作業メモリ５６、サポ
ート・プロセッサ５８の間で伝送されるということが初
めに理解できる。即ち、データは、母線６８を介してＣ
ＰＵ６０からメモリ５６に、またＣＰＵ６０への母線６
４、次いで母線６８を介してメモリ５６からサポート・
プロセッサ５８に伝送される。これは、マイクロプロセ
ッサ入力ボート９２を介して直接伝送されるより遠いデ
ータ伝送を与える。データは、別の方向で、母線６８を
介してサポート・プロセッサ５８からメモリ５６へ、た
母線６４を介してメモリ５６からＣＰＵへ流れることが
できる。従って、プロセッサ５０及び５８の双方にアク
セス可能なメモリの分割領域がある。

サポート・プロセッサは、実時間オーディオ処理で有効
に動作するのに十分な速さではないが、作業メモリ５６
の使用によりサポート動作を与える助けとなり得る。デ
ータ及びアドレス母線６４，６８，７２は普通高速プロ
セッサの制御下にあるが、作業メモリ５６とサポート・
プロセッサとの間のデータ伝送を伝えるようにサポート
・プロセッサに利用できるようにするため、各サンプル
期間の１機械サイクル間、放置される。このために使用
される機械サイクルはまた、高速プロセッサのプログラ
ムをオーディオ・サンプリング・パルスに同期させ、別
の目的にそれを使用する時間ペナルティーはない。高速
プロセッサは、サポート・プロセッサのボート８８及び
９０でデータ及びアドレスを設定するサポート・プロセ
ッサに供給される中断信号により、この機械サイクルの
入来を知らせる。プロセッサの使用の一例を以下に示す
。

高速プロセッサは、デジタル・トランスバ−サル・フイ
ル夕として動作するものと仮定する。６４の如き必要な
フィルタ係数は、作業メモリ５６に記憶させる。

サポート・プロセッサ５８は、それ自体のメモリに記憶
され又は外部的に挿入される係数のライブラリをアクセ
スし、外部セレクタ・スイッチによって制御できる。サ
ポート・プロセッサは、必要な係数組を決定するために
、スイッチを試験し、次いで必要な係数を作業メモ川こ
書込むことができる。このような全てのことは、比較的
ゆっくりとした速度で起こり、高速プロセッサは、中断
せずに動作し続ける。この方法で、高速プロセッサは、
実時間オーディオ処理のために全ての処理電力を保存す
る。活性フィル夕がシュミレートされていると仮定する
と、本システムを更に発展させることができる。

このために、高速プロセッサは、入力データのブロック
を作業メモリ５６に周期的に書込む。サポート・プロセ
ッサ５８は、このデータを試験することができ、例えば
それは、周波数スペクトルを与えるためにフーリエ変換
を取り得る。更に、それは、最大周波数成分を割当て、
該周波数成分に中心を置くパス・バンドを有するフィル
夕を与える１組の重み付け係数を選択することができる
。従って、処理パラメータの変化は、高速処理を中断せ
ずに、また大きな高速サポート処理能力を必要とせずに
、達成される。実行できる他の処理動作の例としては、
ピッチ変化、反響効果の発生、２つ又はそれ以上の入力
の混合又は消去、コンパンディング（ｃｏｍｐａｎｄｉ
ｎｇ）、レベル・モニターの様なフ。

。グラム・モニター、である。

【図面の簡単な説明】

図は、本発明を実施するデジタル・データ・プロセッサ
のブロック図である。 符号の説明、５０：高速プロセッサ、５２：入力ボート
、５４：出力ボート、５６：作業データ・メモリ、５８
：低速フ。

Claims (1)

【特許請求の範囲】
1. １ データ・サンプルを実時間処理するためのデジタル
   ・データ処理装置において、イ 入力デジタル・データ
   ・サンプルを入力するように適合された少なくとも１つ
   のデータ入力５２、ロ 処理されたデジタル・データ・
   サンプルを出力するように適合された少なくとも１つの
   データ出力５４、ハ データに関する処理動作を実行す
   るために前記データ入力と前記データ出力との間に接続
   され、且つ、各入力データ・サンプルに対する複数のマ
   シン・サイクルで作動するように適合された高速デジタ
   ル・プロセツサ６０、ニ データに関してサポート動作
   を実行する比較的低速のプロセツサ５８、ホ 制御情報
   を入力するために前記低速プロセツサに接続された制御
   入力装置９６，９８，１００又は１０４、ヘ 前記高速
   プロセツサと前記低速プロセツサの双方にまたそれらに
   よつてアクセス可能な共通のメモリ・セクシヨン５６、
   ト データ伝送のために前記２つのプロセツサと前記メ
   モリ・セクシヨンと間を接続するデータ・バス６４，６
   ８、チ 適当なメモリ位置をアドレスするために前記２
   つのプロセツサと前記メモリ・セクシヨンとに接続され
   たアドレス・バス７２、リ 前記高速プロセツサが前記
   ２つのプロセツサの動作を制御し、前記アドレス・バス
   にアドレスを与えるプログラム制御装置７６を備えてい
   ること、ヌ 前記２つのプロセツサを接続する装置であ
   つて、それにより、前記高速プロセツサは、入力サンプ
   ル間の予め定められた１つのマシン・サイクルの入来を
   前記低速プロセツサに知らせ、そのサイクル中に、前記
   高速プロセツサは、前記アドレス・バス及び前記データ
   ・バスの制御を放棄し、そして前記共通のメモリ・セク
   シヨンへのアクセスを必要とせずに動作を実行すること
   、より成り、前記低速プロセツサは、前記予め定められ
   た１つのマシン・サイクルの間に前記アドレス・バスと
   前記データ・バスとを制御するように適合され、それに
   よつて、前記高速プロセツサによつて実行される処理を
   妨げることなく前記共通のメモリ・セクシヨンと前記高
   速プロセツサとの間でデータを伝送できるようにしたこ
   とを特徴とするデジタル・データ処理装置。