DE2911909A1

DE2911909A1 - Verfahren und geraet zur digitalen datenverarbeitung, insbesondere von digitalen audiosignalen

Info

Publication number: DE2911909A1
Application number: DE19792911909
Authority: DE
Inventors: Guy William Whitsey Mcnally
Original assignee: British Broadcasting Corp
Current assignee: British Broadcasting Corp
Priority date: 1978-03-29
Filing date: 1979-03-27
Publication date: 1979-10-11
Also published as: NL183611C; NL183611B; JPS55105767A; NL7902456A; FR2421421A1; FR2421421B1; DE2911909C2; US4470109A; JPS6019029B2

Description

BRITISH BROADCASTING CORPORATION, London, England

Verfahren und Gerät zur digitalen Datenverarbeitung, insbesondere von digitalen Audiosignalen

Die Erfindung betrifft Verfahren und Geräte zur Verarbeitung digitaler Daten und eignet sich besonders für die Verarbeitung digitaler Audiosignale in Echt- oder Realzeit.

Bei der Verarbeitung von Audiosignalen hoher Qualität ist es erforderlich, daß das Signal kontinuierlich ohne Unterbrechung erzeugt wird, obwohl ziemlich komplizierte Operationen bei der Durchführung der Verarbeitung erforderlich sein können, insbesondere wenn es erforderlich ist, die Daten zu analysieren, um Regel- oder Steuerungsparameter zur Verwendung bei diesen Operationen zu erhalten. Die Anforderungen für die Verarbeitung sind dadurch besonders hart, daß ein sehr großer Prozessor erforderlich ist, der mit sehr hoher Geschwindigkeit arbeiten muß.

Der Erfindung liegt die Aufgabe zugrunde, eine Abhilfe dieser Schwierigkeiten zu schaffen und ein Verfahren und ein Gerät anzugeben, die die gestellten Aufgaben mit weniger hohem Aufwand durchzuführen gestatten.

Gemäß der Erfindung ist das Verfahren zum Verarbeiten digitaler Daten, bei dem die Daten mit hoher Ge schwindigkeit in Echtzeit verarbeitet werden, dadurch gekennzeichnet, daß Unterstützungsoperationen bezüglich der Daten langsam durchgeführt werden und die Daten zwischen der Echtzeit- und der Unterstützungsverarbeitung über einen gemeinsamen Speicherabschnitt übertragen werden, wobei die

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Übertragung der Daten zwischen dem gemeinsamen Speicherabschnitt und der Echtzeitverarbeitung ohne Unterbrechung der Echtzeitverarbeitung erfolgt.

Das Gerät zur Ausführung des Verfahrens enthält zwischen einer Dateneingabevorrichtung und einer Datenausgabevorrichtung einen Hochgeschwindigkeitsprozessor sowie einen langsamen Prozessor zur Durchführung von Unterstützungsoperationen bezüglich der Daten sowie einen gemeinsamen Speicherabschnitt, der Zugriff von und zu dem Hochgeschwindigkeitsprozessor und dem langsamen Prozessor hat, wobei die Daten zwischen dem gemeinsamen Speicherabschnitt und dem Hochgeschwindigkeitsprozessor übertragen werden können, ohne daß die von dem Hochgeschwindigkeitsprozessor ausgeführten Arbeiten unterbrochen werden.

Die Erfindung wird nun unter Bezugnahme auf die Zeichnung, die eine einzige Figur enthält, das ein Blockschaltbild eines digitalen Datenprozessors gemäß der Erfindung ist, näher beschrieben.

Das Gerät, dessen Schaltbild in der Figur dargestellt ist, enthält einen Hochgeschwindigkeitsprozessor 50, der die Bestandteile enthält, die in der Figur oberhalb der strichpunktierten Linie X-X liegen und der Eingangsanschlüsse 52 und Ausgangsanschlüsse 54 zur Zuführung und Lieferung von Daten hat. Ein Zwischenspeicher ("Notizblock") 56 ist mit dem Hochgeschwindigkeitsprozessor 50 verbunden und auch mit einem langsamen Unterstützungsprozessor 58, der als Mikroprozessor ausgebildet ist. Der Speicher 56 ist dem Hochgeschwindigkeitsprozessor 50 und dem Unterstützungsprozessor 58 gemeinsam, insofern, als beide Prozessoren Zugriff zu den Daten in dem Speicher haben und beide Prozessoren Daten in den Speicher eintragen können.

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Der Hochgeschwindigkeitsprozessor hat folgenden Aufbau. Der Kern des Prozessors ist eine Zentraleinheit (CPU) 60, die durch vier Bitslice-Schaltungen von je vier Bits gebildet wird. Dies sind allgemein erhältliche Vorrichtungen, die die Verarbeitungsschaltung für vier Bits zusammen mit dem Befehlssatz enthalten, z.B. die Schaltung Nr. 74S481 der Firma Texas Instruments. Ein getrennter Hochgeschwindigkeitsmultiplizierer 62 ist vorgesehen, -weil die Geschwindigkeit der Multiplizierungsfunktion in der Schaltung 74S481 zu gering ist. Bei einem Ausführungsbeispiel arbeitet der Prozessor 50 mit 16 Bitabtastungen bei einer Abtastgeschwindigkeit von 32 kHz, obwohl auch eine höhere Abtastgeschwindigkeit benutzt werden kann. Zwischen den Abtastimpulsen liegen bei dieser Geschwindigkeit 192 Maschinenzyklen, und der Multiplizierer 62 kann eine Multiplikation von 16 Bit χ 16 Bit in einer Zeit von 160 ns ausführen.

Die Schaltungsanordnung enthält drei Hauptverbindungsleitungen oder Busse. Ein erster Bus 64 ist mit einem in zwei Richtungen wirkenden Eingangs/Ausgangsanschluß auf der Zentraleinheit CPU 60 verbunden und auch mit den Eingangsanschlüssen 52, dem Ausgang des Speichers 56 und dem Eingang des Unterstützungsprozessors 58. Ein zweiter Datenbus 68 ist mit einem Datenausgangsanschluß 70 auf der Zentraleinheit CPU 60 verbunden und ermöglicht es, daß Daten in den Speicher 56 eingeschrieben werden oder dem Ausgangsanschluß 54 zugeführt oder dem Unterstützungsprozessor 58 zugeleitet werden, ohne daß sie die erste Busleitung 64 stören. Schließlich ist ein Adressenbus 72 vorgesehen, der Adressen der Zentraleinheit CPU 60, dem Unterstützungsprozessor 58, und über einen Multiplizierer 74 dem Speicher 56 zuführt. Der Eingang des Adressenbus wird durch eine Programmsteuerungsanordnung 76 oder durch einen Zähler in der Zentraleinheit gespeist.

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Die Programmsteuerungsanordnung 76 enthält einen Mikroprogrammspeicher 78, der Maschinencodebefehle in Form von 48 Bit Mikrobefehlen enthält, die den Prozessor steuern, um die gewünschten Operationen durchzuführen. Ein getrenntes "Pipeline"-Register 80 ist vorgesehen, um den laufenden Mikrobefehl festzuhalten, damit eine Sequenzschaltung 82 den nächsten Mikrobefehl auswählen kann, während der laufende Befehl ausgeführt wird. Zu diesem Zweck ist die Sequenzschaltung mit dem Adressenbus 72 verbunden und erhält auch ein Steuersignal "nächste Adresse" über eine Leitung 84 von dem Pipelineregister 80. Die Sequenzschaltung erhält auch ein CPU-Statussignal von einem Statusregister 86, das an die Zentraleinheit CPU 60 angeschlossen ist.

Die Sequenzschaltung 82 kann in ihrer einfachsten Form als ein einfacher Zähler ausgebildet sein, der bei jedem Maschinentakt weiterzählt, es wird jedoch bevorzugt, eine Sequenzschaltung zu benutzen, die eine bedingte Verzweigung und eine Verschachtelung von Unterprogrammen ermöglicht und einen unabhängigen Schleifenzähler hat. Die bedingte Verzweigung macht von der Leitung 84 des Pipelineregisters Gebrauch, um eine Adresse, die von dem vorhergehenden Befehl stammt, in das Pipelineregister 80 über den Adressenbus 72 abzuzweigen oder mit dem nächsten Befehl in dem Speicher 78 fortzufahren.

Die verbleibenden 34 Befehlsbits in dem Pipelineregister steuern die verschiedenen Komponenten des Systems mit Hilfe von Steuerleitungen, die in der Figur zur Vereinfachung nicht dargestellt sind. Die hauptsächlichen zu steuernden Operationen sind:

(I) Funktionen des Multiplizierers 62. (II) Arithmetische/logische (ALU)-Funktionen der Zentraleinheit CPU 60.

(Ill) Datenzuführung und Ausgabe zwischen der Zentraleinheit CPU und den Datenbussen. 903841/Ο64Θ

(IV) Datenadressierung von dem Pipelineregister oder dem CPU-Speicher.

(V) Prüfen der vorhergehenden ALU-Operation (für bedingte Verzweigung).

(VI) Auslesen von Daten vom Eingang oder Speicher

und Schreiben der Daten am Ausgang oder Speicher.

(VII) Auswahl der nächsten Programmadresse.

Im folgenden wird der Unterstützungsprozessor 58 näher beschrieben. Es wurde bereits erwähnt, daß der Unterstützungsprozessor mit dem zweiten Datenbus 68 verbunden ist und zwar über eine Hochgeschwindigkeitsschnittstelle 88, die in bei-. den Richtungen wirkt. Der Prozessor 58 ist auch mit dem Adressenbussystem 72 über einen Hochgeschwindigkeitsanschluß 90 für beide Richtungen und einen langsamen Eingang 91 verbunden. Der Prozessor 58 ist mit dem ersten Datenbus 64 durch einen Eingangsanschluß 92 auf dem Microprozessor verbunden.

Der Prozessor 58 hat andere Eingangs/Ausgangsanschlüsse, die mit den verschiedenen peripheren Geräten, z.B. einem Sichtgerät 94, einer digitalen Kassetteneinheit 96, einem Lochstreifenablesegerät 98 und anderen Geräten 100 verbunden, die spezielle Benutzersteuerungen in einem Anschlußgerät sein können. Programme können entweder von Hand oder durch ein Bandgerät oder durch eine digitale Kassetteneinheit eingegeben werden.

Der Unterstützungsmicroprozessor 58 kann mit einem oder mehreren identischen Datenprozessoren der in der Figur dargestellten Art über einen Bus 102 verbunden sein, der z.B. nach der Norm IEEE 488 ausgebildet ist. Der Prozessor 58 ist über einen Sender/Empfänger 104 mit dem Bus verbunden. Ein Ausführungssteuerungsgerät ist dann erforderlich, um die einzelnen Prozessoren der Anordnung zu steuern. Der Unterstützungsprozessor 58 erzeugt Taktimpulse, z.B.

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zum Laden des Microprogrammspeichers oder zum Antreiben der Papierbandablesesteuerleitungen. Der Prozessor 58 führt auch alle notwendigen Eingangsschritte der Register beim Einschalten oder Ausschalten aus. Zuerst wird der Unterstützungsprozessor 58 selbsi^initialisiert und dann übernimmt der Unterstützungsprozessor die Steuerung der Daten- und Adressenbusse, um den Hochgeschwindigkeitsprozessor in einen geeigneten Anfangszustand zu bringen. Hierdurch wird die Schwierigkeit beseitigt, daß der Microprogrammspeicher 78 und die internen Register der Maschine zufällige Daten beim Arbeitsbeginn haben.

Die Hauptkomponenten eines Datenprozessors der dargestellten Art sind folgende:

Unterstützungsprozessor 58 Intel 8085

Zwischenspeicher 56 . Fairchild 93425A Multiplizierer 62 TRW" MPY16AJ

CPU 60 Vier Stück Texas

Instruments 74S481

Statusregister 86 Advanced Micro

Devices 25LS2535

Sequenzschaltung 82 Advanced Micro

Devices 2910

Microprogrammspeicher 78 Fairchild 93422

Sender/Empfänger 104 Motorola 3448

Die Arbeitsweise der dargestellten Schaltungsanordnung wird nun beschrieben. Man sieht zunächst, daß Daten übertragen werden können zwischen dem Hochgeschwindigkeitsspeicher 50, dem Zwischenspeicher 56 und dem Unterstützungsprozessor 58. Das heißt, daß Daten in den Speicher 56 von dem CPU 60 über den Bus 68 und von dem Speicher 56 zum Unterstützungsprozessor 58 über Bus 64 zum CPU 60 und dann über den Bus 68 geführt werden können. Hierdurch erhält man eine schnellere Datenübertragung als es möglich wäre, wenn man direkt eine Übertragung über den Microprozessoreingangs-

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anschluß 92 durchführen würde. Die Daten können in der anderen Richtung von dem Unterstützungsprozessor 58 zum Speicher 56 über den Bus 68 und vom Speicher 56 zum CPU über den Bus 64 fließen. Der Datenaustausch zwischen CPU 60 und dem Speicher 56 unterbricht nicht die Verarbeitung in der Zentraleinheit CPU.

In dem Speicher ist also ein gemeinsames Gebiet vorhanden, das sowohl für den Prozessor 50 als auch 58 zugänglich ist. Der Unterstützungsprozessor 58 ist nicht schnell genug, um eine aktive Rolle bei der Realzeitaudioverarbeitung zu spielen, er kann jedoch dazu beitragen, Unterstützungsfunktionen auszuführen, indem er von dem Zwischenspeicher 56 Gebrauch macht. Die Daten- und Adressenbusse 64, 68 und 72 stehen normalerweise unter der Steuerung des Hochgeschwindigkeitsprozessors 50, werden aber für einen Maschinenzyklus in jeder Abtastperiode freigegeben, so daß sie für den Unterstützungsprozessor verfügbar sind, um eine Datenübertragung zwischen dem Zwischenspeicher 56 und dem Unterstützungsprozessor zu ermöglichen. Der Maschinenzyklus, der für diesen Zweck benutzt wird, ist auch erforderlich, um das Programm des Hochgeschwindigkeitsprozessors mit den Audioabtastimpulsen zu synchronisieren und daher geht keine Zeit für andere Zwecke verloren. Der Hochgeschwindigkeitsprozessor signalisiert die Ankunft dieses Maschinenzyklus mit Hilfe eines Unterbrechungssignals, das dem Unterstützungsprozessor zugeführt wird, der dann die Daten und Adressen an seinen Anschlüssen 88 und bereithält.

Im folgenden wird ein Beispiel für die Verwendung des Prozessors gegeben. Es sei angenommen, daß der Hochgeschwindigkeitsprozessor als ein digitales Transversalfilter arbeiten soll. Die notwendigen Filterkoeffizienten, die bis zu 64 betragen können, können in dem Zwischenspeicher 56 festgehalten werden. Der Unterstützungsprozessor

hat Zugriff zu einer Bibliothek von Koeffizienten, die in seinem eigenen Speicher oder auch außerhalb festgehalten sein können und kann auch durch äußere Selektorschalter gesteuert werden. Der Unterstützungsprozessor kann die Schalter prüfen, um den erforderlichen Koeffizientensatz zu bestimmen und dann die notwendigen Koeffizienten in den Zwischenspeicher eintragen. All dies geschieht mit einer verhältnismäßig langsamen Geschwindigkeit, während der Hochgeschwindigkeitsprozessor 50 ohne Unterbrechung weiterläuft. Auf diese Weise reserviert der Hochgeschwindigkeitsprozessor seine ganze Arbeitskraft für die Echtzeitaudioverarbeitung.

Die Anordnung kann weiter entwickelt werden, wenn man annimmt, daß ein adaptive s Filter nachgebildet werden soll. Zu diesem Zweck schreibt der Hochgeschwindigkeitsprozessor periodisch einen Block von Eingangsdaten in den Zwischenspeicher 56. Der Unterstützungsprozessor 58 kann diese Daten prüfen, z.B. könnte er eine Fourier-Transformation der Daten vornehmen, um ein Frequenzspektrum zu erhalten. Er kann dann die maximalen Frequenzkomponenten feststellen und einen Satz von Gewichtskoeffizienten auswählen, die das Filter mit einem Durchlaßbereich versehen, so daß diese Frequenzkomponente in der Mitte liegt. Die Veränderung der Verarbeitungsparameter wird also ohne Unterbrechung der Hochgeschwindigkeitsverarbeitung durchgeführt und ohne daß es notwendig ist, eine große Hochgeschwindigkeitsunterstützungsverarbeitung durchzuführen·

Beispiele für andere Verarbeitungsvorgänge, die auf diese Weise ausgeführt werden können, sind Änderungen der Abstimmung, Erzeugung von Schwingungseffekten, Mischen oder Abklingen von zwei oder mehr Eingangsgrößen, Kompandierung, und Programmüberwachung, z.B. Pegelüberwachung.

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Claims

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BRITISH BROADCASTING CORPORATION, London, England

Patentansprüche

1J Verfahren zum Verarbeiten von digitalen Daten, insbesondere digitalen Audiosignalen, bei dem die Daten in Echtzeit mit hoher Geschwindigkeit verarbeitet v/erden, dadurch gekennzeichnet, daß Unterstützungsoperationen für die Daten langsam durchgeführt werden und die Daten zwischen der Echtzeit- und der Unterstützungsverarbeitung über einen gemeinsamen Speicherabschnitt übertragen werden, wobei die Übertragung der Daten zwischen dem gemeinsamen Sjteicherabschnitt und der Echtzeitverarbeitung ohne Unterbrechung der Echtzeitverarbeitung erfolgt.
2. Digitales Datenverarbeitungsgerät zur Ausführung des Verfahrens nach Anspruch 1 mit einer Dateneingabevorrichtung und einer Datenausgabevorrichtung und einem dazwischen liegenden Hochgeschwindigkeitsprozessor, gekennzeichnet durch einen langsamen Prozessor (58) zur Ausführung von Unterstützung sop er at ionen bezüglich der Daten und durch einen gemeinsamen Speicherabschnitt (56), der Zugriff von und zu dem Hochgeschwindigkeitsprozessor und dem langsamen Prozessor hat, und bei dem Daten zwischen dem gemeinsamen Speicherabschnitt und dem Hochgeschwindigkeitsprozessor übertragen werden können, ohne daß die von dem Hochgeschwindigkeitsprozessor ausgeführten Arbeiten unterbrochen werden.

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3. Datenverarbeitungsgerät nach Anspruch 2, dadurch gekennzeichnet, daß die Daten direkt von dem Speicherabschnitt zu dem Hochgeschwindigkeitsprozessor übertragbar sind sowie von dem langsamen Prozessor zu dem Speicher und von dem Hochgeschwindigkeit spro ze ssor zum Speicher- und daß Daten von dem Speicher dem langsamen Prozessor über den Hochgeschwindigkeitsprozessor zuführbar sind.
4. Datenverarbeitungsgerät nach Ansprüchen 2 oder 3, dadurch gekennzeichnet, daß der langsame Prozessor mit einer oder mehreren peripheren Eingabe/Ausgabeeinheiten (94 bis 100) versehen ist.

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