JPH0731662B2 - マルチプロセッサシステム - Google Patents

マルチプロセッサシステム

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JPH0731662B2
JPH0731662B2 JP61165731A JP16573186A JPH0731662B2 JP H0731662 B2 JPH0731662 B2 JP H0731662B2 JP 61165731 A JP61165731 A JP 61165731A JP 16573186 A JP16573186 A JP 16573186A JP H0731662 B2 JPH0731662 B2 JP H0731662B2
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    • G06F15/17337—Direct connection machines, e.g. completely connected computers, point to point communication networks

Description

【発明の詳細な説明】 〔概要〕 マルチプロセッサシステムにおいて、各プロセッサのロ
ーカルメモリに対するアクセス要求を受渡し制御する制
御ロジックに２ビット１組のフラグビットを設け、この
フラグビットを用いて、自分（PA）が自分のメモリ（LM
A）にデータを書込む動作と、他プロセッサ（PB）がそ
のメモリ（LMA）内のデータを読出す動作とを同期させ
ることにより、プロセッサPA,PB相互間に同期用の制御
線の設置を不要にしたマルチプロセッサシステム。
〔産業上の利用分野〕
本発明は、マルチプロセッサシステムにおけるプロセッ
サ装置間通信のメカニズムに関する。
マルチプロセッサシステムとは、データに対する処理を
複数のプロセッサ装置によって、一斉に並列実行するこ
とにより、単一プロセッサ装置では得られない高速処理
性能を得ることを目的にしたものであるが、複数のプロ
セッサ装置による並列実行を実現するためには、実行中
にプロセッサ装置間のデータの移動とプロセッサ装置の
データ処理を同期化する（足並を揃える）ことが必要と
なる。
この同期化をプロセッサ同期と呼び、マルチプロセッサ
システムにおいては、このプロセッサ同期が容易な手段
で高速に実現されることが望まれている。
〔従来の技術〕
従来のマルチプロセッサシステムのプロセッサ同期には
第６図Ａに示すソフトウェア制御による方法と、同図面
B,Cに示すハードウェア制御による方法がある。
Ａのソフトウェア制御による方法は、夫々ローカルメモ
リLMA,LMBを持つプロセッサPA,PBが通信ネットワークを
介して結ばれ、定められた通信制御手順（プロトコル）
を用いて相互に通信し、前記のプロセッサ同期を実現す
るものであるが、この通信制御手順は一般に複雑であ
り、そのため複雑なソフトウェアと大きなオーバヘッド
を必要とする。
ハードウェア制御による方法は、Ｂに示す如くプロセッ
サPA,PB間にデータ通信用とは別に同期用専用制御線を
設け、この専用制御線を介してプロセッサの同期制御を
行なう。この方法はソフトウェアの負担が小さく、オー
バヘッドも小さいが、総べてのプロセッサ間に同期用専
用制御線をＣに示す如く完全グラフ的に張る必要があ
る。プロセッサ数をｎとすると、ｎ（ｎ−１）本の同期
用専用制御線を必要とすることになる。
〔発明が解決しようとする問題点〕
上述の如く、従来のプロセッサ同期の方法は、ソフトウ
ェア制御の方法は複雑な通信制御手順を実行するため、
制御のために複雑なソフトウェアと大きなオーバヘッド
を必要とする問題点があり、またハードウェア制御の方
法は総べてのプロセッサ間に専用の制御線を張る必要が
あるため、ハードウェアが複雑化し大きな規模のマルチ
プロセッサシステムには適用できないという問題点があ
る。
〔問題点を解決するための手段〕 上記問題点は本発明により第１図に示す如く、それぞれ
プロセッサPA（PB）とメモリLMA（LMB）を有する２個の
プロセッサ装置には、自及び他プロセッサからのアクセ
ス要求を自メモリに伝達制御する制御ロジックCTLA（CT
LB）が設けられ、それぞれのプロセッサ装置には制御線
として、自プロセッサから自メモリにデータの書込みを
要求するデータ書込み要求制御線、自メモリから自プロ
セッサに応答信号を送る自己応答制御線21−11C（22−1
2C）、自メモリから他プロセッサに応答信号を送る相互
応答制御線21−12C（22−11C）及び他プロセッサから自
制御ロジックへ自メモリのデータの読出しを要求する相
互読出し要求制御線11−32C（12−31C）を備え、各制御
ロジックはそれぞれLOCKフラグ及びSYNCフラグの如き２
ビット１組のフラグビットにより制御され、LOCK及びSY
NC各フラグが共にセットの時、自プロセッサから自メモ
リへの書込みを可能とし、かつ自メモリより他プロセッ
サへの読出しを阻止し、書込み終了後両フラグは共にリ
セットとなり自メモリより他プロセッサへのデータの読
出しが可能となり、かかるデータの読出し後、そのメモ
リの属する制御ロジックのSYNCフラッグはセットされ、
その状態でLOCKをセットすることにより自プロセッサか
ら自メモリへのデータの書込みが再び可能となるが、LO
CK及びSYNC各フラグ共にセットの時以外は常に自メモリ
より他プロセッサへのデータの読出しが可能となり、か
つ自プロセッサより自メモリへの書込みは阻止される如
き論理回路を有することを特徴とするマルチプロセッサ
システムによって解決される。
〔作用〕
プロセッサPA,PBは夫々の制御ロジックCTLA,CTLBにおい
て、２ビット１組のフラグビットLOCK,SYNCによって、
ローカルメモリLMA,LMBに対して次の機能を持つ。
（１） 第１ビット（LOCK）及び第２ビット（SYNC）は
共に自プロセッサPA（PB）により初期設定時にセットさ
れ、 （２） 第１ビット（LOCK）は自プロセッサPA（PB）が
自メモリLMA（LMB）にデータを書込むまでにセットさ
れ、書き込んだ後にリセットされ、 （３） 第２ビット（SYNC）は自プロセッサPA（PB）が
自メモリLMA（LMB）にデータを書込むときセットされ、
書き込んだ後リセットされ、 （４） 第１ビット（LOCK）及び第２ビット（SYNC）が
共にセットされたとき、他プロセッサPB（PA）から自メ
モリLMA（LMB）への読出し要求（Resd REQ）が禁止さ
れ、自プロセッサPA（PB）から自メモリLMA（LMB）への
データ書込み要求（Write REQ）が許可され、 （５） 前記の（４）以外のフラグ状態では自プロセッ
サPA（PB）から自メモリLMA（LMB）への書込み要求（Wr
ite REQ）が禁止され、他プロセッサPB（PA）から自メ
モリLMA（LMB）への読出し要求（Read REQ）が許可さ
れ、この読出しが行なわれた後は第２ビット（SYNC）は
セットされる。
上記の２つのフラグビットLOCK,SYNCを用いれば、自プ
ロセッサから自メモリにデータを書込む自己書込みデー
タバス及び自メモリから他プロセッサへデータの読出し
を行なう相互読出しデータバスのほか、制御線としては
各プロセッサPA,PBが自プロセッサPA（PB）から自メモ
リLMA（LMB）へのデータの書込みを要求するデータ書込
み要求制御線WriteREQと自メモリLMA（LMB）から自プロ
セッサPB（PA）への応答信号ACKを伝送する自己応答制
御線と、他プロセッサPB（PA）から自分側のCTLA（CTL
B）へ自メモリLMA（LMB）の読出し依頼信号Read REQを
送る相互読出し要求制御線12−31C,11−32Cと、自メモ
リLMA（LMB）から依頼元の他プロセッサPB（PA）へ読出
応答信号ACKを返送する相互応答制御線21−12C（22−11
C）を具えればよいことになる。
従って、マルチプロセッサシステムで問題となるプロセ
ッサPA,PB相互間の同期のための専用の複雑な同期用制
御線が不要となり構成が簡素化される。
〔実施例〕
第２図は本発明の実施例のマルチプロセッサシステムに
おける同期を制御する制御ロジックCTLの構成を示すブ
ロック図である。
第３図はその制御ロジックCTLの真理値表である。
本発明の実施例のプロセッサシステムでは、第１図の原
理ブロック図の中の制御ロジック31,32（CTLA,CTLB）を
第２図の構成の制御ロジックCTLで実施したもので説明
される。
第４図は本発明の実施例のマルチプロセッサシステムの
プロセッサ同期制御方式の動作を説明するフロー図であ
る。
第５図は本発明の実施例のマルチプロセッサシステムの
プロセッサ同期制御方式の動作を簡単に説明する動作表
である。
第１図，第２図を用いて自プロセッサPAが自メモリ（LM
A）にデータを書込み、それを他プロセッサPBが読出す
操作を繰り返す場合を用いて本発明のマルチプロセッサ
システムにおける同期制御の動作を説明する。
第２図に示した制御ロジックCTLは、同図に示す如くAND
ゲート3a,3b,3c及び3cの出力を遅延する遅延回路3dから
なり、ANDゲート3aは２ビットのフラグ、即ち第１フラ
グビットLOCKと第２のフラグビットSYNCの１組とフラグ
ビットを示すフリップフロップLOCK及びSYNCによって駆
動される。
データ伝送は自プロセッサ11（PA）から他プロセッサ12
（PB）の方向に行なわれるので、ANDゲート3cは他プロ
セッサ12からの読出し要求信号Read REQにより駆動さ
れ、ANDゲート3dは自プロセッサPAからの書込要求信号W
rite REQによって駆動され、ANDゲート3a,3b,3cから成
る制御ロジックCTLは第３図の真理値表に示される動作
をする。
プロセッサ11（PA）とプロセッサ12（PB）は独立に動作
するので、同期化するため第４図の動作フロー図に示す
順序で次の如く制御される。
総べての動作の前に、プロセッサ11,12は初期設定
として、自分の第１フラグLOCK,第２フラグSYNCを共に
セットする。
この状態では、他プロセッサ12（PB）から自プロセッサ
PAのローカルメモリLMAよりの読出しは禁止され、プロ
セッサ11（PA）からの書込みは可能である。
プロセッサ11（PA）はローカルメモリ21（LMA）へ
のデータ書込みに先立ちLOCKフラグを必ずセットする
（最初の１回は重複するので不要）。
プロセッサ11（PA）はデータの書込み終了後、LOCK
フラグ,SYNCフラグを共にリセットする。この時点で他
プロセッサ12（PB）によるメモリLMAからの読出しは可
能となる。
プロセッサ11（PA）は別処理の後に戻ってLOCKフ
ラグをセットし、データを書込もうとするが、この時他
プロセッサ12（PB）がまだ前のデータを読出していなけ
れば、SYNCフラグがリセットのままであり、書込みが禁
止される。
プロセッサ12（PB）がメモリLMAよりの読出しの
際、その出力は遅延回路3dを介することによって読出し
終了後SYNCフラグがセットされ、プロセッサ11（PA）は
LOCKをセットすればメモリLMAに書込むことが可能とな
る。書込みが終了すると次はの状態に戻る。
以上の説明から明らかなように、結果として、 プロセッサPAが自メモリLMAに書込んでいる最中
に、プロセッサPBがメモリLMAのデータを読出そうとし
たとき、プロセッサPBのアクセスは禁止される。
プロセッサPAが自メモリLMAにデータを書込んだ後
は、プロセッサPBがそのデータを読み込むまでプロセッ
サPAがメモリLMAに新しいデータを書込むことが禁止さ
れる。
なお上記の説明はLOCKフラグ,SYNCフラグは１組とし、
ローカルメモリLMの保持するデータは１群としている
が、ローカルメモリでのデータの保持領域を複数個設
け、各領域それぞれにデータ群を１個宛保持するように
し、また各領域での１データ群の書込み、読出しのため
１組のLOCKフラグ、SYNCフラグを設けるようにしてもよ
い。またかかる複数の領域に対し、１組のLOCKフラグと
SYNCフラグを設け、このフラグの組合わせによって全領
域でのデータ群の書込みまたは読出しを制御するように
してもよい。
前記２ビット１組のフラグビットLOCK,SYNCにおいて特
にLOCKフラグが必要である理由は、本発明が目的とする
機能は、自プロセッサ（書込み側）による自メモリへの
書込みと、他プロセッサ（読出し側）による該自メモリ
からの読出しとを交互に行なうようにする機能であるか
ら、SYNCフラグのみで交互に書込み・読出しを行なうこ
とは勿論可能であるが、上記の複数個のデータ群を１ま
とめにしてLOCK,SYNCフラグ１組を設けるようにした場
合に問題がある。
即ちSYNCフラグが１個のみであって、それがセットの場
合、自プロセッサから自メモリへの書込みが可能で、書
込みが終了するとSYNCフラグがリセットになり、この状
態では自メモリのデータを他プロセッサが読出すことの
みが可能で、読出しが終了するとSYNCフラグは再びセッ
ト状態となると、再び自プロセッサから自メモリへの書
込みのみが可能であるとする。
その場合自メモリの複数の保持領域にそれぞれ１個宛の
データ群を書込み、それを他のプロセッサが読出す場
合、最初の読出し要求による１群の読出し終了後SYNCフ
ラグがセットされるようになっていると、その後のデー
タ群が読出されなくなる。
本発明では、LOCKフラグがリセットされている限り、即
ち自プロセッサが次のデータを書込もうとして、LOCKフ
ラグをセットしない限り、他プロセッサは自メモリの読
出しが可能であるようにしている。
なお他プロセッサが複数データの全てを読み終わってい
ない場合でも、自プロセッサLOCKフラグをセットすると
その場合は読出しは不可能となるが、これを避けるため
には他プロセッサが複数データの全てを読み終わるまで
SYNCフラグをセットしないようにする付加手段を設け、
付加手段の動作中は遅延回路3dを遮断するようにすれば
よい。
また上記の動作は、プロセッサPAからプロセッサPBへデ
ータを移動する場合であるが、プロセッサPBからプロセ
ッサPAへデータ移動する場合は、プロセッサPB側のフラ
グビット42のLOCK,SYNCフラグを用いて同様に行なわれ
る。
〔発明の効果〕
本発明によれば、第１に各プロセッサ間に同期制御用の
専用制御線を設けることなく、各プロセッサ間の同期制
御が可能となり、マルチプロセッサシステムのプロセッ
サ同期のハードウェアが簡略化される。
第２に、アクセス要求信号の禁止によってプロセッサを
停止させることが出来るので、ソフトウェアが同期制御
を全く行なう必要がなくなる。
第３に、ハードウェアが単純になるので、高速の同期制
御が実現出来るという効果が得られる。
【図面の簡単な説明】
第１図は本発明のマルチプロセッサの構成を示す原理ブ
ロック図、 第２図は本発明の１実施例のプロセッサ同期のための制
御ロジックの構成を示すブロック図、 第３図は本発明のプロセッサ同期方式の制御ロジックの
真理値表、 第４図は本発明のプロセッサ同期方式の動作を説明する
フロー図、 第５図は本発明のプロセッサ同期方式の動作を説明する
動作表、 第６図は従来例のプロセッサ同期方式の構成を示すブロ
ック図である。 第１図において、11,12はプロセッサ、21,22はローカル
メモリ、31,32は制御ロジック、41,42はフラグビットで
ある。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】それぞれプロセッサPA（PB）とメモリLMA
    （LMB）を有する２個のプロセッサ装置には、自及び他
    プロセッサからのアクセス要求を自メモリに伝達制御す
    る制御ロジックCTLA（CTLB）が設けられ、それぞれのプ
    ロセッサ装置には制御線として、自プロセッサから自メ
    モリにデータの書込みを要求するデータ書込み要求制御
    線、自メモリから自プロセッサに応答信号を送る自己応
    答制御線21−11C（22−12C）、自メモリから他プロセッ
    サに応答信号を送る相互応答制御線21−12C（22−11C）
    及び他プロセッサから自制御ロジックへ自メモリのデー
    タの読出しを要求する相互読出し要求制御線11−32C（1
    2−31C）を備え、各制御ロジックはそれぞれLOCKフラグ
    及びSYNCフラグの如き２ビット１組のフラグビットによ
    り制御され、LOCK及びSYNC各フラグが共にセットの時、
    自プロセッサから自メモリへの書込みを可能とし、かつ
    自メモリより他プロセッサへの読出しを阻止し、書込み
    終了後両フラグは共にリセットとなり自メモリより他プ
    ロセッサへのデータの読出しが可能となり、かかるデー
    タの読出し後そのメモリの属する制御ロジックのSYNCフ
    ラッグはセットされ、その状態でLOCKをセットすること
    により自プロセッサから自メモリへのデータの書込みが
    再び可能となるが、LOCK及びSYNC各フラグ共にセットの
    時以外は常に自メモリより他プロセッサへのデータの読
    出しが可能となり、かつ自プロセッサより自メモリへの
    書込みは阻止される如き論理回路を有することを特徴と
    するマルチプロセッサシステム。
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