JPS62200448A - 処理装置間通信システム - Google Patents

処理装置間通信システム

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JPS62200448A
JPS62200448A JP61299036A JP29903686A JPS62200448A JP S62200448 A JPS62200448 A JP S62200448A JP 61299036 A JP61299036 A JP 61299036A JP 29903686 A JP29903686 A JP 29903686A JP S62200448 A JPS62200448 A JP S62200448A
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JP
Japan
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data
transfer
processing
sequential access
channel
Prior art date
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Pending
Application number
JP61299036A
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English (en)
Inventor
バラード・ジヨン・ブレヴインス
ウイリアム・ゲイリー・カルパ
ジヨセフ・リチヤード・マシス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
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Publication of JPS62200448A publication Critical patent/JPS62200448A/ja
Pending legal-status Critical Current

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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 この発明は、互いに接続され、相互の間でデータおよび
制御情報を交換する複数の処理装置を有する多重処理シ
ステムの改良に関するものである。
Ｂ、従来技術とその問題点 システムの処理能力を改善するためにしばしば使われる
メカニズムのひとつは、多重処理を使うこと、すなわち
第２または第３の処理装置を追加することである。この
ことはタスクに適用できる１秒当りのコンピュータ命令
の数を、増加させるものである。相互接続チャネルは典
型的な場合、並列バスからなっており、転送は本質的に
記憶装置から記憶装置へ行なわれる。転送はしばしば一
方の処理装置から他方の処理装置への、データの大きな
「ブロック」の移動である。この転送のデータ速度が、
大きな問題となる。遅過ぎれば、多重処理装置の利点を
十分に達成することができない。速過ぎれば１両方の処
理装置の効率のよい処理を停止し、入出力処理、割込処
理などの時間に依存した操作に影響をおよぼすことにな
る。
多重処理システムにともなう問題のひとつは。
システム設計者が転送速度と、処理装置間で転送される
ブロック・サイズの釣合を取り、転送中にいずれの処理
装置も「ロック・アラ１〜」させず、同時に処理装置を
追加したことによる最大の利点をあげなければならない
ということである。
典型的なシステム構造において、記憶サブシステムに対
するアクセスは、共通のアドレス／データ・バスによっ
て行なわれる。それ故、処理装置間のすべての転送は利
用できる記憶の帯域幅を直接減少させるものであり、し
たがって、多重処理システムに固有な利益を最大限に発
揮させることができなくなる。「ロック・アウト」や処
理能力の低下は、割込待ち時間を増加させ、望ましいあ
るいは許容可能な限度を超えたものとする。
従来技術の処理装置間での転送のデータの流れを示すブ
ロック線図を、第３図にあげる。この例において、２つ
の処理装置サブシステムがＰｌからＰ２へのデータ・フ
ローとともに示されている。
初期化と転送終了サービスを無視すれば、データ転送シ
ーケンスは次の３つの動作に分割できる。
１、この段階の動作は処理袋［Ｐｌの記憶装置からデー
タを読み取り、これを処理装置Ｐ１のインタフェース・
ネットワークへ転送するものである。
この段階において、処理装置Ｐ１がそのシステｔトバス
へアクセスすることは禁止される。
２、動作の第２段階は処理装置間チャネルによるデータ
の転送である。
３、動作の第３段階において、データが処理装置Ｐ２の
記憶装置に書き込まれる。この段階において、処理袋［
Ｐ２がそのシステム・バスへアクセスすることは禁止さ
れる。
システムが処理装置間の転送速度を最大とするように設
計されている場合、ブロックの転送期間の動作の３つの
段階すべてにおいて、両方の処理装置１１Ｐ１およびＰ
２がそれぞれのシステム・バスにアクセスすることは禁
止される６処理装置Ｐ１および処理装置Ｐ２は両方とも
、それぞれの記憶装置から締め出され、転送中に命令を
実行することは停止される。
ある期間にわたって、干渉を分散するように、システム
を設計することができる。処理装置間インタフェース・
ネットワークによる記憶装置へのアクセスを、それぞれ
のシステム内の他の活動、たとえば命令の取出しあるい
は直接メモリ・アクセス（ＤＭＡ）　　トラフィックに
よってインターリーブすることもできる。この環境にお
いては、処理袋＠Ｐ１およびＰ２が停止するのは、それ
ぞれ段階１および３の間だけである。それ故、命令の実
行は継続するが、実行速度は落ちる。以前の例と比較し
た場合、干渉は長い期間にわたって発生し、累積干渉す
なわち総干渉は２つの活動（命令の実行および転送動作
）が非同期的なため、また内部システム・バスにおける
調停の繰り返しによる損失のため、大きくなる。
いずれの例においても、処理装置に対する干渉は、転送
されるデータの量に正比例する。
Ｃ０問題点を解決するための手段 この発明は複数の処理装置を相互接続し、データおよび
制御情報の転送を、この動作に通常伴う処理装置のパフ
ォーマンス低下を最小にして行なうことを目的とするも
のである。この明細書では、データ処理システム内の複
数の処理装置を相互接続するための代替通信チャネルの
定義および実施方法を説明する。
この発明に含まれるチャネルはビデオ・ランダム・アク
セス・メモリ（ＶＲＡＭ）記憶技術に基づくものである
。ビデオＲＡＭはダイナミックＲＡＭであり、シリアル
・ポートによってチップ内の「ワード」シフト・レジス
タにアクセスするものである。それ故、ビデオＲＡＭは
２つのデータ・ポート、すなわちダイナミックＲＡＭの
周知のランダム・アクセス・ポート、およびビデオＲＡ
Ｍ特有なシリアル・アクセスすなわち順次アクセス・ポ
ートを与える。現在、ビデオＲＡＭとしてはテキサス・
インストルメント社（Ｔｅｘａｓ　Ｉｎｓｔｒｕｍｅｎ
ｔ）がパーツＮ（ＬＴＭＳ４１６１で販売しているもの
がある。テキサス・インストルメントのメモリは、ｒＭ
ＤＳメモリ・データ・ブック１９８４年版補遺（Ｓｕｐ
ｐｌｅｍｅｎｔ　ｔｏ　ＭＤＳ　Ｍｅｍｏｒｙ　Ｄａｔ
ａ　Ｂｏｏｋ　１９８４）」の「高速シリアル・アクセ
スを行なうデュアル・ポート・メモリ（Ｄｕａｌ　Ｐｏ
ｒｔ　Ｍｅｍｏｒｙ　ｗｉｔｈ　ＨｉｇｈＳｐｅｅｄ　
５ｅｒｉａｌ　Ａｃｃｅｓｓ）　Ｊという節（５−３〜
５−１０頁）に記載されでいる。
Ｄ、実施例 ビデオＲＡＭをＮビット（ただし、Ｎ＝８．１６．３２
．、、）の並列構造に組み込むことにより、シリアル・
ポートは幅Ｎの順次アクセス可能なポートの属性を帯び
る。第２図に示すように。
記憶装置２１を２つの独立したＲＡＭアレイ、すなわち
「低速」ランダム・アクセス・アレイ２１ａおよびこれ
よりも小さい「高速」順次アクセスＲＡＭ２１ｂと考え
ることができる。
チャネルのデータ・バスをビデオＲＡＭの順次アクセス
・ポートに接続することにより、多重処理装置通信チャ
ネルを構成することができる。このようなシステムは、
次のような好ましい属性を有している。実際のデータ転
送中に、いずれの処理装置にも干渉はない。処理装置は
両方とも、あらゆる適用業務または入出力タスクを実行
する際に、可用性がほぼ１００％の状態にある。このこ
とは従来技術のシステムにおけるロックアウト命令実行
速度の低下と対照をなすものである。セット・アップお
よび伝送終結サービスに対する処理装置の関与の程度は
実施形態によるが、１０〜２０程度の命令ですむ。
第１図はこの発明によるビデオＲＡＭメカニズムを利用
した、処理装置間の転送のデータ・フローを示すブロッ
ク図である。処理装置Ｐ１の記憶装置３１ａから処理装
置Ｐ２の記憶装置４１ａヘメツセージ（データ）を転送
するための可能な事象シーケンスの例を以下で説明する
。メツセージは複数個のデータ・ブロックで構成され、
各ブロックは第２図の順次アクセス・アレイ２１ｂのビ
ット数に等しい。動作は次のように行なわれる。
１、処理装置Ｐ１で実行され、処理装置Ｐ２への情報転
送を必要とするタスクは、ランダム・アクセス・アレイ
３１ａから順次アクセス・アレイ３１ｂに適切なデータ
・ブロックをロードさせ、チャネル制御ネットワーク３
２に情報転送を通知する。
２、チャネル制御ネットワーク３２は適切なプロトコル
を使用して、処理装置間チャネル５１を使用することを
要求し、ライン５１ｂを介して処理装置Ｐ２のチャネル
制御ネットワーク４２との通信リンクを確立する。
３、チャネル制御ネットワーク３２とチャネル制御ネッ
トワーク４２の間に通信リンクが確立されると、リンク
５１ａを使用し、ビデオＲＡＭに必要なプロトコルを用
いて、データをドライバ／レシーバ（Ｄ／Ｒ）を介して
、順次アクセス・アレイ３１ｂから順次アクセス・アレ
イ４１ｂへ転送することができる。
４、順次アクセス・アレイ３１ｂの全内容（１つのデー
タ・ブロック）が順次アクセス・アレイ４１ｂへ転送さ
れると、チャネル上のデータ移動動作が中断される。こ
れによって処理装置Ｐ２のチャネル制御ネットワーク４
２が、順次アクセス・アレイ４１ｂの内容をランダム・
アクセス・アレイ４１ａへ転送できるようになる。その
際、適切なビデオＲＡＭプロトコルを使用してビデオＲ
ＡＭのランダム・アクセス・ポートが１回アクセスされ
る。それが終ると、別のデータ・ブロックを受取れる。
同時に、処理袋ｆｉ！Ｐｉのチャネル制御ネットワーク
３２がチャネルを介する次の転送に備えて、適切なビデ
オＲＡＭプロトコルを使ってビデオＲＡＭのランダム・
アクセス・ポートに１回アクセスすることにより１次の
データ・ブロックをランダム・アクセス・アレイ３１ａ
から順次アクセス・アレイ３１ｂへ転送する。チャネル
上のデータ転送の中断は、チャネルのプロトコルに従っ
て行なわれる１次のデータ・ブロックがチャネルによっ
て転送しなければならないメツセージの最後のデータ・
ブロックの場合には、動作は処理装置Ｐ１のチャネル制
御ネットワーク３２によって終了され、それ以外の場合
には、上記のように継続する。
第１図に示すように、データ転送は、それぞれのビデオ
ＲＡＭの順次アクセス・ポートの間で行なわれ、処理装
置ｉＰ１の内部システム・バス３３や処理装置Ｐ２のシ
ステム・バス４３のいずれも利用しない。システム・バ
ス３３または４３へのアクセスは、ビデオＲＡＭ内部で
のデータ転送の間だけ必要であり、順次アクセス・アレ
イの転送あたり１記憶サイクルに限定されている。実施
形態にもよるが、命令の処理および入出力活動に対する
システムの可用性は、９９％程度になる。たとえば、３
２ビツトの処理装置間チャネル５１および：ＬＯＯｎｓ
のデータ・クロックを利用するシステムの場合、以下の
表１に示すように、生じる総干渉が１％未満のとき、４
０Ｍバイト／秒の連続速度を維持することができる。
実際のデータ転送にあたって、処理装置間チャネルがそ
れぞれの処理装置のいずれに対しても、同期的および非
同期的に動作できることにも、留意しなければならない
、順次アクセス・アレイ３１ｂから順次アクセス・アレ
イ４１ｂへのデータ転送は、第４図に示すように、単一
のクロックの制御の下で可能である。このことは従来の
転送メカニズムに比してチャネル制御ネットワーク３２
および４２を大幅に単純化するものである。動作に必要
なのは、アレイ３１ａおよび４１ａのランダム・アクセ
ス・ポートへのアクセスが必要な中断時に、それぞれの
処理装置のクロックに同期することである。
紅 王ｍ火 仮定条件 ■、　処理装置間の転送速度 １００ｎｓ／転送 ２、　転送ワード・サイズ＝４バイト（３２ビツト） ３、　順次アクセス・アレイとランダム・アクセス・ア
レイとの間の転送サイズ＝２５６ワード（１０２４バイ
ト） ４、　記憶アクセス・サイクル＝２５０ｎｓ＝４０Ｍバ
イト／秒 ×１００％ ＝０．９７６６％
【図面の簡単な説明】
第１図は、この発明による多重処理システムのブロック
図である。 第２図は、この発明に用いられるビデオＲＡＭサブシス
テムのブロック図である。 第３図は、従来技術の多重処理システムを示すブロック
図である。 第４図は、２つの順次アクセス・ビデオＲＡＭ素子の間
のデータ転送を示すタイミング図である。 Ｐｌ・・・・処理装置、Ｐ２・・・・処理装置、２１・
・・・記憶機構、２１ａ・・・・ランダム・アクセスＲ
ＡＭ、２１ｂ・・・・順次アクセスＲＡＭ、３１ａ・・
・・記憶装置、３１ｂ・・・・順次アクセスＲＡＭ、３
２・・・・チャネル制御ネットワーク、３３・・・・内
部システム・バス、４１ａ・・・・記憶装置、４１ｂ・
・・・順次アクセスＲＡＭ、４２・・・・チャネル制御
ネットワーク、４３・・・・システム・バス、５１・・
・・処理装置間チャネル、５１ａ・・・・リンク、５１
ｂ・・・・ライン。

Claims (1)

    【特許請求の範囲】
  1. 一対の処理装置間でデータを転送するために、前記処理
    装置の各々に、ランダム・アクセス部および順次アクセ
    ス部を有する記憶装置を設け、各記憶装置におけるラン
    ダム・アクセス部および順次アクセス部の間のデータ転
    送と、一方の記憶装置における順次アクセス部および他
    方の記憶装置における順次アクセス部の間のデータ転送
    とによって処理装置間データ転送を行うことを特徴とす
    る処理装置間通信システム。
JP61299036A 1986-02-24 1986-12-17 処理装置間通信システム Pending JPS62200448A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US83188586A 1986-02-24 1986-02-24
US831885 2010-07-07

Publications (1)

Publication Number Publication Date
JPS62200448A true JPS62200448A (ja) 1987-09-04

Family

ID=25260101

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61299036A Pending JPS62200448A (ja) 1986-02-24 1986-12-17 処理装置間通信システム

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EP (1) EP0234182A1 (ja)
JP (1) JPS62200448A (ja)
KR (1) KR900009117B1 (ja)
CN (1) CN1010262B (ja)
AR (1) AR240764A1 (ja)
BR (1) BR8700436A (ja)
IN (1) IN168469B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2627878A1 (fr) * 1988-02-29 1989-09-01 Commissariat Energie Atomique Dispositif de traitement numerique de signaux
JP2584113B2 (ja) * 1989-07-21 1997-02-19 松下電器産業株式会社 データ転送方法及びデータ転送装置
IT1239596B (it) * 1990-02-16 1993-11-10 Sincon Spa Sistemi Imformativi Rete di collegamento per la gestione di dati in elaborazioni parallele.

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53127248A (en) * 1977-04-13 1978-11-07 Toshiba Corp Composite computer system
JPS5463645A (en) * 1977-10-28 1979-05-22 Toyoda Machine Works Ltd Data transfer unit
JPS56135261A (en) * 1980-03-24 1981-10-22 Nec Corp Interprocessor information transfer system
JPS585822A (ja) * 1981-06-30 1983-01-13 エレベ−タ−・ゲ−エムベ−ハ− 入出力デ−タ転送方法および装置
JPS585867A (ja) * 1981-06-30 1983-01-13 エレベ−タ−・ゲ−エムベ−ハ− デ−タ伝送方法および装置
JPS5999520A (ja) * 1982-11-29 1984-06-08 Nec Corp プロセツサ間通信制御方式
JPS6289154A (ja) * 1985-10-16 1987-04-23 Mitsubishi Electric Corp 高速直列デ−タ伝送装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4543627A (en) * 1981-12-14 1985-09-24 At&T Bell Laboratories Internal communication arrangement for a multiprocessor system
AU568490B2 (en) * 1982-05-07 1988-01-07 Digital Equipment Corporation Memory-to-memory intercomputer communication
US4562435A (en) * 1982-09-29 1985-12-31 Texas Instruments Incorporated Video display system using serial/parallel access memories
JPS59111561A (ja) * 1982-12-17 1984-06-27 Hitachi Ltd 複合プロセツサ・システムのアクセス制御方式

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53127248A (en) * 1977-04-13 1978-11-07 Toshiba Corp Composite computer system
JPS5463645A (en) * 1977-10-28 1979-05-22 Toyoda Machine Works Ltd Data transfer unit
JPS56135261A (en) * 1980-03-24 1981-10-22 Nec Corp Interprocessor information transfer system
JPS585822A (ja) * 1981-06-30 1983-01-13 エレベ−タ−・ゲ−エムベ−ハ− 入出力デ−タ転送方法および装置
JPS585867A (ja) * 1981-06-30 1983-01-13 エレベ−タ−・ゲ−エムベ−ハ− デ−タ伝送方法および装置
JPS5999520A (ja) * 1982-11-29 1984-06-08 Nec Corp プロセツサ間通信制御方式
JPS6289154A (ja) * 1985-10-16 1987-04-23 Mitsubishi Electric Corp 高速直列デ−タ伝送装置

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Publication number Publication date
KR870008452A (ko) 1987-09-26
IN168469B (ja) 1991-04-06
EP0234182A1 (en) 1987-09-02
BR8700436A (pt) 1987-12-15
AR240764A1 (es) 1990-10-31
CN86108432A (zh) 1987-09-02
KR900009117B1 (ko) 1990-12-22
CN1010262B (zh) 1990-10-31

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