JPS585822A - 入出力デ−タ転送方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、プロセスその他のコンピュータ制御装置の人
出力データを、メモリを有するｌＩｍまたに−１＆個の
中実装置を臭えるプロセッサシステムに転送する入出力
データ転送方法に関するものである。

プ四セス或いは複雑なコンピュータ制御装置、例えばク
レーンや全設備の檀々の制御システムであってコンビに
一夕によって制御されるものにおいては、種々のタスク
を複数の異なる中実装置に分は与えるのが好ましい。同
様にコンピュータ制御装置の一部分或いは全部の種々の
制御も細分するのが好ましい。これによりプロゲラ之ン
グが容易となり、クリアシステムの使用および変更が容
易となる。本明細書において、解釈上の問題が生じない
ようにする為に“コンピュータ“、′中央−［１１′お
よび“プロセッサ２″の意味を明確に規定する。

コンピュータとは補助装置を有する１個または数個の中
実装置より成る構成要素（コンティティ）を意味し、中
実装置は補助装置を有する１個または数個のプロセッサ
より成る。前述した制御システムにおいては、プロセッ
サからの同一の人出力データすなわちコンピュータ制＃
装置の状態に関するデータをしばしば２つ或いゆそれ以
上の中実装置が所定の時間に必要とする。例えば全く同
一のリミツ訃スイッチを作動させるデータを７個または
数個の中実装置が必要とし、制御を適当に処理するよう
にする場合がある。

従来では、必要とするすべての入出力データをこれらデ
ータを必要とするすべての中央１１１ｍに直接供給する
か、中実装置をある種のデータ転送バスにより互いに接
続するか、或いは別個の人力／出力プロセッサ（以後Ｉ
１０プロセッサと称する）を用いてすべての中実装置が
必要とするすべてのデータを受けるようにすることによ
り制御システムにおける上述した問題を解決している。

しかしこれらの解決法の場合欠点がある。すなわち、入
出力データをすべての中実装置に直接供給する場合、こ
れらのすべてに対し同様な人出力回時を設ける必要があ
る。従って製造費が嵩み、しかも回路をｌＩｍとする。

各入出力データをただ１つの中実装置に供給し、データ
転送パスを用いる場合にはこれらの製造費は廉価となる
も、中実装置間のインタフェースの問題が生じ、これに
より価格が増大し、しばしばバスにより作動が遅くなる
という欠点がある。またＩ１０プ・田セッサを用いる場
合には、余分な価格としてＩ１０プ四七ツサ自体の価格
があり、しかも数個の中実装置がある場合に主として作
動速度に関する中実装置とＶＯプロセッサとの間のイン
ターフェースの問題がある。このようなインターフェー
スの間ｉｗｔ解決する為に、ＤＭＡ（直接メモリアクセ
ス］技術すなわち従来からのＩ１０技術が用いられてい
る。

本発明の方法、および装置の目的は、上述した欠点を除
去し、プロセスおよび複雑な装置に対する信頼しつる制
御システムであって製造費が廉価なものを提供せんとす
るにある〇 本発明は、プロセスその他のコンピュータ制御装置の人
出力データを、メモリを有する／ｌｉｔたは数個の中実
装置を具えるプロセッサシステムに転送するに当り、入
出力データをＩ１０メモリにより中実装置から分＃ｌさ
せ、入出力データマツチング装置とＩ１０メモリとの間
のデータ転送をＩｌｏ　＠写＊ｍによって行なうことを
特徴とする。

本発明によればＩ１０バスによりこれに接続された中実
装置をロードすることがなく、シかも１本のバスに接続
しつる中実装置の個数はバスの電気的なローディング容
量によって制限されるだけであるという利点が得られる
。更に、入出力回路を増大させる必要がないという利点
も得られる。また本発明による方法な実施する装置の製
造費は廉価となるという利点も得られる。

本発明の実施例においては、Ｉｌｏ　＠耳装置により人
力マルチプレクサからの入力データを各中実装置の入力
メモリ区分に同時に褒写し、且つ各中実装置の出力ブロ
ックを出力メモリと池の中実装置の対応するブロックと
の双方に同時に複写するのが有利である０この場合、中
実装置により行なわれるデータ処理プ四セスの同期が容
易となる利点が得られる。その理由は、工１０Ｉｌ！写
装置がすべてのＩ１０メモリにおけるデータを同時に更
新する為である。

本発明の池の例では、ｌ１０１！写ａｍはプロセッサシ
ステムが作動している間中断なぐデータ転送を行なうよ
うにするのが有利である。この場合、特に妨害による出
力回路の状態の反転が自動的に補正されるという利点が
得られる。

本発明の更に他の例では、工１０メモリへの人力データ
の更新と工４メモリからの出力データの！！３゜新とを
中実装置をａ−ドすることなく完全に行なうのが好まし
い。このようにすることにより、１つの中実装置に複数
本のＩ１０バスを設けることができ、これらのバスによ
りこの中央ａｗｆ：ロードしないという上述したすべて
の利点が得られる。１本発明の更に他の例では、マツチ
ング装置とＩ１０メモリとの間のデータ転送をｌ、・・
・・、ｎビットの直列モードで並列に行なうのが好まし
い。

本発明の更に他の例では、複写事象におけるデータのア
ドレシングを、工１０Ｗ写装置によって同期される別個
のアドレスカウンタを有するＩ１０メ。

そりおよびマツチング装置に対し行なうのが好ましい。

本例とその前の例とに共通の利点はＩ１０バスを細くし
つるという利点が得られる。その理由は、このＩ１０パ
スでアドレスデータを転送する必要がない為である。更
に、細いバスおよびその許容しつる低速性の結果として
、バスおよびこれに接続された中実装置を比較的容易に
電気的に分離しつる為、鵬造費が廉価となる。

本発明の更に他の例では、インタフェースのタイミング
を中実装置のタイミングから分離するのが好ましい。こ
の場合、工、４バスが司成りのインタフェース誤差を許
容しつるようになるという利点が得られる。その理由は
、可成りゆっくりした信号を許容しつるようになる為で
ある。

また、本発明は上述した方法を実施する装置にも関する
ものである。

本発明は、メモリｔＷする／（Ｉｔ’たは数個の中実装
置と人出力データマッチング装置とを具える入出力デー
タ転送装置において、各中実装置に対。

し、マツチング装置の後のバスに簡単なＩ１０メモリを
接続し、このＩ１０メモリをローカルバスにより中実装
置に接続し、入出力データを転送するＩｌｏ　＠耳装置
をマツチング装置とＶＯメモリとに対し同じバスに接続
することを特徴とする。かかる本発明装置によれば、工
、４バスによりこれに接続された中実装置をロードしな
いという利点が得られる。更に、中実装置は通常のメモ
リ読取り／書込み作動によりすべての入力を読取ったり
、すべての出力を書込んだりすることができるという１
，１利点が得られる。更に、中実装置はＶＯメモリから
のすべての状態を読取ることもできる。更に、コンピュ
ータ制御装置の価格が廉価となる利点が得られる。例え
ば、簡単なＩｌｏ　ＩＩ写装置を使用することは、従来
使用されている複雑なＩ１０プロセッサを使用する場合
よりも司成り有利である。

図面につき本発明を説明する。

本発明による回路においては極めて簡単なｌ１０（人出
力）プロセッサ（以後Ｉ１０複写装置と称する）／を用
い、この複写装置により入力端子および出力端子からの
データをＩ１０メモリＪおよび人出力データマッチング
装置コとの間で転送する。

データ転送は共通工々バス６に沿ってメモリｊを有する
すべての中実装置ダと入出力データマッチング装置コと
の間で行なわれる。Ｉ１０バスから中実装置参への接続
は各中実装置亭自体のいわゆるＩｌｏ　、ｄ　−Ｔ−Ｉ
Ｊ　ｊを介して行なわれ、このＩ１０メモリＪはローカ
ルバス７によってその中実装置参に接続するＩ１０バス
６は、中実装置亭のＩ１０メモリ３を用いることにより
Ｉ１０バス６の作動に影響を及ぼさない程度に少ない頻
度で駆動し、中実装置ダと同期させる０ Ｉｌｏ　＠耳装置ｌは工βメモリＪへの入力およびｌ１
０メそりＪからの出力を常に複写する。換言すれば、工
１０Ｉ［写装置は常に同一ループを経て実行している０
複写事象（イベント）自体は第、２図に示す。Ｉｌｏ　
＠写装置（第２図には図示せず）はｌワードのすべての
人力データを同時に人カマルチブレクサ／／からすべて
の中実装置ダのＩ１０メモリ３へ、より正確に言えば工
４メモリＪの人カメそり区分１６へ複写する。ｌワード
はｎ（ｎは正の整、数）ビットを有する。従ってすべて
の中実装置ダはこれらのＩ１０メモリにおいてすべての
人力データを同時に受ける。工βメモリの出力メモリ区
分１７および入出力データマツチング装置２の出力メモ
リ区分１２は第２図に示すように出力群に応じてブロッ
クに分割し、各ブロックにはｎワードを設けつるように
する。ブロックの個数は中実装置の個数或いは人力デー
タの個数に依存しないが、ブロックの個数を中実装置の
個数よりも多ぐすることは実際的でない。ブロックすな
わち出力群は明。

瞭とする為に第２図に異なる斜線を付して示した。

斜１１Ａで示したブロックは例えば中実装置参、ｌによ
り書込みを行なわしめる出力群を示し、斜線Ｂで示した
ブロックには中実装置参、λによって書込みを行ないつ
るものであり、斜線Ｏで示したブロックには中実装置＋
、ｍにより書込みを行ないうるものである。すべての中
実装ｆｉｔ　ｕ　’　／　＋　自・・、　４Ｌ、ｍはこ
れら自体のＩ１０メモリ３のすべてのブロックから読取
りを行なわしめるＯｎビットを有し読取られる各出力ワ
ード或いはｎワードを有する各出力群を数個の中央ｌＩ
！置により更新する場合には、出力状態の一セツティン
グは使用する電気的な論理装置に依存する。従って、各
中実装置はそれ自体の予め選択した出力群を有する。Ｉ
ｌｏ　＠写装置は各出力群の出力メモリ／２に且つ他の
す゛べての中実装置における工４メモリの出力区分（／
７）に対応する位置で同時に出力（一時にｌワード）を
複写する。換言すれば、７つの中実装置の出力は他の中
実装置の入力となる。従って池のすべての中実装置は出
力の状態に関する情報を同時に受ける。

中実装置参はいかなる一時にもそれ自体のエリメモリＪ
の許容領域から読取りを行なったりこの領域に書込みを
行なったりすることができる。従って中実装置弘はすべ
ての池の既知の装置のようにバス６からのデータを待っ
たり、各別のバスが空きになるのを待ったりする必要が
ない。Ｉ１０メモリＪがその使用に際して２つの異なる
構成部分のバス、本例の場合中実装置参のバスとエババ
ス６との双方に関係しえないようにする為には、バス乙
の作動と中実装置ダの作動とをこれらのアドレス変更が
同時に生じえないように同期させる必要がある。バス６
はすべての中実装置弘に共通である為、これら中実装置
をすべてバス６と同期させる必要がある。同期は例えば
、中実装置ダおよびＩｌｏ　＠耳装置ｌを同じりｐツク
信号ｌで駆動し、これら中実装置およびＩ１０複写装置
がアドレス変更の為にクロックパルスの異なる縁部を用
いるようにすることにより達成せしめることができる。

■顎回路すなわち入出力データ回路（Ｉ、０）　とバス
６の偶におけるＩ１０メモリ３のアドレシングと。

を互いに関連づける為には、これらを同期させる必要が
ある０このこと＋１　Ｉｌｏ　複写装置ｌによって上記
のすべてに対するアドレスを同時に生ゼしのることによ
り達成せしめつるが、バスｔを細くしつるようにする為
には各Ｉ１０メモリＪおよびＩ１０回路がそれ自体のア
ドレスを発生し、工１０ＩＩ！写装置ｌがアドレスカウ
ンタ／ｌ　、　／Ｊのすべてに対し共通のクロック信号
ｌを発生させることによりこれらアドレスカウンタを互
いに関連づけ、更に作動を開始し且つ同期を確実に行な
う為にはｖｏ　ｖｓ写装置がこれらアドレスカウンタの
すべてに対し共通の同期信号デを発生するようにする。

中実装置参のＩ１０メモリ３の作動がバス乙の作動に影
響を及ぼさないようにまたその逆が生じないようにする
偽には、これらＶＯメモリの書込み或いは読出ｊし事象
のタイミングをＶＯメモリＪおよびバス乙のいずれか一
方、一般にはバス６が他方よりもゆっくり作動するよう
に制御し、その程度は、他方の読取り或いは書込み作動
が前記の一方の読取り或いは書込み作動中に割込まれ、
他方の読取り或・いは書込み作動を、ゆっくりとした前
記の一方の読取り或いは書込み作動に全く影響を及ぼさ
ない程痺にする。例えば中実装置の記憶周期をバス６の
記憶周期の４゜どする場合には、バスの記憶周期中にこ
の／、。の周期な割込ませることに、よりバスの作動に
影響を及ぼざない〇 ＠３図はＩ１０メモリ３の構成と、システムの池の部分
へのその接続とをボすブロック線図である。

工１０メモリ３はＲＡＭ　（ランダムアクセスメモリ）
型のメモリ〃を有し、このメモリＩはアドレスライン／
９　、２７およびデータライン〃、２Ｉに対する二重ボ
ー）　２？　、　３０を有する。中実装置亭は一組の１
−）７を経てメモリＪの読取りおよび書込みを行ない、
このメモリを池の組のボート〃を経てＩ１０バス≦およ
びアドレスカウンタ／Ｉと連結する。中１・実装置がメ
モリを使用することを望む場合には、バス７側のコート
を作動させる。アドレスカウンタ／Ｉはバスｔからメモ
リ〃に到来するクロック信号と同期してメモリ〃のアド
レスをカウントする。

アドレスは中実装置ダがメモリ１を用いることを望んで
いる時以外のすべての時に作動しているボート３θを経
てメモリ〃に供給される。カウンタ１２は同期信号９に
より他のＩ１０メモリ３の各別のアドレスカウンタと同
期させる６装置ｎはＬｌｏ　（書込み／続出し）選択兼
タイミング装置とすること・ができる。この装置はメモ
リ〃の入出力領域を選択する論理装置である。この論理
装置〃は続出し或いは書込み信号を発生し、読出し或い
は書込みとアドレスとのタイミングを決定する。出力デ
ータ保持装置ｎは、中実装置参がＲＡＭメモリを用いる
ことを望んでおりバス≦への書込みが進行している場合
にデータがバス６上に変化しないままで維持されるよう
にする為のものである。バスバッファ装置３はＲＡＭメ
モリＪ／［−Ｉ、勺バス乙に電気的に整合させる回路で
ある。

バス６に接続すべき中実装置ダと複写事象とは、中実装
置参の工βメモリＪのアドレスカウンタ／１の状態変更
が同時に生じないように同期させる必要がある。従って
、中実装置は互いに同期させて、■リフモリ３をアドレ
スしている中実装置ダのバス７に状態変更が生じない期
間が有り、これらの期間中で信号ｌの変化瞬時にアドレ
スカウンタＩＩの状態変更を行ないつるようにする必要
がある。

この同期は工１０Ｉ！写装置の同期クロック信号発生−
Ｂによって行なうも、このクロック信号頼生器の代りに
いずれの中実装置ダのクロックパルスＪ／をも用いるこ
とができ、このクロックパルスにより他のすべての中実
装置とＩ１０複写装置ｌとを同期せしめる。Ｉ１０複写
装置ｌは分周器Ｕをも有する。この分周器ムは簡単なカ
ランタガあり、このカウンタに−より同期クロックパル
ス１０を分周してＩ１０バス乙に適した周波数のりｐツ
クパルスｌを生ぜしめるとともにすべてのＲＡＭメモリ
〃のアドレスカウンタ／ｌを同期させるＩ１０同斯信号
デを所定の間隔で生ぜしぬる。例えば、ＲＡＭメモリ〃
を１゜一旦実行させると、工１０同期信号９をアドレス
カウンタ／Ｉに対して零のパルスとすることができるＯ
クロックパルスｌの最大周波数は中実装置参のクロック
周波数とこれらの記憶周期とによって決まる。

第３図は入出力データマッチング装置コの構成とシステ
ムの他の部分への接続とを示すブロック線図である。Ｉ
／’Ｏアドレスカウンタ／３は入力マルチプレクサｌ／
へのアドレスと出力メモリ区分／２へのアドレスとをバ
ス≦から到来するクロツクバルスと同期してカウントす
る。このアドレスカラン・り１３はＩ１０同期信号９を
用いてＩ１０メモリＪのアドレスカウンタと同期させる
。装置ｌ亭は書込ミ／−読出し；選択兼タイミング装置
である。この装置は続出し或いは書込み作動を選択し必
要な読出しおよび書込みパルスを発生させる論理装置で
ある。

入力マルチプレクサｌ／はアドレスカウンタ／３と読取
りパルスとの双方により制御される。出力メモリ区分／
λもアドレスカウンタ／Ｊと書込みパルスとにより制御
されるアドレス可能メモリを有してお・す、バスバッフ
ァ装置ｌｊは入力端子および出力端子をＩ１０パス乙に
電気的に整合させる回路である）本発明は上述した例の
みに限定されず、幾多の変更を加えうること勿論である
。

【図面の簡単な説明】

第１図は本発明による回路を示すブロック線図、第２図
はＶＯ＊写装置により行なわれる複写事象を示す睨＠図
、＠Ｊ図はＩ１０メモリとその補助回路とを示すブロッ
ク線図、ｌ１ｌＩダーはＩｌｏ　＠写装置とその補助回
路とを示すブロックＳ図、第３図は入出力データマツチ
ング装置とその補助回路とを示すブロック線図である０ ／　・＝　Ｉ１０プロセッサ（Ｉｌｏ　ｌ［写ＶＩｗ）
、コ・−・・入出力データマツチング装置。３・・・工
１０メモリ、ダ・・・中実袋ｔ。！・・・メモ＋３．４
・・・工、々パ・ス、７・・・パス、ｌ、９・・・同期
信号、１０・・・同期クロックツぜパス、／／・・・人
力マルチプレクサ、ＩＪ・・・コの出力メモリ区分、Ｉ
Ｊ　、　／Ｉ・・・アドレスカウンタ、／参、　２２・
・・書込み／続出し選択兼タイミング装置、／３　、２
０・・・バスノくツ７ア装置、１６・・・Ｊの入力メモ
リ区分、／７・・・Ｊの出力メモリ区分、／ｑ、　、　
２７・・・アドレスライン、ｘ。 ｄ・・・データライン、〃・・・メモリ、ｎ・・・出力
データ保持装置、Ｂ・・・同期クロック信号発生器、Ｓ
・・・分局器、２９．３０・・・ボート、３１・・・り
ａツクパルスつＦｉｇ、５

Claims (1)

1. 【特許請求の範囲】 Ｌ　プロセスその他のコ“ンビュータ制御装置の入出力
   データを、メモリ（ｓ）を有する１個または数個の中実
   装置（りを臭えるプロセッサシステムに転送するに当り
   、入出力データ（、Ｉｌｏ　＞ｔｔｖｏｙｔモｇ＜３）
   ニより中実装置から分離させ、入出力データマツチング
   装置（２）とＩ１０メモリ（３）との間のデータ転送を
   Ｉ１０複写装置（１）によって行なうことを特徴とする
   入出力ナータ転送方法。 ２、特許請求の範ＦＩＲ１記載の入出力データ転送方法
   において、工々複写装置（１）により入力マルチプレク
   １　（／／）からの入力データを各中実装置（りの入力
   メモリ区分（１６）に同時に複写し、且つ各中実装置（
   ４１りの出力ブロック（１７）ｔ−出力メモ９　（／λ
   ）と他の中実装置（４Ｉ）の対応するブロックとの双方
   に同時に褒写す今ことを特徴と−する入出力データ転送
   方法。 ３、　特許請求の範囲１または２記載の人出力データ転
   送方法において、工／１０ＷＩ写装置（１）はプロセッ
   サシステムが作動している間中断なくデータ転送を行な
   うようにする乞とを特徴とする入出力データ転送方法。 本　特許請求の範囲１〜３のいずれか１つに記載の入出
   力データ転送方法において、Ｉ１０メモリ（ｊ）への入
   力データの更新２工、４メモリ。 （３）からの出力データの更新とを中実装置（す。 を、口、−ドすることなく完全に行なうことを特徴とす
   る人出力データ転送方法。　　　　′Ｓ　特許請求の範
   囲１〜４のいずれかｆつに記載の入出力データ転送方法
   において、マツチング装置（Ｊ）とＩ１０メモリ（３）
   との間のデータ転送１／、・・・・、ｎビットの直列モ
   ードで並列に行なうこと一特壷とする入出力データ転送
   方法。 ＆　特許請求の範囲１〜５のいずれか１つに記載の人出
   力データ転送方法において、慣写事象におけるデータの
   アドレシングをＩｌｏ　ＩＩ写・装置（１）によって同
   期される別個のアドレスカウンタ（／Ｊ　、　／Ｉ　）
   　′ｆ：有するＩ１０メモリ（３）およびマツチング装
   置（λ）に対し行なうことを特徴とする入出力データ転
   送方法。 ７、特許請求の範８１〜６のいずれかｌ゛っに記載の人
   出力データ転送方法において、インターフェースのタイ
   ミングを中実装＊＜弘）のタイミングから分離すること
   を特徴とする入出力データ転送方法。 ａ　メモリ（りを有する１個または数個の中実装置（ダ
   ）と入出力データマツチング装置（コ）とを具える人出
   力データ転送装置において、各中実装置（りに対し、マ
   ツチング装置（λ）の後のバス（６）に簡単なＩ１０メ
   モリ（３）を接続し、このＩ１０メモリをローカルバス
   （７）ニより中実装置（りに接続し、入出力データを伝
   送するＶＯ＊写装置（１）をマツチング装置（λ）とＶ
   Ｏメモリ（３）とに対し同じバス（６）に接続したこと
   を特徴とする人出力データ転。 送装置。