JPH0214716B2 - - Google Patents
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- JPH0214716B2 JPH0214716B2 JP58174486A JP17448683A JPH0214716B2 JP H0214716 B2 JPH0214716 B2 JP H0214716B2 JP 58174486 A JP58174486 A JP 58174486A JP 17448683 A JP17448683 A JP 17448683A JP H0214716 B2 JPH0214716 B2 JP H0214716B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- plane
- circuit section
- write
- interface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 66
- 238000000034 method Methods 0.000 claims description 2
- 239000003086 colorant Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
- G09G5/022—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed using memory planes
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】
(A) 発明の技術分野
本発明は、メモリ・プレーン書込み制御方式、
特に複数個のメモリ・プレーン例えば３原色情報
保持用の３個のメモリ・プレーンに対して、異な
つたデータ内容を一斉に書込み得るようにしたメ
モリ・プレーン書込み制御方式に関するものであ
る。
特に複数個のメモリ・プレーン例えば３原色情報
保持用の３個のメモリ・プレーンに対して、異な
つたデータ内容を一斉に書込み得るようにしたメ
モリ・プレーン書込み制御方式に関するものであ
る。
(B) 技術の背景と問題点
近年パーソナル・コンピユータが普及してきて
おり、カラー画像処理を行い得るようにしようと
すると、複数のメモリ・プレーンに対して夫々リ
ード／ライトし得るようにすることが望まれる。
このような場合、複数のメモリ・プレーン上の同
一アドレス域に対して同一内容を書込むことがで
きるようにすることが望まれる。
おり、カラー画像処理を行い得るようにしようと
すると、複数のメモリ・プレーンに対して夫々リ
ード／ライトし得るようにすることが望まれる。
このような場合、複数のメモリ・プレーン上の同
一アドレス域に対して同一内容を書込むことがで
きるようにすることが望まれる。
しかし、このように同一内容を一斉に書込み得
るようにしたとしても、なお次の如き問題が残
る。即ち、例えば現在ブルー表示が行なわれてい
て、Ｒメモリ上に論理「０」、Ｇメモリ上に論理
「０」Ｂメモリ上に論理「１」が夫々格納されて
いたとして、次に同じアドレス域をイエロー表示
すべく、Ｒメモリ上に論理「１」、Ｇメモリ上に
論理「１」Ｂメモリ上に論理「０」を書込むべく
書替えを行う場合を考える。この場合には、 (1) Ｂメモリを選択して、Ｂメモリ上の内容を論
理「０」にクリヤし、 (2) 次いで、ＲメモリとＧメモリとを選択して、
両者メモリ上に一斉に論理「１」を書込む、 如き処理態様となる。
るようにしたとしても、なお次の如き問題が残
る。即ち、例えば現在ブルー表示が行なわれてい
て、Ｒメモリ上に論理「０」、Ｇメモリ上に論理
「０」Ｂメモリ上に論理「１」が夫々格納されて
いたとして、次に同じアドレス域をイエロー表示
すべく、Ｒメモリ上に論理「１」、Ｇメモリ上に
論理「１」Ｂメモリ上に論理「０」を書込むべく
書替えを行う場合を考える。この場合には、 (1) Ｂメモリを選択して、Ｂメモリ上の内容を論
理「０」にクリヤし、 (2) 次いで、ＲメモリとＧメモリとを選択して、
両者メモリ上に一斉に論理「１」を書込む、 如き処理態様となる。
このことからも判る如く、複数のメモリ・プレ
ーン上に同一内容を一斉に書込み得るよう配慮し
た状態でもなお、夫々異なつた内容を書込もうと
すると処理速度に難点がある。
ーン上に同一内容を一斉に書込み得るよう配慮し
た状態でもなお、夫々異なつた内容を書込もうと
すると処理速度に難点がある。
(C) 発明の目的と構成
本発明は、上記の如く、複数のメモリ・プレー
ンに対して同一内容を一斉に書込み得るようにす
ると共に、更に互に異なつた内容をも一斉に書込
み得るようにすることを目的としている。そして
そのため本発明のメモリ・プレーン書込み制御方
式は、中央処理装置をそなえると共に、 該中央処理装置のアドレス・バス幅に見合う容
量をもつ複数個のメモリ・プレーンをそなえてな
り、 複数個の当該メモリ・プレーンの夫々に対応し
てプレーン指定回路部を有し、 当該プレーン指定回路部をセツトすることによ
つて対応するメモリ・プレーンに対して当該対応
するメモリ・プレーンの同一アドレス上に書込み
を行う よう構成してなるデータ処理装置において、 上記複数個のメモリ・プレーンの夫々に対応し
て上記中央処理装置からの書込みデータが供給さ
れるインタフエース回路部と当該インタフエース
回路部に対して供給された書込みデータを有効に
するか否かの制御信号を当該インタフエース回路
に導びくインタフエース制御回路部とをもうける
と共に、 上記プレーン指定回路部の１つあるいは複数個
を同時期にメモリ・プレーン書込み可状態にセツ
トし得るよう構成してなり、 上記インタフエース回路部は、上記インタフエ
ース制御回路部からの制御信号によつて制御され
て中央処理装置とメモリ・プレーンとの間の接続
および切離しを行う３ステート・ゲートをそなえ
ると共に、当該３ステート・ゲートの出力端に接
続されて当該３ステート・ゲートがオフしている
際に予め定めた固定データを発生する手段をそな
え、 上記プレーン指定回路部によつて当面書込み可
状態にされている複数個のメモリ・プレーンに対
して、少なくとも２つのメモリ・プレーンが互に
異なつたデータを書込むよう、上記インタフエー
ス制御回路部からの制御信号によつて上記インタ
フエース回路部の上記３ステート・ゲートを制御
するようにした ことを特徴としている。以下図面を参照しつつ説
明する。
ンに対して同一内容を一斉に書込み得るようにす
ると共に、更に互に異なつた内容をも一斉に書込
み得るようにすることを目的としている。そして
そのため本発明のメモリ・プレーン書込み制御方
式は、中央処理装置をそなえると共に、 該中央処理装置のアドレス・バス幅に見合う容
量をもつ複数個のメモリ・プレーンをそなえてな
り、 複数個の当該メモリ・プレーンの夫々に対応し
てプレーン指定回路部を有し、 当該プレーン指定回路部をセツトすることによ
つて対応するメモリ・プレーンに対して当該対応
するメモリ・プレーンの同一アドレス上に書込み
を行う よう構成してなるデータ処理装置において、 上記複数個のメモリ・プレーンの夫々に対応し
て上記中央処理装置からの書込みデータが供給さ
れるインタフエース回路部と当該インタフエース
回路部に対して供給された書込みデータを有効に
するか否かの制御信号を当該インタフエース回路
に導びくインタフエース制御回路部とをもうける
と共に、 上記プレーン指定回路部の１つあるいは複数個
を同時期にメモリ・プレーン書込み可状態にセツ
トし得るよう構成してなり、 上記インタフエース回路部は、上記インタフエ
ース制御回路部からの制御信号によつて制御され
て中央処理装置とメモリ・プレーンとの間の接続
および切離しを行う３ステート・ゲートをそなえ
ると共に、当該３ステート・ゲートの出力端に接
続されて当該３ステート・ゲートがオフしている
際に予め定めた固定データを発生する手段をそな
え、 上記プレーン指定回路部によつて当面書込み可
状態にされている複数個のメモリ・プレーンに対
して、少なくとも２つのメモリ・プレーンが互に
異なつたデータを書込むよう、上記インタフエー
ス制御回路部からの制御信号によつて上記インタ
フエース回路部の上記３ステート・ゲートを制御
するようにした ことを特徴としている。以下図面を参照しつつ説
明する。
(D) 発明の実施例
図は本発明の一実施例構成を示す。図中の符号
１は中央処理装置、２―０ないし２―３は夫々メ
モリ・プレーン、３―０ないし３―３は夫々プレ
ーン指定回路部、４―０ないし４―３は夫々イン
タフエース回路部、５―０ないし５―３は夫々イ
ンタフエース制御回路部を表わしている。
１は中央処理装置、２―０ないし２―３は夫々メ
モリ・プレーン、３―０ないし３―３は夫々プレ
ーン指定回路部、４―０ないし４―３は夫々イン
タフエース回路部、５―０ないし５―３は夫々イ
ンタフエース制御回路部を表わしている。
プレーン指定回路部３―０は、基本的には書込
みに関して、プレーン指定フリツプ・フロツプ６
―０とアンド回路７―０とをもつ構成であり、中
央処理装置１からフリツプ・フロツプ６―０をセ
ツト状態に制御せしめた上でライト指示Ｗが与え
られるとアンド回路７―０を介して＃０メモリ・
プレーン２―０がライト可状態に置かれる。他の
各プレーン指定回路部３―１，……も同一構成で
あると考えてよく、中央処理装置１は、任意の１
つまたは複数個のメモリ・プレーンを一斉にライ
ト可状態に置くことが可能である。
みに関して、プレーン指定フリツプ・フロツプ６
―０とアンド回路７―０とをもつ構成であり、中
央処理装置１からフリツプ・フロツプ６―０をセ
ツト状態に制御せしめた上でライト指示Ｗが与え
られるとアンド回路７―０を介して＃０メモリ・
プレーン２―０がライト可状態に置かれる。他の
各プレーン指定回路部３―１，……も同一構成で
あると考えてよく、中央処理装置１は、任意の１
つまたは複数個のメモリ・プレーンを一斉にライ
ト可状態に置くことが可能である。
インタフエース回路部４―０は、基本的には書
込みデータに関して、トライ・ステート・ゲート
８―０をそなえており、当該ゲート８―０がオン
状態にあるとき、中央処理装置１からの書込みデ
ータが＃０メモリ・プレーン２―０に転送され
る。勿論、ゲート８―０がオフ状態に置かれる
と、＃０メモリ・プレーン２―０には、図示の場
合にはいわば論理「０」の書込みデータ（実際に
は１語全体がオール零）が供給されることとな
る。他のインタフエース回路部４―１……におい
ても同様である。
込みデータに関して、トライ・ステート・ゲート
８―０をそなえており、当該ゲート８―０がオン
状態にあるとき、中央処理装置１からの書込みデ
ータが＃０メモリ・プレーン２―０に転送され
る。勿論、ゲート８―０がオフ状態に置かれる
と、＃０メモリ・プレーン２―０には、図示の場
合にはいわば論理「０」の書込みデータ（実際に
は１語全体がオール零）が供給されることとな
る。他のインタフエース回路部４―１……におい
ても同様である。
インタフエース制御回路部５―０は、少なくと
も書込みに関して、トライ・ステート・ゲート８
―０を制御する制御用フリツプ・フロツプ９―０
をそなえている。そして、中央処理装置１からの
指示に対応して、フリツプ・フロツプ９―０がセ
ツト状態あるいはリセツト状態に置かれ、例えば
いずれか一方の状態時に、上記トライ・ステー
ト・ゲート８―０をオン状態にし、他方の状態時
にオフ状態にする。他のインタフエース制御回路
部５―１，……においても同様である。
も書込みに関して、トライ・ステート・ゲート８
―０を制御する制御用フリツプ・フロツプ９―０
をそなえている。そして、中央処理装置１からの
指示に対応して、フリツプ・フロツプ９―０がセ
ツト状態あるいはリセツト状態に置かれ、例えば
いずれか一方の状態時に、上記トライ・ステー
ト・ゲート８―０をオン状態にし、他方の状態時
にオフ状態にする。他のインタフエース制御回路
部５―１，……においても同様である。
図示構成の場合には、本願明細書冒頭に述べた
如く、ブルー表示状態をイエロー表示状態に書替
えるに当つては次の如く処理される。即ち、今
＃０メモリ・プレーン２―０をＲメモリ、＃１メ
モリ・プレーン２―１をＧメモリ、＃２メモリ・
プレーン２―２をＢメモリと仮定すると、 (i) プレーン指定回路部３―０，３―１，３―２
に対して、夫々対応するメモリ・プレーンがラ
イト可状態にあるようにされる。即ちフリツ
プ・フロツプ６―０，６―１，６―２をセツト
状態にする。
如く、ブルー表示状態をイエロー表示状態に書替
えるに当つては次の如く処理される。即ち、今
＃０メモリ・プレーン２―０をＲメモリ、＃１メ
モリ・プレーン２―１をＧメモリ、＃２メモリ・
プレーン２―２をＢメモリと仮定すると、 (i) プレーン指定回路部３―０，３―１，３―２
に対して、夫々対応するメモリ・プレーンがラ
イト可状態にあるようにされる。即ちフリツ
プ・フロツプ６―０，６―１，６―２をセツト
状態にする。
(ii) インタフエース制御回路部５―０と５―１と
に対して、トライ・ステート・ゲート８―０と
８―１とがオン状態に置かれる。一方インタフ
エース制御回路部５―２に対して、トライ・ス
テート・ゲート８―２をオフ状態に置く。
に対して、トライ・ステート・ゲート８―０と
８―１とがオン状態に置かれる。一方インタフ
エース制御回路部５―２に対して、トライ・ス
テート・ゲート８―２をオフ状態に置く。
(iii) この状態で、中央処理装置１は、各メモリ・
プレーンに対して一斉に、論理「１」を書込む
べく書込みデータを供給すると共にライト指示
Ｗを発する。
プレーンに対して一斉に、論理「１」を書込む
べく書込みデータを供給すると共にライト指示
Ｗを発する。
このようにすることによつて、＃０メモリ・プ
レーン（Ｒメモリ）２―０と＃１メモリ・プレー
ン（Ｇメモリ）２―１との内容は論理「０」に代
つて論理「１」が書込まれる形となり、また＃２
メモリ・プレーン（Ｂメモリ）２―２に対しては
その内容が論理「１」から論理「０」に書替えら
れる。
レーン（Ｒメモリ）２―０と＃１メモリ・プレー
ン（Ｇメモリ）２―１との内容は論理「０」に代
つて論理「１」が書込まれる形となり、また＃２
メモリ・プレーン（Ｂメモリ）２―２に対しては
その内容が論理「１」から論理「０」に書替えら
れる。
(E) 発明の効果
以上説明した如く、本発明によれば、複数のメ
モリ・プレーンに対して互に異なるデータを一斉
に書込むことが可能となる。
モリ・プレーンに対して互に異なるデータを一斉
に書込むことが可能となる。
なお上記説明において、フリツプ・フロツプ９
―０によつて、＃０メモリ・プレーン２―０は書
込む１語分をオール零とすることとしたが、オー
ル「１」にすることも可であり、また１語分のビ
ツト数に対応する数のフリツプ・フロツプ９―０
１，９―０2，……を用意して各ビツト毎に設定で
きるようにすることも可能である。
―０によつて、＃０メモリ・プレーン２―０は書
込む１語分をオール零とすることとしたが、オー
ル「１」にすることも可であり、また１語分のビ
ツト数に対応する数のフリツプ・フロツプ９―０
１，９―０2，……を用意して各ビツト毎に設定で
きるようにすることも可能である。
図は本発明の一実施例構成を示す。
図中、１は中央処理装置、２はメモリ・プレー
ン、３はプレーン指定回路部、４はインタフエー
ス回路部、５はインタフエース制御回路部を表わ
す。
ン、３はプレーン指定回路部、４はインタフエー
ス回路部、５はインタフエース制御回路部を表わ
す。
Claims (1)
- 【特許請求の範囲】 １ 中央処理装置をそなえると共に、 該中央処理装置のアドレス・バス幅に見合う容
量をもつ複数個のメモリ・プレーンをそなえてな
り、 複数個の当該メモリ・プレーンの夫々に対応し
てプレーン指定回路部を有し、 当該プレーン指定回路部をセツトすることによ
つて対応するメモリ・プレーンに対して当該対応
するメモリ・プレーンの同一アドレス上に書込み
を行う よう構成してなるデータ処理装置において、 上記複数個のメモリ・プレーンの夫々に対応し
て上記中央処理装置からの書込みデータが供給さ
れるインタフエース回路部と当該インタフエース
回路部に対して供給された書込みデータを有効に
するか否かの制御信号を当該インタフエース回路
に導びくインタフエース制御回路部とをもうける
と共に、 上記プレーン指定回路部の１つあるいは複数個
を同時期にメモリ・プレーン書込み可状態にセツ
トし得るよう構成してなり、 上記インタフエース回路部は、上記インタフエ
ース制御回路部からの制御信号によつて制御され
て中央処理装置とメモリ・プレーンとの間の接続
および切離しを行う３ステート・ゲートをそなえ
ると共に、当該３ステート・ゲートの出力端に接
続されて当該３ステート・ゲートがオフしている
際に予め定めた固定データを発生する手段をそな
え、 上記プレーン指定回路部によつて当面書込み可
状態にされている複数個のメモリ・プレーンに対
して、少なくとも２つのメモリ・プレーンが互に
異なつたデータを書込むよう、上記インタフエー
ス制御回路部からの制御信号によつて上記インタ
フエース回路部の上記３ステート・ゲートを制御
するようにした ことを特徴とするメモリ・プレーン書込み制御方
式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58174486A JPS6066291A (ja) | 1983-09-21 | 1983-09-21 | メモリ・プレ−ン書込み制御方式 |
| KR8405557A KR890005003B1 (en) | 1983-09-21 | 1984-09-12 | Display control apparatus for controlling to write image data to a plurality of memory planes |
| EP84306458A EP0141521B1 (en) | 1983-09-21 | 1984-09-21 | Method and apparatus for controlling plurality of memory planes |
| DE8484306458T DE3483873D1 (de) | 1983-09-21 | 1984-09-21 | Verfahren und einrichtung zum steuern einer anzahl von speichern. |
| US07/063,754 US4789963A (en) | 1983-09-21 | 1987-06-16 | Display control apparatus for controlling to write image data to a plurality of memory planes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58174486A JPS6066291A (ja) | 1983-09-21 | 1983-09-21 | メモリ・プレ−ン書込み制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6066291A JPS6066291A (ja) | 1985-04-16 |
| JPH0214716B2 true JPH0214716B2 (ja) | 1990-04-09 |
Family
ID=15979321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58174486A Granted JPS6066291A (ja) | 1983-09-21 | 1983-09-21 | メモリ・プレ−ン書込み制御方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4789963A (ja) |
| EP (1) | EP0141521B1 (ja) |
| JP (1) | JPS6066291A (ja) |
| KR (1) | KR890005003B1 (ja) |
| DE (1) | DE3483873D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2500858B2 (ja) * | 1986-04-11 | 1996-05-29 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 拡張ラスタ演算回路を有する表示システム |
| JPS63167393A (ja) * | 1986-12-29 | 1988-07-11 | 横河電機株式会社 | Ｃｒｔ表示装置 |
| US5146592A (en) | 1987-09-14 | 1992-09-08 | Visual Information Technologies, Inc. | High speed image processing computer with overlapping windows-div |
| US4947477A (en) * | 1988-03-04 | 1990-08-07 | Dallas Semiconductor Corporation | Partitionable embedded program and data memory for a central processing unit |
| US5276804A (en) * | 1988-04-27 | 1994-01-04 | Mitsubishi Denki Kabushiki Kaisha | Display control system with memory access timing based on display mode |
| US5046025A (en) * | 1988-07-27 | 1991-09-03 | Bmc Software, Inc. | Data transmission optimizer including multi-pass symbol buffer optimization, trial generation feature and MDT reset voting feature |
| US4947257A (en) * | 1988-10-04 | 1990-08-07 | Bell Communications Research, Inc. | Raster assembly processor |
| JP2628079B2 (ja) * | 1988-11-25 | 1997-07-09 | 三菱電機株式会社 | マルチプロセサシステムにおけるダイレクト・メモリ・アクセス制御装置 |
| GB2248322B (en) * | 1990-09-25 | 1994-04-06 | Sony Broadcast & Communication | Memory apparatus |
| US5303350A (en) * | 1990-12-20 | 1994-04-12 | Acer Incorporated | Circuit for initializing registers using two input signals for writing default value into D-latch after a reset operation |
| JPH04301886A (ja) * | 1991-03-29 | 1992-10-26 | Nec Corp | ディスプレイ制御回路 |
| JPH09114591A (ja) * | 1995-10-12 | 1997-05-02 | Semiconductor Energy Lab Co Ltd | 液晶表示装置及びその表示方法 |
| US9805802B2 (en) | 2015-09-14 | 2017-10-31 | Samsung Electronics Co., Ltd. | Memory device, memory module, and memory system |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| FR2465281A1 (fr) * | 1979-09-12 | 1981-03-20 | Telediffusion Fse | Dispositif de transmission numerique et d'affichage de graphismes et/ou de caracteres sur un ecran |
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| US4509043A (en) * | 1982-04-12 | 1985-04-02 | Tektronix, Inc. | Method and apparatus for displaying images |
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| JPS5960488A (ja) * | 1982-09-29 | 1984-04-06 | フアナツク株式会社 | カラ−グラフイツクメモリのデ−タ書き込み装置 |
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1983
- 1983-09-21 JP JP58174486A patent/JPS6066291A/ja active Granted
-
1984
- 1984-09-12 KR KR8405557A patent/KR890005003B1/ko not_active IP Right Cessation
- 1984-09-21 DE DE8484306458T patent/DE3483873D1/de not_active Expired - Fee Related
- 1984-09-21 EP EP84306458A patent/EP0141521B1/en not_active Expired - Lifetime
-
1987
- 1987-06-16 US US07/063,754 patent/US4789963A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55112644A (en) * | 1979-02-23 | 1980-08-30 | Universal:Kk | Data write-in system in graphic display |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6066291A (ja) | 1985-04-16 |
| US4789963A (en) | 1988-12-06 |
| DE3483873D1 (de) | 1991-02-07 |
| EP0141521A3 (en) | 1987-04-22 |
| KR850003009A (ko) | 1985-05-28 |
| EP0141521A2 (en) | 1985-05-15 |
| EP0141521B1 (en) | 1990-12-27 |
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